JPS6249657A - ヘテロ接合バイポ−ラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポ−ラトランジスタおよびその製造方法Info
- Publication number
- JPS6249657A JPS6249657A JP19077885A JP19077885A JPS6249657A JP S6249657 A JPS6249657 A JP S6249657A JP 19077885 A JP19077885 A JP 19077885A JP 19077885 A JP19077885 A JP 19077885A JP S6249657 A JPS6249657 A JP S6249657A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- doped
- base
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は超高速・超高周波トランジスタとして有望なヘ
テロ接合バイポーラトランジスタに関するものである。
テロ接合バイポーラトランジスタに関するものである。
従来の技術
近年、バイポーラトランジスタのエミッタをベースより
もバンドギャップの大きい材料としたヘテロ接合バイポ
ーラトランジスタは超高速・超高周波トランジスタの有
力候補の一つとして研究がさかんに行われるにいたって
いる。
もバンドギャップの大きい材料としたヘテロ接合バイポ
ーラトランジスタは超高速・超高周波トランジスタの有
力候補の一つとして研究がさかんに行われるにいたって
いる。
以下図面を参照しながら、従来のヘテロ接合バイポーラ
トランジスタ（以下ＨＢＴとよぶ）について説明する。
トランジスタ（以下ＨＢＴとよぶ）について説明する。
第４図（ａ）は従来のエミッタが上方に位置した正常型
のＨＢＴの構造を示し、第４図（ｂ）はトランジスタサ
イズを小さくして高速化をはかるためにコレクタ面積を
小さくする工夫を行ったものである。
のＨＢＴの構造を示し、第４図（ｂ）はトランジスタサ
イズを小さくして高速化をはかるためにコレクタ面積を
小さくする工夫を行ったものである。
第４図（ａ）と山）において、１は基板、２は高ドープ
のｎ型にした層、３はｎ型にドープしたコレクタ層、４
は高ドープのｐ型のベース層、５はｎ型にドープしたバ
ンドギャップの大きい材料のエミッタ層、６は高ドープ
のｎ型のキャンプ層、７はエミッタ電極、８はベース電
極、９はコレクタ電極、１０は高ドープのｐ型の領域、
１）はイオン注入による絶縁領域である。
のｎ型にした層、３はｎ型にドープしたコレクタ層、４
は高ドープのｐ型のベース層、５はｎ型にドープしたバ
ンドギャップの大きい材料のエミッタ層、６は高ドープ
のｎ型のキャンプ層、７はエミッタ電極、８はベース電
極、９はコレクタ電極、１０は高ドープのｐ型の領域、
１）はイオン注入による絶縁領域である。
以上のように構成されたＨＢＴについてエミ。
ターベース、ベース−コレクタの接合容量の面から以下
その動作について説明する。
その動作について説明する。
ＨＢＴの高速動作の指標であるｆＴおよびｆ。
は次のように表わされる。
ここに、ＩＣはコレクタ電流、Ｗｌはベース巾、ＶｓＬ
はコレクタ領域の電子の走向速度、ｉはコレクタの空乏
層の巾、Ｃ！、はエミッターベース間容量、Ｃｅｌはコ
レクターベース間容量、ＣＰは浮遊容量、Ｗ、はベース
巾、Ｄ、はベースでの電子の拡散係数、ｑ、には自然定
数、Ｔは絶対温度である。
はコレクタ領域の電子の走向速度、ｉはコレクタの空乏
層の巾、Ｃ！、はエミッターベース間容量、Ｃｅｌはコ
レクターベース間容量、ＣＰは浮遊容量、Ｗ、はベース
巾、Ｄ、はベースでの電子の拡散係数、ｑ、には自然定
数、Ｔは絶対温度である。
ＨＢＴでは、エミッタをベースよりもバンドギャップの
大きい材料にすることによりベースからエミッタへのホ
ールのリークがおさえられるので、通常のバイポーラト
ランジスタと反対にベースを高ドーピング、エミッタと
コレクタを低ドーピングにすることができる。このこと
によりトランジスタの高速・高周波化にとって重要なベ
ース抵抗の低減をはかることができ、ｆｌが大きくなる
。
大きい材料にすることによりベースからエミッタへのホ
ールのリークがおさえられるので、通常のバイポーラト
ランジスタと反対にベースを高ドーピング、エミッタと
コレクタを低ドーピングにすることができる。このこと
によりトランジスタの高速・高周波化にとって重要なベ
ース抵抗の低減をはかることができ、ｆｌが大きくなる
。
さらに、一般にバイポーラトランジスタにおいてはＣ０
、Ｃｃ、は接合容量のドーピングによる因子Ｃｔｍ （
ｎ、 ｈ）、Ｃｃｗ （ｎ、ｈ）と接合面積Ａ０、Ａ
ｃ、との積で表わされる。ＨＢＴでは、エミッタ、コレ
クタが低ドープ、ベースが高ドープになっているため、
Ｃｔｓ （ｎ、ｈ） 、Ｃｃｍ （ｎ、ｈ）はエミッタ
、コレクタのドーピングにのみ依存しＣ□、ｃｃｍは次
のようになる。
、Ｃｃ、は接合容量のドーピングによる因子Ｃｔｍ （
ｎ、 ｈ）、Ｃｃｗ （ｎ、ｈ）と接合面積Ａ０、Ａ
ｃ、との積で表わされる。ＨＢＴでは、エミッタ、コレ
クタが低ドープ、ベースが高ドープになっているため、
Ｃｔｓ （ｎ、ｈ） 、Ｃｃｍ （ｎ、ｈ）はエミッタ
、コレクタのドーピングにのみ依存しＣ□、ｃｃｍは次
のようになる。
Ｃｔｍ−Ｊ ｎｔ ・ＡＨｌ Ｃ６＠ｏｃＪ ｎ（・
Ａ（１従って、ＨＢＴでは通常のバイポーラトランジス
タに比べてＣ０、ＣＣＩが小さくなりｆ７の増大が可能
となる。さらにトランジスタのサイズを小さくしてＡｏ
、ＡＨを小さくすることにより、ＣＥ、。
Ａ（１従って、ＨＢＴでは通常のバイポーラトランジス
タに比べてＣ０、ＣＣＩが小さくなりｆ７の増大が可能
となる。さらにトランジスタのサイズを小さくしてＡｏ
、ＡＨを小さくすることにより、ＣＥ、。
ＣＣＩを小さくすることができるのでより高速・高周波
化が可能となる。
化が可能となる。
第４図（ａ）の構成ではエミッタ面積Ａ（、はフォトリ
ソグラフィーにより小さくできるが、コレクタ面積ＡＣ
ＩはＡｏはど小さくできない、第４図中）はこの点を解
決するために考案されている構造であリ、酸素イオンを
深く注入することによりコレクタ層の部分１）を絶縁化
し、Ａｃｔを小さくし高速化をはかっている。
ソグラフィーにより小さくできるが、コレクタ面積ＡＣ
ＩはＡｏはど小さくできない、第４図中）はこの点を解
決するために考案されている構造であリ、酸素イオンを
深く注入することによりコレクタ層の部分１）を絶縁化
し、Ａｃｔを小さくし高速化をはかっている。
発明が解決しようとする問題点
しかしながら、第４図中）のような構成ではイオン注入
により多層構造の内部の特定の箇所に絶縁領域をつくる
のでその製法とともに質の良い絶縁領域をつくるのが難
しいという問題点があった。
により多層構造の内部の特定の箇所に絶縁領域をつくる
のでその製法とともに質の良い絶縁領域をつくるのが難
しいという問題点があった。
本発明は上記問題点に鑑み、第４図（ｂ）の１）に対応
する部分に質の良い絶縁領域を有する新しい構造のＨＢ
Ｔ及びその製造方法を提供しようとするものである。
する部分に質の良い絶縁領域を有する新しい構造のＨＢ
Ｔ及びその製造方法を提供しようとするものである。
問題点を解決するための手段
上記問題点を解決するために本発明のヘテロ接合バイポ
ーラトランジスタは、高ドープのｎ型の下地の上に、下
地と格子整合する材料の半絶縁性の層であってその部分
を上下につきぬけたｎ型にドープした領域（ｎ型領域）
にかえた層と、その上に格子整合する半導体材料のｎ型
にドープした層であって下地の当該ｎ型領域を含む領域
をコレクタ領域として残しその残りを高ドープのｎ型領
域に変えた層と、その上に格子整合する半導体材料の高
ドープのｐ型ベース層と、その上にコレクタ部分の上部
に位置するベースよりもバンドギャップの大きい格子整
合する半導体材料からなるｎ型にドープしたエミッタ層
とを、少なくとも存することを特徴とする。
ーラトランジスタは、高ドープのｎ型の下地の上に、下
地と格子整合する材料の半絶縁性の層であってその部分
を上下につきぬけたｎ型にドープした領域（ｎ型領域）
にかえた層と、その上に格子整合する半導体材料のｎ型
にドープした層であって下地の当該ｎ型領域を含む領域
をコレクタ領域として残しその残りを高ドープのｎ型領
域に変えた層と、その上に格子整合する半導体材料の高
ドープのｐ型ベース層と、その上にコレクタ部分の上部
に位置するベースよりもバンドギャップの大きい格子整
合する半導体材料からなるｎ型にドープしたエミッタ層
とを、少なくとも存することを特徴とする。
また、本発明のヘテロ接合バイポーラトランジスタの製
造方法は、高ドープのｎ型の下地の上に、下地と格子整
合する半導体材料の半絶縁性の層とその層の上に界面が
空気に触れないように保護層を続けてエピタキシー形成
し、当該絶縁性の層の部分を上下につきぬけたｎ型にド
ープした領域（ｎ型領域）にかえた後、エピタキシー装
置の中で空気に触れないように保護層を除去し、当該層
の上に、格子整合する、ｎ型にドープしたコレクタ層、
ｐ型にドープしたベース層とｎ型にドープしたエミッタ
層を順次エピタキシー形成し、当該ｎ型領域を含むよう
に位置したコレクタ層、ベース層、エミッタ層の層状構
造からなるトランジスタ構成部である柱状部分の周辺部
あるいは当該柱状部の周辺部のエミッタ層をベース層ま
でのぞいた当該柱状部の周辺部を当該絶縁性の領域に接
するように高ドープのｎ型領域にかえて製造することを
特徴とする。
造方法は、高ドープのｎ型の下地の上に、下地と格子整
合する半導体材料の半絶縁性の層とその層の上に界面が
空気に触れないように保護層を続けてエピタキシー形成
し、当該絶縁性の層の部分を上下につきぬけたｎ型にド
ープした領域（ｎ型領域）にかえた後、エピタキシー装
置の中で空気に触れないように保護層を除去し、当該層
の上に、格子整合する、ｎ型にドープしたコレクタ層、
ｐ型にドープしたベース層とｎ型にドープしたエミッタ
層を順次エピタキシー形成し、当該ｎ型領域を含むよう
に位置したコレクタ層、ベース層、エミッタ層の層状構
造からなるトランジスタ構成部である柱状部分の周辺部
あるいは当該柱状部の周辺部のエミッタ層をベース層ま
でのぞいた当該柱状部の周辺部を当該絶縁性の領域に接
するように高ドープのｎ型領域にかえて製造することを
特徴とする。
作用
本発明の構成では、ヘテロ接合バイポーラトランジスタ
のキャリア濃度に依存する容量が小さくできることに加
えて、エミッタの面積がフォトリソグラフィーにより小
さくできかつベース領域とつながった高ドープのｎ型領
域の下に絶縁領域を確実に導入できることによりコレク
タ面積も確実に小さくできるので接合面積に依存する容
量成分を小さくでき、全体としてエミッターベース接合
容量およびベース−コレクタ接合容量を著しく小さくで
きる。これによりトランジスタの高速・高周波化をはか
ることができる。
のキャリア濃度に依存する容量が小さくできることに加
えて、エミッタの面積がフォトリソグラフィーにより小
さくできかつベース領域とつながった高ドープのｎ型領
域の下に絶縁領域を確実に導入できることによりコレク
タ面積も確実に小さくできるので接合面積に依存する容
量成分を小さくでき、全体としてエミッターベース接合
容量およびベース−コレクタ接合容量を著しく小さくで
きる。これによりトランジスタの高速・高周波化をはか
ることができる。
本発明の製造方法を用いれば、従来の方法ではイオン注
入により層状構造の深部の特定の箇所を絶縁化すること
が難しくかつ絶縁化後のイオン注入、拡散などによる高
ドープのｎ型領域の形成時に、形成された絶縁領域が変
成を受は質がおちるおそれがあるのに対して、確実にこ
の部分に良質の絶縁領域を導入できるのでコレクタ面積
を小さくできる。本発明による絶縁層はドープしない材
料で形成されているので、イオン注入、拡散などにより
高ドープのｎ型領域の形成時にも変成しない。絶縁層の
部分にｎ型ドープの領域を形成するためにエピタキシー
を中断して空気中に取り出す必要があり界面がダメージ
を受ける心配があるが、表面にＩｎＡｓを形成して界面
を保護して取り出し処理を施した後エピタキシー成長装
置中で１．Ａ。
入により層状構造の深部の特定の箇所を絶縁化すること
が難しくかつ絶縁化後のイオン注入、拡散などによる高
ドープのｎ型領域の形成時に、形成された絶縁領域が変
成を受は質がおちるおそれがあるのに対して、確実にこ
の部分に良質の絶縁領域を導入できるのでコレクタ面積
を小さくできる。本発明による絶縁層はドープしない材
料で形成されているので、イオン注入、拡散などにより
高ドープのｎ型領域の形成時にも変成しない。絶縁層の
部分にｎ型ドープの領域を形成するためにエピタキシー
を中断して空気中に取り出す必要があり界面がダメージ
を受ける心配があるが、表面にＩｎＡｓを形成して界面
を保護して取り出し処理を施した後エピタキシー成長装
置中で１．Ａ。
を除去すると界面がダメージを受けずに良質のエピタキ
シー膜が続けて形成できるので解決できる。
シー膜が続けて形成できるので解決できる。
また、本発明の製造方法では問題となる界面はトランジ
スタ構成にとって最も重要なエミッターベース間、ベー
ス−コレクタ間界面を用いないことも有利な点である。
スタ構成にとって最も重要なエミッターベース間、ベー
ス−コレクタ間界面を用いないことも有利な点である。
実施例
以下本発明の実施例のヘテロ接合パイボーラトランジス
タおよびその製造方法について図面を参照しながら説明
する。
タおよびその製造方法について図面を参照しながら説明
する。
第１図（ａｌ、 （ｂ）は本発明の実施例の概念図を示
すヘテロ接合バイポーラトランジスタの構造を示すもの
である。
すヘテロ接合バイポーラトランジスタの構造を示すもの
である。
第１図（ｂ）はベース電極の形成を容易にするためのも
のでありどちらを用いても良い。従来例の第４図（ｂ）
とは、コレクタ領域の周辺部が高ドープのｐ型領域とな
り、当該ｐ型領域の下部に始めから形成された非ドープ
の半絶縁性の領域が形成されている点が異なっている。
のでありどちらを用いても良い。従来例の第４図（ｂ）
とは、コレクタ領域の周辺部が高ドープのｐ型領域とな
り、当該ｐ型領域の下部に始めから形成された非ドープ
の半絶縁性の領域が形成されている点が異なっている。
第２図は実際の材料による実施例を示す。第３図はこれ
らの構造の製造方法の実施例を示す。まず、第３図（ａ
）のように半絶縁性ないし高ドープのｎ型のＧ−Ａｓ基
板の上に高ドープのｎ型のＧ、Ａ、層２を分子線エピタ
キシー成長し、その上に非ドープの半絶縁性のＧ−Ａｓ
層１）と１．Ａ３の薄膜層１３を分子線エピタキシー形
成する。ついで、第３図中）のように絶縁Ｎ１）の部分
１２にフォトリソグラフィー法とＳ。
らの構造の製造方法の実施例を示す。まず、第３図（ａ
）のように半絶縁性ないし高ドープのｎ型のＧ−Ａｓ基
板の上に高ドープのｎ型のＧ、Ａ、層２を分子線エピタ
キシー成長し、その上に非ドープの半絶縁性のＧ−Ａｓ
層１）と１．Ａ３の薄膜層１３を分子線エピタキシー形
成する。ついで、第３図中）のように絶縁Ｎ１）の部分
１２にフォトリソグラフィー法とＳ。
のイオン注入の適用により上下につきぬけたｎ型にドー
プした領域（ｎ型領域）を形成する。その後分子線エピ
タキシー装置中に再び入れ１．Ａ。
プした領域（ｎ型領域）を形成する。その後分子線エピ
タキシー装置中に再び入れ１．Ａ。
をＡ、雰囲気中で完全に除去したのち、第３図（Ｃ１に
示すようにｎ型にドープしたＧ、Ａｓのコレクタ層３、
高ドープのｐ型にドープしたＧ−Ａｓのベース層４、ｎ
型にドープしたバンドギャップの大きいＡｎＸＧ□−ｘ
Ａｓのエミッタ層５、高ドープのｎ型にドープしたＧ、
Ａ、のキャップ層６を順次エピタキシー形成する。つい
でホトリソグラフィーとエツチング法により第３図（ｄ
）の構造とし、Ｂ０イオンを注入し高ドープのｐ型のｅ
Ｍ 珈１０を第３図（ｅ）のように形成する。ついで、
ホトリソグラフィーとエツチング法により第３図（ｆ）
の構造としエミッタ電極７、ベース電極８、コレクタ電
極９を形成する。
示すようにｎ型にドープしたＧ、Ａｓのコレクタ層３、
高ドープのｐ型にドープしたＧ−Ａｓのベース層４、ｎ
型にドープしたバンドギャップの大きいＡｎＸＧ□−ｘ
Ａｓのエミッタ層５、高ドープのｎ型にドープしたＧ、
Ａ、のキャップ層６を順次エピタキシー形成する。つい
でホトリソグラフィーとエツチング法により第３図（ｄ
）の構造とし、Ｂ０イオンを注入し高ドープのｐ型のｅ
Ｍ 珈１０を第３図（ｅ）のように形成する。ついで、
ホトリソグラフィーとエツチング法により第３図（ｆ）
の構造としエミッタ電極７、ベース電極８、コレクタ電
極９を形成する。
第１図（ａ）、 （ｂ）に示す構成にすることによりヘ
テロ接合バイポーラトランジスタ特有のキャリア濃度分
布によりキャリア濃度分布に依存するエミ。
テロ接合バイポーラトランジスタ特有のキャリア濃度分
布によりキャリア濃度分布に依存するエミ。
ターベース接合容量、ベース−コレクタ接合容量を小さ
くできることに加えて、エミッタ面積をフォトリソグラ
フィーにより十分に小さくできかっコレクタ面積もコレ
クタ領域の周辺部を高ドープのｐ型Ｎ域に変え、かつこ
のｐ型領域が絶縁層と接する構成となっているので十分
に小さくできる。
くできることに加えて、エミッタ面積をフォトリソグラ
フィーにより十分に小さくできかっコレクタ面積もコレ
クタ領域の周辺部を高ドープのｐ型Ｎ域に変え、かつこ
のｐ型領域が絶縁層と接する構成となっているので十分
に小さくできる。
このことにより接合面積によるエミッターベース接合容
量、ベース−コレクタ接合容量も小さくできる。このた
め、ｒ、、ｒ、の増大をはかることができる。
量、ベース−コレクタ接合容量も小さくできる。このた
め、ｒ、、ｒ、の増大をはかることができる。
実施例の方法において高ドープのｐ型の領域は、コレク
タ形成層をつきぬけて絶縁層の領域にまで入り込んで良
いので形成するのが容易である。この方法としては実施
例ではＢ、のイオン注入を用いているのが他のイオンで
も良く、また拡散などの方法の適用も可能である。
タ形成層をつきぬけて絶縁層の領域にまで入り込んで良
いので形成するのが容易である。この方法としては実施
例ではＢ、のイオン注入を用いているのが他のイオンで
も良く、また拡散などの方法の適用も可能である。
なお、実際の実施例ではＡ ｌ ｘ Ｇ ａｌ−ｘＡ
ｓ−〇、Ａ、系の材料を用いているが、格子整合する材
料系たとえばＩ□Ｇ１−えＰ−Ｇ、Ａ、系、Ｉ□Ｃ，ｌ
−、Ａ、 −Ｉ 、、Ａ ｌ ｌ−ｗ Ａ、 −１，Ｐ
系、Ｇ、Ａ。
ｓ−〇、Ａ、系の材料を用いているが、格子整合する材
料系たとえばＩ□Ｇ１−えＰ−Ｇ、Ａ、系、Ｉ□Ｃ，ｌ
−、Ａ、 −Ｉ 、、Ａ ｌ ｌ−ｗ Ａ、 −１，Ｐ
系、Ｇ、Ａ。
−Ｇ、系、Ｇ、Ｐ−３，系などを用いたヘテロ接合バイ
ポーラトランジスタにも本発明の構造および製造方法を
適用できることは勿論のことである。
ポーラトランジスタにも本発明の構造および製造方法を
適用できることは勿論のことである。
また、実施例ではエミッタにのみベースよりもバンドギ
ャップの大きい材料を用いているが、コレクタにもベー
スよりもバンドギヤ７プの大きい材料を用いたダブルヘ
テロ接合バイポーラトランジスタでも良いのはもちろん
のことである。また、製造方法として半絶縁性の層とそ
の上にＩＲＡ。
ャップの大きい材料を用いているが、コレクタにもベー
スよりもバンドギヤ７プの大きい材料を用いたダブルヘ
テロ接合バイポーラトランジスタでも良いのはもちろん
のことである。また、製造方法として半絶縁性の層とそ
の上にＩＲＡ。
層のエピタキシー形成を行ったのちｎ型にドープした領
域を形成する方法をとっているが、１．Ａ。
域を形成する方法をとっているが、１．Ａ。
はど種々の処理に強くないが、Ａ６を用いて表面をカバ
ーしてエピタキシー装置から取り出しｎ型にドープした
領域を形成することもできる。また、１、Ａ、の代りに
Ｉ□Ｇ□１Ａ３の混晶エピタキシー膜を用いることもで
きる。また、エピタキシー法としてはＭＢ２法の他に種
々のものを適用することができる。
ーしてエピタキシー装置から取り出しｎ型にドープした
領域を形成することもできる。また、１、Ａ、の代りに
Ｉ□Ｇ□１Ａ３の混晶エピタキシー膜を用いることもで
きる。また、エピタキシー法としてはＭＢ２法の他に種
々のものを適用することができる。
発明の効果
以上のように本発明では、エミッタとコレクタのうち、
少なくともエミッタにベースよりもバンドギャップの大
きい材料を用い、エミッタを上側に設けたヘテロ接合バ
イポーラトランジスタにおいて、高ドープのｎ型の下地
の上に格子整合する半絶縁性の層とその表面保護層をエ
ピタキシー形成し、その部分を上下につきぬけたｎ型に
ドープした領域（ｎ型領域）にかえた後、当該表面保護
層を除去し、当該層の上に、格子整合する、半導体材料
のｎ型にドープしたコレクタ層、ｐ型にドープしたベー
ス層およびバンドギャップの大きい材料のｎ型にドープ
したエミッタ層を順次エピタキシー形成し、当該ｎ型領
域を含むように位置したコレクタ層、エミッタ層、ベー
ス層の層状構造からなるトランジスタ構成部である柱状
部分の周辺部を高ドープのｐ型にかえる特徴を有する製
造方法を用いて、コレクタの周辺部をベースにつながっ
゛た高ドープのｐ型領域（ｐ″領域にし、コレクタおよ
び当該ｐ゛領域下部に、コレクタ部分にのみ接触するｎ
型領域と、コレクタ部分とｐ。
少なくともエミッタにベースよりもバンドギャップの大
きい材料を用い、エミッタを上側に設けたヘテロ接合バ
イポーラトランジスタにおいて、高ドープのｎ型の下地
の上に格子整合する半絶縁性の層とその表面保護層をエ
ピタキシー形成し、その部分を上下につきぬけたｎ型に
ドープした領域（ｎ型領域）にかえた後、当該表面保護
層を除去し、当該層の上に、格子整合する、半導体材料
のｎ型にドープしたコレクタ層、ｐ型にドープしたベー
ス層およびバンドギャップの大きい材料のｎ型にドープ
したエミッタ層を順次エピタキシー形成し、当該ｎ型領
域を含むように位置したコレクタ層、エミッタ層、ベー
ス層の層状構造からなるトランジスタ構成部である柱状
部分の周辺部を高ドープのｐ型にかえる特徴を有する製
造方法を用いて、コレクタの周辺部をベースにつながっ
゛た高ドープのｐ型領域（ｐ″領域にし、コレクタおよ
び当該ｐ゛領域下部に、コレクタ部分にのみ接触するｎ
型領域と、コレクタ部分とｐ。
領域とに接触する絶縁性の領域を有するヘテロ接合バイ
ポーラトランジスタの構造とする。このことにより、コ
レクタの面積をエミッタ面積とともに容易に小さくでき
るので、エミッターベース接合容量、ベース−コレクタ
接合容量を小さくでき、ｒア、ｒ、を増大することがで
きる。
ポーラトランジスタの構造とする。このことにより、コ
レクタの面積をエミッタ面積とともに容易に小さくでき
るので、エミッターベース接合容量、ベース−コレクタ
接合容量を小さくでき、ｒア、ｒ、を増大することがで
きる。
第１図は本発明の基本構造の断面図、第２図はその実際
の実施例の一例を示すヘテロ接合バイポーラトランジス
タの断面図、第３図は本発明の製造方法の実施例の一例
を示す多層構造の断面図、第４図は従来のヘテロ接合バ
イポーラトランジスタの構造を示す断面図である。 １・・・・・・基板結晶、２・・・・・・高ドープｎ型
下地層、３・・・・・・ｎ型ドープコレクタ層、４・・
・・・・高ドープｎ型下地層、５・・・・・・ｎ型ドー
プエミッタ層（バンドギャップ大）、６・・・・・・高
ドープｎ型キャンプ層、７・・・・・・エミッタ電極、
８・・・・・・ベース電極、９・・・・・・コレクタ電
極、１０・・・・・・イオン注入または拡散、高ドープ
ｐ型碩域、１）・・・・・・エピタキシー形成絶縁層、
１２・・・・・・イオン注入ｎ型領域。 代理人の氏名 弁理士 中尾敏男 はか１名３−− ｎ
型ドープコレクタ層 ４− 高ドープｎ型下地層 ７− エミッタを糧 ８− ベースＶ糧 ３ −−− ｎ型ドープＱαＡｓコレクタ層４−−一
高ドーブＰ型０ａＡｓべ一又署５−ｎ型ドープＡｌｚＧ
ａｔ−ｔＡｓエミッタ層６−ｍ−高ビーブｎ ’Ｉ Ｇ
ａＡ、Ｓキャツフ１７−ｍ−エミ・ツタ覧糧 ８− ベース電桶 １）−一一エビタキシー形底ＱａＡｓ紀嫁層第３図 （ａ） （ｂ） （（ｆ） Ｃｅ＞ ＩＩ−一−ノンドープ １３ −−− ＩｎＡｓ層 ＜Ｃ＞
の実施例の一例を示すヘテロ接合バイポーラトランジス
タの断面図、第３図は本発明の製造方法の実施例の一例
を示す多層構造の断面図、第４図は従来のヘテロ接合バ
イポーラトランジスタの構造を示す断面図である。 １・・・・・・基板結晶、２・・・・・・高ドープｎ型
下地層、３・・・・・・ｎ型ドープコレクタ層、４・・
・・・・高ドープｎ型下地層、５・・・・・・ｎ型ドー
プエミッタ層（バンドギャップ大）、６・・・・・・高
ドープｎ型キャンプ層、７・・・・・・エミッタ電極、
８・・・・・・ベース電極、９・・・・・・コレクタ電
極、１０・・・・・・イオン注入または拡散、高ドープ
ｐ型碩域、１）・・・・・・エピタキシー形成絶縁層、
１２・・・・・・イオン注入ｎ型領域。 代理人の氏名 弁理士 中尾敏男 はか１名３−− ｎ
型ドープコレクタ層 ４− 高ドープｎ型下地層 ７− エミッタを糧 ８− ベースＶ糧 ３ −−− ｎ型ドープＱαＡｓコレクタ層４−−一
高ドーブＰ型０ａＡｓべ一又署５−ｎ型ドープＡｌｚＧ
ａｔ−ｔＡｓエミッタ層６−ｍ−高ビーブｎ ’Ｉ Ｇ
ａＡ、Ｓキャツフ１７−ｍ−エミ・ツタ覧糧 ８− ベース電桶 １）−一一エビタキシー形底ＱａＡｓ紀嫁層第３図 （ａ） （ｂ） （（ｆ） Ｃｅ＞ ＩＩ−一−ノンドープ １３ −−− ＩｎＡｓ層 ＜Ｃ＞
Claims (3)
- （１）バイポーラトランジスタのエミッタとコレクタの
うち少なくともエミッタとしてベースよりもバンドギャ
ップの大きい材料を用い、エミッタを上部に有するヘテ
ロ接合バイポーラトランジスタにおいて、高ドープのｎ
型の下地の上に、下地と格子整合する半導体材料の半絶
縁性の層であってこの半絶縁性の層の部分を上下につき
ぬけたｎ型にドープした領域（ｎ型領域）にかえた層と
、この半絶縁性の領域とｎ型領域からなる層の上に格子
整合する半導体材料のｎ型にドープした層であって下地
の当該ｎ型領域を含む領域をコレクタ領域として残しそ
の残りを高ドープのｐ型領域に変えた層と、このｐ型の
領域とｎ型の領域からなる層の上に格子整合する半導体
材料の高ドープのｐ型のベース層と、このｐ型のベース
層の上にコレクタ部分の上部に位置するバンドギャップ
の大きい格子整合する半導体材料からなるｎ型にドープ
したエミッタ層とを、少なくとも有することを特徴とす
るヘテロ接合バイポーラトランジスタ。 - （２）バイポーラトランジスタのエミッタとコレクタの
うち、少なくともエミッタとしてベースよりもバンドギ
ャップの大きい材料を用い、エミッタを上部に有するヘ
テロ接合バイポーラトランジスタの製造方法において、
高ドープのｎ型の下地の上に、下地と格子整合する半導
体材料の半絶縁性の層とこの半絶縁性の層の表面保護層
をエピタキシー形成し、当該半絶縁性の層の部分を上下
につきぬけたｎ型にドープした領域にかえた後、当該表
面保護層を除去して、当該層の上に、格子整合する、半
導体材料のｎ型にドープしたコレクタ層、ｐ型にドープ
したベース層およびバンドギャップの大きい半導体材料
のｎ型にドープしたエミッタ層を順次エピタキシー形成
し、当該ｎ型領域を含むように位置したコレクタ層、ベ
ース層、エミッタ層の層状構造からなるトランジスタ構
成部である柱状部分の周辺部あるいは当該周辺部のエミ
ッタ層をベース層まで除いた当該柱状部の周辺部を当該
絶縁性の領域に接するように高ドープのｐ型領域にかえ
ることを特徴とするヘテロ接合バイポーラトランジスタ
の製造方法。 - （３）表面保護層としてＩｎＡｓを用いることを特徴と
する特許請求の範囲第２項記載のヘテロ接合バイポーラ
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19077885A JPS6249657A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19077885A JPS6249657A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249657A true JPS6249657A (ja) | 1987-03-04 |
Family
ID=16263572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19077885A Pending JPS6249657A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249657A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210669A (ja) * | 1982-09-17 | 1984-11-29 | フランス国 | 高速ヘテロ接合バイポーラ半導体装置 |
| JPS607771A (ja) * | 1983-06-28 | 1985-01-16 | Toshiba Corp | 半導体装置 |
| JPS60110188A (ja) * | 1983-11-18 | 1985-06-15 | Sharp Corp | 半導体レ−ザ素子 |
-
1985
- 1985-08-29 JP JP19077885A patent/JPS6249657A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210669A (ja) * | 1982-09-17 | 1984-11-29 | フランス国 | 高速ヘテロ接合バイポーラ半導体装置 |
| JPS607771A (ja) * | 1983-06-28 | 1985-01-16 | Toshiba Corp | 半導体装置 |
| JPS60110188A (ja) * | 1983-11-18 | 1985-06-15 | Sharp Corp | 半導体レ−ザ素子 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7319251B2 (en) | Bipolar transistor | |
| US5012318A (en) | Hybrid semiconductor device implemented by combination of heterojunction bipolar transistor and field effect transistor | |
| JPH09246282A (ja) | 選択的サブコレクタヘテロ接合バイポーラトランジスタ | |
| JPS6276555A (ja) | プレ−ナ型ヘテロ接合バイポ−ラデバイスおよびその製作方法 | |
| JPH03225870A (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JP2576828B2 (ja) | 高利得ｍｉｓトランジスタ | |
| JPS6249662A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| JPH04179235A (ja) | ヘテロ接合バイポーラトランジスタ | |
| US7671447B2 (en) | Bipolar transistor and method of manufacturing the same | |
| JPS6249657A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| JPS6249659A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| JPS6249656A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| JPS6247158A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| EP0214802B1 (en) | Semiconductor device having an abrupt junction and method of manufacturing same using epitaxy | |
| JPS6249658A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| JPS6249660A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| JPS62264666A (ja) | ヘテロ接合バイポ−ラトランジスタの製造方法 | |
| Tanoue et al. | A heterojunction bipolar transistor with an epitaxially regrown emitter | |
| JPS63138774A (ja) | ヘテロ接合バイポ−ラトランジスタの製造方法 | |
| JP2518347B2 (ja) | バイポ―ラトランジスタの製造方法 | |
| JPH07120658B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JPS63202964A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPS6348861A (ja) | ヘテロ接合バイポ−ラトランジスタの製造方法 | |
| JPH07120662B2 (ja) | ヘテロ接合バイポ−ラトランジスタの製造方法 | |
| JPS6348860A (ja) | ヘテロ接合バイポ−ラトランジスタの製造方法 |