JPS6249658A - ヘテロ接合バイポ−ラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポ−ラトランジスタおよびその製造方法Info
- Publication number
- JPS6249658A JPS6249658A JP19078085A JP19078085A JPS6249658A JP S6249658 A JPS6249658 A JP S6249658A JP 19078085 A JP19078085 A JP 19078085A JP 19078085 A JP19078085 A JP 19078085A JP S6249658 A JPS6249658 A JP S6249658A
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- Japan
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- emitter
- type
- collector
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は超高速・超高周波トランジスタとじて有望なヘ
テロ接合バイポーラトランジスタに関するものである。
テロ接合バイポーラトランジスタに関するものである。
従来の技術
近年、バイポーラトランジスタのエミッタとしてベース
よりもバンドギャップの大きい材料を用いたヘテロ接合
バイポーラトランジスタは超高速・超高周波トランジス
タの有力候補の一つとして研究がさかんに行われるにい
たっている。
よりもバンドギャップの大きい材料を用いたヘテロ接合
バイポーラトランジスタは超高速・超高周波トランジス
タの有力候補の一つとして研究がさかんに行われるにい
たっている。
以下図面を参照しながら、従来のエミッタを下側に設け
たヘテロ接合バイポーラトランジスタ（以下ＨＢＴ）に
ついて説明する。
たヘテロ接合バイポーラトランジスタ（以下ＨＢＴ）に
ついて説明する。
第４図Ａは従来のエミッタが下側に位置した逆構造型の
ＨＢＴを示し、第４図Ｂはトランジスタサイズを小さく
して高速化をはかるためにエミッタ面積を小さくする工
夫を行ったものである。
ＨＢＴを示し、第４図Ｂはトランジスタサイズを小さく
して高速化をはかるためにエミッタ面積を小さくする工
夫を行ったものである。
第４図ＡとＢにおいて、１は基板、２は高ドープのｎ型
にした層、３はｎ型にドープしたベースよりもバンドギ
ャップの大きい材料のエミツタ層、４は高ドープのｐ型
のベース層、５はｎ型にドープしたコレクタ層、６は高
ドープのｎ型のキャップ層、７はコレクタ電極、８はベ
ース電極、９はエミッタ電極、１０は高ドープのｐ型の
領域、１４はバンドギャップの大きい材料の高ドープの
ｐ型（ｐ゛）とｎ型のｐ″ｎｎ接合る。
にした層、３はｎ型にドープしたベースよりもバンドギ
ャップの大きい材料のエミツタ層、４は高ドープのｐ型
のベース層、５はｎ型にドープしたコレクタ層、６は高
ドープのｎ型のキャップ層、７はコレクタ電極、８はベ
ース電極、９はエミッタ電極、１０は高ドープのｐ型の
領域、１４はバンドギャップの大きい材料の高ドープの
ｐ型（ｐ゛）とｎ型のｐ″ｎｎ接合る。
以上のように構成されたＨＢＴについてエミッターベー
ス、ベース−コレクタの接合容量の面から以下その動作
について説明する。
ス、ベース−コレクタの接合容量の面から以下その動作
について説明する。
ＨＢＴの高速動作の指標であるｆＴおよびｆｌは次のよ
うに表わされる。
うに表わされる。
ここで、■、はコレクタ電流、Ｗｍはベース巾、ｖＳＬ
はコレクタ領域の電子の走向速度、ｌはコレクタの空乏
層の巾、ＣＥＩはエミッターベース間容量、ＣＣＩはコ
レクターベース間容量、Ｃ１は浮遊容量、Ｗ、はベース
巾、Ｄｌｌはベースでの電子の拡散係数、ｑ、には自然
定数、Ｔは絶対温度である。
はコレクタ領域の電子の走向速度、ｌはコレクタの空乏
層の巾、ＣＥＩはエミッターベース間容量、ＣＣＩはコ
レクターベース間容量、Ｃ１は浮遊容量、Ｗ、はベース
巾、Ｄｌｌはベースでの電子の拡散係数、ｑ、には自然
定数、Ｔは絶対温度である。
ＨＢＴでは、ベースよりも大きなバンドギャップをもつ
材料をエミッタとすることによりベースからエミッタへ
のホールのリークがおさえられるので、通常のバイポー
ラトランジスタと反対にベースを高ドーピング、エミッ
タとコレクタを低ドーピングにすることができる。この
ことによりベース砥抗を小さくすることができるのでｆ
ｌを大きくすることができる。さらに、一般にバイポー
ラトランジスタにおいてはＣ１５ＣＣ１１は接合のドー
ピングによる因子Ｃｔｍ （ｎ、 ｈ） 、Ｃｃｓ
（ｎ、ｈ）と接合面積Ａ０、ＡＣＩとの積で表わされる
。ＨＢＴでは、エミッタ、コレクタが低ドープ、ベース
が高ドープになっているため、Ｃｔｍ （ｎ＋ ｈ）
、Ｃｃｍ（ｎ、ｈ）はエミッタ、コレクタのドーピング
にのみ依存しＣＥＢ％ Ｃｃｎは次のようになる。
材料をエミッタとすることによりベースからエミッタへ
のホールのリークがおさえられるので、通常のバイポー
ラトランジスタと反対にベースを高ドーピング、エミッ
タとコレクタを低ドーピングにすることができる。この
ことによりベース砥抗を小さくすることができるのでｆ
ｌを大きくすることができる。さらに、一般にバイポー
ラトランジスタにおいてはＣ１５ＣＣ１１は接合のドー
ピングによる因子Ｃｔｍ （ｎ、 ｈ） 、Ｃｃｓ
（ｎ、ｈ）と接合面積Ａ０、ＡＣＩとの積で表わされる
。ＨＢＴでは、エミッタ、コレクタが低ドープ、ベース
が高ドープになっているため、Ｃｔｍ （ｎ＋ ｈ）
、Ｃｃｍ（ｎ、ｈ）はエミッタ、コレクタのドーピング
にのみ依存しＣＥＢ％ Ｃｃｎは次のようになる。
ＣＥｍｏｃＪ ｎｔ ・Ａ’Ｅ１％ ＣｃｍｏｃＪ
ｎｃ ・Ａｅｍ従って、ＨＢＴでは通常のバイポー
ラトランジスタに比べてＣＥＢ−、Ｃ（Ｂが小さくなり
ｆＴの増大が可能となる。さらに、トランジスタのサイ
ズを小さくしてＡ１１％ ＡＣＩを小さくすることによ
り、Ｃ０、ＣＣＩを小さくすることができるのでより高
速・高周波化が可能となる。
ｎｃ ・Ａｅｍ従って、ＨＢＴでは通常のバイポー
ラトランジスタに比べてＣＥＢ−、Ｃ（Ｂが小さくなり
ｆＴの増大が可能となる。さらに、トランジスタのサイ
ズを小さくしてＡ１１％ ＡＣＩを小さくすることによ
り、Ｃ０、ＣＣＩを小さくすることができるのでより高
速・高周波化が可能となる。
第４図Ａの構成ではエミッタが下側に設けられることか
らエミッタ共通の回路構成を有する集積化に適すること
の他に、コレクタが上側にあることからリソグラフィー
によりコレクタ面積を小さくできるのでコレクターベー
ス接合容量を小さくできｆ、の増大に有効である。しか
しながら、エミッタの面積が小さくならないのが難点で
ある。
らエミッタ共通の回路構成を有する集積化に適すること
の他に、コレクタが上側にあることからリソグラフィー
によりコレクタ面積を小さくできるのでコレクターベー
ス接合容量を小さくできｆ、の増大に有効である。しか
しながら、エミッタの面積が小さくならないのが難点で
ある。
第４図Ｂはこの点を解決するために提案されている構造
である。すなわち、エミッタの周辺部に図のようにベー
スとつながった高ドープのｐ型（ｐｏ）の領域を形成す
ると、エミッタはバンドギャップの大きい材料でできて
いるためにバンドギャップの大きい材料からなるｐ″ｎ
接合１４がエミッタの周辺部に形成されているので電子
はこの接合部分を流れず、中心部にのみ流れ実質上エミ
ッタ面積が小さくなる。このことによりエミッターコレ
ク夕接合容量が小さくなるとするものである。
である。すなわち、エミッタの周辺部に図のようにベー
スとつながった高ドープのｐ型（ｐｏ）の領域を形成す
ると、エミッタはバンドギャップの大きい材料でできて
いるためにバンドギャップの大きい材料からなるｐ″ｎ
接合１４がエミッタの周辺部に形成されているので電子
はこの接合部分を流れず、中心部にのみ流れ実質上エミ
ッタ面積が小さくなる。このことによりエミッターコレ
ク夕接合容量が小さくなるとするものである。
発明が解決しようとする問題点
しかしながら上記のような構成では、中心部に電流の集
中が起り実質的なエミッタ面積が小さくなるとはいうも
のの、エミッターベース容量としてはエミッタの周辺部
のｐ″ｎ接合部分も寄与するので大きくなってしまい、
ＣＥＩを小さくできないという問題点がある。
中が起り実質的なエミッタ面積が小さくなるとはいうも
のの、エミッターベース容量としてはエミッタの周辺部
のｐ″ｎ接合部分も寄与するので大きくなってしまい、
ＣＥＩを小さくできないという問題点がある。
本発明は上記問題点に鑑み、逆構造ＨＢＴにおいて、エ
ミッタ面積を著しく小さくできる構造およびその製造方
法を提供しようとするものである。
ミッタ面積を著しく小さくできる構造およびその製造方
法を提供しようとするものである。
問題点を解決するための手段
上記問題点番解決するために本発明のヘテロ接合バイポ
ーラトランジスタは、高ドープのｎ型の下地の上に、下
地と格子整合するベースよりもバンドギャップの大きい
半導体材料の半絶縁性の層であってその部分を上下につ
きぬけたｎ型にドープしたエミッタ領域にかえた層と、
その上に格子整合する半導体材料の高ドープしたｐ型の
ベース層と、その上に格子整合するｎ型にドープしたコ
レクタ層であってエミッタの上部に位置した層を、少な
くとも有することを特徴とする。
ーラトランジスタは、高ドープのｎ型の下地の上に、下
地と格子整合するベースよりもバンドギャップの大きい
半導体材料の半絶縁性の層であってその部分を上下につ
きぬけたｎ型にドープしたエミッタ領域にかえた層と、
その上に格子整合する半導体材料の高ドープしたｐ型の
ベース層と、その上に格子整合するｎ型にドープしたコ
レクタ層であってエミッタの上部に位置した層を、少な
くとも有することを特徴とする。
また、本発明のヘテロ接合バイポーラトランジスタの製
造方法は、高ドープのｎ型の下地の上に下地と格子整合
するベースよりもバンドギャップの大きい半導体材料の
半絶縁性の層とその上に界面が空気に触れないように保
護層を続けてエピタキシー形成し、当該絶縁性の層の部
分を上下につきぬけるｎ型にドープしたエミッタ領域に
かえた後、エピタキシー装置の中で空気に触れないよう
に当該保護層を除去し当該層の上に、格子整合する、半
導体材料のｐ型にドープしたベース層とｎ型にドープし
たコレクタ層を順次エピタキシー形成することを特徴と
する。
造方法は、高ドープのｎ型の下地の上に下地と格子整合
するベースよりもバンドギャップの大きい半導体材料の
半絶縁性の層とその上に界面が空気に触れないように保
護層を続けてエピタキシー形成し、当該絶縁性の層の部
分を上下につきぬけるｎ型にドープしたエミッタ領域に
かえた後、エピタキシー装置の中で空気に触れないよう
に当該保護層を除去し当該層の上に、格子整合する、半
導体材料のｐ型にドープしたベース層とｎ型にドープし
たコレクタ層を順次エピタキシー形成することを特徴と
する。
作用
本発明の構成では、ヘテロ接合バイポーラトランジスタ
のキャリア濃度に依存する容量が小さくできることに加
えて、コレクタの面積がフォトリソグラフィーにより小
さくできかつベース領域とつながった高ドープのｐ壁領
域の下に絶縁層を確実に導入できることによりエミッタ
面積を確実に小さくできるので接合面積に依存する容量
成分を小さくでき、全体としてエミッターベース接合容
量およびベース−コレクタ接合容量を著しく小さくでき
るので、トランジスタの高速化・高周波化が可能となる
。
のキャリア濃度に依存する容量が小さくできることに加
えて、コレクタの面積がフォトリソグラフィーにより小
さくできかつベース領域とつながった高ドープのｐ壁領
域の下に絶縁層を確実に導入できることによりエミッタ
面積を確実に小さくできるので接合面積に依存する容量
成分を小さくでき、全体としてエミッターベース接合容
量およびベース−コレクタ接合容量を著しく小さくでき
るので、トランジスタの高速化・高周波化が可能となる
。
本発明の製造方法を用いれば、確実に良質の絶縁性の層
を導入できるのでエミッタ面積を小さくできる。本発明
による絶縁層はドープしない材料で形成されているので
、後行程の各種処理においても変成しない。絶縁層の部
分にｎ型にドープしたエミッタ領域を形成するためにエ
ピタキシーを中断して空気中に取り出す必要があり界面
がダメージを受ける心配があるが、表面に１．Ａ、をエ
ピタキシー形成して取り出し処理を施した後エピタキシ
ー成長装置中で１．Ａ、を除去する方法を適用すること
で解決できる。
を導入できるのでエミッタ面積を小さくできる。本発明
による絶縁層はドープしない材料で形成されているので
、後行程の各種処理においても変成しない。絶縁層の部
分にｎ型にドープしたエミッタ領域を形成するためにエ
ピタキシーを中断して空気中に取り出す必要があり界面
がダメージを受ける心配があるが、表面に１．Ａ、をエ
ピタキシー形成して取り出し処理を施した後エピタキシ
ー成長装置中で１．Ａ、を除去する方法を適用すること
で解決できる。
実施例
以下本発明の実施例のヘテロ接合バイポーラトランジス
タおよびその製造方法について図面を参照しながら説明
する。
タおよびその製造方法について図面を参照しながら説明
する。
第１図Ａ、Ｂは本発明の実施例の概念図を示すヘテロ接
合バイポーラトランジスタの構造を示すものである。
合バイポーラトランジスタの構造を示すものである。
従来例の第４図Ａ、Ｂのエミツタ層内に形成されるバン
ドギャップの大きい材料のｐ＋ ｎ接合１４に代って、
絶縁領域１１が形成されている。第２図は実際の材料に
よる実施例を示す。第３図はこれらの構造の製造方法の
実施例を示す。まず、第４図ａのように半絶縁性ないし
高ドープのｎ型のＧ−Ａｓの基板１の上に高ドープのｎ
型のＧ、ＡＳ層２を分子線エピタキシー形成し、その上
に非ドープの半絶縁性のＡｆｆｉ、Ｇ□−Ｘ Ａ ３層
１１と１．ＡＳの薄膜層１３を分子線エピタキシー形成
する。ついで、ｂのように絶縁層１１の部分３にフォト
リソグラフィー法とＳｉのイオン注入の適用によりｎ型
にドープしたエミッタ領域を形成する。その後分子線エ
ピタキシー装置中に再び入れＩ 、Ａ、をＡ８雰囲気中
で完全に除去したのち、Ｃに示すように高ドープのｐ型
のＧ、Ａｓのベース層４、ｎ型にドープしたＧ、Ａｓの
コレクタ層５と高ドープのｎ型にドープしたＧ、八、の
キ十・ノブ層６を順次エピタキシー成長する。ついで、
ホトリソグラフィーとエツチング法によりｄの構造とし
、コレクタ電極７、ベース電極８、エミッタ電極９を形
成する。
ドギャップの大きい材料のｐ＋ ｎ接合１４に代って、
絶縁領域１１が形成されている。第２図は実際の材料に
よる実施例を示す。第３図はこれらの構造の製造方法の
実施例を示す。まず、第４図ａのように半絶縁性ないし
高ドープのｎ型のＧ−Ａｓの基板１の上に高ドープのｎ
型のＧ、ＡＳ層２を分子線エピタキシー形成し、その上
に非ドープの半絶縁性のＡｆｆｉ、Ｇ□−Ｘ Ａ ３層
１１と１．ＡＳの薄膜層１３を分子線エピタキシー形成
する。ついで、ｂのように絶縁層１１の部分３にフォト
リソグラフィー法とＳｉのイオン注入の適用によりｎ型
にドープしたエミッタ領域を形成する。その後分子線エ
ピタキシー装置中に再び入れＩ 、Ａ、をＡ８雰囲気中
で完全に除去したのち、Ｃに示すように高ドープのｐ型
のＧ、Ａｓのベース層４、ｎ型にドープしたＧ、Ａｓの
コレクタ層５と高ドープのｎ型にドープしたＧ、八、の
キ十・ノブ層６を順次エピタキシー成長する。ついで、
ホトリソグラフィーとエツチング法によりｄの構造とし
、コレクタ電極７、ベース電極８、エミッタ電極９を形
成する。
第１．２図に示す構造にすることによりヘテロ接合バイ
ポーラトランジスタ特有のキャリア濃度分布によりキャ
リア濃度の分布状態に依存するエミッターベース接合容
量、ベース−コレクタ接合容量を小さくできることに加
えて、コレクタ面積をフォトリソグラフィーにより十分
に小さくできかつエミッタ面積もエミッタ領域の周辺部
が絶縁層となっているので、十分に小さくできる。これ
により接合面積によるエミッターベース接合容量、ベー
ス−コレクタ接合容量を小さくできる。このため、ｒ、
、ｒ、の増大をはかることができる。
ポーラトランジスタ特有のキャリア濃度分布によりキャ
リア濃度の分布状態に依存するエミッターベース接合容
量、ベース−コレクタ接合容量を小さくできることに加
えて、コレクタ面積をフォトリソグラフィーにより十分
に小さくできかつエミッタ面積もエミッタ領域の周辺部
が絶縁層となっているので、十分に小さくできる。これ
により接合面積によるエミッターベース接合容量、ベー
ス−コレクタ接合容量を小さくできる。このため、ｒ、
、ｒ、の増大をはかることができる。
実施例の方法においては第１図への方式を用いているが
第１図Ｂの方式にしても良い。第１図Ｂの方式を用いて
も、高ドープのｐ型頭域は、絶縁層の領域にまで入り込
んで良いのでイオン注入、拡散などの方法により形成す
るのが容易である。
第１図Ｂの方式にしても良い。第１図Ｂの方式を用いて
も、高ドープのｐ型頭域は、絶縁層の領域にまで入り込
んで良いのでイオン注入、拡散などの方法により形成す
るのが容易である。
なお、実際の実施例では、Ａ Ｉ Ｘ Ｇ −＋ −Ｘ
Ａ ｓ−Ｇ、Ａ、の材料系を用いているが格子整合する
材料系たとえばＩ −ＮＧ−１−ＸＡ ｌ １ 、
、ＸＡ １−１−Ｘ Ａ ５−ＩｆｌＰ系、ｌｌ、ＸＧ
、、−、Ｐ−Ｇ、八、系、Ｇ、Ａｓ−Ｇ、系、ｃ、ｐ−
ｓム系などを用いたヘテロ接合バイポーラトランジスタ
にも本発明の構造および製造方法を適用できることは勿
論のことである。
Ａ ｓ−Ｇ、Ａ、の材料系を用いているが格子整合する
材料系たとえばＩ −ＮＧ−１−ＸＡ ｌ １ 、
、ＸＡ １−１−Ｘ Ａ ５−ＩｆｌＰ系、ｌｌ、ＸＧ
、、−、Ｐ−Ｇ、八、系、Ｇ、Ａｓ−Ｇ、系、ｃ、ｐ−
ｓム系などを用いたヘテロ接合バイポーラトランジスタ
にも本発明の構造および製造方法を適用できることは勿
論のことである。
また、実施例ではエミッタにのみベースよりもバンドギ
ャップの大きい材料を用いているが、コレクタにもベー
スよりもバンドギャップの大きい材料を用いたヘテロ接
合バイポーラトランジスタでも良いのは勿論のことであ
る。また、製造方法として絶縁層とその上に１．Ａ、層
のエピタキシー形成を行ったのち、高ドープのｎ領域を
形成する方法をとっているが、１．Ａ、はど種々の処理
に強くないがΔ、を用いて表面をカバーしてエピタキシ
ー装置から取り出し高ドープのｎ型の領域を形成するこ
ともできる。また、１ｏ八、の代りに■７８Ｇ□−ＸＡ
ｓ混晶エピタキシー膜を用いることもできる。また、エ
ビクキシー法としてはＭＢＨの他に種々のものを適用す
ることができ７る。
ャップの大きい材料を用いているが、コレクタにもベー
スよりもバンドギャップの大きい材料を用いたヘテロ接
合バイポーラトランジスタでも良いのは勿論のことであ
る。また、製造方法として絶縁層とその上に１．Ａ、層
のエピタキシー形成を行ったのち、高ドープのｎ領域を
形成する方法をとっているが、１．Ａ、はど種々の処理
に強くないがΔ、を用いて表面をカバーしてエピタキシ
ー装置から取り出し高ドープのｎ型の領域を形成するこ
ともできる。また、１ｏ八、の代りに■７８Ｇ□−ＸＡ
ｓ混晶エピタキシー膜を用いることもできる。また、エ
ビクキシー法としてはＭＢＨの他に種々のものを適用す
ることができ７る。
発明の効果
以上のように本発明では、エミッタとコレクタのうち、
少なくともエミッタにベースよりもバンドギャップの大
きい材料を用い、エミッタを下側に設けたヘテロ接合バ
イポーラトランジスタにおいて、高ドープのｎ型の下地
の上に、下地と格子整合するベースよりもバンドギャッ
プの大きい半導体材料の半絶縁性の層とその表面保護層
をエピタキシー形成し、当該絶縁性の層の部分を上下に
つきぬけたｎ型にドープしたエミッタ領域にかえた後、
当該表面層を除去し、当該層の上に、格子整合する半導
体材料の、ｐ型にドープしたベース層とｎ型にドープし
たコレクタ層を順次エピタキシー形成する製造方法を用
いて、エミッタの周辺部が絶縁性領域となった構造を有
するヘテロ接合バイポーラトランジスタの構造とする。
少なくともエミッタにベースよりもバンドギャップの大
きい材料を用い、エミッタを下側に設けたヘテロ接合バ
イポーラトランジスタにおいて、高ドープのｎ型の下地
の上に、下地と格子整合するベースよりもバンドギャッ
プの大きい半導体材料の半絶縁性の層とその表面保護層
をエピタキシー形成し、当該絶縁性の層の部分を上下に
つきぬけたｎ型にドープしたエミッタ領域にかえた後、
当該表面層を除去し、当該層の上に、格子整合する半導
体材料の、ｐ型にドープしたベース層とｎ型にドープし
たコレクタ層を順次エピタキシー形成する製造方法を用
いて、エミッタの周辺部が絶縁性領域となった構造を有
するヘテロ接合バイポーラトランジスタの構造とする。
このことにより、エミッタ面積をコレクタ面積とともに
容易に小さくできるので、エミッターベース接合容量、
ベース−コレクタ接合容量を著しく小さくでき、ｆ、、
ｆ□を増大することができる。
容易に小さくできるので、エミッターベース接合容量、
ベース−コレクタ接合容量を著しく小さくでき、ｆ、、
ｆ□を増大することができる。
第１図Ａ、Ｂは本発明の基本構造の概念図、第本発明の
製造方法の実施例の一例を示す多層構造の断面図、第４
図Ａ、Ｂは従来の逆構造ヘテロ接合バイポーラトランジ
スタの構造を示す断面図である。 １・・・・・・裁板結晶、２・・・・・・高ドープｎ型
下地層、３・・・・・・イオン注入ｎ型ドープエミッタ
領域、４・・・・・・高ドープｎ型下地層、５・・・・
・・ｎ型ドープコレクタ層、６・・・・・・高ドープｎ
型キャップ層、７・・・・・・コレクタ電極、８・・・
・・・ベース電極、９・・・・・・エミッタ電極、１０
・・・・・・イオン注入高ドープｐ型領域、１１・・・
・・・エピタキシー形成絶縁層（バンドギャップ大）。 代理人の氏名 弁理士 中尾敏男 はか１名１・−基軟
綽品 ２．、．１ド―ブｎ型−Ｆ共轡点。 ３ ・、 イキ〉シ主入ｎ型ド′−フ。 工Ｓツタ島、域； ｔ ・＝ ＧａＡｓ 暮ＡＸ ２・・・高ドーア／ｌ型ＧａＡ ｓ下地点、３・・・イ
ｒ’ｉは入ｎ聾ドーア ８・・・へ°−ス／ｆｔ、棧 （Ｃ＞ １・１．ｉ販鮎品 ２・・・ 場６Ｆ−ブｎ型下嘩、
製造方法の実施例の一例を示す多層構造の断面図、第４
図Ａ、Ｂは従来の逆構造ヘテロ接合バイポーラトランジ
スタの構造を示す断面図である。 １・・・・・・裁板結晶、２・・・・・・高ドープｎ型
下地層、３・・・・・・イオン注入ｎ型ドープエミッタ
領域、４・・・・・・高ドープｎ型下地層、５・・・・
・・ｎ型ドープコレクタ層、６・・・・・・高ドープｎ
型キャップ層、７・・・・・・コレクタ電極、８・・・
・・・ベース電極、９・・・・・・エミッタ電極、１０
・・・・・・イオン注入高ドープｐ型領域、１１・・・
・・・エピタキシー形成絶縁層（バンドギャップ大）。 代理人の氏名 弁理士 中尾敏男 はか１名１・−基軟
綽品 ２．、．１ド―ブｎ型−Ｆ共轡点。 ３ ・、 イキ〉シ主入ｎ型ド′−フ。 工Ｓツタ島、域； ｔ ・＝ ＧａＡｓ 暮ＡＸ ２・・・高ドーア／ｌ型ＧａＡ ｓ下地点、３・・・イ
ｒ’ｉは入ｎ聾ドーア ８・・・へ°−ス／ｆｔ、棧 （Ｃ＞ １・１．ｉ販鮎品 ２・・・ 場６Ｆ−ブｎ型下嘩、
Claims (3)
- （１）バイポーラトランジスタのエミッタとコレクタの
少なくともエミッタとしてベースよりもバンドギャップ
の大きい材料を用いエミッタを下側に設けたヘテロ接合
バイポーラトランジスタにおいて、高ドープのｎ型の下
地の上に、下地と格子整合するベースよりもバンドギャ
ップの大きい半導体材料の半絶縁性の層であってこの半
絶縁性の層の部分を上下につきぬけたｎ型にドープした
エミッタ領域にかえた層と、この半絶縁性の領域とｎ型
にドープした領域からなる層の上に格子整合する半導体
材料の高ドープしたｐ型のベース層とこのｐ型にドープ
した層の上にエミッタ部分の上部に位置する、格子整合
する半導体材料のｎ型にドープしたコレクタ層とを、少
なくとも有することを特徴とするヘテロ接合バイポーラ
トランジスタ。 - （２）バイポーラトランジスタのエミッタとコレクタの
うち、少なくともエミッタとしてベースよりもバンドギ
ャップの大きい材料を用い、エミッタを下側に設けたヘ
テロ接合バイポーラトランジスタにおいて、高ドープの
下地の上に下地と格子整合するベースよりもバンドギャ
ップの大きい半導体材料の半絶縁性の層とこの半絶縁性
の層の表面保護層をエピタキシー形成し当該半絶縁性の
層の部分を上下につきぬけたｎ型にドープしたエミッタ
領域にかえたのち、当該表面保護層を除去し当該層の上
に格子整合する、ｐ型にドープしたベース層とｎ型にド
ープしたコレクタ層を順次エピタキシー形成することを
特徴とするヘテロ接合バイポーラトランジスタの製造方
法。 - （３）表面保護層としてＩｎＡｓを用いることを特徴と
する特許請求の範囲第２項記載のヘテロ接合バイポーラ
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19078085A JPS6249658A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19078085A JPS6249658A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249658A true JPS6249658A (ja) | 1987-03-04 |
Family
ID=16263608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19078085A Pending JPS6249658A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4981807A (en) * | 1988-10-31 | 1991-01-01 | International Business Machines Corporation | Process for fabricating complementary vertical transistor memory cell |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210669A (ja) * | 1982-09-17 | 1984-11-29 | フランス国 | 高速ヘテロ接合バイポーラ半導体装置 |
| JPS607771A (ja) * | 1983-06-28 | 1985-01-16 | Toshiba Corp | 半導体装置 |
| JPS60110188A (ja) * | 1983-11-18 | 1985-06-15 | Sharp Corp | 半導体レ−ザ素子 |
-
1985
- 1985-08-29 JP JP19078085A patent/JPS6249658A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210669A (ja) * | 1982-09-17 | 1984-11-29 | フランス国 | 高速ヘテロ接合バイポーラ半導体装置 |
| JPS607771A (ja) * | 1983-06-28 | 1985-01-16 | Toshiba Corp | 半導体装置 |
| JPS60110188A (ja) * | 1983-11-18 | 1985-06-15 | Sharp Corp | 半導体レ−ザ素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4981807A (en) * | 1988-10-31 | 1991-01-01 | International Business Machines Corporation | Process for fabricating complementary vertical transistor memory cell |
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