JPS6247158A - ヘテロ接合バイポ−ラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポ−ラトランジスタおよびその製造方法Info
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- JPS6247158A JPS6247158A JP18690285A JP18690285A JPS6247158A JP S6247158 A JPS6247158 A JP S6247158A JP 18690285 A JP18690285 A JP 18690285A JP 18690285 A JP18690285 A JP 18690285A JP S6247158 A JPS6247158 A JP S6247158A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は超高速・超高周波トランジスタとして有望なヘ
テロ接合バイポーラトランジスタに関するものである。
テロ接合バイポーラトランジスタに関するものである。
従来の技術
近年、バイポーラトランジスタのエミッタとしてベース
よりもバンドギャップの大きい材料を用いたヘテロ接合
バイポーラトランジスタは超高速・超高周波トランジス
タの有力候補の一つとして研究がさかんに行われるにい
たっている。
よりもバンドギャップの大きい材料を用いたヘテロ接合
バイポーラトランジスタは超高速・超高周波トランジス
タの有力候補の一つとして研究がさかんに行われるにい
たっている。
以下図面を参照しながら、従来のエミッタを下側に設け
たヘテロ接合バイポーラトランジスタ（以下ＨＢＴ）に
ついて説明する。
たヘテロ接合バイポーラトランジスタ（以下ＨＢＴ）に
ついて説明する。
第４図（ａ）は従来のエミッタが下側に位置した逆構造
型のＨＢＴを示し、第４図ｆｂｌはトランジスタサイズ
を小さくして高速化をはかるためにエミッタ面積を小さ
くする工夫を行ったものである。
型のＨＢＴを示し、第４図ｆｂｌはトランジスタサイズ
を小さくして高速化をはかるためにエミッタ面積を小さ
くする工夫を行ったものである。
第４図（ａ）と（ｂｌにおいて、１は基板、２は高ドー
プのｎ型にした層、３ばｎ型にドープしたベースよりも
バンドギャップの大きい材料のエミツタ層、４は高ドー
プのｐ型のベース層、５はｎ型にドープしたコレクタ層
、６は高ドープのｎ型のキャップ層、７はコレクタ電極
、８はベース電極、９はエミッタ電極、１０は高ドープ
のｐ型の領域、１４はバンドギャップの大きい材料の高
ドープのｐ型（ｐ゛）とｎ型のｐ″ｎｎ接合る。
プのｎ型にした層、３ばｎ型にドープしたベースよりも
バンドギャップの大きい材料のエミツタ層、４は高ドー
プのｐ型のベース層、５はｎ型にドープしたコレクタ層
、６は高ドープのｎ型のキャップ層、７はコレクタ電極
、８はベース電極、９はエミッタ電極、１０は高ドープ
のｐ型の領域、１４はバンドギャップの大きい材料の高
ドープのｐ型（ｐ゛）とｎ型のｐ″ｎｎ接合る。
以上のように構成されたＨ Ｂ Ｔについてエミッター
ベース、ベース−コレクタの接合容量の面から以下その
動作について説明する。
ベース、ベース−コレクタの接合容量の面から以下その
動作について説明する。
ＨＢＴの高速動作の指標であるｆＴおよび［。
は次のように表わされる。
ここで、■、はコレクタ電流、Ｗｉはベース中、ＶＳＬ
はコレクタ領域の電子の走向速度、ｌはコレクタの空乏
層の巾、ｃｔＩｌはエミッターベース間容量、ＣＣＩＩ
はコレクターベース間容量、ＣＰは浮遊容量、Ｗｌｌは
ベース中、ＤＢはベースでの電子の拡散係数、ｑ、には
自然定数、Ｔは絶対温度である。
はコレクタ領域の電子の走向速度、ｌはコレクタの空乏
層の巾、ｃｔＩｌはエミッターベース間容量、ＣＣＩＩ
はコレクターベース間容量、ＣＰは浮遊容量、Ｗｌｌは
ベース中、ＤＢはベースでの電子の拡散係数、ｑ、には
自然定数、Ｔは絶対温度である。
ＨＢＴでは、ベースよりも大きなバンドギヤ・７プをも
つ材料をエミッタとすることによりベースからエミッタ
へのホールのリークがおさえられるので、通常のバイポ
ーラトランジスタと反対にベースを高ドーピング、エミ
ッタとコレクタを低ドーピングにすることができる。こ
のことによりベース抵抗を小さくすることができるので
ｆｌを大きくすることができる。さらに、一般にバイポ
ーラトランジスタにおいてはＣＡＢ、 Ｃｏｎは接合の
ドーピングによる因子Ｃａｎ （ｎ、 １））、Ｃｃ
＋＋ （ｎ、 ｈ）と接合面積ＡＩＢ−，Ａｃ１）と
の積で表わされる。ＨＢＴでは、エミッタ、コレクタが
低ドープ、ベースが高ドープになっているため、Ｃｚｓ
（ｎ、 ｈ）、ＣｃＢ（ｎ、ｈ）はエミッタ、コレ
クタのドーピングにのみ依存しｃ！Ｂ、ＣＣＢは次のよ
うになる。
つ材料をエミッタとすることによりベースからエミッタ
へのホールのリークがおさえられるので、通常のバイポ
ーラトランジスタと反対にベースを高ドーピング、エミ
ッタとコレクタを低ドーピングにすることができる。こ
のことによりベース抵抗を小さくすることができるので
ｆｌを大きくすることができる。さらに、一般にバイポ
ーラトランジスタにおいてはＣＡＢ、 Ｃｏｎは接合の
ドーピングによる因子Ｃａｎ （ｎ、 １））、Ｃｃ
＋＋ （ｎ、 ｈ）と接合面積ＡＩＢ−，Ａｃ１）と
の積で表わされる。ＨＢＴでは、エミッタ、コレクタが
低ドープ、ベースが高ドープになっているため、Ｃｚｓ
（ｎ、 ｈ）、ＣｃＢ（ｎ、ｈ）はエミッタ、コレ
クタのドーピングにのみ依存しｃ！Ｂ、ＣＣＢは次のよ
うになる。
ＣＥＢ”Ｊ ｎｉ ・ＡＥＩＩ、 Ｃｃ＋＋”Ｊ ｎ
ｃ ＨＡｃ１）従って、ＨＢＴでは通常のバイポーラ
トランジスタに比べてＣＥＢ％ Ｃｃ＋＋が小さくなり
ｒＴの増大が可能となる。さらに、トランジスタのサイ
ズを小さくしてＡＥＢ％ Ａｃｅを小さくすることによ
り、ＣＥＢ％ Ｃｃｓを小さくすることができるのでよ
り高速・高周波化が可能となる。
ｃ ＨＡｃ１）従って、ＨＢＴでは通常のバイポーラ
トランジスタに比べてＣＥＢ％ Ｃｃ＋＋が小さくなり
ｒＴの増大が可能となる。さらに、トランジスタのサイ
ズを小さくしてＡＥＢ％ Ａｃｅを小さくすることによ
り、ＣＥＢ％ Ｃｃｓを小さくすることができるのでよ
り高速・高周波化が可能となる。
第４図ｔａ＋の構成ではエミッタが下側に設けられるこ
とからエミッタ共通の回路構成を有する集積化に適する
ことの他に、コレクタが」二側にあることからリソグラ
フィーによりコレクタ面積を小さくできるのでコレクタ
ーベース接合容量を小さくできｆ、の増大に有効である
。しかしながら、エミッタの面積が小さくならないのが
難点である。
とからエミッタ共通の回路構成を有する集積化に適する
ことの他に、コレクタが」二側にあることからリソグラ
フィーによりコレクタ面積を小さくできるのでコレクタ
ーベース接合容量を小さくできｆ、の増大に有効である
。しかしながら、エミッタの面積が小さくならないのが
難点である。
第４図中）はこの点を解決するために提案されている構
造である。すなわち、エミッタの周辺部に図のようにベ
ースとつながった高ドープのｐ型（ｐ゛）の領域を形成
すると、エミッタはバンドギャップの大きい材料ででき
ているためにバンドギャップの大きい材料からなるｐ″
ｎ接合１４がエミッタの周辺部に形成されているので電
子はこの接合部分を流れず、中心部にのみ流れ実質上エ
ミッタ面積が小さくなる。このことによりエミッターコ
レクタ接合容量が小さくなるとするものである。
造である。すなわち、エミッタの周辺部に図のようにベ
ースとつながった高ドープのｐ型（ｐ゛）の領域を形成
すると、エミッタはバンドギャップの大きい材料ででき
ているためにバンドギャップの大きい材料からなるｐ″
ｎ接合１４がエミッタの周辺部に形成されているので電
子はこの接合部分を流れず、中心部にのみ流れ実質上エ
ミッタ面積が小さくなる。このことによりエミッターコ
レクタ接合容量が小さくなるとするものである。
発明が解決しようとする問題点
しかしながら上記のような構成では、中心部に電流の集
中が起り実質的なエミッタ面積が小さくなるとはいうも
のの、エミッターベース容量としてはエミッタの周辺部
のｐ″ｎ接合部分も寄与するので大きくなってしまい、
ＣＥＢを小さくできないという問題点がある。
中が起り実質的なエミッタ面積が小さくなるとはいうも
のの、エミッターベース容量としてはエミッタの周辺部
のｐ″ｎ接合部分も寄与するので大きくなってしまい、
ＣＥＢを小さくできないという問題点がある。
本発明は上記問題点に鑑み、逆構造ＨＢ Ｔにおいて、
エミッタ面積を著しく小さくできる構造およびその製造
方法を提供しようとするものである。
エミッタ面積を著しく小さくできる構造およびその製造
方法を提供しようとするものである。
問題点を解決するだめの手段
上記問題点を解決するために本発明のヘテロ接合バイポ
ーラトランジスタは、高ドープのｎ型の下地の上に、下
地と格子整合ベースよりもハンドギャップの大きい半導
体材料のｎ型にドープした層であってその部分をエミッ
タとして残しその残りを上下につきぬけた絶縁性の領域
にかえた層と、その上に格子整合する半導体材料の高ド
ープしたｐ型のベース層と、その上に格子整合するｎ型
にドープｎ型のベース層と、その上に格子整合するｎ型
にドープしたコレクタ層であってエミッタの上部に位置
した層を、少なくとも有することを特徴とする。
ーラトランジスタは、高ドープのｎ型の下地の上に、下
地と格子整合ベースよりもハンドギャップの大きい半導
体材料のｎ型にドープした層であってその部分をエミッ
タとして残しその残りを上下につきぬけた絶縁性の領域
にかえた層と、その上に格子整合する半導体材料の高ド
ープしたｐ型のベース層と、その上に格子整合するｎ型
にドープｎ型のベース層と、その上に格子整合するｎ型
にドープしたコレクタ層であってエミッタの上部に位置
した層を、少なくとも有することを特徴とする。
また、本発明のヘテロ接合バイポーラトランジスタの製
造方法は、高ドープのｎ型の下地の上に下地と格子整合
するベースよりもバンドギャップの大きい半導体材料の
ｎ型にドープした層とその上に界面が空気に触れないよ
うに保護層を続けてエピタキシー形成し、当該バンドギ
ャップの大きい材料のｎ型にドープした層の部分をエミ
ッタ領域として残しその残りを上下につきぬＬＪた絶縁
性の領域にかえた後、エピタキシー装置の中で空気に触
れないように当該保護層を除去し当該層の」二に、格子
整合する、半導体材料の、ｐ型にドープしたベース層と
ｎ型にドープしたコレクタ層を順次エピタキシー形成す
ることを特徴とする。
造方法は、高ドープのｎ型の下地の上に下地と格子整合
するベースよりもバンドギャップの大きい半導体材料の
ｎ型にドープした層とその上に界面が空気に触れないよ
うに保護層を続けてエピタキシー形成し、当該バンドギ
ャップの大きい材料のｎ型にドープした層の部分をエミ
ッタ領域として残しその残りを上下につきぬＬＪた絶縁
性の領域にかえた後、エピタキシー装置の中で空気に触
れないように当該保護層を除去し当該層の」二に、格子
整合する、半導体材料の、ｐ型にドープしたベース層と
ｎ型にドープしたコレクタ層を順次エピタキシー形成す
ることを特徴とする。
作用
本発明の構成では、ヘテロ接合バイポーラトランジスタ
のキャリア濃度に依存する容量が小さくできることに加
えて、コレクタの面積がフォ１−リソグラフィーにより
小さくできかつベース層の下に絶縁層を確実に導入でき
ることによりエミッタ面積を確実に小さくできるので接
合面積に依存する容量成分を小さくでき、全体としてエ
ミッターベース接合容量およびベース−コレクタ接合容
量を著しく小さくできるので、トランジスタの高速化・
高周波化が可能となる。
のキャリア濃度に依存する容量が小さくできることに加
えて、コレクタの面積がフォ１−リソグラフィーにより
小さくできかつベース層の下に絶縁層を確実に導入でき
ることによりエミッタ面積を確実に小さくできるので接
合面積に依存する容量成分を小さくでき、全体としてエ
ミッターベース接合容量およびベース−コレクタ接合容
量を著しく小さくできるので、トランジスタの高速化・
高周波化が可能となる。
本発明の製造方法を用いれば、ベース領域とつながった
高ドープのｐ型頭域の下に確実に良質の絶縁性の層を導
入できるのでエミッタ面積を小さくできる。バンドギャ
ップの大きい材料のｎ型にドープした層の部分にｎ領域
を形成するためにエピタキシーを中断して空気中に取り
出す必要があり界面がダメージを受ける心配があるが、
表面にＩアＡ５をエピタキシー形成して取り出し処理を
施した後エピタキシー成長装置中で■アＡ、を除去する
方法を適用することで解決できる。
高ドープのｐ型頭域の下に確実に良質の絶縁性の層を導
入できるのでエミッタ面積を小さくできる。バンドギャ
ップの大きい材料のｎ型にドープした層の部分にｎ領域
を形成するためにエピタキシーを中断して空気中に取り
出す必要があり界面がダメージを受ける心配があるが、
表面にＩアＡ５をエピタキシー形成して取り出し処理を
施した後エピタキシー成長装置中で■アＡ、を除去する
方法を適用することで解決できる。
９一
実施例
以下本発明の実施例のヘテロ接合バイポーラトランジス
タおよびその製造方法について図面を参照しながら説明
する。
タおよびその製造方法について図面を参照しながら説明
する。
第１図＋ａｌ 、 山）は本発明の実施例の概念図を示
ずヘテロ接合バイポーラトランジスタの構造を示すもの
である。
ずヘテロ接合バイポーラトランジスタの構造を示すもの
である。
従来例の第４図（ａｌ、 （ｂｌのエミツタ層内に形成
されるバンドギャップの大きい材料のｐ ＋ ｎ接合１
４に代って、絶縁領域１）が形成されている。第２図は
実際の材料による実施例を示す。第３図はこれらの構造
の製造方法の実施例を示す。まず、第４図（８１のよう
に半絶縁性ないし高ドープのｎ型のＧ、Ａ、の基板１の
上に高ドープのｎ型のＧ −Ａ ｓＮ２を分子線エピタ
キシー形成し、その上にｎ型にドープしたＡ ７！ｘ
Ｇ−１−ＸＡＳの層３とＩ、ｌＡ。
されるバンドギャップの大きい材料のｐ ＋ ｎ接合１
４に代って、絶縁領域１）が形成されている。第２図は
実際の材料による実施例を示す。第３図はこれらの構造
の製造方法の実施例を示す。まず、第４図（８１のよう
に半絶縁性ないし高ドープのｎ型のＧ、Ａ、の基板１の
上に高ドープのｎ型のＧ −Ａ ｓＮ２を分子線エピタ
キシー形成し、その上にｎ型にドープしたＡ ７！ｘ
Ｇ−１−ＸＡＳの層３とＩ、ｌＡ。
の薄膜層１３を分子線エピタキシー形成する。ついで、
ｂのようにＡｎＸＧ□−ＸＡＳＡＢＯ３分１）にフォト
リソグラフィー法と０□のイオン注入の適用により絶縁
性の領域を形成する。その後分子線エピタキシー装置中
に再び入れＩ、、Ａ、をＡ、雰囲気中で完全に除去した
のち、Ｃに示すように高ドープのｐ型のＧ、Ａｓのベー
ス層４、ｎ型にドープしたＧ−Ａｓのコレクタ層５と高
ドープのｎ型にドープしたＧ、 Ａｓのキャップ層６を
順次エピタキシー成長する。ついで、ホトリソグラフィ
ーとエツチング法によりｄの構造とし、コレクタ電極７
、ベース電極８、エミッタ電極９を形成する。
ｂのようにＡｎＸＧ□−ＸＡＳＡＢＯ３分１）にフォト
リソグラフィー法と０□のイオン注入の適用により絶縁
性の領域を形成する。その後分子線エピタキシー装置中
に再び入れＩ、、Ａ、をＡ、雰囲気中で完全に除去した
のち、Ｃに示すように高ドープのｐ型のＧ、Ａｓのベー
ス層４、ｎ型にドープしたＧ−Ａｓのコレクタ層５と高
ドープのｎ型にドープしたＧ、 Ａｓのキャップ層６を
順次エピタキシー成長する。ついで、ホトリソグラフィ
ーとエツチング法によりｄの構造とし、コレクタ電極７
、ベース電極８、エミッタ電極９を形成する。
第１．２図に示す構造にすることによりヘテロ接合バイ
ポーラトランジスタ特有のキャリア濃度分布によりキャ
リア濃度の分布状態に依存するエミッターベース接合容
量、ヘースーコレクタ接合容量を小さくできることに加
えて、コレクタ面積をフォトリソグラフィーにより十分
に小さくできかつエミッタ面積もエミッタ領域の周辺部
が絶縁性の領域となっているので、十分に小さくできる
。
ポーラトランジスタ特有のキャリア濃度分布によりキャ
リア濃度の分布状態に依存するエミッターベース接合容
量、ヘースーコレクタ接合容量を小さくできることに加
えて、コレクタ面積をフォトリソグラフィーにより十分
に小さくできかつエミッタ面積もエミッタ領域の周辺部
が絶縁性の領域となっているので、十分に小さくできる
。
これにより接合面積によるエミッターベース接合容量、
ベース−コレクタ接合容量を小さくできる。
ベース−コレクタ接合容量を小さくできる。
このため、ｆ７、ｆ、Ｉの増大をはかることができ実施
例の方法において高ドープのｐ型の領域はエミッタ形成
層をつきぬりて絶縁層の領域にまで入り込んで良いので
イオン注入や拡散などの方法を用いて形成するのが容易
である。
例の方法において高ドープのｐ型の領域はエミッタ形成
層をつきぬりて絶縁層の領域にまで入り込んで良いので
イオン注入や拡散などの方法を用いて形成するのが容易
である。
なお、実際の実施例では、ＡＩＸＧ、１−ＸＡ３−Ｇ、
Ａｓの材料系を用いているが格子整合する材料系たとえ
ばＩ ｎｘＧ−＋−ＸＡ ＊ Ｉ ｎＸＡ ７！＋
−ＸＡ ５−ＩｎＰ系、１．、Ｇ、、ＸＰ−Ｇ、Ａｓ系
、Ｇ、Ａ。
Ａｓの材料系を用いているが格子整合する材料系たとえ
ばＩ ｎｘＧ−＋−ＸＡ ＊ Ｉ ｎＸＡ ７！＋
−ＸＡ ５−ＩｎＰ系、１．、Ｇ、、ＸＰ−Ｇ、Ａｓ系
、Ｇ、Ａ。
−Ｇ、系、Ｇ、Ｐ−３，系などを用いたヘテロ接合バイ
ポーラトランジスタにも本発明の構造および製造方法を
適用できることは勿論のことである。
ポーラトランジスタにも本発明の構造および製造方法を
適用できることは勿論のことである。
また、実施例ではエミッタにのみベースよりもバンドギ
ャップの大きい材料を用いているが、コレクタにもベー
スよりもバンドギャップの大きい材料を用いたヘテロ接
合バイポーラトランジスタでも良いのは勿論のことであ
る。また、製造方法としてｎ型にドープしたベースより
もバンドギャップの大きい半導体材料の層とその上にＩ
。Ａ１層のエピタキシー形成を行ったのち、絶縁性の領
域を形成する方法をとっているが、Ｉ、、Ａ、はど種々
の処理に強くないがＡ、を用いて表面をカバーしてエピ
タキシー装置から取り出し絶縁性の領域を形成すること
もできる。また、ｌ１ｌＡｓの代りにＩ ｎ Ｘ Ｇ
ｍ ＋ −ｘ Ａ ｓ混晶エピタキシー膜を用いること
もできる。また、エピタキシー法としてはＭＢＥ法の他
に種々のものを適用することができる。
ャップの大きい材料を用いているが、コレクタにもベー
スよりもバンドギャップの大きい材料を用いたヘテロ接
合バイポーラトランジスタでも良いのは勿論のことであ
る。また、製造方法としてｎ型にドープしたベースより
もバンドギャップの大きい半導体材料の層とその上にＩ
。Ａ１層のエピタキシー形成を行ったのち、絶縁性の領
域を形成する方法をとっているが、Ｉ、、Ａ、はど種々
の処理に強くないがＡ、を用いて表面をカバーしてエピ
タキシー装置から取り出し絶縁性の領域を形成すること
もできる。また、ｌ１ｌＡｓの代りにＩ ｎ Ｘ Ｇ
ｍ ＋ −ｘ Ａ ｓ混晶エピタキシー膜を用いること
もできる。また、エピタキシー法としてはＭＢＥ法の他
に種々のものを適用することができる。
発明の効果
以上のように本発明では、エミッタとコレクタのうち少
なくともエミッタにベースよりもバンドギャップの大き
い材料を用い、エミッタを下側に設けたヘテロ接合バイ
ポーラトランジスタにおいて、高ドープのｎ型の下地の
」二に、下地と格子整合するベースよりもバンドギャッ
プの大きい半導体材料のｎ型にドープした層とその表面
保護層をエピタキシー形成し、当該ｎ型ドープ層の部分
をエミ・７タ領域として残しその残りを上下につきぬけ
た絶縁性の領域にかえた後当該表面保護層を除去し、当
該層の上に、格子整合する、半導体材料の、ｐ型にドー
プしたベース層とｎ型にドープしたコレクタ層を順次エ
ピタキシー形成する製造方法を用いて、エミッタの周辺
部が絶縁性の領域となった構造を有するヘテロ接合バイ
ポーラトランジスタの構造とする。このことにより、エ
ミッタ面積をコレクタ面積とともに容易に小さくできる
ので、エミッターベース接合容量、ベース−コレクタ接
合容量を著しく小さくでき、ｒア、ｆ、を増大すること
ができる。
なくともエミッタにベースよりもバンドギャップの大き
い材料を用い、エミッタを下側に設けたヘテロ接合バイ
ポーラトランジスタにおいて、高ドープのｎ型の下地の
」二に、下地と格子整合するベースよりもバンドギャッ
プの大きい半導体材料のｎ型にドープした層とその表面
保護層をエピタキシー形成し、当該ｎ型ドープ層の部分
をエミ・７タ領域として残しその残りを上下につきぬけ
た絶縁性の領域にかえた後当該表面保護層を除去し、当
該層の上に、格子整合する、半導体材料の、ｐ型にドー
プしたベース層とｎ型にドープしたコレクタ層を順次エ
ピタキシー形成する製造方法を用いて、エミッタの周辺
部が絶縁性の領域となった構造を有するヘテロ接合バイ
ポーラトランジスタの構造とする。このことにより、エ
ミッタ面積をコレクタ面積とともに容易に小さくできる
ので、エミッターベース接合容量、ベース−コレクタ接
合容量を著しく小さくでき、ｒア、ｆ、を増大すること
ができる。
第１図は本発明の基本構造の概念図、第２図はその実際
の材料による実施例を示ずヘテロ接合バイポーラトラン
ジスタの断面図、第３図は本発明の製造方法の実施例の
一例を示す多層構造の断面図、第４図は従来の逆構造ヘ
テロ接合バイポーラトランジスタの構造を示す断面図で
ある。 １・・・・・・基板結晶、２・・・・・・高ドープｎ型
下地層、３・・・・・・エピタキシー形成ｎ型エミツタ
層（バンドギャップ大）、４・・・・・・高ドープｎ型
下地層、５・・・・・・ｎ型ドープコレクタ層、６・・
・・・・高ドープｎ型キャンプ層、７・・・・・・コレ
クタ電極、８・・・・・・ベース＝１４− 電極、９・・・・・・エミッタ電極、１０・・・・・・
イオン注入または拡散、高ドープｐ型領域、１）・・・
・・・イオン注入絶縁領域。 代理人の氏名 弁理士 中尾敏男 はか１名３−−一エ
ビタ今５／−形Ａ′ル型−。 エミッ９４ （バンドキ〜７）人フ ４−一一高ドープＰＪＬぴ一人層 ８−−一へ−ス電１か ９−−一エミ、り１！控 （ｂ） −＋Ｎ〜 寸叩くト句か９３ 派 ８ 、っ −勺 一’ｓ＞ Ｃｖｓ
の材料による実施例を示ずヘテロ接合バイポーラトラン
ジスタの断面図、第３図は本発明の製造方法の実施例の
一例を示す多層構造の断面図、第４図は従来の逆構造ヘ
テロ接合バイポーラトランジスタの構造を示す断面図で
ある。 １・・・・・・基板結晶、２・・・・・・高ドープｎ型
下地層、３・・・・・・エピタキシー形成ｎ型エミツタ
層（バンドギャップ大）、４・・・・・・高ドープｎ型
下地層、５・・・・・・ｎ型ドープコレクタ層、６・・
・・・・高ドープｎ型キャンプ層、７・・・・・・コレ
クタ電極、８・・・・・・ベース＝１４− 電極、９・・・・・・エミッタ電極、１０・・・・・・
イオン注入または拡散、高ドープｐ型領域、１）・・・
・・・イオン注入絶縁領域。 代理人の氏名 弁理士 中尾敏男 はか１名３−−一エ
ビタ今５／−形Ａ′ル型−。 エミッ９４ （バンドキ〜７）人フ ４−一一高ドープＰＪＬぴ一人層 ８−−一へ−ス電１か ９−−一エミ、り１！控 （ｂ） −＋Ｎ〜 寸叩くト句か９３ 派 ８ 、っ −勺 一’ｓ＞ Ｃｖｓ
Claims (3)
- （１）バイポーラトランジスタのエミッタとコレクタの
少なくともエミッタとしてベースよりもバンドギャップ
の大きい材料を用いエミッタを下側に設けたヘテロ接合
バイポーラトランジスタにおいて、高ドープのｎ型の下
地の上に、下地と格子整合するベースよりもバンドギャ
ップの大きい半導体材料のｎ型にドープした層であって
このｎ型にドープした層の部分をエミッタ領域として残
しその残りを上下につきぬけた絶縁性の領域にかえた層
と、このｎ型にドープした領域と絶縁性の領域からなる
層の上に格子整合する半導体材料の、高ドープのｐ型の
ベース層と、この高ドープのｐ型の層の上にエミッタ部
分の上部に位置する、格子整合する半導体材料のｎ型に
ドープしたコレクタ層とを、少なくとも有することを特
徴とするヘテロ接合バイポーラトランジスタ。 - （２）バイポーラトランジスタのエミッタとコレクタの
うち、少なくともエミッタとしてベースよりもバンドギ
ャップの大きい材料を用い、エミッタを下側に設けたヘ
テロ接合バイポーラトランジスタの製造方法において、
高ドープの下地の上に下地と格子整合するベースよりも
バンドギャップの大きい半導体材料のｎ型にドープした
層とこのｎ型にドープした層の表面保護層をエピタキシ
ー形成し当該ｎ型ドープ層の部分をエミッタ領域として
残しその残りを上下につきぬけた絶縁性の領域にかえた
のち、当該表面保護層を除去し、当該層の上に、格子整
合する、半導体材料の、ｐ型にドープしたベース層と、
ｎ型にドープしたコレクタ層を順次エピタキシー形成す
ることを特徴とするヘテロ接合バイポーラトランジスタ
の製造方法。 - （３）表面保護層としてＩ＿ｎＡ＿ｓを用いることを特
徴とする特許請求の範囲第２項記載のヘテロ接合バイポ
ーラトランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18690285A JPS6247158A (ja) | 1985-08-26 | 1985-08-26 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| DE8686306552T DE3679618D1 (de) | 1985-08-26 | 1986-08-22 | Halbleiterbauelement mit einem abrupten uebergang und verfahren zu seiner herstellung mittels epitaxie. |
| EP86306552A EP0214802B1 (en) | 1985-08-26 | 1986-08-22 | Semiconductor device having an abrupt junction and method of manufacturing same using epitaxy |
| US07/330,956 US5037769A (en) | 1985-08-26 | 1989-03-28 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18690285A JPS6247158A (ja) | 1985-08-26 | 1985-08-26 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6247158A true JPS6247158A (ja) | 1987-02-28 |
Family
ID=16196678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18690285A Pending JPS6247158A (ja) | 1985-08-26 | 1985-08-26 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6247158A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6430266A (en) * | 1987-07-24 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Manufacture of bipolar transistor |
| US8167182B2 (en) | 2006-09-14 | 2012-05-01 | Hitachi Koki Co., Ltd. | Electric driving machine |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210669A (ja) * | 1982-09-17 | 1984-11-29 | フランス国 | 高速ヘテロ接合バイポーラ半導体装置 |
| JPS60110188A (ja) * | 1983-11-18 | 1985-06-15 | Sharp Corp | 半導体レ−ザ素子 |
-
1985
- 1985-08-26 JP JP18690285A patent/JPS6247158A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210669A (ja) * | 1982-09-17 | 1984-11-29 | フランス国 | 高速ヘテロ接合バイポーラ半導体装置 |
| JPS60110188A (ja) * | 1983-11-18 | 1985-06-15 | Sharp Corp | 半導体レ−ザ素子 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6430266A (en) * | 1987-07-24 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Manufacture of bipolar transistor |
| US8167182B2 (en) | 2006-09-14 | 2012-05-01 | Hitachi Koki Co., Ltd. | Electric driving machine |
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