JPH04368177A - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタの製造方法Info
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- JPH04368177A JPH04368177A JP14432291A JP14432291A JPH04368177A JP H04368177 A JPH04368177 A JP H04368177A JP 14432291 A JP14432291 A JP 14432291A JP 14432291 A JP14432291 A JP 14432291A JP H04368177 A JPH04368177 A JP H04368177A
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- bipolar transistor
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はシリコンバイポーラトラ
ンジスタの製造方法に関し、特に高性能ヘテロ接合バイ
ポーラトランジスタの製造方法に関するものである。
ンジスタの製造方法に関し、特に高性能ヘテロ接合バイ
ポーラトランジスタの製造方法に関するものである。
【０００２】
【従来の技術】近年バイポーラトランジスタの高速化・
高性能化が急速に進められている。バイポーラトランジ
スタの高性能化には第１に微細化による寄生容量および
ベース抵抗の低減、第２に接合を浅くするキャリア走行
時間の短縮が試みられている。
高性能化が急速に進められている。バイポーラトランジ
スタの高性能化には第１に微細化による寄生容量および
ベース抵抗の低減、第２に接合を浅くするキャリア走行
時間の短縮が試みられている。
【０００３】さらに高性能化を進めるには、これらの方
法には物理的限界がある。特に第２の接合を浅くしても
ベース幅を零にできない、トランジスタがパンチスルー
しないという限界がある。これらの限界を克服する１つ
の方法としてヘテロ接合バイポーラトランジスタ（以下
ＨＢＴと称する）がある。
法には物理的限界がある。特に第２の接合を浅くしても
ベース幅を零にできない、トランジスタがパンチスルー
しないという限界がある。これらの限界を克服する１つ
の方法としてヘテロ接合バイポーラトランジスタ（以下
ＨＢＴと称する）がある。
【０００４】ＨＢＴではベース層のバンドギャップをエ
ミッタ層のバンドギャップよりも狭くすることにより、
ベースからエミッタへのキャリア（ＮＰＮトランジスタ
では正孔）の注入を防ぐ。浅くて高濃度のベース層にお
いても、注入効率を低下させることなく、高い電流増幅
率を確保することができる。
ミッタ層のバンドギャップよりも狭くすることにより、
ベースからエミッタへのキャリア（ＮＰＮトランジスタ
では正孔）の注入を防ぐ。浅くて高濃度のベース層にお
いても、注入効率を低下させることなく、高い電流増幅
率を確保することができる。
【０００５】従来技術によるヘテロ接合バイポーラトラ
ンジスタについて、図４（ａ），（ｂ）を参照して説明
する。
ンジスタについて、図４（ａ），（ｂ）を参照して説明
する。
【０００６】ここで低濃度エミッタ８とＰ型ベース４と
の界面はヘテロ接合となっている。ここではベース層４
をＳｉ１−Ｘ ＧｅＸ （０＜Ｘ＜１）、エミッタ層８
をＳｉとする。ベース層４となるＳｉ１−Ｘ ＧｅＸ
層は、ＭＢＥ法またはＣＶＤ法により制御性良く形成す
ることができる。
の界面はヘテロ接合となっている。ここではベース層４
をＳｉ１−Ｘ ＧｅＸ （０＜Ｘ＜１）、エミッタ層８
をＳｉとする。ベース層４となるＳｉ１−Ｘ ＧｅＸ
層は、ＭＢＥ法またはＣＶＤ法により制御性良く形成す
ることができる。
【０００７】
【発明が解決しようとする課題】従来のヘテロ接合バイ
ポーラトランジスタにはつぎのような問題がある。
ポーラトランジスタにはつぎのような問題がある。
【０００８】第１に図４（ａ）に示すように、Ｐ型ベー
ス４を形成してから表面保護膜５を堆積し、コンタクト
６，７を開口してから低濃度エミッタ８を形成するので
、エミッタ層８成長前にＰ型ベース４の表面が大気に曝
される。そのためＰ型ベース４表面近傍に表面準位や欠
陥が形成され、エミッタ層形成後のエミッタ−ベース接
合付近における再結合電流が増加して、電流特性の劣化
をもたらす。
ス４を形成してから表面保護膜５を堆積し、コンタクト
６，７を開口してから低濃度エミッタ８を形成するので
、エミッタ層８成長前にＰ型ベース４の表面が大気に曝
される。そのためＰ型ベース４表面近傍に表面準位や欠
陥が形成され、エミッタ層形成後のエミッタ−ベース接
合付近における再結合電流が増加して、電流特性の劣化
をもたらす。
【０００９】第２にベース層４としてＳｉ１−Ｘ Ｇｅ
Ｘ を用いると、ベース層４表面が大気に曝されて、表
面保護膜５成長やエミッタ層形成のための洗浄の際に、
Ｓｉ１−Ｘ ＧｅＸ 中のＧｅが洗浄層に溶解して、汚
染する恐れがある。
Ｘ を用いると、ベース層４表面が大気に曝されて、表
面保護膜５成長やエミッタ層形成のための洗浄の際に、
Ｓｉ１−Ｘ ＧｅＸ 中のＧｅが洗浄層に溶解して、汚
染する恐れがある。
【００１０】
【課題を解決するための手段】本発明のヘテロ接合バイ
ポーラトランジスタの製造方法は、半導体基板の一主面
に、同一成長室内で一導電型のベース層と、前記ベース
層よりもバンドギャップの広い物質からなる第２導電型
のエミッタ層とを順次成長させる工程と、前記エミッタ
層のみを選択的にエッチングする工程とを含むものであ
る。
ポーラトランジスタの製造方法は、半導体基板の一主面
に、同一成長室内で一導電型のベース層と、前記ベース
層よりもバンドギャップの広い物質からなる第２導電型
のエミッタ層とを順次成長させる工程と、前記エミッタ
層のみを選択的にエッチングする工程とを含むものであ
る。
【００１１】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｃ）を参照して説明する。
〜（ｃ）を参照して説明する。
【００１２】はじめに図１（ａ）に示すように、Ｎ型半
導体基板１にＮ型エピタキシャル層２を成長したのち、
素子分離用酸化膜３を形成する。つぎにＭＢＥ法により
Ｐ型Ｓｉ１−Ｘ ＧｅＸ ベース４および低濃度エミッ
タ８を連続成長する。
導体基板１にＮ型エピタキシャル層２を成長したのち、
素子分離用酸化膜３を形成する。つぎにＭＢＥ法により
Ｐ型Ｓｉ１−Ｘ ＧｅＸ ベース４および低濃度エミッ
タ８を連続成長する。
【００１３】本実施例ではＰ型ベース４は１×１０１９
〜１×１０２０ａｔｍ／ｃｍ３ 、厚さ３００〜５００
Ａ、低濃度エミッタ８は１×１０１７〜１×１０１８ａ
ｔｍ／ｃｍ−３、厚さ１００〜５００Ａとした。素子特
性に応じて濃度を変更したり、ＭＢＥ法の代りにＣＶＤ
法を用いることもできる。
〜１×１０２０ａｔｍ／ｃｍ３ 、厚さ３００〜５００
Ａ、低濃度エミッタ８は１×１０１７〜１×１０１８ａ
ｔｍ／ｃｍ−３、厚さ１００〜５００Ａとした。素子特
性に応じて濃度を変更したり、ＭＢＥ法の代りにＣＶＤ
法を用いることもできる。
【００１４】つぎにエミッタ予定領域にレジスト１３の
パターンを形成して低濃度エミッタ８を選択エッチング
する。このとき弗酸・硝酸混合液に酢酸アンモニウムを
添加した水溶液を用いて、Ｎ型エミッタ層８のみを選択
エッチングすることができる。
パターンを形成して低濃度エミッタ８を選択エッチング
する。このとき弗酸・硝酸混合液に酢酸アンモニウムを
添加した水溶液を用いて、Ｎ型エミッタ層８のみを選択
エッチングすることができる。
【００１５】つぎに図１（ｂ）に示すように、レジスト
１３を除去して表面保護膜５を堆積したのち、エミッタ
コンタクト６およびベースコンタクト７を開口する。
１３を除去して表面保護膜５を堆積したのち、エミッタ
コンタクト６およびベースコンタクト７を開口する。
【００１６】つぎに図１（ｃ）に示すように、選択的に
オーミックコンタクト用高濃度エミッタ９を形成し、エ
ミッタ電極１０およびベース電極１１を形成して素子部
が完成する。
オーミックコンタクト用高濃度エミッタ９を形成し、エ
ミッタ電極１０およびベース電極１１を形成して素子部
が完成する。
【００１７】本実施例で用いたシリコンよりバンドギャ
ップの狭いＳｉ１−Ｘ ＧｅＸ からなるベース層およ
びシリコンからなるエミッタの代りに、シリコンからな
るベースおよびシリコンよりバンドギャップの広いシリ
コンカーバイド（ＳｉＣ）や微結晶シリコン（μＣ−Ｓ
ｉ）からなるエミッタを用いても同様の効果を得ること
ができる。
ップの狭いＳｉ１−Ｘ ＧｅＸ からなるベース層およ
びシリコンからなるエミッタの代りに、シリコンからな
るベースおよびシリコンよりバンドギャップの広いシリ
コンカーバイド（ＳｉＣ）や微結晶シリコン（μＣ−Ｓ
ｉ）からなるエミッタを用いても同様の効果を得ること
ができる。
【００１８】つぎに本発明の第２の実施例について、図
２（ａ）および（ｂ）を参照して説明する。
２（ａ）および（ｂ）を参照して説明する。
【００１９】はじめに図２（ａ）に示すように、Ｎ型半
導体基板１にＮ型エピタキシャル層２を形成し、素子分
離用酸化膜３を形成してから、Ｐ型ベース４、低濃度エ
ミッタ８、オーミック用エミッタ９を順次成長する。
導体基板１にＮ型エピタキシャル層２を形成し、素子分
離用酸化膜３を形成してから、Ｐ型ベース４、低濃度エ
ミッタ８、オーミック用エミッタ９を順次成長する。
【００２０】つぎに図２（ｂ）に示すように、エミッタ
予定領域を覆うレジスト１３をマスクとして、オーミッ
ク用エミッタ９および低濃度エミッタ８を選択エッチン
グする。
予定領域を覆うレジスト１３をマスクとして、オーミッ
ク用エミッタ９および低濃度エミッタ８を選択エッチン
グする。
【００２１】このあと表面保護膜５を堆積し、コンタク
ト６，７を開口して、電極１０，１１を形成して素子部
が完成する。
ト６，７を開口して、電極１０，１１を形成して素子部
が完成する。
【００２２】本実施例ではアロイスパイクを防いで信頼
性を高めるため、オーミック用エミッタ９を最初に形成
したが、これを省略しても本発明の良好な電流特性を得
ることができる。
性を高めるため、オーミック用エミッタ９を最初に形成
したが、これを省略しても本発明の良好な電流特性を得
ることができる。
【００２３】またＮＰＮトランジスタの代りにＰＮＰト
ランジスタに適用しても同様の効果を得ることができる
。ＰＮＰトランジスタに対してはＰ型シリコンを選択エ
ッチングする水溶液を用いる。
ランジスタに適用しても同様の効果を得ることができる
。ＰＮＰトランジスタに対してはＰ型シリコンを選択エ
ッチングする水溶液を用いる。
【００２４】つぎに本発明の第３の実施例について、図
３（ａ）および（ｂ）を参照して説明する。
３（ａ）および（ｂ）を参照して説明する。
【００２５】はじめに図３（ａ）に示すように、Ｐ型半
導体基板１４にＮ型埋込層１５を形成したのち、Ｎ型エ
ピタキシャル層２を成長し、素子分離用酸化膜３を形成
して、コレクタ引出部１６を開口し高濃度Ｎ型層を形成
する。
導体基板１４にＮ型埋込層１５を形成したのち、Ｎ型エ
ピタキシャル層２を成長し、素子分離用酸化膜３を形成
して、コレクタ引出部１６を開口し高濃度Ｎ型層を形成
する。
【００２６】つぎにベース予定領域を開口し、選択的に
Ｐ型ベース４および低濃度エミッタ８を連続成長する。
Ｐ型ベース４および低濃度エミッタ８を連続成長する。
【００２７】つぎに図３（ｂ）に示すように、低濃度Ｎ
型エミッタ８を選択エッチングし、表面保護膜５を成長
したのちエミッタコンタクト６、ベースコンタクト７、
コレクタコンタクト１７を開口してオーミック用高濃度
エミッタ９を形成して、エミッタ電極１０、ベース電極
１１、コレクタ電極１２を形成して素子部が完成する。
型エミッタ８を選択エッチングし、表面保護膜５を成長
したのちエミッタコンタクト６、ベースコンタクト７、
コレクタコンタクト１７を開口してオーミック用高濃度
エミッタ９を形成して、エミッタ電極１０、ベース電極
１１、コレクタ電極１２を形成して素子部が完成する。
【００２８】本実施例においても、第２の実施例と同様
にオーミック用高濃度エミッタ９をＰ型ベース４および
低濃度エミッタ８に引き続いて連続成長することが可能
である。
にオーミック用高濃度エミッタ９をＰ型ベース４および
低濃度エミッタ８に引き続いて連続成長することが可能
である。
【００２９】
【発明の効果】ヘテロ接合を形成するベース層およびエ
ミッタ層を連続成長したのち、エミッタのみを選択エッ
チングするのでつぎのような効果がある。
ミッタ層を連続成長したのち、エミッタのみを選択エッ
チングするのでつぎのような効果がある。
【００３０】■ ベース−エミッタのヘテロ接合界面
が大気に曝されないので、表面準位が形成されない。そ
のため再結合電流の小さい良好な電流特性が実現できる
。
が大気に曝されないので、表面準位が形成されない。そ
のため再結合電流の小さい良好な電流特性が実現できる
。
【００３１】■ リソグラフィ技術を用いてエミッタ
を形成するので、高精度で微細なエミッタパターンが形
成できる。エミッタ−ベース容量およびベース抵抗を削
減してｆＴ をはじめとする高周波特性および高速応答
性が大幅に向上する。
を形成するので、高精度で微細なエミッタパターンが形
成できる。エミッタ−ベース容量およびベース抵抗を削
減してｆＴ をはじめとする高周波特性および高速応答
性が大幅に向上する。
【００３２】同一構造で同一サイズの従来のホモ接合ト
ランジスタに比べて、飛躍的な特性の改善がみられた。
ランジスタに比べて、飛躍的な特性の改善がみられた。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】本発明の第３の実施例を工程順に示す断面図で
ある。
ある。
【図４】（ａ）は従来技術によるヘテロ接合バイポーラ
トランジスタを示す断面図である。 （ｂ）は（ａ）のＡ−Ｂ断面における不純物濃度分布を
示すグラフである。
トランジスタを示す断面図である。 （ｂ）は（ａ）のＡ−Ｂ断面における不純物濃度分布を
示すグラフである。
１ Ｎ型半導体基板
２ Ｎ型エピタキシャル層
３ 素子分離用酸化膜
４ Ｐ型ベース
５ 表面保護膜
６ エミッタコンタクト
７ ベースコンタクト
８ 低濃度エミッタ
９ オーミック用高濃度エミッタ１０ エ
ミッタ電極 １１ ベース電極 １２ コレクタ電極 １３ レジスト １４ Ｐ型半導体基板 １５ Ｎ型埋込層 １６ コレクタ引出部 １７ コレクタコンタクト
ミッタ電極 １１ ベース電極 １２ コレクタ電極 １３ レジスト １４ Ｐ型半導体基板 １５ Ｎ型埋込層 １６ コレクタ引出部 １７ コレクタコンタクト
Claims (1)
- 【請求項１】 半導体基板の一主面に、同一成長室内
で一導電型のベース層と、前記ベース層よりもバンドギ
ャップの広い物質からなる第２導電型のエミッタ層とを
順次成長させる工程と、前記エミッタ層のみを選択的に
エッチングする工程とを含むヘテロ接合バイポーラトラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14432291A JPH04368177A (ja) | 1991-06-17 | 1991-06-17 | ヘテロ接合バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14432291A JPH04368177A (ja) | 1991-06-17 | 1991-06-17 | ヘテロ接合バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04368177A true JPH04368177A (ja) | 1992-12-21 |
Family
ID=15359404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14432291A Pending JPH04368177A (ja) | 1991-06-17 | 1991-06-17 | ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04368177A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739062A (en) * | 1994-03-04 | 1998-04-14 | Mitsubishi Denki Kabushiki Kaisha | Method of making bipolar transistor |
-
1991
- 1991-06-17 JP JP14432291A patent/JPH04368177A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739062A (en) * | 1994-03-04 | 1998-04-14 | Mitsubishi Denki Kabushiki Kaisha | Method of making bipolar transistor |
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