JPH1154522A - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタの製造方法Info
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- JPH1154522A JPH1154522A JP21318297A JP21318297A JPH1154522A JP H1154522 A JPH1154522 A JP H1154522A JP 21318297 A JP21318297 A JP 21318297A JP 21318297 A JP21318297 A JP 21318297A JP H1154522 A JPH1154522 A JP H1154522A
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Abstract
(57)【要約】
【課題】 ヘテロ接合バイポーラトランジスタの製造方
法に関し、エミッタガードリング層を再現性良く形成す
る。 【解決手段】 基板１上に、コレクタ層２，３、ベース
層４、及び、エミッタ層の一部５をエピタキシャル成長
させたのち、残りのエミッタ層８をトランジスタ真性部
７となる領域に選択成長させる。
法に関し、エミッタガードリング層を再現性良く形成す
る。 【解決手段】 基板１上に、コレクタ層２，３、ベース
層４、及び、エミッタ層の一部５をエピタキシャル成長
させたのち、残りのエミッタ層８をトランジスタ真性部
７となる領域に選択成長させる。
Description
【０００１】
【発明の属する技術分野】本発明はヘテロ接合バイポー
ラトランジスタの製造方法に関するものであり、特に、
ガードリング層を再現性良く形成するためのヘテロ接合
バイポーラトランジスタの製造方法に関するものであ
る。
ラトランジスタの製造方法に関するものであり、特に、
ガードリング層を再現性良く形成するためのヘテロ接合
バイポーラトランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】従来、ＧａＡｓ等の電子移動度の大きな
III-Ｖ族化合物半導体を用いたヘテロ接合バイポーラト
ランジスタ（ＨＢＴ）等の化合物半導体装置は、高周波
素子或いは高速スイッチング素子として広く用いられて
いる。
III-Ｖ族化合物半導体を用いたヘテロ接合バイポーラト
ランジスタ（ＨＢＴ）等の化合物半導体装置は、高周波
素子或いは高速スイッチング素子として広く用いられて
いる。
【０００３】ここで、図４及び図５を参照して、従来の
ｎｐｎエミッタアップ型のＡｌＧａＡｓ／ＧａＡｓ系Ｈ
ＢＴの製造工程を説明する。 図４（ａ）参照 まず、半絶縁性ＧａＡｓ基板４１を有機溶剤で洗浄し、
フッ酸で表面に形成された自然酸化膜等を除去したの
ち、高真空半導体製造装置である有機金属気相成長装置
（ＭＯＶＰＥ装置）内において、厚さ５００ｎｍでＳｉ
を３×１０18ｃｍ -3ドープしたｎ+ 型ＧａＡｓサブコレ
クタ層４２、厚さ４００ｎｍで不純物濃度が３×１０16
ｃｍ-3以下のｉ型ＧａＡｓ真性コレクタ層４３、厚さ１
００ｎｍでＣを２×１０19ｃｍ-3ドープしたｐ++型Ｇａ
Ａｓベース層４４、厚さ１５０ｎｍで不純物濃度が３×
１０17ｃｍ-3のｎ型ＡｌＧａＡｓ第１エミッタ層４５、
厚さ１５０ｎｍで不純物濃度が３×１０18ｃｍ-3のｎ+
型ＧａＡｓ第２エミッタ層４６、及び、厚さが１００ｎ
ｍで不純物濃度が３×１０19ｃｍ-3のｎ++型ＩｎＧａＡ
ｓキャップ層４７を順次エピタキシャル成長させる。
ｎｐｎエミッタアップ型のＡｌＧａＡｓ／ＧａＡｓ系Ｈ
ＢＴの製造工程を説明する。 図４（ａ）参照 まず、半絶縁性ＧａＡｓ基板４１を有機溶剤で洗浄し、
フッ酸で表面に形成された自然酸化膜等を除去したの
ち、高真空半導体製造装置である有機金属気相成長装置
（ＭＯＶＰＥ装置）内において、厚さ５００ｎｍでＳｉ
を３×１０18ｃｍ -3ドープしたｎ+ 型ＧａＡｓサブコレ
クタ層４２、厚さ４００ｎｍで不純物濃度が３×１０16
ｃｍ-3以下のｉ型ＧａＡｓ真性コレクタ層４３、厚さ１
００ｎｍでＣを２×１０19ｃｍ-3ドープしたｐ++型Ｇａ
Ａｓベース層４４、厚さ１５０ｎｍで不純物濃度が３×
１０17ｃｍ-3のｎ型ＡｌＧａＡｓ第１エミッタ層４５、
厚さ１５０ｎｍで不純物濃度が３×１０18ｃｍ-3のｎ+
型ＧａＡｓ第２エミッタ層４６、及び、厚さが１００ｎ
ｍで不純物濃度が３×１０19ｃｍ-3のｎ++型ＩｎＧａＡ
ｓキャップ層４７を順次エピタキシャル成長させる。
【０００４】次いで、レジストパターン４８をマスクと
して、ウェット・エッチングによって、ｎ型ＡｌＧａＡ
ｓ第１エミッタ層４５の一部が、厚さ２０〜３０ｎｍの
ガードリング層４９として残存するようにエミッタメサ
５０を形成する。
して、ウェット・エッチングによって、ｎ型ＡｌＧａＡ
ｓ第１エミッタ層４５の一部が、厚さ２０〜３０ｎｍの
ガードリング層４９として残存するようにエミッタメサ
５０を形成する。
【０００５】このガードリング層４９は、ｐ++型ＧａＡ
ｓベース層４４との接合から伸びる空乏層で空乏化する
ことによって、エミッタメサ５０の周辺部での再結合を
低減するために設けるものである。
ｓベース層４４との接合から伸びる空乏層で空乏化する
ことによって、エミッタメサ５０の周辺部での再結合を
低減するために設けるものである。
【０００６】図４（ｂ）参照 次いで、レジストパターン４８を除去したのち、新たな
レジストパターン５１を設け、このレジストパターン５
１をマスクとしてｉ型ＧａＡｓ真性コレクタ層４３の
内、１００ｎｍ程度が除去されるようにウエット・エッ
チングを行い、ベースメサ５２を形成する。
レジストパターン５１を設け、このレジストパターン５
１をマスクとしてｉ型ＧａＡｓ真性コレクタ層４３の
内、１００ｎｍ程度が除去されるようにウエット・エッ
チングを行い、ベースメサ５２を形成する。
【０００７】図４（ｃ）参照 次いで、レジストパターン５１を除去したのち、全面に
表面保護膜となるＳｉＯＮ膜５３をＣＶＤ法によって堆
積させ、次いで、新たなレジストパターン５４を設け、
このレジストパターン５４をマスクとしてＨイオン５
５、即ち、プロトンを注入することによってｎ+ 型Ｇａ
Ａｓサブコレクタ層４２を貫通する半絶縁化された素子
分離領域５６を形成する。
表面保護膜となるＳｉＯＮ膜５３をＣＶＤ法によって堆
積させ、次いで、新たなレジストパターン５４を設け、
このレジストパターン５４をマスクとしてＨイオン５
５、即ち、プロトンを注入することによってｎ+ 型Ｇａ
Ａｓサブコレクタ層４２を貫通する半絶縁化された素子
分離領域５６を形成する。
【０００８】図５（ｄ）参照 次いで、レジストパターン５４を除去したのち、新たな
レジストパターン５７を設け、このレジストパターン５
７をマスクとして緩衝フッ酸液を用いたウェット・エッ
チング処理を施すことによってＳｉＯＮ膜５３に開口部
を形成し、次いで、燐酸＋過酸化水素＋水からなる燐酸
系エッチャントを用いてｎ++型ＩｎＧａＡｓキャップ層
４７の表面を数ｎｍ程度エッチングして清浄化したの
ち、全面に厚さ１０ｎｍのＴｉ膜、厚さ３０ｎｍのＡｕ
・Ｇｅ膜、及び、厚さ、１５０ｎｍのＡｕ膜からなる導
電体膜５８を蒸着し、段切れによってエミッタ電極５９
を形成する。
レジストパターン５７を設け、このレジストパターン５
７をマスクとして緩衝フッ酸液を用いたウェット・エッ
チング処理を施すことによってＳｉＯＮ膜５３に開口部
を形成し、次いで、燐酸＋過酸化水素＋水からなる燐酸
系エッチャントを用いてｎ++型ＩｎＧａＡｓキャップ層
４７の表面を数ｎｍ程度エッチングして清浄化したの
ち、全面に厚さ１０ｎｍのＴｉ膜、厚さ３０ｎｍのＡｕ
・Ｇｅ膜、及び、厚さ、１５０ｎｍのＡｕ膜からなる導
電体膜５８を蒸着し、段切れによってエミッタ電極５９
を形成する。
【０００９】図５（ｅ）参照 次いで、リフトオフ法によってレジストパターン５７を
除去すると同時に、レジストパターン５７上に堆積した
導電体膜５８を除去し、次いで、同様のリフトオフ工程
を２度行うことによって、厚さ１０ｎｍのＴｉ膜、厚さ
７０ｎｍのＰｔ膜、及び、厚さ、１５０ｎｍのＡｕ膜か
らなるベース電極６０、及び、厚さ１０ｎｍのＴｉ膜、
厚さ３０ｎｍのＡｕ・Ｇｅ膜、及び、厚さ、４５０ｎｍ
のＡｕ膜からなるコレクタ電極６１を設け、最後に、３
５０℃で１分間のアニール処理をおこなってオーミック
性を高めることによってＨＢＴの基本構造が完成する。
除去すると同時に、レジストパターン５７上に堆積した
導電体膜５８を除去し、次いで、同様のリフトオフ工程
を２度行うことによって、厚さ１０ｎｍのＴｉ膜、厚さ
７０ｎｍのＰｔ膜、及び、厚さ、１５０ｎｍのＡｕ膜か
らなるベース電極６０、及び、厚さ１０ｎｍのＴｉ膜、
厚さ３０ｎｍのＡｕ・Ｇｅ膜、及び、厚さ、４５０ｎｍ
のＡｕ膜からなるコレクタ電極６１を設け、最後に、３
５０℃で１分間のアニール処理をおこなってオーミック
性を高めることによってＨＢＴの基本構造が完成する。
【００１０】なお、ベース電極６０を形成する際には、
燐酸系エッチャントを用いてガードリング層４９の露出
部をエッチングしてｐ++型ＧａＡｓベース層４４を露出
させる必要があり、また、コレクタ電極６１を形成する
際にも、燐酸系エッチャントを用いてｉ型ＧａＡｓ真性
コレクタ層４３及びｎ+ 型ＧａＡｓコレクタ層４２を数
１００ｎｍ程度エッチングするものである。
燐酸系エッチャントを用いてガードリング層４９の露出
部をエッチングしてｐ++型ＧａＡｓベース層４４を露出
させる必要があり、また、コレクタ電極６１を形成する
際にも、燐酸系エッチャントを用いてｉ型ＧａＡｓ真性
コレクタ層４３及びｎ+ 型ＧａＡｓコレクタ層４２を数
１００ｎｍ程度エッチングするものである。
【００１１】
【発明が解決しようとする課題】しかし、従来のＨＢＴ
の製造方法においては、ｎ型ＡｌＧａＡｓ第１エミッタ
層４５の一部をウェット・エッチングによって残存させ
てガードリング層４９を形成しているが、ウェット・エ
ッチングにおいては、エッチング速度やエピタキシャル
層厚のバラツキや誤差があるため、ガードリング層４９
を確実に形成するためには、慎重な作業と高いエッチン
グ技術が必要になるという問題がある。
の製造方法においては、ｎ型ＡｌＧａＡｓ第１エミッタ
層４５の一部をウェット・エッチングによって残存させ
てガードリング層４９を形成しているが、ウェット・エ
ッチングにおいては、エッチング速度やエピタキシャル
層厚のバラツキや誤差があるため、ガードリング層４９
を確実に形成するためには、慎重な作業と高いエッチン
グ技術が必要になるという問題がある。
【００１２】図６参照 また、ドライ・エッチングを用いた場合には、エッチン
グ制御が更に困難になるので、ガードリング層４９が厚
く形成され全体が空乏化しなかったり、或いは、ガード
リング層４９が消失するという問題があり、エミッタメ
サ５０の周辺で再結合電流が増加し、電流利得の低下を
招き、ＨＢＴの高速動作に影響を与え、信頼性が低下す
るという問題がある。
グ制御が更に困難になるので、ガードリング層４９が厚
く形成され全体が空乏化しなかったり、或いは、ガード
リング層４９が消失するという問題があり、エミッタメ
サ５０の周辺で再結合電流が増加し、電流利得の低下を
招き、ＨＢＴの高速動作に影響を与え、信頼性が低下す
るという問題がある。
【００１３】また、ＩｎＧａＡｓ基板やＩｎＰ基板を用
いる他の材料系のＨＢＴにおいては、ウェット・エッチ
ング法であれ、ドライ・エッチング法であれ、エッチン
グ速度の制御がさらに困難になり、エッチングによって
ガードリング層４９を形成することが非常に困難にな
り、図６と同様にガードリング層４９のない構造のＨＢ
Ｔとなり、電流利得や信頼性の低下の原因となってい
る。
いる他の材料系のＨＢＴにおいては、ウェット・エッチ
ング法であれ、ドライ・エッチング法であれ、エッチン
グ速度の制御がさらに困難になり、エッチングによって
ガードリング層４９を形成することが非常に困難にな
り、図６と同様にガードリング層４９のない構造のＨＢ
Ｔとなり、電流利得や信頼性の低下の原因となってい
る。
【００１４】したがって、本発明は、エミッタガードリ
ング層を再現性良く形成する製造方法を提供することを
目的とする。
ング層を再現性良く形成する製造方法を提供することを
目的とする。
【００１５】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図におけ
る符号９はＳｉＯＮ膜等の保護絶縁膜である。 図１（ａ）及び（ｂ）参照 （１）本発明は、ヘテロ接合バイポーラトランジスタの
製造方法において、基板１上に、コレクタ層２，３、ベ
ース層４、及び、エミッタ層の一部５をエピタキシャル
成長させたのち、残りのエミッタ層８をトランジスタ真
性部７となる領域に選択成長させることを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図におけ
る符号９はＳｉＯＮ膜等の保護絶縁膜である。 図１（ａ）及び（ｂ）参照 （１）本発明は、ヘテロ接合バイポーラトランジスタの
製造方法において、基板１上に、コレクタ層２，３、ベ
ース層４、及び、エミッタ層の一部５をエピタキシャル
成長させたのち、残りのエミッタ層８をトランジスタ真
性部７となる領域に選択成長させることを特徴とする。
【００１６】この様に、エミッタ層の一部５を予めエピ
タキシャル成長させておき、残りのエミッタ層８を選択
成長マスク６を用いてトランジスタ真性部７となる領域
に選択成長させてエミッタメサを形成することによっ
て、エミッタガードリング層を再現性良く形成すること
ができる。
タキシャル成長させておき、残りのエミッタ層８を選択
成長マスク６を用いてトランジスタ真性部７となる領域
に選択成長させてエミッタメサを形成することによっ
て、エミッタガードリング層を再現性良く形成すること
ができる。
【００１７】（２）また、本発明は、上記（１）におい
て、コレクタ層２，３が、サブコレクタ層２と真性コレ
クタ層３とにより構成されることを特徴とする。
て、コレクタ層２，３が、サブコレクタ層２と真性コレ
クタ層３とにより構成されることを特徴とする。
【００１８】この様に、コレクタ層２，３は、サブコレ
クタ層２と真性コレクタ層３とにより構成されることが
ＨＢＴの素子特性上望ましい。
クタ層２と真性コレクタ層３とにより構成されることが
ＨＢＴの素子特性上望ましい。
【００１９】（３）また、本発明は、上記（１）または
（２）において、エミッタ層の一部５の膜厚が、ベース
層４との接合から伸びる空乏層により空乏化される厚さ
であることを特徴とする。
（２）において、エミッタ層の一部５の膜厚が、ベース
層４との接合から伸びる空乏層により空乏化される厚さ
であることを特徴とする。
【００２０】この様に、エミッタメサの周辺部に位置す
るエミッタ層の一部５が、再結合を防止するエミッタガ
ードリング層として機能するためには、その膜厚はベー
ス層４との接合から伸びる空乏層により空乏化される厚
さである必要がある。
るエミッタ層の一部５が、再結合を防止するエミッタガ
ードリング層として機能するためには、その膜厚はベー
ス層４との接合から伸びる空乏層により空乏化される厚
さである必要がある。
【００２１】（４）また、本発明は、上記（３）におい
て、エミッタ層の一部５の膜厚が、２０〜３０ｎｍであ
ることを特徴とする。
て、エミッタ層の一部５の膜厚が、２０〜３０ｎｍであ
ることを特徴とする。
【００２２】この様に、ベース層４との接合から伸びる
空乏層により空乏化して有効に再結合を防止する厚さと
しては、２０〜３０ｎｍが好適である。
空乏層により空乏化して有効に再結合を防止する厚さと
しては、２０〜３０ｎｍが好適である。
【００２３】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、残りのエミッタ層８をトラ
ンジスタ真性部７となる領域に選択成長させる前に、エ
ミッタ層の一部５の露出表面を水素ラジカルにより清浄
化することを特徴とする。
（４）のいずれかにおいて、残りのエミッタ層８をトラ
ンジスタ真性部７となる領域に選択成長させる前に、エ
ミッタ層の一部５の露出表面を水素ラジカルにより清浄
化することを特徴とする。
【００２４】この様に、残りのエミッタ層８を選択成長
させる前の清浄化処理を、水素ラジカルを用いて行うこ
とによって、残りのエミッタ層８の結晶性を飛躍的に良
好にすることができる。
させる前の清浄化処理を、水素ラジカルを用いて行うこ
とによって、残りのエミッタ層８の結晶性を飛躍的に良
好にすることができる。
【００２５】（６）また、本発明は、上記（１）乃至
（５）のいずれかにおいて、基板１が半絶縁性半導体基
板からなり、コレクタ層２，３の周辺部に半絶縁性半導
体基板に達するようにＨｅをイオン注入して素子分離領
域１０を形成することを特徴とする。
（５）のいずれかにおいて、基板１が半絶縁性半導体基
板からなり、コレクタ層２，３の周辺部に半絶縁性半導
体基板に達するようにＨｅをイオン注入して素子分離領
域１０を形成することを特徴とする。
【００２６】ＨＢＴによる半導体集積回路装置を構成す
る場合には、基板１として半絶縁性半導体基板を用い、
半絶縁性半導体基板に達するイオン注入を行って半絶縁
化した素子分離領域１０を形成する必要があるが、注入
するイオンとしてＨｅイオンを用いることによって、素
子の動作時に素子分離領域１０の高抵抗性が劣化するこ
とがなくなる。
る場合には、基板１として半絶縁性半導体基板を用い、
半絶縁性半導体基板に達するイオン注入を行って半絶縁
化した素子分離領域１０を形成する必要があるが、注入
するイオンとしてＨｅイオンを用いることによって、素
子の動作時に素子分離領域１０の高抵抗性が劣化するこ
とがなくなる。
【００２７】
【発明の実施の形態】ここで、図２及び図３を参照し
て、本発明の実施の形態の製造工程を説明する。 図２（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１を有機溶剤で洗浄し、
フッ酸で表面に形成された自然酸化膜等を除去したの
ち、ＭＯＶＰＥ装置内において、厚さ３００〜５００ｎ
ｍ、例えば、５００ｎｍでＳｉを１×１０18〜５×１０
18ｃｍ-3、例えば、３×１０18ｃｍ-3ドープしたｎ+ 型
ＧａＡｓサブコレクタ層１２、厚さ３００〜７００ｎ
ｍ、例えば、４００ｎｍで不純物濃度が３×１０16ｃｍ
-3以下のアンドープのｉ型ＧａＡｓ真性コレクタ層１
３、厚さ５０〜２００ｎｍ、例えば、１００ｎｍでＣを
１×１０19〜１×１０20ｃｍ-3、例えば、２×１０19ｃ
ｍ-3ドープしたｐ++型ＧａＡｓベース層１４、及び、厚
さ２０〜３０ｎｍ、例えば、３０ｎｍで不純物濃度が５
×１０16〜５×１０17ｃｍ-3、例えば、３×１０17ｃｍ
-3のｎ型ＡｌＧａＡｓエミッタガードリング層１５を順
次エピタキシャル成長させる。
て、本発明の実施の形態の製造工程を説明する。 図２（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１を有機溶剤で洗浄し、
フッ酸で表面に形成された自然酸化膜等を除去したの
ち、ＭＯＶＰＥ装置内において、厚さ３００〜５００ｎ
ｍ、例えば、５００ｎｍでＳｉを１×１０18〜５×１０
18ｃｍ-3、例えば、３×１０18ｃｍ-3ドープしたｎ+ 型
ＧａＡｓサブコレクタ層１２、厚さ３００〜７００ｎ
ｍ、例えば、４００ｎｍで不純物濃度が３×１０16ｃｍ
-3以下のアンドープのｉ型ＧａＡｓ真性コレクタ層１
３、厚さ５０〜２００ｎｍ、例えば、１００ｎｍでＣを
１×１０19〜１×１０20ｃｍ-3、例えば、２×１０19ｃ
ｍ-3ドープしたｐ++型ＧａＡｓベース層１４、及び、厚
さ２０〜３０ｎｍ、例えば、３０ｎｍで不純物濃度が５
×１０16〜５×１０17ｃｍ-3、例えば、３×１０17ｃｍ
-3のｎ型ＡｌＧａＡｓエミッタガードリング層１５を順
次エピタキシャル成長させる。
【００２８】次いで、全面に厚さ０．３〜０．８μｍ、
例えば、０．４μｍのＳｉＯＮ膜１６をＣＶＤ法によっ
て堆積させたのち、レジストパターン（図示せず）をマ
スクとしてドライ・エッチングを施してｎ型ＡｌＧａＡ
ｓエミッタガードリング層１５に達する開口部を形成す
る。
例えば、０．４μｍのＳｉＯＮ膜１６をＣＶＤ法によっ
て堆積させたのち、レジストパターン（図示せず）をマ
スクとしてドライ・エッチングを施してｎ型ＡｌＧａＡ
ｓエミッタガードリング層１５に達する開口部を形成す
る。
【００２９】次いで、レジストパターンを除去したの
ち、ｎ型ＡｌＧａＡｓエミッタガードリング層１５の露
出表面を水素ラジカルを用いて清浄化し、次いで、再
び、ＳｉＯＮ膜１６を選択成長マスクとしたＭＯＶＰＥ
法によって、厚さ１００〜１５０ｎｍ、例えば、１２０
ｎｍで不純物濃度が１×１０17〜５×１０17ｃｍ-3、例
えば、３×１０17ｃｍ-3のｎ型ＡｌＧａＡｓ第１エミッ
タ層１７、厚さ１００〜２００、例えば、１５０ｎｍで
不純物濃度が１×１０18〜５×１０18ｃｍ-3、例えば、
３×１０18ｃｍ-3のｎ+ 型ＧａＡｓ第２エミッタ層１
８、及び、厚さが１００〜１５０、例えば、１００ｎｍ
で不純物濃度が１×１０19〜５×１０19ｃｍ-3、例え
ば、３×１０19ｃｍ-3のｎ++型ＩｎＧａＡｓキャップ層
１９を順次選択成長させる。
ち、ｎ型ＡｌＧａＡｓエミッタガードリング層１５の露
出表面を水素ラジカルを用いて清浄化し、次いで、再
び、ＳｉＯＮ膜１６を選択成長マスクとしたＭＯＶＰＥ
法によって、厚さ１００〜１５０ｎｍ、例えば、１２０
ｎｍで不純物濃度が１×１０17〜５×１０17ｃｍ-3、例
えば、３×１０17ｃｍ-3のｎ型ＡｌＧａＡｓ第１エミッ
タ層１７、厚さ１００〜２００、例えば、１５０ｎｍで
不純物濃度が１×１０18〜５×１０18ｃｍ-3、例えば、
３×１０18ｃｍ-3のｎ+ 型ＧａＡｓ第２エミッタ層１
８、及び、厚さが１００〜１５０、例えば、１００ｎｍ
で不純物濃度が１×１０19〜５×１０19ｃｍ-3、例え
ば、３×１０19ｃｍ-3のｎ++型ＩｎＧａＡｓキャップ層
１９を順次選択成長させる。
【００３０】図２（ｂ）参照 次いで、ＳｉＯＮ膜１６をフッ酸によって除去したの
ち、以後は、上記の従来例と同様に、レジストパターン
２０を設け、このレジストパターン２０をマスクとして
ウェット・エッチングを施すことによって、ｉ型ＧａＡ
ｓ真性コレクタ層１３の内、１００ｎｍ程度が除去され
るようにエッチングを行い、ベースメサ２１を形成す
る。
ち、以後は、上記の従来例と同様に、レジストパターン
２０を設け、このレジストパターン２０をマスクとして
ウェット・エッチングを施すことによって、ｉ型ＧａＡ
ｓ真性コレクタ層１３の内、１００ｎｍ程度が除去され
るようにエッチングを行い、ベースメサ２１を形成す
る。
【００３１】図２（ｃ）参照 次いで、レジストパターン２０を除去したのち、全面に
表面保護膜となるＳｉＯＮ膜２２をＣＶＤ法によって堆
積させ、次いで、新たなレジストパターン２３を設け、
このレジストパターン２３をマスクとしてＨｅイオン２
４を注入することによってｎ+ 型ＧａＡｓサブコレクタ
層１２を貫通する半絶縁化された素子分離領域２５を形
成する。
表面保護膜となるＳｉＯＮ膜２２をＣＶＤ法によって堆
積させ、次いで、新たなレジストパターン２３を設け、
このレジストパターン２３をマスクとしてＨｅイオン２
４を注入することによってｎ+ 型ＧａＡｓサブコレクタ
層１２を貫通する半絶縁化された素子分離領域２５を形
成する。
【００３２】図３（ｄ）参照 次いで、レジストパターン２３を除去したのち、新たな
レジストパターン２６を設け、このレジストパターン２
６をマスクとして緩衝フッ酸液を用いたウェット・エッ
チング処理を施すことによってＳｉＯＮ膜２２に開口部
を形成し、次いで、燐酸＋過酸化水素＋水からなる燐酸
系エッチャントを用いてｎ++型ＩｎＧａＡｓキャップ層
１９の表面を５〜１０ｎｍ、例えば、１０ｎｍエッチン
グして清浄化したのち、全面に厚さ１０ｎｍのＴｉ膜、
厚さ３０ｎｍのＡｕ・Ｇｅ膜、及び、厚さ、１５０ｎｍ
のＡｕ膜からなる導電体膜２７を蒸着し、段切れによっ
てエミッタ電極２８を形成する。
レジストパターン２６を設け、このレジストパターン２
６をマスクとして緩衝フッ酸液を用いたウェット・エッ
チング処理を施すことによってＳｉＯＮ膜２２に開口部
を形成し、次いで、燐酸＋過酸化水素＋水からなる燐酸
系エッチャントを用いてｎ++型ＩｎＧａＡｓキャップ層
１９の表面を５〜１０ｎｍ、例えば、１０ｎｍエッチン
グして清浄化したのち、全面に厚さ１０ｎｍのＴｉ膜、
厚さ３０ｎｍのＡｕ・Ｇｅ膜、及び、厚さ、１５０ｎｍ
のＡｕ膜からなる導電体膜２７を蒸着し、段切れによっ
てエミッタ電極２８を形成する。
【００３３】図３（ｅ）参照 次いで、リフトオフ法によってレジストパターン２６を
除去すると同時に、レジストパターン２６上に堆積した
導電体膜２７を除去し、次いで、新たなレジストパター
ン（図示せず）を設け、このレジストパターンをマスク
として緩衝フッ酸液を用いたウェット・エッチング処理
を施すことによってＳｉＯＮ膜２２にベース電極用の開
口部を形成し、次いで、燐酸系エッチャントを用いてｎ
型ＡｌＧａＡｓエミッタガードリング層１５の露出部を
除去してｐ++型ＧａＡｓベース層１４を露出させたの
ち、厚さ１０ｎｍのＴｉ膜、厚さ７０ｎｍのＰｔ膜、及
び、厚さ、１５０ｎｍのＡｕ膜からなる導電体膜を堆積
させ、リフトオフすることによってベース電極２９を形
成する。
除去すると同時に、レジストパターン２６上に堆積した
導電体膜２７を除去し、次いで、新たなレジストパター
ン（図示せず）を設け、このレジストパターンをマスク
として緩衝フッ酸液を用いたウェット・エッチング処理
を施すことによってＳｉＯＮ膜２２にベース電極用の開
口部を形成し、次いで、燐酸系エッチャントを用いてｎ
型ＡｌＧａＡｓエミッタガードリング層１５の露出部を
除去してｐ++型ＧａＡｓベース層１４を露出させたの
ち、厚さ１０ｎｍのＴｉ膜、厚さ７０ｎｍのＰｔ膜、及
び、厚さ、１５０ｎｍのＡｕ膜からなる導電体膜を堆積
させ、リフトオフすることによってベース電極２９を形
成する。
【００３４】次いで、レジストパターンを除去したの
ち、新たなレジストパターン（図示せず）を設け、この
レジストパターンをマスクとして緩衝フッ酸液を用いた
ウェット・エッチング処理を施すことによってＳｉＯＮ
膜２２にコレクタ電極用の開口部を形成し、次いで、燐
酸系エッチャントを用いてｉ型ＧａＡｓ真性コレクタ層
１３及びｎ+ 型ＧａＡｓコレクタ層１２を数１００ｎｍ
程度エッチングしたのち、厚さ１０ｎｍのＴｉ膜、厚さ
３０ｎｍのＡｕ・Ｇｅ膜、及び、厚さ、４５０ｎｍのＡ
ｕ膜からなる導電体膜を堆積させ、リフトオフすること
によりコレクタ電極３０を形成し、最後に、３５０℃で
１分間のアニール処理をおこなってオーミック性を高め
ることによってＨＢＴの基本構造が完成する。
ち、新たなレジストパターン（図示せず）を設け、この
レジストパターンをマスクとして緩衝フッ酸液を用いた
ウェット・エッチング処理を施すことによってＳｉＯＮ
膜２２にコレクタ電極用の開口部を形成し、次いで、燐
酸系エッチャントを用いてｉ型ＧａＡｓ真性コレクタ層
１３及びｎ+ 型ＧａＡｓコレクタ層１２を数１００ｎｍ
程度エッチングしたのち、厚さ１０ｎｍのＴｉ膜、厚さ
３０ｎｍのＡｕ・Ｇｅ膜、及び、厚さ、４５０ｎｍのＡ
ｕ膜からなる導電体膜を堆積させ、リフトオフすること
によりコレクタ電極３０を形成し、最後に、３５０℃で
１分間のアニール処理をおこなってオーミック性を高め
ることによってＨＢＴの基本構造が完成する。
【００３５】上記の様に、本発明の実施の形態において
は、ガードリング層をｎ型ＡｌＧａＡｓエミッタガード
リング層１５として堆積させたのち、エミッタメサとな
るｎ型ＡｌＧａＡｓ第１エミッタ層１７、ｎ+ 型ＧａＡ
ｓエミッタ層１８、及び、ｎ ++型ＩｎＧａＡｓキャップ
層１９を選択成長させているので、ガードリング層の厚
さは、結晶成長精度によって決定されるため、高精度の
厚さのガードリング層を再現性良く形成することがで
き、それによって、エミッタメサ周辺における再結合電
流を確実に低減することができる。
は、ガードリング層をｎ型ＡｌＧａＡｓエミッタガード
リング層１５として堆積させたのち、エミッタメサとな
るｎ型ＡｌＧａＡｓ第１エミッタ層１７、ｎ+ 型ＧａＡ
ｓエミッタ層１８、及び、ｎ ++型ＩｎＧａＡｓキャップ
層１９を選択成長させているので、ガードリング層の厚
さは、結晶成長精度によって決定されるため、高精度の
厚さのガードリング層を再現性良く形成することがで
き、それによって、エミッタメサ周辺における再結合電
流を確実に低減することができる。
【００３６】なお、本発明の実施の形態においては、エ
ミッタメサを選択成長させる前に、水素ラジカルを用い
て清浄化しているため、ｎ型ＡｌＧａＡｓ第１エミッタ
層１７、ｎ+ 型ＧａＡｓエミッタ層１８、及び、ｎ++型
ＩｎＧａＡｓキャップ層１９からなる選択成長層の結晶
性を飛躍的に改善することができるが、清浄化処理は水
素ラジカルに限られるものではなく、多少、選択成長層
の結晶性が劣ることになるが、水素ラジカルの代わりに
フッ酸を用いてウエットの清浄化処理を行っても良い。
ミッタメサを選択成長させる前に、水素ラジカルを用い
て清浄化しているため、ｎ型ＡｌＧａＡｓ第１エミッタ
層１７、ｎ+ 型ＧａＡｓエミッタ層１８、及び、ｎ++型
ＩｎＧａＡｓキャップ層１９からなる選択成長層の結晶
性を飛躍的に改善することができるが、清浄化処理は水
素ラジカルに限られるものではなく、多少、選択成長層
の結晶性が劣ることになるが、水素ラジカルの代わりに
フッ酸を用いてウエットの清浄化処理を行っても良い。
【００３７】また、本発明の実施の形態の説明において
は、製造工程における熱の影響による素子分離領域２５
の高抵抗性の劣化、或いは、素子の動作中における素子
分離領域２５の高抵抗性の劣化を防止するために、Ｈｅ
イオンを用いてコレクタ層の周辺部を半絶縁化している
が、Ｈｅイオンに限られるものではなく、多少特性は劣
るものの水素イオン、或いは、酸素イオンを用いても良
いものである。
は、製造工程における熱の影響による素子分離領域２５
の高抵抗性の劣化、或いは、素子の動作中における素子
分離領域２５の高抵抗性の劣化を防止するために、Ｈｅ
イオンを用いてコレクタ層の周辺部を半絶縁化している
が、Ｈｅイオンに限られるものではなく、多少特性は劣
るものの水素イオン、或いは、酸素イオンを用いても良
いものである。
【００３８】また、本発明の実施の形態におけるｎ型Ａ
ｌＧａＡｓエミッタガードリング層１５及びｎ型ＡｌＧ
ａＡｓ第１エミッタ層１７のＡｌ組成比は、０．３を用
いているが、０．３に限られるものではなく、必要に応
じて、適宜変更されるものである。
ｌＧａＡｓエミッタガードリング層１５及びｎ型ＡｌＧ
ａＡｓ第１エミッタ層１７のＡｌ組成比は、０．３を用
いているが、０．３に限られるものではなく、必要に応
じて、適宜変更されるものである。
【００３９】また、本発明の実施の形態におけるｎ型Ａ
ｌＧａＡｓ第１エミッタ層１７は組成比が均一なＡｌ
0.3 Ｇａ0.7 Ａｓであるが、均一な組成に限られるもの
でなく、ｎ型ＡｌＧａＡｓエミッタガードリング層１５
のＡｌ組成比である０．３からｎ+ 型ＧａＡｓ第２エミ
ッタ層１８のＡｌ組成比である０．０まで連続的に、或
いは、階段的にＡｌ組成比が変化するＡｌＧａＡｓ層を
用いても良いものである。
ｌＧａＡｓ第１エミッタ層１７は組成比が均一なＡｌ
0.3 Ｇａ0.7 Ａｓであるが、均一な組成に限られるもの
でなく、ｎ型ＡｌＧａＡｓエミッタガードリング層１５
のＡｌ組成比である０．３からｎ+ 型ＧａＡｓ第２エミ
ッタ層１８のＡｌ組成比である０．０まで連続的に、或
いは、階段的にＡｌ組成比が変化するＡｌＧａＡｓ層を
用いても良いものである。
【００４０】また、本発明の実施の形態におけるコレク
タ層はｎ型サブコレクタ層とｉ型真性コレクタ層によっ
て構成しているが、場合によっては、ｎ型コレクタ層の
みによって構成しても良い。
タ層はｎ型サブコレクタ層とｉ型真性コレクタ層によっ
て構成しているが、場合によっては、ｎ型コレクタ層の
みによって構成しても良い。
【００４１】また、本発明の実施形態におけるエッチン
グ方法は、記載される方法に限られるものではなく、ド
ライ・エッチング法をウェット・エッチング法に置き換
え、また、ウェット・エッチング法をドライ・エッチン
グ法に置き換えても良いものである。
グ方法は、記載される方法に限られるものではなく、ド
ライ・エッチング法をウェット・エッチング法に置き換
え、また、ウェット・エッチング法をドライ・エッチン
グ法に置き換えても良いものである。
【００４２】また、本発明の実施の形態における結晶成
長方法は、ＭＯＶＰＥ法であるが、ＭＯＶＰＥ法と同様
に膜厚の制御性に優れるＭＢＥ法（分子線エピタキシャ
ル成長方法）を用いても良いものである。
長方法は、ＭＯＶＰＥ法であるが、ＭＯＶＰＥ法と同様
に膜厚の制御性に優れるＭＢＥ法（分子線エピタキシャ
ル成長方法）を用いても良いものである。
【００４３】また、本発明の実施の形態における選択成
長マスク及び保護絶縁膜としてＳｉＯＮを用いている
が、ＳｉＯＮ膜に限られるものでなく、ＳｉＯ2 膜或い
はＳｉＮ膜を用いても良いものである。
長マスク及び保護絶縁膜としてＳｉＯＮを用いている
が、ＳｉＯＮ膜に限られるものでなく、ＳｉＯ2 膜或い
はＳｉＮ膜を用いても良いものである。
【００４４】また、本発明の実施の形態におけるＨＢＴ
はエミッタアップ型のｎｐｎヘテロ接合バイポーラトラ
ンジスタであるが、エミッタアップ型のｐｎｐヘテロ接
合バイポーラトランジスタも対象とするものである。
はエミッタアップ型のｎｐｎヘテロ接合バイポーラトラ
ンジスタであるが、エミッタアップ型のｐｎｐヘテロ接
合バイポーラトランジスタも対象とするものである。
【００４５】また、本発明の実施の形態におけるＨＢＴ
はＡｌＧａＡｓ／ＧａＡｓ系であるが、ＡｌＧａＡｓ／
ＡｌＧａＡｓ系でも良く、さらには、基板としてＩｎＧ
ａＡｓ基板或いはＩｎＰ基板を用いた他の系のＨＢＴを
も対象とするものである。
はＡｌＧａＡｓ／ＧａＡｓ系であるが、ＡｌＧａＡｓ／
ＡｌＧａＡｓ系でも良く、さらには、基板としてＩｎＧ
ａＡｓ基板或いはＩｎＰ基板を用いた他の系のＨＢＴを
も対象とするものである。
【００４６】
【発明の効果】本発明によれば、ガードリング層をエミ
ッタ層とは別個に原子単位で制御可能なエピタキシャル
成長方法によって形成しているので、高精度の膜厚のガ
ードリング層を再現性良く形成することができ、エミッ
タメサ周辺部における再結合電流を低減することがで
き、それによってＨＢＴ開発における特性及び信頼性の
向上に寄与するところが大きい。
ッタ層とは別個に原子単位で制御可能なエピタキシャル
成長方法によって形成しているので、高精度の膜厚のガ
ードリング層を再現性良く形成することができ、エミッ
タメサ周辺部における再結合電流を低減することがで
き、それによってＨＢＴ開発における特性及び信頼性の
向上に寄与するところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説
明図である。
明図である。
【図３】本発明の実施の形態の図２以降の製造工程の説
明図である。
明図である。
【図４】従来のＨＢＴの途中までの製造工程の説明図で
ある。
ある。
【図５】従来のＨＢＴの図４以降の製造工程の説明図で
ある。
ある。
【図６】従来のＨＢＴの製造工程の問題点の説明図であ
る。
る。
１ 基板 ２ サブコレクタ層 ３ 真性コレクタ層 ４ ベース層 ５ エミッタ層の一部 ６ 選択成長マスク ７ トランジスタ真性部 ８ エミッタ層 ９ 保護絶縁膜 １０ 素子分離領域 １１ 半絶縁性ＧａＡｓ基板 １２ ｎ+ 型ＧａＡｓサブコレクタ層 １３ ｉ型ＧａＡｓ真性コレクタ層 １４ ｐ++型ＧａＡｓベース層 １５ ｎ型ＡｌＧａＡｓエミッタガードリング層 １６ ＳｉＯＮ膜 １７ ｎ型ＡｌＧａＡｓ第１エミッタ層 １８ ｎ+ 型ＧａＡｓ第２エミッタ層 １９ ｎ++型ＩｎＧａＡｓキャップ層 ２０ レジストパターン ２１ ベースメサ ２２ ＳｉＯＮ膜 ２３ レジストパターン ２４ Ｈｅイオン ２５ 素子分離領域 ２６ レジストパターン ２７ 導電体膜 ２８ エミッタ電極 ２９ ベース電極 ３０ コレクタ電極 ４１ 半絶縁性ＧａＡｓ基板 ４２ ｎ+ 型ＧａＡｓサブコレクタ層 ４３ ｉ型ＧａＡｓ真性コレクタ層 ４４ ｐ++型ＧａＡｓベース層 ４５ ｎ型ＡｌＧａＡｓ第１エミッタ層 ４６ ｎ+ 型ＧａＡｓ第２エミッタ層 ４７ ｎ++型ＩｎＧａＡｓキャップ層 ４８ レジストパターン ４９ ガードリング層 ５０ エミッタメサ ５１ レジストパターン ５２ ベースメサ ５３ ＳｉＯＮ膜 ５４ レジストパターン ５５ Ｈイオン ５６ 素子分離領域 ５７ レジストパターン ５８ 導電体膜 ５９ エミッタ電極 ６０ ベース電極 ６１ コレクタ電極
Claims (6)
- 【請求項１】 基板上に、コレクタ層、ベース層、及
び、エミッタ層の一部をエピタキシャル成長させたの
ち、残りのエミッタ層をトランジスタ真性部となる領域
に選択成長させることを特徴とするヘテロ接合バイポー
ラトランジスタの製造方法。 - 【請求項２】 上記コレクタ層が、サブコレクタ層と真
性コレクタ層とにより構成されることを特徴とする請求
項１記載のヘテロ接合バイポーラトランジスタの製造方
法。 - 【請求項３】 上記エミッタ層の一部の膜厚が、上記ベ
ース層との接合から伸びる空乏層により空乏化される厚
さであることを特徴とする請求項１または２に記載のヘ
テロ接合バイポーラトランジスタの製造方法。 - 【請求項４】 上記エミッタ層の一部の膜厚が、２０〜
３０ｎｍであることを特徴とする請求項３記載のヘテロ
接合バイポーラトランジスタの製造方法。 - 【請求項５】 上記残りのエミッタ層をトランジスタ真
性部となる領域に選択成長させる前に、上記エミッタ層
の一部の露出表面を水素ラジカルにより清浄化すること
を特徴とする請求項１乃至４のいずれか１項に記載のヘ
テロ接合バイポーラトランジスタの製造方法。 - 【請求項６】 上記基板が半絶縁性半導体基板からな
り、上記コレクタ層の周辺部に前記半絶縁性半導体基板
に達するようにＨｅをイオン注入して素子分離領域を形
成することを特徴とする請求項１乃至５のいずれか１項
に記載のヘテロ接合バイポーラトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21318297A JPH1154522A (ja) | 1997-08-07 | 1997-08-07 | ヘテロ接合バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21318297A JPH1154522A (ja) | 1997-08-07 | 1997-08-07 | ヘテロ接合バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1154522A true JPH1154522A (ja) | 1999-02-26 |
Family
ID=16634910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21318297A Withdrawn JPH1154522A (ja) | 1997-08-07 | 1997-08-07 | ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1154522A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170829A (ja) * | 2000-12-04 | 2002-06-14 | Nec Corp | ヘテロ接合型バイポーラトランジスタ及びその製造方法 |
| US6462362B1 (en) | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
| KR100494559B1 (ko) * | 2002-11-21 | 2005-06-13 | 한국전자통신연구원 | 에미터 렛지를 갖는 이종접합 쌍극자 트랜지스터 제조방법 |
| JP2008218636A (ja) * | 2007-03-02 | 2008-09-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法および半導体装置 |
-
1997
- 1997-08-07 JP JP21318297A patent/JPH1154522A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462362B1 (en) | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
| JP2002170829A (ja) * | 2000-12-04 | 2002-06-14 | Nec Corp | ヘテロ接合型バイポーラトランジスタ及びその製造方法 |
| KR100494559B1 (ko) * | 2002-11-21 | 2005-06-13 | 한국전자통신연구원 | 에미터 렛지를 갖는 이종접합 쌍극자 트랜지스터 제조방법 |
| JP2008218636A (ja) * | 2007-03-02 | 2008-09-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法および半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |