JP2002170829A - ヘテロ接合型バイポーラトランジスタ及びその製造方法 - Google Patents
ヘテロ接合型バイポーラトランジスタ及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 77
- 238000000034 method Methods 0.000 claims abstract description 48
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 34
- 239000010410 layer Substances 0.000 claims description 404
- 239000000758 substrate Substances 0.000 claims description 26
- 239000002346 layers by function Substances 0.000 claims description 20
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 20
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 18
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 18
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 235000012431 wafers Nutrition 0.000 description 11
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 9
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 8
- 229910045601 alloy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 238000005275 alloying Methods 0.000 description 6
- 238000007740 vapor deposition Methods 0.000 description 4
- 238000005215 recombination Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 238000005245 sintering Methods 0.000 description 3
- 241000981595 Zoysia japonica Species 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 240000002329 Inga feuillei Species 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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-
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-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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Abstract
(57)【要約】
【課題】エミッタ層の剥離を防止し、信頼性のあるヘテ
ロ接合型バイポーラトランジスタ及びその製造方法を提
供すること。 【解決手段】ヘテロ接合型バイポーラトランジスタの製
造方法において、エミッタ層上の所定の位置に形成され
た第１フォトレジストをマスクとしてコレクタ層の途中
まで第１エッチングする工程と、少なくとも前記第１エ
ッチングにより露出したベース層及びコレクタ層それぞ
れのサイドウォールとこれにつづく前記コレクタ層の表
面の一部を覆うように形成された第２フォトレジストを
マスクとして露出しているコレクタ層を第２エッチング
する工程と、を含むことを特徴とする。
ロ接合型バイポーラトランジスタ及びその製造方法を提
供すること。 【解決手段】ヘテロ接合型バイポーラトランジスタの製
造方法において、エミッタ層上の所定の位置に形成され
た第１フォトレジストをマスクとしてコレクタ層の途中
まで第１エッチングする工程と、少なくとも前記第１エ
ッチングにより露出したベース層及びコレクタ層それぞ
れのサイドウォールとこれにつづく前記コレクタ層の表
面の一部を覆うように形成された第２フォトレジストを
マスクとして露出しているコレクタ層を第２エッチング
する工程と、を含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラその他
の機能を備えたトランジスタ、特に、ヘテロ接合型バイ
ポーラトランジスタ及びその製造方法に関し、特に、信
頼性の高いヘテロ接合型バイポーラトランジスタ及びそ
の製造方法に関する。
の機能を備えたトランジスタ、特に、ヘテロ接合型バイ
ポーラトランジスタ及びその製造方法に関し、特に、信
頼性の高いヘテロ接合型バイポーラトランジスタ及びそ
の製造方法に関する。
【０００２】
【従来の技術】ヘテロ接合型バイポーラトランジスタ
（Heterojunction Bipolar Transistor：ＨＢＴ）にお
いて、ＲＦ（radio frequency：無線周波数）性能の高
性能化の手段として、ベース／コレクタ間の容量の低減
と、オフセット電圧の低減と、がある。ベース／コレク
タ間の容量を低減することで、利得が向上する。また、
オフセット電圧を低減することで、実行的なオン抵抗が
低減し、パワー特性の効率向上という効果をもたらす。
（Heterojunction Bipolar Transistor：ＨＢＴ）にお
いて、ＲＦ（radio frequency：無線周波数）性能の高
性能化の手段として、ベース／コレクタ間の容量の低減
と、オフセット電圧の低減と、がある。ベース／コレク
タ間の容量を低減することで、利得が向上する。また、
オフセット電圧を低減することで、実行的なオン抵抗が
低減し、パワー特性の効率向上という効果をもたらす。
【０００３】さらに、これらを低減するだけでなく、Ｒ
Ｆ性能のばらつきの抑制も必要である。ベース／コレク
タ間の容量及びオフセット電圧を低減し、かつ、ばらつ
きをなくすには、ベース／コレクタ間の接合面積を精度
よく低減する必要がある。このベース／コレクタ間の接
合面積を精度よく形成するには、ベース層のサイドエッ
チング量を制御しなければならない。ベース層のサイド
エッチング量の制御は、ベース層上のエミッタ層の加工
精度を上げる必要がある。その加工精度をあげる一つの
手段として、異方性の高いドライエッチング技術を用い
る方法があるが、その場合、デバイスに損傷を与え、デ
バイス特性の悪化や、信頼性の悪化を引き起こした。そ
のため、等方性のドライエッチングや、ウェットエッチ
ングを用いる必要があった。
Ｆ性能のばらつきの抑制も必要である。ベース／コレク
タ間の容量及びオフセット電圧を低減し、かつ、ばらつ
きをなくすには、ベース／コレクタ間の接合面積を精度
よく低減する必要がある。このベース／コレクタ間の接
合面積を精度よく形成するには、ベース層のサイドエッ
チング量を制御しなければならない。ベース層のサイド
エッチング量の制御は、ベース層上のエミッタ層の加工
精度を上げる必要がある。その加工精度をあげる一つの
手段として、異方性の高いドライエッチング技術を用い
る方法があるが、その場合、デバイスに損傷を与え、デ
バイス特性の悪化や、信頼性の悪化を引き起こした。そ
のため、等方性のドライエッチングや、ウェットエッチ
ングを用いる必要があった。
【０００４】ところで、ＧａＡｓ系ＨＢＴでは、ベース
再結合電流抑制のため、エミッタ層にＩｎＧａＰ層を用
いられているが、ＩｎＧａＰ層を加工するマスクとし
て、従来においては、フォトレジスト、もしくは、酸化
膜を用いていた。
再結合電流抑制のため、エミッタ層にＩｎＧａＰ層を用
いられているが、ＩｎＧａＰ層を加工するマスクとし
て、従来においては、フォトレジスト、もしくは、酸化
膜を用いていた。
【０００５】しかし、その場合、それらのマスク材料と
ＩｎＧａＰエミッタ層の密着度が悪く、ＩｎＧａＰエミ
ッタ層のサイドエッチング量のばらつきを生じていた。
ＩｎＧａＰエミッタ層の密着度が悪く、ＩｎＧａＰエミ
ッタ層のサイドエッチング量のばらつきを生じていた。
【０００６】ベース電極を形成する工程において、この
ＩｎＧａＰエミッタ層のサイドエッチングの抑制のた
め、特開２０００-１２４２２６号公報では、ＩｎＧａ
Ｐ加工用のマスクとして、ＳｉＮ膜を用いている。
ＩｎＧａＰエミッタ層のサイドエッチングの抑制のた
め、特開２０００-１２４２２６号公報では、ＩｎＧａ
Ｐ加工用のマスクとして、ＳｉＮ膜を用いている。
【０００７】
【発明が解決しようとする課題】しかし、特開２０００
-１２４２２６号公報の技術では、新たに以下のような
問題点があった。以下、図面を用いて説明する。図１０
は、従来の一例に係るヘテロ接合型バイポーラトランジ
スタの構造を模式的に示した断面図であり、（ａ）はひ
さし部分が生じた状態であり、（ｂ）はひさし部分の剥
離が生じた状態である。
-１２４２２６号公報の技術では、新たに以下のような
問題点があった。以下、図面を用いて説明する。図１０
は、従来の一例に係るヘテロ接合型バイポーラトランジ
スタの構造を模式的に示した断面図であり、（ａ）はひ
さし部分が生じた状態であり、（ｂ）はひさし部分の剥
離が生じた状態である。
【０００８】特開２０００-１２４２２６号公報の技術
により、ＩｎＧａＰ層の加工精度が向上し、ＩｎＧａＰ
層のサイドエッチング量の制御はよくなったが、ベース
層及びコレクタ層の第２サイドエッチングにより、Ｉｎ
ＧａＰ層４０６の下にベース層４０５及びコレクタ層４
０３それぞれのサイドが大きくカットされ、図１０
（ａ）で示すようにＩｎＧａＰ層４０６のひさし部分が
生じやすい。このひさし部分は、ＩｎＧａＰ層４０６の
厚さが１００ｎｍ以下と薄い場合、プロセス途中で図１
０（ｂ）で示すように剥離することが多い。ＩｎＧａＰ
層４０６が剥離すると、ベース層４０５表面が露出し、
ベース層４０５表面の再結合電流が増加し、信頼性が悪
化するという問題があった。このひさしを生じる第２サ
イドエッチング量は、主にベース層とコレクタ層の厚み
分だけ生じ、厚ければ厚いほどサイドエッチング量のば
らつきも生じやすくなる。このばらつきはベース／コレ
クタ間の接合面積のばらつきも生じさせた。さらに、パ
ワーデバイス用途の場合、高耐圧特性が要求されるが、
その場合、コレクタ層を厚くしなければならず、コレク
タ層の厚さが４００ｎｍ以上の時、この問題はさらに深
刻であった。
により、ＩｎＧａＰ層の加工精度が向上し、ＩｎＧａＰ
層のサイドエッチング量の制御はよくなったが、ベース
層及びコレクタ層の第２サイドエッチングにより、Ｉｎ
ＧａＰ層４０６の下にベース層４０５及びコレクタ層４
０３それぞれのサイドが大きくカットされ、図１０
（ａ）で示すようにＩｎＧａＰ層４０６のひさし部分が
生じやすい。このひさし部分は、ＩｎＧａＰ層４０６の
厚さが１００ｎｍ以下と薄い場合、プロセス途中で図１
０（ｂ）で示すように剥離することが多い。ＩｎＧａＰ
層４０６が剥離すると、ベース層４０５表面が露出し、
ベース層４０５表面の再結合電流が増加し、信頼性が悪
化するという問題があった。このひさしを生じる第２サ
イドエッチング量は、主にベース層とコレクタ層の厚み
分だけ生じ、厚ければ厚いほどサイドエッチング量のば
らつきも生じやすくなる。このばらつきはベース／コレ
クタ間の接合面積のばらつきも生じさせた。さらに、パ
ワーデバイス用途の場合、高耐圧特性が要求されるが、
その場合、コレクタ層を厚くしなければならず、コレク
タ層の厚さが４００ｎｍ以上の時、この問題はさらに深
刻であった。
【０００９】本発明の目的は、所定の機能層、特に、エ
ミッタ層の剥離を防止し、信頼性のあるヘテロ接合型バ
イポーラトランジスタ及びその製造方法を提供すること
である。
ミッタ層の剥離を防止し、信頼性のあるヘテロ接合型バ
イポーラトランジスタ及びその製造方法を提供すること
である。
【００１０】
【課題を解決するための手段】本発明の第１の視点にお
いては、基板上に、第１導電型のコレクタ層、第２導電
型のベース層、第１導電型のエミッタ層、の順に積層し
たウェハを用いて製造されるヘテロ接合型バイポーラト
ランジスタの製造方法において、前記エミッタ層上の所
定の位置に形成された第１フォトレジストをマスクとし
て前記コレクタ層の途中まで第１エッチングする工程
と、少なくとも前記第１エッチングにより露出した前記
ベース層及び前記コレクタ層それぞれのサイドウォール
とこれにつづく前記コレクタ層の表面の一部を覆うよう
に形成された第２フォトレジストをマスクとして露出し
ている前記コレクタ層を第２エッチングする工程と、を
含むことを特徴とする。
いては、基板上に、第１導電型のコレクタ層、第２導電
型のベース層、第１導電型のエミッタ層、の順に積層し
たウェハを用いて製造されるヘテロ接合型バイポーラト
ランジスタの製造方法において、前記エミッタ層上の所
定の位置に形成された第１フォトレジストをマスクとし
て前記コレクタ層の途中まで第１エッチングする工程
と、少なくとも前記第１エッチングにより露出した前記
ベース層及び前記コレクタ層それぞれのサイドウォール
とこれにつづく前記コレクタ層の表面の一部を覆うよう
に形成された第２フォトレジストをマスクとして露出し
ている前記コレクタ層を第２エッチングする工程と、を
含むことを特徴とする。
【００１１】本発明の第２の視点においては、基板上
に、第１導電型の第１コレクタ層、前記第１コレクタ層
のエッチングを防止するエッチングストッパ層、第１導
電型の第２コレクタ層、第２導電型のベース層、第１導
電型のエミッタ層、の順に積層したウェハを用いて製造
されるヘテロ接合型バイポーラトランジスタの製造方法
であって、前記エミッタ層上の所定の位置に形成された
第１フォトレジストをマスクとして前記エッチングスト
ッパ層が露出するまで第１エッチングする工程と、少な
くとも前記ベース層及び前記第２コレクタ層それぞれの
サイドウォールとこれにつづく前記エッチングストッパ
層の表面の一部を覆うように形成された第２フォトレジ
ストをマスクとして露出している前記エッチングストッ
パ層及び前記第１コレクタ層を第２エッチングする工程
と、を含むことを特徴とする。
に、第１導電型の第１コレクタ層、前記第１コレクタ層
のエッチングを防止するエッチングストッパ層、第１導
電型の第２コレクタ層、第２導電型のベース層、第１導
電型のエミッタ層、の順に積層したウェハを用いて製造
されるヘテロ接合型バイポーラトランジスタの製造方法
であって、前記エミッタ層上の所定の位置に形成された
第１フォトレジストをマスクとして前記エッチングスト
ッパ層が露出するまで第１エッチングする工程と、少な
くとも前記ベース層及び前記第２コレクタ層それぞれの
サイドウォールとこれにつづく前記エッチングストッパ
層の表面の一部を覆うように形成された第２フォトレジ
ストをマスクとして露出している前記エッチングストッ
パ層及び前記第１コレクタ層を第２エッチングする工程
と、を含むことを特徴とする。
【００１２】本発明の第３の視点においては、基板上
に、第１導電型の第１コレクタ層、第１導電型の第２コ
レクタ層、第２導電型のベース層、第１導電型のエミッ
タ層、の順に積層したウェハを用いて製造されるヘテロ
接合型バイポーラトランジスタであって、前記エミッタ
層上の所定の位置に形成された第１フォトレジストをマ
スクとして前記第１コレクタ層が露出するまで第１エッ
チングする工程と、少なくとも前記ベース層及び前記第
２コレクタ層それぞれのサイドウォールとこれにつづく
前記第１コレクタ層の表面の一部を覆うように形成され
た第２フォトレジストをマスクとして露出している前記
第１コレクタ層を第２エッチングする工程と、を含むこ
とを特徴とする。
に、第１導電型の第１コレクタ層、第１導電型の第２コ
レクタ層、第２導電型のベース層、第１導電型のエミッ
タ層、の順に積層したウェハを用いて製造されるヘテロ
接合型バイポーラトランジスタであって、前記エミッタ
層上の所定の位置に形成された第１フォトレジストをマ
スクとして前記第１コレクタ層が露出するまで第１エッ
チングする工程と、少なくとも前記ベース層及び前記第
２コレクタ層それぞれのサイドウォールとこれにつづく
前記第１コレクタ層の表面の一部を覆うように形成され
た第２フォトレジストをマスクとして露出している前記
第１コレクタ層を第２エッチングする工程と、を含むこ
とを特徴とする。
【００１３】また、前記ヘテロ接合型バイポーラトラン
ジスタの製造方法において、前記エミッタ層の所定の位
置に前記エミッタ層を貫通して前記ベース層と電気的に
接続するベース電極を形成する工程を含むことが好まし
い。
ジスタの製造方法において、前記エミッタ層の所定の位
置に前記エミッタ層を貫通して前記ベース層と電気的に
接続するベース電極を形成する工程を含むことが好まし
い。
【００１４】また、前記ヘテロ接合型バイポーラトラン
ジスタの製造方法において、前記第１フォトレジストを
形成する前に基板上にＳｉＮ膜を形成する工程と、前記
第１フォトレジスト形成後に露出している前記ＳｉＮ膜
を除去する工程と、を含むことが好ましい。
ジスタの製造方法において、前記第１フォトレジストを
形成する前に基板上にＳｉＮ膜を形成する工程と、前記
第１フォトレジスト形成後に露出している前記ＳｉＮ膜
を除去する工程と、を含むことが好ましい。
【００１５】また、前記ヘテロ接合型バイポーラトラン
ジスタの製造方法において、前記第２フォトレジストを
形成する前に前記第１フォトレジストを除去し基板上に
ＳｉＮ膜を形成する工程と、前記第２フォトレジスト形
成後に露出している前記ＳｉＮ膜を除去する工程と、を
含むことが好ましい。
ジスタの製造方法において、前記第２フォトレジストを
形成する前に前記第１フォトレジストを除去し基板上に
ＳｉＮ膜を形成する工程と、前記第２フォトレジスト形
成後に露出している前記ＳｉＮ膜を除去する工程と、を
含むことが好ましい。
【００１６】本発明の第４の視点においては、基板上
に、第１導電型のコレクタ層、第２導電型のベース層、
第１導電型のエミッタ層、の順に積層したヘテロ接合型
バイポーラトランジスタにおいて、前記コレクタ層のサ
イドウォールに少なくとも１つのメサ段差を有すること
を特徴とする。
に、第１導電型のコレクタ層、第２導電型のベース層、
第１導電型のエミッタ層、の順に積層したヘテロ接合型
バイポーラトランジスタにおいて、前記コレクタ層のサ
イドウォールに少なくとも１つのメサ段差を有すること
を特徴とする。
【００１７】本発明の第５の視点においては、基板上
に、第１導電型の第１コレクタ層、前記第１コレクタ層
のエッチングを防止するエッチングストッパ層、第１導
電型の第２コレクタ層、第２導電型のベース層、第１導
電型のエミッタ層、の順に積層したヘテロ接合型バイポ
ーラトランジスタであって、前記第１コレクタ層のサイ
ドウォールと前記第２コレクタ層のサイドウォールとの
間の前記エッチングストッパ層を境界にメサ段差を有す
ることを特徴とする。
に、第１導電型の第１コレクタ層、前記第１コレクタ層
のエッチングを防止するエッチングストッパ層、第１導
電型の第２コレクタ層、第２導電型のベース層、第１導
電型のエミッタ層、の順に積層したヘテロ接合型バイポ
ーラトランジスタであって、前記第１コレクタ層のサイ
ドウォールと前記第２コレクタ層のサイドウォールとの
間の前記エッチングストッパ層を境界にメサ段差を有す
ることを特徴とする。
【００１８】本発明の第６の視点においては、基板上
に、第１導電型の第１コレクタ層、第１導電型の第２コ
レクタ層、第２導電型のベース層、第１導電型のエミッ
タ層、の順に積層したヘテロ接合型バイポーラトランジ
スタであって、前記第１コレクタ層のサイドウォールと
前記第２コレクタ層のサイドウォールとの間の前記第１
コレクタ層と前記第２コレクタ層との境界面近傍にメサ
段差を有することを特徴とする。
に、第１導電型の第１コレクタ層、第１導電型の第２コ
レクタ層、第２導電型のベース層、第１導電型のエミッ
タ層、の順に積層したヘテロ接合型バイポーラトランジ
スタであって、前記第１コレクタ層のサイドウォールと
前記第２コレクタ層のサイドウォールとの間の前記第１
コレクタ層と前記第２コレクタ層との境界面近傍にメサ
段差を有することを特徴とする。
【００１９】また、前記ヘテロ接合型バイポーラトラン
ジスタにおいて、前記エミッタ層の所定の位置に前記エ
ミッタ層を貫通して前記ベース層と電気的に接続するベ
ース電極を有することが好ましい。
ジスタにおいて、前記エミッタ層の所定の位置に前記エ
ミッタ層を貫通して前記ベース層と電気的に接続するベ
ース電極を有することが好ましい。
【００２０】また、前記ヘテロ接合型バイポーラトラン
ジスタにおいて、少なくとも前記エミッタ層上の所定の
位置にＳｉＮ膜を有することが好ましい。
ジスタにおいて、少なくとも前記エミッタ層上の所定の
位置にＳｉＮ膜を有することが好ましい。
【００２１】また、前記ヘテロ接合型バイポーラトラン
ジスタにおいて、前記エミッタ層は、ＩｎＧａＰからな
ることが好ましい。
ジスタにおいて、前記エミッタ層は、ＩｎＧａＰからな
ることが好ましい。
【００２２】本発明の第７の視点においては、基板上
に、第１の機能層、第２の機能層、第３の機能層、の順
に積層したウェハを用いて製造されるトランジスタの製
造方法において、前記第３の機能層上の所定の位置に形
成された第１フォトレジストをマスクとして前記第１の
機能層の途中まで第１エッチングする工程と、少なくと
も前記第１エッチングにより露出した前記第２の機能層
及び前記第１の機能層それぞれのサイドウォールとこれ
につづく前記第１の機能層の表面の一部を覆うように形
成された第２フォトレジストをマスクとして露出してい
る前記第１の機能層を第２エッチングする工程と、を含
むことを特徴とする。
に、第１の機能層、第２の機能層、第３の機能層、の順
に積層したウェハを用いて製造されるトランジスタの製
造方法において、前記第３の機能層上の所定の位置に形
成された第１フォトレジストをマスクとして前記第１の
機能層の途中まで第１エッチングする工程と、少なくと
も前記第１エッチングにより露出した前記第２の機能層
及び前記第１の機能層それぞれのサイドウォールとこれ
につづく前記第１の機能層の表面の一部を覆うように形
成された第２フォトレジストをマスクとして露出してい
る前記第１の機能層を第２エッチングする工程と、を含
むことを特徴とする。
【００２３】
【発明の実施の形態】基板上に、第１導電型のコレクタ
層、第２導電型のベース層、第１導電型のエミッタ層、
の順に積層したウェハを用いて製造されるヘテロ接合型
バイポーラトランジスタの製造方法において、前記エミ
ッタ層上の所定の位置に形成された第１フォトレジスト
をマスクとして前記コレクタ層の途中まで第１エッチン
グする工程と、少なくとも前記第１エッチングにより露
出した前記ベース層及び前記コレクタ層それぞれのサイ
ドウォールとこれにつづく前記コレクタ層の表面の一部
を覆うように形成された第２フォトレジストをマスクと
して露出している前記コレクタ層を第２エッチングする
工程と、を含むことにより、ベース層及びコレクタ層そ
れぞれのサイドからのエッチング量をコントロールする
ことができるので、ベース／コレクタ間の接合面積を精
度よく調整することが可能になり、精度良くバラツキ無
くオフセット電圧とベース／コレクタ間の容量を低減す
ることが可能になる。この方法によって、コレクタ層の
サイドウォールにメサ段差ができる。なお、前記第２フ
ォトレジストの大きさと前記第２エッチングの量の調整
によっては、コレクタ層のサイドウォールを平らにする
ことも可能である。
層、第２導電型のベース層、第１導電型のエミッタ層、
の順に積層したウェハを用いて製造されるヘテロ接合型
バイポーラトランジスタの製造方法において、前記エミ
ッタ層上の所定の位置に形成された第１フォトレジスト
をマスクとして前記コレクタ層の途中まで第１エッチン
グする工程と、少なくとも前記第１エッチングにより露
出した前記ベース層及び前記コレクタ層それぞれのサイ
ドウォールとこれにつづく前記コレクタ層の表面の一部
を覆うように形成された第２フォトレジストをマスクと
して露出している前記コレクタ層を第２エッチングする
工程と、を含むことにより、ベース層及びコレクタ層そ
れぞれのサイドからのエッチング量をコントロールする
ことができるので、ベース／コレクタ間の接合面積を精
度よく調整することが可能になり、精度良くバラツキ無
くオフセット電圧とベース／コレクタ間の容量を低減す
ることが可能になる。この方法によって、コレクタ層の
サイドウォールにメサ段差ができる。なお、前記第２フ
ォトレジストの大きさと前記第２エッチングの量の調整
によっては、コレクタ層のサイドウォールを平らにする
ことも可能である。
【００２４】
【実施例】本発明の実施例１について図面を用いて説明
する。図１は、本発明の実施例１に係るＨＢＴの構造を
模式的に示した断面図である。
する。図１は、本発明の実施例１に係るＨＢＴの構造を
模式的に示した断面図である。
【００２５】このＨＢＴは、半絶縁性ＧａＡｓ基板１０
１と、サブコレクタ層１０２と、コレクタ層１０３と、
ベース層１０５と、エミッタ層１０６と、エミッタキャ
ップ層１０７と、メサ段差１０９と、エミッタ電極１１
１と、ベース電極１１２と、ＳｉＮ膜１２１と、合金化
層１２２と、を有する。
１と、サブコレクタ層１０２と、コレクタ層１０３と、
ベース層１０５と、エミッタ層１０６と、エミッタキャ
ップ層１０７と、メサ段差１０９と、エミッタ電極１１
１と、ベース電極１１２と、ＳｉＮ膜１２１と、合金化
層１２２と、を有する。
【００２６】半絶縁性ＧａＡｓ基板１０１は、ノンドー
プあるいはＣｒをドープしたＧａＡｓからなる電気抵抗
率の高い半導体結晶基板である。サブコレクタ層１０２
は、半絶縁性ＧａＡｓ基板１０１上に形成されたｎ+型
のＧａＡｓ層である。コレクタ層１０３は、サブコレク
タ層１０２上に形成されたｎ型もしくはノンドープなＧ
ａＡｓ層であり、コレクタ層１０３のサイドウォールは
メサ段１０９を有する。ベース層１０５は、コレクタ層
１０３上に形成されたｐ+型のＧａＡｓ層であり、ベー
ス層１０５のサイドウォールはエミッタ層１０６下に形
成されている。エミッタ層１０６は、ベース層１０５上
の所定の領域に形成されたｎ型のＩｎＧａＰ層である。
エミッタキャップ層１０７は、エミッタ層１０６上の所
定の領域に形成されたｎ型のＧａＡｓもしくはIｎＧａ
Ａｓ層である。メサ段差１０９は、コレクタ層１０３の
サイドウォールに形成された段差であり、この段差を形
成することによってエミッタ層１０６のひさしの大きさ
を小さく抑えることができる。エミッタ電極１１１は、
エミッタキャップ層１０７上に形成されたＷＳｉ電極で
ある。合金化層１２２は、ベース層１０５上のＳｉＮ膜
１２１及びエミッタ層１０６を貫通するコンタクトホー
ル内に形成されたＰｔとＩｎＧａＰ、ＰｔとＧａＡｓと
により合金化された層である。ベース電極１１２は、合
金化層１２２上のＳｉＮ膜１２１及びエミッタ層１０６
を貫通するコンタクトホール内に形成された電極であ
る。ＳｉＮ膜１２１は、エミッタ層１０６、エミッタキ
ャップ層１０７及びエミッタ電極１１１表面の所定の領
域に形成されたパッシベーション膜である。コレクタ電
極１１３は、サブコレクタ層１０２上の所定の領域に形
成された電極である。
プあるいはＣｒをドープしたＧａＡｓからなる電気抵抗
率の高い半導体結晶基板である。サブコレクタ層１０２
は、半絶縁性ＧａＡｓ基板１０１上に形成されたｎ+型
のＧａＡｓ層である。コレクタ層１０３は、サブコレク
タ層１０２上に形成されたｎ型もしくはノンドープなＧ
ａＡｓ層であり、コレクタ層１０３のサイドウォールは
メサ段１０９を有する。ベース層１０５は、コレクタ層
１０３上に形成されたｐ+型のＧａＡｓ層であり、ベー
ス層１０５のサイドウォールはエミッタ層１０６下に形
成されている。エミッタ層１０６は、ベース層１０５上
の所定の領域に形成されたｎ型のＩｎＧａＰ層である。
エミッタキャップ層１０７は、エミッタ層１０６上の所
定の領域に形成されたｎ型のＧａＡｓもしくはIｎＧａ
Ａｓ層である。メサ段差１０９は、コレクタ層１０３の
サイドウォールに形成された段差であり、この段差を形
成することによってエミッタ層１０６のひさしの大きさ
を小さく抑えることができる。エミッタ電極１１１は、
エミッタキャップ層１０７上に形成されたＷＳｉ電極で
ある。合金化層１２２は、ベース層１０５上のＳｉＮ膜
１２１及びエミッタ層１０６を貫通するコンタクトホー
ル内に形成されたＰｔとＩｎＧａＰ、ＰｔとＧａＡｓと
により合金化された層である。ベース電極１１２は、合
金化層１２２上のＳｉＮ膜１２１及びエミッタ層１０６
を貫通するコンタクトホール内に形成された電極であ
る。ＳｉＮ膜１２１は、エミッタ層１０６、エミッタキ
ャップ層１０７及びエミッタ電極１１１表面の所定の領
域に形成されたパッシベーション膜である。コレクタ電
極１１３は、サブコレクタ層１０２上の所定の領域に形
成された電極である。
【００２７】次に、実施例１に係るＨＢＴの製造方法を
図面を用いて説明する。図２は、本発明の実施例１に係
るＨＢＴの製造工程を模式的に示した工程断面図の前半
である（工程（ａ）〜（ｄ））。図３は、本発明の実施
例１に係るＨＢＴの製造工程を模式的に示した工程断面
図の後半である（工程（ｅ）〜（ｈ））。
図面を用いて説明する。図２は、本発明の実施例１に係
るＨＢＴの製造工程を模式的に示した工程断面図の前半
である（工程（ａ）〜（ｄ））。図３は、本発明の実施
例１に係るＨＢＴの製造工程を模式的に示した工程断面
図の後半である（工程（ｅ）〜（ｈ））。
【００２８】まず、図２（ａ）に示す半絶縁性ＧａＡｓ
基板１０１上に、サブコレクタ層１０２を形成し、続い
てサブコレクタ層１０２上にコレクタ層１０３（例え
ば、４００〜２０００ｎｍの厚さ）を形成し、続いてコ
レクタ層１０３上にベース層１０５（例えば、４０〜１
００ｎｍの厚さ）を形成し、続いてベース層１０５上に
エミッタ層１０６（例えば、１０〜１００ｎｍの厚さ）
を形成し、続いてエミッタ層１０６上にエミッタキャッ
プ層１０７を形成して積層されているエピタキシャルウ
ェハを得る。
基板１０１上に、サブコレクタ層１０２を形成し、続い
てサブコレクタ層１０２上にコレクタ層１０３（例え
ば、４００〜２０００ｎｍの厚さ）を形成し、続いてコ
レクタ層１０３上にベース層１０５（例えば、４０〜１
００ｎｍの厚さ）を形成し、続いてベース層１０５上に
エミッタ層１０６（例えば、１０〜１００ｎｍの厚さ）
を形成し、続いてエミッタ層１０６上にエミッタキャッ
プ層１０７を形成して積層されているエピタキシャルウ
ェハを得る。
【００２９】次に、図２（ｂ）に示すように、このエピ
タキシャルウェハに対して、ＷＳｉを全面にスパッタ
後、フォトレジスト（以下ＰＲ）をマスクにしてＷＳｉ
をエッチング加工し、エミッタ電極１１１を形成する。
タキシャルウェハに対して、ＷＳｉを全面にスパッタ
後、フォトレジスト（以下ＰＲ）をマスクにしてＷＳｉ
をエッチング加工し、エミッタ電極１１１を形成する。
【００３０】次に、図２（ｃ）に示すように、エミッタ
電極１１１をマスクとして、リン酸系あるいは硫酸系エ
ッチャントによりエミッタキャップ層１０７をエミッタ
層１０６表面まで選択的に除去し、全面にＳｉＮ膜１２
１を、例えば、１０〜２００ｎｍの厚さで成膜する。
電極１１１をマスクとして、リン酸系あるいは硫酸系エ
ッチャントによりエミッタキャップ層１０７をエミッタ
層１０６表面まで選択的に除去し、全面にＳｉＮ膜１２
１を、例えば、１０〜２００ｎｍの厚さで成膜する。
【００３１】次に、図２（ｄ）で示すように、ＳｉＮ膜
１２１上に所定の位置にホールを形成するためのＰＲマ
スクを形成して、ＳｉＮ膜１２１の一部をフッ酸系のエ
ッチャントにより除去し、続いてエミッタ層１０６を部
分的に露出させる。
１２１上に所定の位置にホールを形成するためのＰＲマ
スクを形成して、ＳｉＮ膜１２１の一部をフッ酸系のエ
ッチャントにより除去し、続いてエミッタ層１０６を部
分的に露出させる。
【００３２】次に、図２（ｄ）に示したＰＲを用いて蒸
着リフトオフ技術により、ベース電極１１２を、例えば
Ｐｔ／Ｔｉ／Ｐｔ／Ａｕにより、エミッタ層１０６上か
らシンタリングさせて形成し、次に、アロイ技術によ
り、ＰｔとＩｎＧａＰ、ＰｔとＧａＡｓとの合金化層１
２２を形成することで、図３（ｅ）に示すようにベース
層１０５とベース電極１１２を電気的に接続させる。
着リフトオフ技術により、ベース電極１１２を、例えば
Ｐｔ／Ｔｉ／Ｐｔ／Ａｕにより、エミッタ層１０６上か
らシンタリングさせて形成し、次に、アロイ技術によ
り、ＰｔとＩｎＧａＰ、ＰｔとＧａＡｓとの合金化層１
２２を形成することで、図３（ｅ）に示すようにベース
層１０５とベース電極１１２を電気的に接続させる。
【００３３】ここで、蒸着リフトオフ技術として、例え
ばＰＲを含むにＰｔ／Ｔｉ／Ｐｔ／Ａｕを蒸着し、不要
な部分の電極材をＰＲと共にリフトオンする。また、ア
ロイ技術として、リフトオフの後、例えば３００℃で熱
処理を行なう。これによりエミッタ層１０６と電極材と
の密着性を増加させることができる。ここでのＰｔ／Ｔ
ｉ／Ｐｔ／Ａｕは、非合金型のオーミック電極であり、
信頼性の高いオーミックコンタクトが得られるととも
に、電極パターンとして解像度のよさを保持できる。
ばＰＲを含むにＰｔ／Ｔｉ／Ｐｔ／Ａｕを蒸着し、不要
な部分の電極材をＰＲと共にリフトオンする。また、ア
ロイ技術として、リフトオフの後、例えば３００℃で熱
処理を行なう。これによりエミッタ層１０６と電極材と
の密着性を増加させることができる。ここでのＰｔ／Ｔ
ｉ／Ｐｔ／Ａｕは、非合金型のオーミック電極であり、
信頼性の高いオーミックコンタクトが得られるととも
に、電極パターンとして解像度のよさを保持できる。
【００３４】次に、図３（ｆ）に示すように、ベース電
極１１２及びＳｉＮ膜１２１上の所定の領域（Ｐ１−Ｐ
１’間）にＰＲマスクを形成して、フッ酸系のエッチャ
ントによりＳｉＮ膜１２１を除去し、続いて塩酸系のエ
ッチャントによりエミッタ層１０６を除去し、続いてリ
ン酸系あるいは硫酸系エッチャントによりベース層１０
５を除去し、続いてコレクタ層１０３を、例えば１０〜
２００ｎｍぶんだけ途中まで除去する。この際、ベース
層１０５及びコレクタ層１０３それぞれのサイドエッチ
ング量は、ベース層１０５及びコレクタ層１０３を除去
した厚さに対応する。よって、ベース層１０５及びコレ
クタ層１０３それぞれのサイドエッチング量を抑えるた
め、コレクタ層１０３を厚さ方向に薄めに除去すること
が好ましい。これにより、エミッタ層１０６のひさしの
大きさを小さく抑えることができる。
極１１２及びＳｉＮ膜１２１上の所定の領域（Ｐ１−Ｐ
１’間）にＰＲマスクを形成して、フッ酸系のエッチャ
ントによりＳｉＮ膜１２１を除去し、続いて塩酸系のエ
ッチャントによりエミッタ層１０６を除去し、続いてリ
ン酸系あるいは硫酸系エッチャントによりベース層１０
５を除去し、続いてコレクタ層１０３を、例えば１０〜
２００ｎｍぶんだけ途中まで除去する。この際、ベース
層１０５及びコレクタ層１０３それぞれのサイドエッチ
ング量は、ベース層１０５及びコレクタ層１０３を除去
した厚さに対応する。よって、ベース層１０５及びコレ
クタ層１０３それぞれのサイドエッチング量を抑えるた
め、コレクタ層１０３を厚さ方向に薄めに除去すること
が好ましい。これにより、エミッタ層１０６のひさしの
大きさを小さく抑えることができる。
【００３５】次に、図３（ｇ）で示すように、図３
（ｆ）のＰＲ（第１ＰＲ）、ベース層１０５及びコレク
タ層１０３上の所定の領域（Ｐ１’−Ｐ２’間、Ｐ１−
Ｐ２間）にさらにＰＲ（第２ＰＲ）を形成し、これをマ
スクとしてリン酸系あるいは硫酸系エッチャントにより
コレクタ層１０３をサブコレクタ層１０２表面まで除去
する。これによって、第１ＰＲのときに形成されたベー
ス層１０５及びコレクタ層１０３それぞれのサイドウォ
ール（第１サイドウォール）は第２ＰＲによって保存さ
れ、エミッタ層１０６のひさしの大きさが拡大すること
がない。また、第２ＰＲ下のコレクタ層１０３のサイド
エッチング量も、コレクタ層１０３を除去した厚さに対
応する。よって、コレクタ層１０３を覆う第２ＰＲの領
域をある程度幅をとることが好ましい。すなわち、Ｐ
１’−Ｐ２’間、Ｐ１−Ｐ２間をある程度幅をとること
が好ましい。これにより、第２ＰＲのときに形成される
コレクタ層１０３の下段のサイドウォール（第２サイド
ウォール）は第１サイドウォールにまで達さないように
コントロールすることができる。ゆえに、第２ＰＲ下面
を境界とするメサ段差１０９ができる。なお、Ｐ１’−
Ｐ２’間、Ｐ１−Ｐ２間の幅と残りのコレクタ層１０３
の厚さの関係によっては、第１サイドウォールと第２サ
イドウォールを一体的に平らにすることもできる。
（ｆ）のＰＲ（第１ＰＲ）、ベース層１０５及びコレク
タ層１０３上の所定の領域（Ｐ１’−Ｐ２’間、Ｐ１−
Ｐ２間）にさらにＰＲ（第２ＰＲ）を形成し、これをマ
スクとしてリン酸系あるいは硫酸系エッチャントにより
コレクタ層１０３をサブコレクタ層１０２表面まで除去
する。これによって、第１ＰＲのときに形成されたベー
ス層１０５及びコレクタ層１０３それぞれのサイドウォ
ール（第１サイドウォール）は第２ＰＲによって保存さ
れ、エミッタ層１０６のひさしの大きさが拡大すること
がない。また、第２ＰＲ下のコレクタ層１０３のサイド
エッチング量も、コレクタ層１０３を除去した厚さに対
応する。よって、コレクタ層１０３を覆う第２ＰＲの領
域をある程度幅をとることが好ましい。すなわち、Ｐ
１’−Ｐ２’間、Ｐ１−Ｐ２間をある程度幅をとること
が好ましい。これにより、第２ＰＲのときに形成される
コレクタ層１０３の下段のサイドウォール（第２サイド
ウォール）は第１サイドウォールにまで達さないように
コントロールすることができる。ゆえに、第２ＰＲ下面
を境界とするメサ段差１０９ができる。なお、Ｐ１’−
Ｐ２’間、Ｐ１−Ｐ２間の幅と残りのコレクタ層１０３
の厚さの関係によっては、第１サイドウォールと第２サ
イドウォールを一体的に平らにすることもできる。
【００３６】ＰＲを除去後、図３（ｈ）で示すように、
蒸着リフトオフ技術により、コレクタ電極１１３を、例
えばＡｕＧｅ／Ｎｉ／Ａｕにより形成する。
蒸着リフトオフ技術により、コレクタ電極１１３を、例
えばＡｕＧｅ／Ｎｉ／Ａｕにより形成する。
【００３７】実施例１によれば、ベース／コレクタ間の
接合面積を精度よく形成することが可能になり、これに
より精度良くバラツキ無くオフセット電圧とベース／コ
レクタ間の容量を低減することが可能になる。さらに、
ＩｎＧａＰエミッタ層の剥離が抑制できるため、ベース
層表面の露出を回避でき、信頼性の劣化も抑制すること
が可能になる。この効果をもたらす要因は、以下の製造
方法と構造に起因する。
接合面積を精度よく形成することが可能になり、これに
より精度良くバラツキ無くオフセット電圧とベース／コ
レクタ間の容量を低減することが可能になる。さらに、
ＩｎＧａＰエミッタ層の剥離が抑制できるため、ベース
層表面の露出を回避でき、信頼性の劣化も抑制すること
が可能になる。この効果をもたらす要因は、以下の製造
方法と構造に起因する。
【００３８】図３（ｅ）の製造工程で示したが、コレク
タ層１０３を、１０〜２００ｎｍと途中まで除去しコレ
クタ層中にメサ段を形成し、さらに図３（ｆ）の製造工
程で示した、図３（ｅ）のＰＲとは別のＰＲを用いて残
りのコレクタ層を除去することに起因する。通常は、図
３（ｅ）で示した第１ＰＲのみを用いて、図１０（ａ）
で示す従来例のようにＳｉＮ膜、エミッタ層、ベース
層、コレクタ層を除去し、サブコレクタ層を露出させ
る。この場合、ベース層、コレクタ層のサイドエッチン
グにより、エミッタ層のひさし部分が生じる。このサイ
ドエッチング量は、主にベース層とコレクタ層の厚み分
だけ生じる。本構造では、コレクタ層を１０〜２００ｎ
ｍぶんしか削らないため、サイドエッチング量を抑制す
ることができ、エミッタ層のひさしが生じるのを抑制
し、かつベース／コレクタ間の接合面積のばらつきも抑
制できる。また、エミッタ層のひさし部分は、エミッタ
層が１００ｎｍ以下と薄い場合、プロセス途中で図１０
（ｂ）で示すように剥離する場合が多い。エミッタ層が
剥離すると、ベース層１０５表面が露出し、ベース層表
面の再結合電流が増加し信頼性が低下する。一方、本発
明の実施例１に係るＨＢＴの構造では、ＩｎＧａＰ層の
ひさし部分が小さいため、剥離を抑制することができ、
信頼性を向上させることができる。
タ層１０３を、１０〜２００ｎｍと途中まで除去しコレ
クタ層中にメサ段を形成し、さらに図３（ｆ）の製造工
程で示した、図３（ｅ）のＰＲとは別のＰＲを用いて残
りのコレクタ層を除去することに起因する。通常は、図
３（ｅ）で示した第１ＰＲのみを用いて、図１０（ａ）
で示す従来例のようにＳｉＮ膜、エミッタ層、ベース
層、コレクタ層を除去し、サブコレクタ層を露出させ
る。この場合、ベース層、コレクタ層のサイドエッチン
グにより、エミッタ層のひさし部分が生じる。このサイ
ドエッチング量は、主にベース層とコレクタ層の厚み分
だけ生じる。本構造では、コレクタ層を１０〜２００ｎ
ｍぶんしか削らないため、サイドエッチング量を抑制す
ることができ、エミッタ層のひさしが生じるのを抑制
し、かつベース／コレクタ間の接合面積のばらつきも抑
制できる。また、エミッタ層のひさし部分は、エミッタ
層が１００ｎｍ以下と薄い場合、プロセス途中で図１０
（ｂ）で示すように剥離する場合が多い。エミッタ層が
剥離すると、ベース層１０５表面が露出し、ベース層表
面の再結合電流が増加し信頼性が低下する。一方、本発
明の実施例１に係るＨＢＴの構造では、ＩｎＧａＰ層の
ひさし部分が小さいため、剥離を抑制することができ、
信頼性を向上させることができる。
【００３９】次に、本発明の実施例２を図面を用いて説
明する。図４は、本発明の実施例２に係るＨＢＴの構造
を模式的に示した断面図である。
明する。図４は、本発明の実施例２に係るＨＢＴの構造
を模式的に示した断面図である。
【００４０】このＨＢＴは、半絶縁性ＧａＡｓ基板２０
１と、サブコレクタ層２０２と、第１コレクタ層２０３
と、第２コレクタ層２０４と、ベース層２０５と、エミ
ッタ層２０６と、エミッタキャップ層２０７と、エッチ
ングストッパ層２０８と、メサ段差２０９と、エミッタ
電極２１１と、ベース電極２１２と、第１ＳｉＮ膜２２
１と、合金化層２２２と、第２ＳｉＮ膜２２３と、を有
する。実施例２では、第１コレクタ層２０３と、第２コ
レクタ層２０４と、エッチングストッパ層２０８と、第
２ＳｉＮ膜２２３と、を有する点で実施例１と異なる。
１と、サブコレクタ層２０２と、第１コレクタ層２０３
と、第２コレクタ層２０４と、ベース層２０５と、エミ
ッタ層２０６と、エミッタキャップ層２０７と、エッチ
ングストッパ層２０８と、メサ段差２０９と、エミッタ
電極２１１と、ベース電極２１２と、第１ＳｉＮ膜２２
１と、合金化層２２２と、第２ＳｉＮ膜２２３と、を有
する。実施例２では、第１コレクタ層２０３と、第２コ
レクタ層２０４と、エッチングストッパ層２０８と、第
２ＳｉＮ膜２２３と、を有する点で実施例１と異なる。
【００４１】第１コレクタ層２０３は、サブコレクタ層
２０２上に形成されたｎ型もしくはノンドープなＧａＡ
ｓ層であり、第１コレクタ層２０３のサイドウォールは
実施例１と異なりメサ段を有さず、第１コレクタ層２０
３のサイドウォールはエッチングストッパ層２０８下に
形成されている。第２コレクタ層２０４は、エッチング
ストッパ層２０８上の所定の領域に形成されたｎ型もし
くはノンドープなＧａＡｓ層であり、第２コレクタ層２
０４のサイドウォールは実施例１と異なりメサ段を有さ
ず、第２コレクタ層２０４のサイドウォールはベース層
２０５のサイドウォールとともにエミッタ層２０６下に
形成されている。エッチングストッパ層２０８は、Ｉｎ
ＧａＰからなり、第１コレクタ層２０３と第２コレクタ
層２０４の間に介在しており、エッチングストッパ層２
０８の端部は第１コレクタ層２０３のサイドウォール及
び第２コレクタ層２０４のサイドウォールよりも外側に
突出しており、エッチングストッパ層２０８を境に第１
コレクタ層２０３のサイドウォールと第２コレクタ層２
０４のサイドウォールとがメサ段差を形成した形態とな
っている。第２ＳｉＮ膜２２３は、第１ＳｉＮ膜２２
１、ベース電極２１２、エミッタ層２０６、ベース層２
０５、第２コレクタ層２０４及びエッチングストッパ層
２０８の表面上に形成されている。他の構成は実施例１
とほぼ同様である。
２０２上に形成されたｎ型もしくはノンドープなＧａＡ
ｓ層であり、第１コレクタ層２０３のサイドウォールは
実施例１と異なりメサ段を有さず、第１コレクタ層２０
３のサイドウォールはエッチングストッパ層２０８下に
形成されている。第２コレクタ層２０４は、エッチング
ストッパ層２０８上の所定の領域に形成されたｎ型もし
くはノンドープなＧａＡｓ層であり、第２コレクタ層２
０４のサイドウォールは実施例１と異なりメサ段を有さ
ず、第２コレクタ層２０４のサイドウォールはベース層
２０５のサイドウォールとともにエミッタ層２０６下に
形成されている。エッチングストッパ層２０８は、Ｉｎ
ＧａＰからなり、第１コレクタ層２０３と第２コレクタ
層２０４の間に介在しており、エッチングストッパ層２
０８の端部は第１コレクタ層２０３のサイドウォール及
び第２コレクタ層２０４のサイドウォールよりも外側に
突出しており、エッチングストッパ層２０８を境に第１
コレクタ層２０３のサイドウォールと第２コレクタ層２
０４のサイドウォールとがメサ段差を形成した形態とな
っている。第２ＳｉＮ膜２２３は、第１ＳｉＮ膜２２
１、ベース電極２１２、エミッタ層２０６、ベース層２
０５、第２コレクタ層２０４及びエッチングストッパ層
２０８の表面上に形成されている。他の構成は実施例１
とほぼ同様である。
【００４２】次に、実施例２に係るＨＢＴの製造方法を
図面を用いて説明する。図５は、本発明の実施例２に係
るＨＢＴの製造工程を模式的に示した工程断面図の前半
である（工程（ａ）〜（ｄ））。図６は、本発明の実施
例２に係るＨＢＴの製造工程を模式的に示した工程断面
図の後半である（工程（ｅ）〜（ｈ））。
図面を用いて説明する。図５は、本発明の実施例２に係
るＨＢＴの製造工程を模式的に示した工程断面図の前半
である（工程（ａ）〜（ｄ））。図６は、本発明の実施
例２に係るＨＢＴの製造工程を模式的に示した工程断面
図の後半である（工程（ｅ）〜（ｈ））。
【００４３】まず、図５（ａ）に示すように、半絶縁性
ＧａＡｓ基板２０１上に、サブコレクタ層２０２を形成
し、続いてサブコレクタ層２０２上に第１コレクタ層２
０３（例えば、４００〜２０００ｎｍの厚さ）を形成
し、続いて第１コレクタ層２０３上にエッチングストッ
パ層２０８を形成し、続いてエッチングストッパ層２０
８上に第２コレクタ層２０４（例えば、１０〜２００ｎ
ｍの厚さ）を形成し、続いて第２コレクタ層２０４上に
ベース層２０５（例えば、４０〜１００ｎｍの厚さ）を
形成し、続いてベース層２０５上にエミッタ層２０６
（例えば、１０〜１００ｎｍの厚さ）を形成し、続いて
エミッタ層２０６上にエミッタキャップ層２０７を形成
して積層されているエピタキシャルウェハを得る。
ＧａＡｓ基板２０１上に、サブコレクタ層２０２を形成
し、続いてサブコレクタ層２０２上に第１コレクタ層２
０３（例えば、４００〜２０００ｎｍの厚さ）を形成
し、続いて第１コレクタ層２０３上にエッチングストッ
パ層２０８を形成し、続いてエッチングストッパ層２０
８上に第２コレクタ層２０４（例えば、１０〜２００ｎ
ｍの厚さ）を形成し、続いて第２コレクタ層２０４上に
ベース層２０５（例えば、４０〜１００ｎｍの厚さ）を
形成し、続いてベース層２０５上にエミッタ層２０６
（例えば、１０〜１００ｎｍの厚さ）を形成し、続いて
エミッタ層２０６上にエミッタキャップ層２０７を形成
して積層されているエピタキシャルウェハを得る。
【００４４】次に、図５（ｂ）に示すように、このエピ
タキシャルウェハに対して、ＷＳｉを全面にスパッタ
後、フォトレジスト（以下ＰＲ）をマスクにしてＷＳｉ
をエッチング加工し、エミッタ電極２１１を形成する。
タキシャルウェハに対して、ＷＳｉを全面にスパッタ
後、フォトレジスト（以下ＰＲ）をマスクにしてＷＳｉ
をエッチング加工し、エミッタ電極２１１を形成する。
【００４５】次に、図５（ｃ）に示すように、エミッタ
電極２１１をマスクとして、リン酸系あるいは硫酸系エ
ッチャントによりエミッタキャップ層２０７をエミッタ
層２０６表面まで選択的に除去し、全面に第１ＳｉＮ膜
２２１を、例えば、１０〜２００ｎｍの厚さで成膜す
る。
電極２１１をマスクとして、リン酸系あるいは硫酸系エ
ッチャントによりエミッタキャップ層２０７をエミッタ
層２０６表面まで選択的に除去し、全面に第１ＳｉＮ膜
２２１を、例えば、１０〜２００ｎｍの厚さで成膜す
る。
【００４６】次に、図５（ｄ）で示すように、第１Ｓｉ
Ｎ膜２２１上に所定の位置にホールを形成するためのＰ
Ｒマスクを形成して、第１ＳｉＮ膜２２１の一部をフッ
酸系のエッチャントにより除去し、エミッタ層２０６を
部分的に露出させる。
Ｎ膜２２１上に所定の位置にホールを形成するためのＰ
Ｒマスクを形成して、第１ＳｉＮ膜２２１の一部をフッ
酸系のエッチャントにより除去し、エミッタ層２０６を
部分的に露出させる。
【００４７】次に、図５（ｄ）に示したＰＲを用いて蒸
着リフトオフ技術により、ベース電極２１２を、例えば
Ｐｔ／Ｔｉ／Ｐｔ／Ａｕにより、エミッタ層２０６上か
らシンタリングさせて形成し、次に、アロイ技術によ
り、ＰｔとＩｎＧａＰ、ＰｔとＧａＡｓとの合金化層２
２２を形成することで、図６（ｅ）に示すようにベース
層２０５とベース電極２１２を電気的に接続させる。
着リフトオフ技術により、ベース電極２１２を、例えば
Ｐｔ／Ｔｉ／Ｐｔ／Ａｕにより、エミッタ層２０６上か
らシンタリングさせて形成し、次に、アロイ技術によ
り、ＰｔとＩｎＧａＰ、ＰｔとＧａＡｓとの合金化層２
２２を形成することで、図６（ｅ）に示すようにベース
層２０５とベース電極２１２を電気的に接続させる。
【００４８】次に、図６（ｆ）に示すように、ベース電
極２１２及び第１ＳｉＮ膜２２１上の所定の領域にＰＲ
マスクを形成して、フッ酸系のエッチャントによりＳｉ
Ｎ膜２２１を除去し、続いて塩酸系のエッチャントによ
りエミッタ層２０６を除去し、続いてリン酸系あるいは
硫酸系エッチャントによりベース層２０５を除去し、続
いて第２コレクタ層２０４をエッチングストッパ層２０
８表面まで除去する。この際、ベース層２０５及び第２
コレクタ層２０４それぞれのサイドエッチング量は、ベ
ース層２０５及び第２コレクタ層２０４を除去した厚さ
に対応する。よって、ベース層２０５及び第２コレクタ
層２０４それぞれのサイドエッチング量を抑えるため、
第２コレクタ層２０４の厚さを薄めにしておくことが好
ましい。これにより、エミッタ層２０６のひさしの大き
さを小さく抑えることができる。
極２１２及び第１ＳｉＮ膜２２１上の所定の領域にＰＲ
マスクを形成して、フッ酸系のエッチャントによりＳｉ
Ｎ膜２２１を除去し、続いて塩酸系のエッチャントによ
りエミッタ層２０６を除去し、続いてリン酸系あるいは
硫酸系エッチャントによりベース層２０５を除去し、続
いて第２コレクタ層２０４をエッチングストッパ層２０
８表面まで除去する。この際、ベース層２０５及び第２
コレクタ層２０４それぞれのサイドエッチング量は、ベ
ース層２０５及び第２コレクタ層２０４を除去した厚さ
に対応する。よって、ベース層２０５及び第２コレクタ
層２０４それぞれのサイドエッチング量を抑えるため、
第２コレクタ層２０４の厚さを薄めにしておくことが好
ましい。これにより、エミッタ層２０６のひさしの大き
さを小さく抑えることができる。
【００４９】次に、図６（ｇ）に示すように、ＰＲ（第
１ＰＲ）を除去し、全面に第２ＳｉＮ膜２２３を成膜
後、第２ＳｉＮ膜２２３上の所定の領域（第１ＰＲより
も広い領域）にＰＲ（第２ＰＲ）マスクを形成して、余
分な第２ＳｉＮ膜２２３を除去し、続いて塩酸系エッチ
ャントによりストッパ層２０８を除去し、続いてリン酸
系あるいは硫酸系エッチャントにより第１コレクタ層２
０３をサブコレクタ層２０２表面まで除去する。これに
よって、第１ＰＲのときに形成されたベース層２０５及
び第２コレクタ層２０４それぞれのサイドウォール（第
１サイドウォール）は、第２ＳｉＮ膜２２３及び第２Ｐ
Ｒによって保存され、エミッタ層２０６のひさしの大き
さが拡大することがない。また、ストッパ層２０８下の
第１コレクタ層２０３のサイドエッチング量も、第１コ
レクタ層２０３を除去した厚さに対応する。よって、第
２ＰＲの領域をある程度幅をとることが好ましい。すな
わち、Ｐ２−Ｐ２’間をある程度幅をとることが好まし
い。これにより、第２ＰＲのときに形成される第１コレ
クタ層２０３のサイドウォール（第２サイドウォール）
は第１サイドウォールよりも内側にまで入らないように
コントロールすることができる。ゆえに、ストッパ層２
０８を境界とするメサ段差２０９ができる。なお、Ｐ２
−Ｐ２’間の幅と第１コレクタ層２０３の厚さの関係に
よっては、第１サイドウォールと第２サイドウォールを
対応することもできる。
１ＰＲ）を除去し、全面に第２ＳｉＮ膜２２３を成膜
後、第２ＳｉＮ膜２２３上の所定の領域（第１ＰＲより
も広い領域）にＰＲ（第２ＰＲ）マスクを形成して、余
分な第２ＳｉＮ膜２２３を除去し、続いて塩酸系エッチ
ャントによりストッパ層２０８を除去し、続いてリン酸
系あるいは硫酸系エッチャントにより第１コレクタ層２
０３をサブコレクタ層２０２表面まで除去する。これに
よって、第１ＰＲのときに形成されたベース層２０５及
び第２コレクタ層２０４それぞれのサイドウォール（第
１サイドウォール）は、第２ＳｉＮ膜２２３及び第２Ｐ
Ｒによって保存され、エミッタ層２０６のひさしの大き
さが拡大することがない。また、ストッパ層２０８下の
第１コレクタ層２０３のサイドエッチング量も、第１コ
レクタ層２０３を除去した厚さに対応する。よって、第
２ＰＲの領域をある程度幅をとることが好ましい。すな
わち、Ｐ２−Ｐ２’間をある程度幅をとることが好まし
い。これにより、第２ＰＲのときに形成される第１コレ
クタ層２０３のサイドウォール（第２サイドウォール）
は第１サイドウォールよりも内側にまで入らないように
コントロールすることができる。ゆえに、ストッパ層２
０８を境界とするメサ段差２０９ができる。なお、Ｐ２
−Ｐ２’間の幅と第１コレクタ層２０３の厚さの関係に
よっては、第１サイドウォールと第２サイドウォールを
対応することもできる。
【００５０】最後に、ＰＲを除去後、図６（ｈ）で示す
ように、蒸着リフトオフ技術により、コレクタ電極２１
３を、例えばＡｕＧｅ／Ｎi／Ａｕにより形成する。
ように、蒸着リフトオフ技術により、コレクタ電極２１
３を、例えばＡｕＧｅ／Ｎi／Ａｕにより形成する。
【００５１】次に、本発明の実施例３を図面を用いて説
明する。図７は、本発明の実施例３に係るＨＢＴの構造
を模式的に示した断面図である。
明する。図７は、本発明の実施例３に係るＨＢＴの構造
を模式的に示した断面図である。
【００５２】このＨＢＴは、半絶縁性ＧａＡｓ基板３０
１と、サブコレクタ層３０２と、第１コレクタ層３０３
と、第２コレクタ層３０４と、ベース層３０５と、エミ
ッタ層３０６と、エミッタキャップ層３０７と、メサ段
差３０９と、エミッタ電極３１１と、ベース電極３１２
と、第１ＳｉＮ膜３２１と、合金化層３２２と、第２Ｓ
ｉＮ膜３２３と、を有する。実施例３では、第１コレク
タ層３０３と、第２コレクタ層３０４と、第２ＳｉＮ膜
３２３と、を有する点で実施例１と異なり、また、エッ
チングストッパ層を有さない点で実施例２と異なる。他
の構成は実施例２とほぼ同様である。
１と、サブコレクタ層３０２と、第１コレクタ層３０３
と、第２コレクタ層３０４と、ベース層３０５と、エミ
ッタ層３０６と、エミッタキャップ層３０７と、メサ段
差３０９と、エミッタ電極３１１と、ベース電極３１２
と、第１ＳｉＮ膜３２１と、合金化層３２２と、第２Ｓ
ｉＮ膜３２３と、を有する。実施例３では、第１コレク
タ層３０３と、第２コレクタ層３０４と、第２ＳｉＮ膜
３２３と、を有する点で実施例１と異なり、また、エッ
チングストッパ層を有さない点で実施例２と異なる。他
の構成は実施例２とほぼ同様である。
【００５３】次に、実施例３に係るＨＢＴの製造方法を
図面を用いて説明する。図８は、本発明の実施例３に係
るＨＢＴの製造工程を模式的に示した工程断面図の前半
である（工程（ａ）〜（ｄ））。図９は、本発明の実施
例３に係るＨＢＴの製造工程を模式的に示した工程断面
図の後半である（工程（ｅ）〜（ｈ））。
図面を用いて説明する。図８は、本発明の実施例３に係
るＨＢＴの製造工程を模式的に示した工程断面図の前半
である（工程（ａ）〜（ｄ））。図９は、本発明の実施
例３に係るＨＢＴの製造工程を模式的に示した工程断面
図の後半である（工程（ｅ）〜（ｈ））。
【００５４】まず、図８（ａ）に示すように、半絶縁性
ＧａＡｓ基板３０１上に、サブコレクタ層３０２を形成
し、続いてサブコレクタ層３０２上に第１コレクタ層３
０３（例えば、４００〜２０００ｎｍの厚さ）を形成
し、続いて第１コレクタ層３０３上に第２コレクタ層３
０４（例えば、１０〜２００ｎｍの厚さ）を形成し、続
いて第２コレクタ層３０４上にベース層３０５（例え
ば、４０〜１００ｎｍの厚さ）を形成し、続いてベース
層３０５上にエミッタ層３０６（例えば、１０〜１００
ｎｍの厚さ）を形成し、続いてエミッタ層３０６上にエ
ミッタキャップ層３０７を形成して積層されているエピ
タキシャルウェハを得る。
ＧａＡｓ基板３０１上に、サブコレクタ層３０２を形成
し、続いてサブコレクタ層３０２上に第１コレクタ層３
０３（例えば、４００〜２０００ｎｍの厚さ）を形成
し、続いて第１コレクタ層３０３上に第２コレクタ層３
０４（例えば、１０〜２００ｎｍの厚さ）を形成し、続
いて第２コレクタ層３０４上にベース層３０５（例え
ば、４０〜１００ｎｍの厚さ）を形成し、続いてベース
層３０５上にエミッタ層３０６（例えば、１０〜１００
ｎｍの厚さ）を形成し、続いてエミッタ層３０６上にエ
ミッタキャップ層３０７を形成して積層されているエピ
タキシャルウェハを得る。
【００５５】次に、図８（ｂ）に示すように、このエピ
タキシャルウェハに対して、ＷＳｉを全面にスパッタ
後、フォトレジスト（以下ＰＲ）をマスクにしてＷＳｉ
をエッチング加工し、エミッタ電極３１１を形成する。
タキシャルウェハに対して、ＷＳｉを全面にスパッタ
後、フォトレジスト（以下ＰＲ）をマスクにしてＷＳｉ
をエッチング加工し、エミッタ電極３１１を形成する。
【００５６】次に、図８（ｃ）に示すように、エミッタ
電極３１１をマスクとして、リン酸系あるいは硫酸系エ
ッチャントによりエミッタキャップ層３０７をエミッタ
層３０６表面まで選択的に除去し、全面に第１ＳｉＮ膜
３２１を、例えば、１０〜２００ｎｍの厚さで成膜す
る。
電極３１１をマスクとして、リン酸系あるいは硫酸系エ
ッチャントによりエミッタキャップ層３０７をエミッタ
層３０６表面まで選択的に除去し、全面に第１ＳｉＮ膜
３２１を、例えば、１０〜２００ｎｍの厚さで成膜す
る。
【００５７】次に、図８（ｄ）で示すように、第１Ｓｉ
Ｎ膜３２１上に所定の位置にホールを形成するためのＰ
Ｒマスクを形成して、第１ＳｉＮ膜３２１の一部をフッ
酸系のエッチャントにより除去し、エミッタ層３０６を
部分的に露出させる。
Ｎ膜３２１上に所定の位置にホールを形成するためのＰ
Ｒマスクを形成して、第１ＳｉＮ膜３２１の一部をフッ
酸系のエッチャントにより除去し、エミッタ層３０６を
部分的に露出させる。
【００５８】次に、図８（ｄ）に示したＰＲを用いて蒸
着リフトオフ技術により、ベース電極３１２を、例えば
Ｐｔ／Ｔｉ／Ｐｔ／Ａｕにより、エミッタ層３０６上か
らシンタリングさせて形成し、次に、アロイ技術によ
り、ＰｔとＩｎＧａＰ、ＰｔとＧａＡｓとの合金化層３
２２を形成することで、図９（ｅ）に示すようにベース
層３０５とベース電極３１２を電気的に接続させる。
着リフトオフ技術により、ベース電極３１２を、例えば
Ｐｔ／Ｔｉ／Ｐｔ／Ａｕにより、エミッタ層３０６上か
らシンタリングさせて形成し、次に、アロイ技術によ
り、ＰｔとＩｎＧａＰ、ＰｔとＧａＡｓとの合金化層３
２２を形成することで、図９（ｅ）に示すようにベース
層３０５とベース電極３１２を電気的に接続させる。
【００５９】次に、図９（ｆ）に示すように、ベース電
極３１２及び第１ＳｉＮ膜３２１上の所定の領域にＰＲ
マスクを形成して、フッ酸系のエッチャントによりＳｉ
Ｎ膜３２１を除去し、続いて塩酸系のエッチャントによ
りエミッタ層３０６を除去し、続いてリン酸系あるいは
硫酸系エッチャントによりベース層３０５を除去し、続
いて第２コレクタ層３０４を除去する。この際、ベース
層３０５及び第２コレクタ層３０４それぞれのサイドエ
ッチング量は、ベース層３０５及び第２コレクタ層３０
４を除去した厚さに対応する。よって、ベース層３０５
及び第２コレクタ層３０４それぞれのサイドエッチング
量を抑えるため、第２コレクタ層３０４の厚さを薄めに
しておくことが好ましい。これにより、エミッタ層３０
６のひさしの大きさを小さく抑えることができる。
極３１２及び第１ＳｉＮ膜３２１上の所定の領域にＰＲ
マスクを形成して、フッ酸系のエッチャントによりＳｉ
Ｎ膜３２１を除去し、続いて塩酸系のエッチャントによ
りエミッタ層３０６を除去し、続いてリン酸系あるいは
硫酸系エッチャントによりベース層３０５を除去し、続
いて第２コレクタ層３０４を除去する。この際、ベース
層３０５及び第２コレクタ層３０４それぞれのサイドエ
ッチング量は、ベース層３０５及び第２コレクタ層３０
４を除去した厚さに対応する。よって、ベース層３０５
及び第２コレクタ層３０４それぞれのサイドエッチング
量を抑えるため、第２コレクタ層３０４の厚さを薄めに
しておくことが好ましい。これにより、エミッタ層３０
６のひさしの大きさを小さく抑えることができる。
【００６０】次に、図９（ｇ）に示すように、ＰＲを除
去し、全面に第２ＳｉＮ膜３２３を成膜後、第２ＳｉＮ
膜３２３上の所定の領域にＰＲマスクを形成して、余分
な第２ＳｉＮ膜３２３を除去し、続いてリン酸系あるい
は硫酸系エッチャントにより第１コレクタ層３０３をサ
ブコレクタ層３０２表面まで除去する。これによって、
第１ＰＲのときに形成されたベース層３０５及び第２コ
レクタ層３０４それぞれのサイドウォール（第１サイド
ウォール）は、第２ＳｉＮ膜３２３及び第２ＰＲによっ
て保存され、エミッタ層３０６のひさしの大きさが拡大
することがない。また、第２ＳｉＮ膜３２３下の第１コ
レクタ層２０３のサイドエッチング量も、第１コレクタ
層３０３を除去した厚さに対応する。よって、第２ＰＲ
の領域をある程度幅をとることが好ましい。すなわち、
Ｐ２−Ｐ２’間をある程度幅をとることが好ましい。こ
れにより、第２ＰＲのときに形成される第１コレクタ層
３０３のサイドウォール（第２サイドウォール）は第１
サイドウォールよりも内側にまで入らないようにコント
ロールすることができる。ゆえに、第１コレクタ層３０
３と第２コレクタ層３０４との接合面を境界とするメサ
段差３０９ができる。なお、Ｐ２−Ｐ２’間の幅と第１
コレクタ層３０３の厚さの関係によっては、第１サイド
ウォールと第２サイドウォールを一体的に平らにするこ
とができる。
去し、全面に第２ＳｉＮ膜３２３を成膜後、第２ＳｉＮ
膜３２３上の所定の領域にＰＲマスクを形成して、余分
な第２ＳｉＮ膜３２３を除去し、続いてリン酸系あるい
は硫酸系エッチャントにより第１コレクタ層３０３をサ
ブコレクタ層３０２表面まで除去する。これによって、
第１ＰＲのときに形成されたベース層３０５及び第２コ
レクタ層３０４それぞれのサイドウォール（第１サイド
ウォール）は、第２ＳｉＮ膜３２３及び第２ＰＲによっ
て保存され、エミッタ層３０６のひさしの大きさが拡大
することがない。また、第２ＳｉＮ膜３２３下の第１コ
レクタ層２０３のサイドエッチング量も、第１コレクタ
層３０３を除去した厚さに対応する。よって、第２ＰＲ
の領域をある程度幅をとることが好ましい。すなわち、
Ｐ２−Ｐ２’間をある程度幅をとることが好ましい。こ
れにより、第２ＰＲのときに形成される第１コレクタ層
３０３のサイドウォール（第２サイドウォール）は第１
サイドウォールよりも内側にまで入らないようにコント
ロールすることができる。ゆえに、第１コレクタ層３０
３と第２コレクタ層３０４との接合面を境界とするメサ
段差３０９ができる。なお、Ｐ２−Ｐ２’間の幅と第１
コレクタ層３０３の厚さの関係によっては、第１サイド
ウォールと第２サイドウォールを一体的に平らにするこ
とができる。
【００６１】最後に、ＰＲを除去後、図９（ｈ）で示す
ように、蒸着リフトオフ技術により、コレクタ電極３１
３を、例えばＡｕＧｅ／Ｎi／Ａｕにより形成する。
ように、蒸着リフトオフ技術により、コレクタ電極３１
３を、例えばＡｕＧｅ／Ｎi／Ａｕにより形成する。
【００６２】なお、本発明は、ヘテロ接合型バイポーラ
トランジスタのみに適用されるものではなく、コレクタ
層のひさしのようにその下層のサイドウォールより側方
に突出しているようなケースにも適用され、ひさし部分
を低減するための手法として種々のトランジスタに用い
ることができるものである。
トランジスタのみに適用されるものではなく、コレクタ
層のひさしのようにその下層のサイドウォールより側方
に突出しているようなケースにも適用され、ひさし部分
を低減するための手法として種々のトランジスタに用い
ることができるものである。
【００６３】
【発明の効果】本発明によれば、ベース／コレクタ間の
接合面積を精度よく形成することが可能になり、これに
より精度良くバラツキ無くオフセット電圧とベース／コ
レクタ間の容量を低減することが可能になることであ
る。
接合面積を精度よく形成することが可能になり、これに
より精度良くバラツキ無くオフセット電圧とベース／コ
レクタ間の容量を低減することが可能になることであ
る。
【００６４】また、ＩｎＧａＰエミッタ層の剥離が抑制
できるため、ベース層表面の露出を回避でき、信頼性の
劣化も抑制することが可能になる。
できるため、ベース層表面の露出を回避でき、信頼性の
劣化も抑制することが可能になる。
【００６５】その理由は、このような構造により、ベー
ス／コレクタ間の接合面積を精度よく形成することが可
能になり、精度良くバラツキ無くオフセット電圧とベー
ス／コレクタ間の容量を低減することが可能になるから
である。
ス／コレクタ間の接合面積を精度よく形成することが可
能になり、精度良くバラツキ無くオフセット電圧とベー
ス／コレクタ間の容量を低減することが可能になるから
である。
【図１】本発明の実施例１に係るＨＢＴの構造を模式的
に示した断面図である。
に示した断面図である。
【図２】本発明の実施例１に係るＨＢＴの製造工程を模
式的に示した工程断面図の前半である。
式的に示した工程断面図の前半である。
【図３】本発明の実施例１に係るＨＢＴの製造工程を模
式的に示した工程断面図の後半である。
式的に示した工程断面図の後半である。
【図４】本発明の実施例２に係るＨＢＴの構造を模式的
に示した断面図である。
に示した断面図である。
【図５】本発明の実施例２に係るＨＢＴの製造工程を模
式的に示した工程断面図の前半である。
式的に示した工程断面図の前半である。
【図６】本発明の実施例２に係るＨＢＴの製造工程を模
式的に示した工程断面図の後半である。
式的に示した工程断面図の後半である。
【図７】本発明の実施例３に係るＨＢＴの構造を模式的
に示した断面図である。
に示した断面図である。
【図８】本発明の実施例３に係るＨＢＴの製造工程を模
式的に示した工程断面図の前半である。
式的に示した工程断面図の前半である。
【図９】本発明の実施例３に係るＨＢＴの製造工程を模
式的に示した工程断面図の後半である。
式的に示した工程断面図の後半である。
【図１０】従来の一例に係るヘテロ接合型バイポーラト
ランジスタの構造を模式的に示した断面図であり、
（ａ）はひさし部分が生じた状態であり、（ｂ）はひさ
し部分の剥離が生じた状態である。
ランジスタの構造を模式的に示した断面図であり、
（ａ）はひさし部分が生じた状態であり、（ｂ）はひさ
し部分の剥離が生じた状態である。
１０１、２０１、３０１、４０１ 半絶縁性ＧａＡｓ基
板 １０２、２０２、３０２、４０２ サブコレクタ層 １０３、４０３ コレクタ層 ２０３、３０３ 第１コレクタ層 ２０４、３０４ 第２コレクタ層 １０５、２０５、３０５、４０５ ベース層 １０６、２０６、３０６、４０６ エミッタ層（ＩｎＧ
ａＰ層） １０７、２０７、３０７、４０７ エミッタキャップ層 ２０８ エッチングストッパ層 １０９、２０９、３０９ メサ段差 １１１、２１１、３１１、４１１ エミッタ電極 １１２、２１２、３１２、４１２ ベース電極 １２１、４２１ ＳｉＮ膜 ２２１、３２１ 第１ＳｉＮ膜 １２２、２２２、３２２、４２２ 合金化層 ２２３、３２３ 第２ＳｉＮ膜
板 １０２、２０２、３０２、４０２ サブコレクタ層 １０３、４０３ コレクタ層 ２０３、３０３ 第１コレクタ層 ２０４、３０４ 第２コレクタ層 １０５、２０５、３０５、４０５ ベース層 １０６、２０６、３０６、４０６ エミッタ層（ＩｎＧ
ａＰ層） １０７、２０７、３０７、４０７ エミッタキャップ層 ２０８ エッチングストッパ層 １０９、２０９、３０９ メサ段差 １１１、２１１、３１１、４１１ エミッタ電極 １１２、２１２、３１２、４１２ ベース電極 １２１、４２１ ＳｉＮ膜 ２２１、３２１ 第１ＳｉＮ膜 １２２、２２２、３２２、４２２ 合金化層 ２２３、３２３ 第２ＳｉＮ膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三好 陽介 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 播磨 史生 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F003 AP09 BA92 BF06 BM03 BP94 BS07 5F043 AA14 AA15 AA28 AA35 DD30
Claims (13)
- 【請求項１】基板上に、第１導電型のコレクタ層、第２
導電型のベース層、第１導電型のエミッタ層、の順に積
層したウェハを用いて製造されるヘテロ接合型バイポー
ラトランジスタの製造方法において、 前記エミッタ層上の所定の位置に形成された第１フォト
レジストをマスクとして前記コレクタ層の途中まで第１
エッチングする工程と、 少なくとも前記第１エッチングにより露出した前記ベー
ス層及び前記コレクタ層それぞれのサイドウォールとこ
れにつづく前記コレクタ層の表面の一部を覆うように形
成された第２フォトレジストをマスクとして露出してい
る前記コレクタ層を第２エッチングする工程と、を含む
ことを特徴とするヘテロ接合型バイポーラトランジスタ
の製造方法。 - 【請求項２】基板上に、第１導電型の第１コレクタ層、
前記第１コレクタ層のエッチングを防止するエッチング
ストッパ層、第１導電型の第２コレクタ層、第２導電型
のベース層、第１導電型のエミッタ層、の順に積層した
ウェハを用いて製造されるヘテロ接合型バイポーラトラ
ンジスタの製造方法であって、 前記エミッタ層上の所定の位置に形成された第１フォト
レジストをマスクとして前記エッチングストッパ層が露
出するまで第１エッチングする工程と、 少なくとも前記ベース層及び前記第２コレクタ層それぞ
れのサイドウォールとこれにつづく前記エッチングスト
ッパ層の表面の一部を覆うように形成された第２フォト
レジストをマスクとして露出している前記エッチングス
トッパ層及び前記第１コレクタ層を第２エッチングする
工程と、を含むことを特徴とするヘテロ接合型バイポー
ラトランジスタの製造方法。 - 【請求項３】基板上に、第１導電型の第１コレクタ層、
第１導電型の第２コレクタ層、第２導電型のベース層、
第１導電型のエミッタ層、の順に積層したウェハを用い
て製造されるヘテロ接合型バイポーラトランジスタであ
って、 前記エミッタ層上の所定の位置に形成された第１フォト
レジストをマスクとして前記第１コレクタ層が露出する
まで第１エッチングする工程と、 少なくとも前記ベース層及び前記第２コレクタ層それぞ
れのサイドウォールとこれにつづく前記第１コレクタ層
の表面の一部を覆うように形成された第２フォトレジス
トをマスクとして露出している前記第１コレクタ層を第
２エッチングする工程と、を含むことを特徴とするヘテ
ロ接合型バイポーラトランジスタの製造方法。 - 【請求項４】前記エミッタ層の所定の位置に前記エミッ
タ層を貫通して前記ベース層と電気的に接続するベース
電極を形成する工程を含むことを特徴とする請求項１乃
至３のいずれか一に記載のヘテロ接合型バイポーラトラ
ンジスタの製造方法。 - 【請求項５】前記第１フォトレジストを形成する前に基
板上にＳｉＮ膜を形成する工程と、 前記第１フォトレジスト形成後に露出している前記Ｓｉ
Ｎ膜を除去する工程と、を含むことを特徴とする請求項
１乃至４のいずれか一に記載のヘテロ接合型バイポーラ
トランジスタの製造方法。 - 【請求項６】前記第２フォトレジストを形成する前に前
記第１フォトレジストを除去し基板上にＳｉＮ膜を形成
する工程と、 前記第２フォトレジスト形成後に露出している前記Ｓｉ
Ｎ膜を除去する工程と、を含むことを特徴とする請求項
１乃至５のいずれか一に記載のヘテロ接合型バイポーラ
トランジスタの製造方法。 - 【請求項７】基板上に、第１導電型のコレクタ層、第２
導電型のベース層、第１導電型のエミッタ層、の順に積
層したヘテロ接合型バイポーラトランジスタにおいて、 前記コレクタ層のサイドウォールに少なくとも１つのメ
サ段差を有することを特徴とするヘテロ接合型バイポー
ラトランジスタ。 - 【請求項８】基板上に、第１導電型の第１コレクタ層、
前記第１コレクタ層のエッチングを防止するエッチング
ストッパ層、第１導電型の第２コレクタ層、第２導電型
のベース層、第１導電型のエミッタ層、の順に積層した
ヘテロ接合型バイポーラトランジスタであって、 前記第１コレクタ層のサイドウォールと前記第２コレク
タ層のサイドウォールとの間の前記エッチングストッパ
層を境界にメサ段差を有することを特徴とするヘテロ接
合型バイポーラトランジスタ。 - 【請求項９】基板上に、第１導電型の第１コレクタ層、
第１導電型の第２コレクタ層、第２導電型のベース層、
第１導電型のエミッタ層、の順に積層したヘテロ接合型
バイポーラトランジスタであって、 前記第１コレクタ層のサイドウォールと前記第２コレク
タ層のサイドウォールとの間の前記第１コレクタ層と前
記第２コレクタ層との境界面近傍にメサ段差を有するこ
とを特徴とするヘテロ接合型バイポーラトランジスタ。 - 【請求項１０】前記エミッタ層の所定の位置に前記エミ
ッタ層を貫通して前記ベース層と電気的に接続するベー
ス電極を有することを特徴とする請求項７乃至９のいず
れか一に記載のヘテロ接合型バイポーラトランジスタ。 - 【請求項１１】少なくとも前記エミッタ層上の所定の位
置にＳｉＮ膜を有することを特徴とする請求項７乃至１
０のいずれか一に記載のヘテロ接合型バイポーラトラン
ジスタ。 - 【請求項１２】前記エミッタ層は、ＩｎＧａＰからなる
ことを特徴とする請求項７乃至１１のいずれか一に記載
のヘテロ接合型バイポーラトランジスタ。 - 【請求項１３】基板上に、第１の機能層、第２の機能
層、第３の機能層、の順に積層したウェハを用いて製造
されるトランジスタの製造方法において、 前記第３の機能層上の所定の位置に形成された第１フォ
トレジストをマスクとして前記第１の機能層の途中まで
第１エッチングする工程と、 少なくとも前記第１エッチングにより露出した前記第２
の機能層及び前記第１の機能層それぞれのサイドウォー
ルとこれにつづく前記第１の機能層の表面の一部を覆う
ように形成された第２フォトレジストをマスクとして露
出している前記第１の機能層を第２エッチングする工程
と、を含むことを特徴とするトランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000369065A JP4895421B2 (ja) | 2000-12-04 | 2000-12-04 | ヘテロ接合型バイポーラトランジスタの製造方法 |
| US10/011,514 US20020066909A1 (en) | 2000-12-04 | 2001-12-03 | Heterojunction bipolar transistor and method of producing the same |
| US10/447,934 US6924201B2 (en) | 2000-12-04 | 2003-05-29 | Heterojunction bipolar transistor and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000369065A JP4895421B2 (ja) | 2000-12-04 | 2000-12-04 | ヘテロ接合型バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002170829A true JP2002170829A (ja) | 2002-06-14 |
| JP4895421B2 JP4895421B2 (ja) | 2012-03-14 |
Family
ID=18839163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000369065A Expired - Fee Related JP4895421B2 (ja) | 2000-12-04 | 2000-12-04 | ヘテロ接合型バイポーラトランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US20020066909A1 (ja) |
| JP (1) | JP4895421B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050085044A1 (en) * | 2002-01-25 | 2005-04-21 | Axel Hulsmann | Method for the production of a hetero-bipolar transistor |
| JP2003243527A (ja) * | 2002-02-15 | 2003-08-29 | Hitachi Ltd | 半導体装置の製造方法 |
| JP3942984B2 (ja) * | 2002-08-06 | 2007-07-11 | 株式会社ナノテコ | バイポーラトランジスタ、マルチフィンガーバイポーラトランジスタ、バイポーラトランジスタ製造用エピタキシャル基板、及びバイポーラトランジスタの製造方法 |
| US7655529B1 (en) | 2004-08-20 | 2010-02-02 | Hrl Laboratories, Llc | InP based heterojunction bipolar transistors with emitter-up and emitter-down profiles on a common wafer |
| US7396731B1 (en) | 2004-10-15 | 2008-07-08 | Hrl Laboratories, Llc | Method for preparing a non-self-aligned heterojunction bipolar transistor with a small emitter-to-base spacing |
| US7598148B1 (en) * | 2004-10-15 | 2009-10-06 | Fields Charles H | Non-self-aligned heterojunction bipolar transistor and a method for preparing a non-self-aligned heterojunction bipolar transistor |
| US7875523B1 (en) | 2004-10-15 | 2011-01-25 | Hrl Laboratories, Llc | HBT with emitter electrode having planar side walls |
| US9530708B1 (en) | 2013-05-31 | 2016-12-27 | Hrl Laboratories, Llc | Flexible electronic circuit and method for manufacturing same |
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| JP2001007120A (ja) * | 1999-06-25 | 2001-01-12 | Sharp Corp | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3706278A1 (de) * | 1986-02-28 | 1987-09-03 | Canon Kk | Halbleitervorrichtung und herstellungsverfahren hierfuer |
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| JPH10178021A (ja) | 1996-12-18 | 1998-06-30 | Fujitsu Ltd | ヘテロバイポーラトランジスタ及びその製造方法 |
| JP2001127071A (ja) * | 1999-08-19 | 2001-05-11 | Hitachi Ltd | 半導体装置及びその製造方法 |
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| US6406965B1 (en) * | 2001-04-19 | 2002-06-18 | Trw Inc. | Method of fabricating HBT devices |
-
2000
- 2000-12-04 JP JP2000369065A patent/JP4895421B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-03 US US10/011,514 patent/US20020066909A1/en not_active Abandoned
-
2003
- 2003-05-29 US US10/447,934 patent/US6924201B2/en not_active Expired - Lifetime
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| JP2000311902A (ja) * | 1999-04-27 | 2000-11-07 | Sharp Corp | 化合物半導体装置及びその製造方法 |
| JP2001007120A (ja) * | 1999-06-25 | 2001-01-12 | Sharp Corp | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020066909A1 (en) | 2002-06-06 |
| US20030218187A1 (en) | 2003-11-27 |
| US6924201B2 (en) | 2005-08-02 |
| JP4895421B2 (ja) | 2012-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060424 |
|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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|
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|
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|
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|
| TRDD | Decision of grant or rejection written | ||
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
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|
| LAPS | Cancellation because of no payment of annual fees |