JPH0645347A - ヘテロバイポーラトランジスタ及びその製造方法 - Google Patents
ヘテロバイポーラトランジスタ及びその製造方法Info
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- JPH0645347A JPH0645347A JP21847592A JP21847592A JPH0645347A JP H0645347 A JPH0645347 A JP H0645347A JP 21847592 A JP21847592 A JP 21847592A JP 21847592 A JP21847592 A JP 21847592A JP H0645347 A JPH0645347 A JP H0645347A
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- electrode
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Abstract
(57)【要約】
【目的】 エミッタ電極とベース電極との接触がなく、
且つ、エミッタ−ベース間容量が低減したヘテロバイポ
ーラトランジスタとこれを高歩留りに製造できる製造方
法を提供する。 【構成】 エミッタコンタクト層６上のダミーエミッタ
電極１３をマスクにして、エミッタコンタクト層６とエ
ミッタ層５をエッチングし、マスクされた領域外のエミ
ッタコンタクト層６を除去し、エミッタ層５を所定厚み
に薄層化する。次に、上記ダミーエミッタ電極１３の下
部をサイドエッチングし、このダミーエミッタ電極１３
ｄをマスクにして、再度、ベース層４表面が露出するま
でエミッタコンタクト層６とエミッタ層５とをエッチン
グし、この後、上記ダミーエミッタ電極１３をマスクに
してベース層４上にベース電極９を自己整合的に形成す
る。
且つ、エミッタ−ベース間容量が低減したヘテロバイポ
ーラトランジスタとこれを高歩留りに製造できる製造方
法を提供する。 【構成】 エミッタコンタクト層６上のダミーエミッタ
電極１３をマスクにして、エミッタコンタクト層６とエ
ミッタ層５をエッチングし、マスクされた領域外のエミ
ッタコンタクト層６を除去し、エミッタ層５を所定厚み
に薄層化する。次に、上記ダミーエミッタ電極１３の下
部をサイドエッチングし、このダミーエミッタ電極１３
ｄをマスクにして、再度、ベース層４表面が露出するま
でエミッタコンタクト層６とエミッタ層５とをエッチン
グし、この後、上記ダミーエミッタ電極１３をマスクに
してベース層４上にベース電極９を自己整合的に形成す
る。
Description
【０００１】
【産業上の利用分野】この発明は、ヘテロバイポーラト
ランジスタとその製造方法に関し、特に、電流利得が増
大し、且つ、エミッタ−ベース間容量を低減したヘテロ
バイポーラトランジスタとこれを効率よく製造できる製
造方法に関するものである。
ランジスタとその製造方法に関し、特に、電流利得が増
大し、且つ、エミッタ−ベース間容量を低減したヘテロ
バイポーラトランジスタとこれを効率よく製造できる製
造方法に関するものである。
【０００２】
【従来の技術】図３は、エミッタ層とベース層の接合部
の周囲部における再結合電流が抑制されるヘテロバイポ
ーラトランジスタの理想的な素子構造を示す断面図であ
り、図において、１は半絶縁性基板で、例えば半絶縁性
ＧａＡｓ基板が用いられ、２はサブコレクタ層で、例え
ばｎ+ −ＧａＡｓ層が用いられ、３はコレクタ層で例え
ばｎ−ＧａＡｓ層が用いられ、４はベース層で例えばｐ
−ＧａＡｓが用いられ、５はエミッタ層で、例えばｎ−
ＡｌＧａＡｓ層が用いられ、６はエミッタコンタクト層
で、例えばｎ+ −ＩｎＧａＡｓ層が用いられ、７はエミ
ッタ電極で、Ｔｉ／Ｍｏ／Ａｕ合金が用いられ、９はベ
ース電極で、例えばＴｉ／Ｍｏ／Ａｕ合金が用いられ、
１１はコレクタ電極で、例えばＡｕＧｅ／Ｎｉ／Ａｕ合
金が用いられる。ここで、上記エミッタ層５の側端部の
空乏領域５０は、この部分の層厚を５００オングストロ
ーム程度或いはそれ以下の薄層にすることで、その表面
準位によって空乏化して形成される。
の周囲部における再結合電流が抑制されるヘテロバイポ
ーラトランジスタの理想的な素子構造を示す断面図であ
り、図において、１は半絶縁性基板で、例えば半絶縁性
ＧａＡｓ基板が用いられ、２はサブコレクタ層で、例え
ばｎ+ −ＧａＡｓ層が用いられ、３はコレクタ層で例え
ばｎ−ＧａＡｓ層が用いられ、４はベース層で例えばｐ
−ＧａＡｓが用いられ、５はエミッタ層で、例えばｎ−
ＡｌＧａＡｓ層が用いられ、６はエミッタコンタクト層
で、例えばｎ+ −ＩｎＧａＡｓ層が用いられ、７はエミ
ッタ電極で、Ｔｉ／Ｍｏ／Ａｕ合金が用いられ、９はベ
ース電極で、例えばＴｉ／Ｍｏ／Ａｕ合金が用いられ、
１１はコレクタ電極で、例えばＡｕＧｅ／Ｎｉ／Ａｕ合
金が用いられる。ここで、上記エミッタ層５の側端部の
空乏領域５０は、この部分の層厚を５００オングストロ
ーム程度或いはそれ以下の薄層にすることで、その表面
準位によって空乏化して形成される。
【０００３】次に、動作について説明する。エミッタ電
極７を接地し、コレクタ電極１１を正にバイアスした状
態で、ベース電極９に正の電圧を印加して、ベース電流
（ＩB ）を流すと、その電流に応じて、コレクタ電極１
１にコレクタ電流（ＩC ）が流れる。そして、この動作
中、エミッタ層５の側端部５ａに形成された空乏領域５
０により、ｎ型のエミッタ層５とｐ型のベース層４の接
合部の周囲部における再結合電流の生成が抑制されて、
電流利得が増大する。
極７を接地し、コレクタ電極１１を正にバイアスした状
態で、ベース電極９に正の電圧を印加して、ベース電流
（ＩB ）を流すと、その電流に応じて、コレクタ電極１
１にコレクタ電流（ＩC ）が流れる。そして、この動作
中、エミッタ層５の側端部５ａに形成された空乏領域５
０により、ｎ型のエミッタ層５とｐ型のベース層４の接
合部の周囲部における再結合電流の生成が抑制されて、
電流利得が増大する。
【０００４】図４は、上記エミッタ層の側部に空乏領域
が形成されるヘテロバイポーラトランジスタを得るため
の従来のその製造工程を示す工程別断面図である。図に
おいて、図３と同一符号は同一または相当する部分を示
し、８はＳｉＯ（酸化シリコン）で形成されたサイドウ
ォール、９ａはベース電極金属層、９ｂはサイドウォー
ル８上に残留するベース電極金属層、１０はレジストパ
ターンである。
が形成されるヘテロバイポーラトランジスタを得るため
の従来のその製造工程を示す工程別断面図である。図に
おいて、図３と同一符号は同一または相当する部分を示
し、８はＳｉＯ（酸化シリコン）で形成されたサイドウ
ォール、９ａはベース電極金属層、９ｂはサイドウォー
ル８上に残留するベース電極金属層、１０はレジストパ
ターンである。
【０００５】次に、製造工程を説明する。半絶縁性Ｇａ
Ａｓ基板上１上にＭＢＥ（分子線エピタキシャル成長）
法を用いてｎ+ −ＧａＡｓサブコレクタ層２、ｎ−Ｇａ
Ａｓコレクタ層３，ｐ−ＧａＡｓベース層４、ｎ−Ａｌ
ＧａＡｓエミッタ層５、ｎ+ −ＩｎＧａＡｓエミッタコ
ンタクト層６を順次形成する。この後、例えば、ＷＳｉ
等の高融点金属をスパッタ法を用いて上記ｎ+ −ＩｎＧ
ａＡｓエミッタコンタクト層６の上面に堆積して高融点
金属層を形成し、次いで、通常の写真製版技術とＲＩＥ
（反応性イオンエッチング）法により、上記高融点金属
層を所定形状にパターニングして、図４(a)に示すよう
に、ｎ+ −ＩｎＧａＡｓエミッタコンタクト層６上にエ
ミッタ電極７を形成する。次に、このエミッタ電極７を
マスクにして、ｎ+ −ＩｎＧａＡｓエミッタコンタクト
層６の所定部分をエッチング除去し、更に、ｎ−ＡｌＧ
ａＡｓエミッタ層５にエッチングを施して、所定部分の
厚みを５００オングストローム或いはそれ以下の層厚に
調整する。そして、この後、半絶縁性ＧａＡｓ基板１の
全面に対して、プラズマＣＶＤ法を用いてＳｉＯ膜を形
成した後、ＥＣＲ（電子サイクロトロン）エッチャーに
よる異方性エッチングでエミッタ電極７上及びｎ−Ａｌ
ＧａＡｓエミッタ層５上に形成されたＳｉＯ膜を除去
し、図３(b) に示すように、エミッタ電極７，ｎ+ −Ｉ
ｎＧａＡｓエミッタコンタクト層６及びｎ−ＡｌＧａＡ
ｓエミッタ層５で構成される柱状部の側壁にＳｉＯサイ
ドウォール膜８を形成する。次に、上記エミッタ電極７
とＳｉＯサイドウォール膜８とをマスクにして、ｎ−Ａ
ｌＧａＡｓエミッタ層５の所定部分をエッチング除去し
た後、露出したｐ−ＧａＡｓベース層４の上面に通常の
写真製版技術により図示しないレジストパターンを形成
し、次いで、Ｔｉ／Ｍｏ／Ａｕ合金からなるベース電極
金属を半絶縁性ＧａＡｓ基板上１の全面に対して蒸着
し、得られた金属層をリフトオフすることにより、上記
エミッタ電極７，ｎ+ −ＩｎＧａＡｓエミッタコンタク
ト層６及びその側端部が薄層化されたｎ−ＡｌＧａＡｓ
エミッタ層５で構成される柱状部とその側壁のＳｉＯサ
イドウォール膜８を覆い、その両端がｐ−ＧａＡｓベー
ス層４上に延びるベース電極金属層９ａが形成される。
次に、図４(c) に示すように、通常の写真製版技術を用
いて、上記柱状部とその側壁に形成されたＳｉＯサイド
ウォール膜８を覆うベース電極金属層９ａの上層部が露
出するよう、その高さがエミッタ電極７の上面より若干
低いレジストパターン１０を形成し、次いで、図４(d)
に示すように、イオンミリングによりエミッタ電極７上
のベース電極金属層９ａを除去してベース電極９を形成
した後、レジストパターン１０を除去する。ここで、Ｓ
ｉＯサイドウォール膜８は、このイオミリング工程にお
いて、エミッタ電極７，ｎ+ −ＩｎＧａＡｓエミッタコ
ンタクト層６及びｎ−ＡｌＧａＡｓエミッタ層５で構成
される柱状部が損傷を受けないように保護するためのも
のであり、また、レジストパターン１０の高さが低くな
り過ぎると、ＳｉＯサイドウォール膜８自体が削られ
て、エミッタ電極７，ｎ+ −ＩｎＧａＡｓエミッタコン
タクト層６，ｎ−ＡｌＧａＡｓエミッタ層５も損傷を受
けることになる。次に、通常の写真製技術によりコレク
タ電極形成用の図示しないレジストパターンを形成し、
ベース層４，コレクタ層３の所定部分をエッチング除去
し、例えばＡｕＧｅ／Ｎｉ／Ａｕ合金からなる電極金属
を蒸着し、リフトオフすることにより、ＡｕＧｅ／Ｎｉ
／Ａｕ合金からなるコレクタ電極１１を、ｎ+ −ＧａＡ
ｓサブコレクタ層２上に形成すると、図４(e) に示すよ
うに、ｎ−ＡｌＧａＡｓエミッタ層５の側端部に空乏領
域５５が形成されたＨＢＴを得ることができる。
Ａｓ基板上１上にＭＢＥ（分子線エピタキシャル成長）
法を用いてｎ+ −ＧａＡｓサブコレクタ層２、ｎ−Ｇａ
Ａｓコレクタ層３，ｐ−ＧａＡｓベース層４、ｎ−Ａｌ
ＧａＡｓエミッタ層５、ｎ+ −ＩｎＧａＡｓエミッタコ
ンタクト層６を順次形成する。この後、例えば、ＷＳｉ
等の高融点金属をスパッタ法を用いて上記ｎ+ −ＩｎＧ
ａＡｓエミッタコンタクト層６の上面に堆積して高融点
金属層を形成し、次いで、通常の写真製版技術とＲＩＥ
（反応性イオンエッチング）法により、上記高融点金属
層を所定形状にパターニングして、図４(a)に示すよう
に、ｎ+ −ＩｎＧａＡｓエミッタコンタクト層６上にエ
ミッタ電極７を形成する。次に、このエミッタ電極７を
マスクにして、ｎ+ −ＩｎＧａＡｓエミッタコンタクト
層６の所定部分をエッチング除去し、更に、ｎ−ＡｌＧ
ａＡｓエミッタ層５にエッチングを施して、所定部分の
厚みを５００オングストローム或いはそれ以下の層厚に
調整する。そして、この後、半絶縁性ＧａＡｓ基板１の
全面に対して、プラズマＣＶＤ法を用いてＳｉＯ膜を形
成した後、ＥＣＲ（電子サイクロトロン）エッチャーに
よる異方性エッチングでエミッタ電極７上及びｎ−Ａｌ
ＧａＡｓエミッタ層５上に形成されたＳｉＯ膜を除去
し、図３(b) に示すように、エミッタ電極７，ｎ+ −Ｉ
ｎＧａＡｓエミッタコンタクト層６及びｎ−ＡｌＧａＡ
ｓエミッタ層５で構成される柱状部の側壁にＳｉＯサイ
ドウォール膜８を形成する。次に、上記エミッタ電極７
とＳｉＯサイドウォール膜８とをマスクにして、ｎ−Ａ
ｌＧａＡｓエミッタ層５の所定部分をエッチング除去し
た後、露出したｐ−ＧａＡｓベース層４の上面に通常の
写真製版技術により図示しないレジストパターンを形成
し、次いで、Ｔｉ／Ｍｏ／Ａｕ合金からなるベース電極
金属を半絶縁性ＧａＡｓ基板上１の全面に対して蒸着
し、得られた金属層をリフトオフすることにより、上記
エミッタ電極７，ｎ+ −ＩｎＧａＡｓエミッタコンタク
ト層６及びその側端部が薄層化されたｎ−ＡｌＧａＡｓ
エミッタ層５で構成される柱状部とその側壁のＳｉＯサ
イドウォール膜８を覆い、その両端がｐ−ＧａＡｓベー
ス層４上に延びるベース電極金属層９ａが形成される。
次に、図４(c) に示すように、通常の写真製版技術を用
いて、上記柱状部とその側壁に形成されたＳｉＯサイド
ウォール膜８を覆うベース電極金属層９ａの上層部が露
出するよう、その高さがエミッタ電極７の上面より若干
低いレジストパターン１０を形成し、次いで、図４(d)
に示すように、イオンミリングによりエミッタ電極７上
のベース電極金属層９ａを除去してベース電極９を形成
した後、レジストパターン１０を除去する。ここで、Ｓ
ｉＯサイドウォール膜８は、このイオミリング工程にお
いて、エミッタ電極７，ｎ+ −ＩｎＧａＡｓエミッタコ
ンタクト層６及びｎ−ＡｌＧａＡｓエミッタ層５で構成
される柱状部が損傷を受けないように保護するためのも
のであり、また、レジストパターン１０の高さが低くな
り過ぎると、ＳｉＯサイドウォール膜８自体が削られ
て、エミッタ電極７，ｎ+ −ＩｎＧａＡｓエミッタコン
タクト層６，ｎ−ＡｌＧａＡｓエミッタ層５も損傷を受
けることになる。次に、通常の写真製技術によりコレク
タ電極形成用の図示しないレジストパターンを形成し、
ベース層４，コレクタ層３の所定部分をエッチング除去
し、例えばＡｕＧｅ／Ｎｉ／Ａｕ合金からなる電極金属
を蒸着し、リフトオフすることにより、ＡｕＧｅ／Ｎｉ
／Ａｕ合金からなるコレクタ電極１１を、ｎ+ −ＧａＡ
ｓサブコレクタ層２上に形成すると、図４(e) に示すよ
うに、ｎ−ＡｌＧａＡｓエミッタ層５の側端部に空乏領
域５５が形成されたＨＢＴを得ることができる。
【０００６】
【発明が解決しようとする課題】従来のエミッタ層の側
端部に形成された空乏領域により電流利得の増大化が図
られるヘテロバイポーラトランジスタは以上の工程から
製造されており、ベース電極金属層９ａをイオンミリン
グしてベース電極９を形成する際、その作業精度は高く
なく、図５に示すように、エミッタ電極７とＳｉＯサイ
ドウォール膜８の側壁部に残留するベース電極金属層９
ｂとが接触したままになることがあり、製造歩留りが低
下するといった問題点があった。
端部に形成された空乏領域により電流利得の増大化が図
られるヘテロバイポーラトランジスタは以上の工程から
製造されており、ベース電極金属層９ａをイオンミリン
グしてベース電極９を形成する際、その作業精度は高く
なく、図５に示すように、エミッタ電極７とＳｉＯサイ
ドウォール膜８の側壁部に残留するベース電極金属層９
ｂとが接触したままになることがあり、製造歩留りが低
下するといった問題点があった。
【０００７】また、上述したように、イオンミリング時
におけるエミッタ電極７，ｎ+ −ＩｎＧａＡｓエミッタ
コンタクト層６及びｎ−ＡｌＧａＡｓエミッタ層５で構
成される柱状部が損傷を受けないように、該柱状部の側
壁にＳｉＯサイドウォール膜８を形成しているが、該Ｓ
ｉＯサイドウォール膜８上にベース電極金属層９ｂが残
留するため、エミッタ−ベース間容量が増大し、素子特
性が低下するという問題点があった。
におけるエミッタ電極７，ｎ+ −ＩｎＧａＡｓエミッタ
コンタクト層６及びｎ−ＡｌＧａＡｓエミッタ層５で構
成される柱状部が損傷を受けないように、該柱状部の側
壁にＳｉＯサイドウォール膜８を形成しているが、該Ｓ
ｉＯサイドウォール膜８上にベース電極金属層９ｂが残
留するため、エミッタ−ベース間容量が増大し、素子特
性が低下するという問題点があった。
【０００８】また、上記エミッタ電極７とベース電極金
属層９ｂとの接触を軽減するために、レジストパターン
１０の高さを低くして、イオンミリング時にＳｉＯサイ
ドウォール膜８の上部を同時に削ることが考えられる
が、ＳｉＯサイドウォール膜８を削ると、その作業中に
エミッタ電極７，ｎ+ −ＩｎＧａＡｓエミッタコンタク
ト層６，ｎ−ＡｌＧａＡｓエミッタ層５が損傷を受ける
ことになり、得られるトランジスタの特性及び信頼性が
低下してしまうという問題点があった。
属層９ｂとの接触を軽減するために、レジストパターン
１０の高さを低くして、イオンミリング時にＳｉＯサイ
ドウォール膜８の上部を同時に削ることが考えられる
が、ＳｉＯサイドウォール膜８を削ると、その作業中に
エミッタ電極７，ｎ+ −ＩｎＧａＡｓエミッタコンタク
ト層６，ｎ−ＡｌＧａＡｓエミッタ層５が損傷を受ける
ことになり、得られるトランジスタの特性及び信頼性が
低下してしまうという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、エミッタ電極とベース電極とが
接触せず、しかも、エミッタ−ベース間容量が低減し
た、エミッタ層の側部に空乏領域が形成された構造のヘ
テロバイポーラトランジスタ及びこれを歩留りよく製造
できる製造方法を提供することを目的とする。
ためになされたもので、エミッタ電極とベース電極とが
接触せず、しかも、エミッタ−ベース間容量が低減し
た、エミッタ層の側部に空乏領域が形成された構造のヘ
テロバイポーラトランジスタ及びこれを歩留りよく製造
できる製造方法を提供することを目的とする。
【００１０】更に、この発明の他の目的は、エミッタ電
極とベース電極とが接触せず、且つ、エミッタ−ベース
間容量が低減し、しかも、エミッタ電極，エミッタコン
タクト層及びエミッタ層からなるエミッタ領域に損傷が
ない、ヘテロバイポーラトランジスタとこれを歩留りよ
く製造することができる製造方法を提供することにあ
る。
極とベース電極とが接触せず、且つ、エミッタ−ベース
間容量が低減し、しかも、エミッタ電極，エミッタコン
タクト層及びエミッタ層からなるエミッタ領域に損傷が
ない、ヘテロバイポーラトランジスタとこれを歩留りよ
く製造することができる製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】この発明にかかるヘテロ
バイポーラトランジスタ及びその製造方法は、エミッタ
層上に形成されたダミーエミッタ電極をマスクとして、
エミッタ層の側端部が所定の厚みとなるようにエッチン
グを行い、更に、上記エミッタ電極もしくはダミーエミ
ッタ電極のエミッタ層に接合する下層部分をサイドエッ
チングした後、この下層部分がサイドエッチングされた
ダミーエミッタ電極をマスクとして、再度、ベース層表
面が露出するまでエミッタ層をエッチングし、この後、
ベース電極を上記ダミーエミッタもしくはエミッタ電極
をマスクにして上記ベース層表面に自己整合的に形成す
るようにしたものである。
バイポーラトランジスタ及びその製造方法は、エミッタ
層上に形成されたダミーエミッタ電極をマスクとして、
エミッタ層の側端部が所定の厚みとなるようにエッチン
グを行い、更に、上記エミッタ電極もしくはダミーエミ
ッタ電極のエミッタ層に接合する下層部分をサイドエッ
チングした後、この下層部分がサイドエッチングされた
ダミーエミッタ電極をマスクとして、再度、ベース層表
面が露出するまでエミッタ層をエッチングし、この後、
ベース電極を上記ダミーエミッタもしくはエミッタ電極
をマスクにして上記ベース層表面に自己整合的に形成す
るようにしたものである。
【００１２】更に、この発明にかかるヘテロバイポーラ
トランジスタ及びその製造方法は、上記ベース電極を形
成した後、上記ダミーエミッタ電極の周囲部をレジスト
で埋め込み、該ダミーエミッタ電極を除去してエミッタ
電極をこの除去部に形成するようにしたものである。
トランジスタ及びその製造方法は、上記ベース電極を形
成した後、上記ダミーエミッタ電極の周囲部をレジスト
で埋め込み、該ダミーエミッタ電極を除去してエミッタ
電極をこの除去部に形成するようにしたものである。
【００１３】更に、このこの発明にかかるヘテロバイポ
ーラトランジスタ及びその製造方法は、上記ベース電極
を形成した後、上記ダミーエミッタ電極の上層金属を除
去し、下層金属をそのままエミッタ電極として用いるよ
うにしたものである。
ーラトランジスタ及びその製造方法は、上記ベース電極
を形成した後、上記ダミーエミッタ電極の上層金属を除
去し、下層金属をそのままエミッタ電極として用いるよ
うにしたものである。
【００１４】
【作用】この発明においては、ダミーエミッタ電極をマ
スクとした２回のエッチングによってベース層表面を露
出させる際、２回目のエッチング時のマスクとなるダミ
ーエミッタ電極の下部が、１回目のエチッグ時のそれに
くらべて所定幅だけ細くなるように、該ダミーエミッタ
電極の下部にサイドエッチングを施すようにしたから、
このサイドエッチ量とダミーエミッタ層の層厚とを所定
の値に調整することにより、ベース層上に残留形成され
るエミッタ層の側端部を薄層化することがてき、この部
分を空乏化できる。
スクとした２回のエッチングによってベース層表面を露
出させる際、２回目のエッチング時のマスクとなるダミ
ーエミッタ電極の下部が、１回目のエチッグ時のそれに
くらべて所定幅だけ細くなるように、該ダミーエミッタ
電極の下部にサイドエッチングを施すようにしたから、
このサイドエッチ量とダミーエミッタ層の層厚とを所定
の値に調整することにより、ベース層上に残留形成され
るエミッタ層の側端部を薄層化することがてき、この部
分を空乏化できる。
【００１５】更に、この発明においては、上記ダミーエ
ミッタ電極をマスクとして上記ベース層表面に自己整合
的にベース電極を形成するようにしたから、エミッタ電
極とベース電極を接触させることなくベース電極を形成
することができ、しかも、ベース層上のみにベース電極
が形成されることから、エミッタ−ベース間の容量の増
大も防止することができる。また、上記ベース電極の形
成時、従来のようなイオンミリングによってベース電極
金属層を削るというような作業を行う必要がないので、
エミッタ電極，エミッタコンタクト層及びエミッタ層か
らなるエミッタ領域は全く損傷を受けない。
ミッタ電極をマスクとして上記ベース層表面に自己整合
的にベース電極を形成するようにしたから、エミッタ電
極とベース電極を接触させることなくベース電極を形成
することができ、しかも、ベース層上のみにベース電極
が形成されることから、エミッタ−ベース間の容量の増
大も防止することができる。また、上記ベース電極の形
成時、従来のようなイオンミリングによってベース電極
金属層を削るというような作業を行う必要がないので、
エミッタ電極，エミッタコンタクト層及びエミッタ層か
らなるエミッタ領域は全く損傷を受けない。
【００１６】更に、この発明においては、ベース電極の
形成後、上記ダミーエミッタ電極の上層金属を除去し
て、その下層金属をそのままエミッタ電極として用いる
ようにしたから、エミッタ電極を形成する工程を短縮す
ることができる。
形成後、上記ダミーエミッタ電極の上層金属を除去し
て、その下層金属をそのままエミッタ電極として用いる
ようにしたから、エミッタ電極を形成する工程を短縮す
ることができる。
【００１７】
【実施例】以下、この発明の実施例を図について説明す
る。 （実施例１）図１は、この発明の第１の実施例によるヘ
テロバイポーラトランジスタの製造工程を示す工程別断
面図であり、図において、図４と同一符号は同一または
相当する部分を示し、７ａはエミッタ電極形成用金属、
１３、１３ｄはダミーエミッタ電極、５ａはその端部が
薄層化されたエミッタ層、１３ａはＡｕ層、１３ｂはＭ
ｏ層、１３ｃはＳｉＯＮ（酸化窒化シリコン）膜、１
４，１５はレジストパターンである。
る。 （実施例１）図１は、この発明の第１の実施例によるヘ
テロバイポーラトランジスタの製造工程を示す工程別断
面図であり、図において、図４と同一符号は同一または
相当する部分を示し、７ａはエミッタ電極形成用金属、
１３、１３ｄはダミーエミッタ電極、５ａはその端部が
薄層化されたエミッタ層、１３ａはＡｕ層、１３ｂはＭ
ｏ層、１３ｃはＳｉＯＮ（酸化窒化シリコン）膜、１
４，１５はレジストパターンである。
【００１８】以下、製造工程を説明する。先ず、ＭＢＥ
法により半絶縁性ＧａＡｓ基板１上にサブコレクタ層
２，コレクタ層３，ベース層４，エミッタ層５及びエミ
ッタコンタクト層６をそれぞれ所定の層厚となるように
順次形成した後、エミッタコンタクト層６上にプラズマ
ＣＶＤ法を用いてＳｉＯＮ膜を形成し、更に、このＳｉ
ＯＮ膜上に蒸着もしくはスパッタ法を用いてＭｏ層とＡ
ｕ層を順次形成し、この後、通常の写真製版技術とイオ
ンミリング及びＲＩＥ技術を用いて、図１(a) に示すよ
うに、所定幅に調整されたＡｕ層１３ａ，Ｍｏ層１３
ｂ，ＳｉＯＮ膜１３ｃからなるダミーエミッタ電極１３
を形成する。次に、上記ダミーエミッタ電極１３をマス
クにエミッタコンタクト層６をエッチング除去し、さら
にエミッタ層５の所定部分が所望の厚み（例えば、５０
０オングストローム程度）となるように該エミッタ層５
にエッチングを施す。次に、バッファＨＦにより、Ｓｉ
ＯＮ膜１３ｃの両端を所定量サイドエッッチングするこ
とにより、図１(b) に示すうよに、Ａｕ層１３ａとＭｏ
層１３ｂにひさしが形成され、ＳｉＯＮ膜１３ｃの幅が
所定寸法だけ細くなったダミーエミッタ電極１３ｄを形
成する。次に、このダミーエミッタ電極１３ｄをマスク
として、ベース層４が表面露出するまで、再度、エミッ
タコンタクト層６とエミッタ層５とをエッチングする
と、図１(c) に示すように、その両側端部が薄膜化（５
００オングストローム程度或いはそれ以下）し、空乏領
域５０が形成されたエミッタ層５ａが形成される。この
時のエミッタ層５ａの両側端部の層厚は、上記サイドエ
ッチングによるエッチング量と、ダミーエミッタ電極１
３ｄ下のエミッタコンタクト層６及びエミッタ層５の層
厚によって調整される。次に、図１(d) に示すように、
通常の写真製版技術を用いて、ダミーエミッタ電極１３
ｄ，エミッタコンタクト層６及びエミッタ層５からなる
エミッタ領域の周囲部（ベース電極が形成される領域）
以外を、レジストパターン１４で覆った後、例えば、Ｔ
ｉ／Ｍｏ／Ａｕ合金からなるベース電極形成用金属９ａ
を、半絶縁性ＧａＡｓ基板１の全面に対して蒸着し、リ
フトオフすることにより、ベース電極９が形成され、再
び、通常の写真製版技術により、ダミーエミッタ電極１
３ｄの上面が露出するように、レジストパターン１５を
形成し、ダミーエミッタ電極１３ｄ上に堆積したベース
電極用金属９ａとともに、ダミーエミッタ電極１３ｄを
イオンミリング及びＲＩＥ技術を用いて除去し、この状
態で、図１(e) に示すように、例えばＴｉ／Ｍｏ／Ａｕ
合金からなるエミッタ電極形成用金属７ａを半絶縁性Ｇ
ａＡｓ基板１の全面に対して蒸着し、この後、リフトオ
フすることによりＴ型のエミッタ電極７が形成される。
次に、通常の写真製版技術により、エミッタ領域とベー
ス電極９とその周囲部とを覆う図示しないレジストパタ
ーンを形成し、該レジストパターンをマスクとしてサブ
コレクタ層２の上面が露出するように、ベース層４，コ
レクタ層３を部分的にエッチング除去した後、該レジス
トパターンを除去し、再度、上記工程で残されたコレク
タ層２とベース層４とその上部に形成された上記エミッ
タ領域とベース電極９とを覆うように、新たなコレクタ
電極形成用のレジストパターンを形成し、例えば、Ａｕ
Ｇｅ／Ｎｉ／Ａｕ合金からなるコレクタ電極形成用金属
を、半絶縁性ＧａＡｓ基板１の全面に対して蒸着し、リ
フトオフを行うと、コレクタ電極１１がサブコレクタ層
２上に形成され、図１(f) に示すように、前述の図４で
示した理想的な素子構造のヘテロバイポーラトランジス
タと同様の素子構造からなるヘテロバイポーラトランジ
スタが得られる。
法により半絶縁性ＧａＡｓ基板１上にサブコレクタ層
２，コレクタ層３，ベース層４，エミッタ層５及びエミ
ッタコンタクト層６をそれぞれ所定の層厚となるように
順次形成した後、エミッタコンタクト層６上にプラズマ
ＣＶＤ法を用いてＳｉＯＮ膜を形成し、更に、このＳｉ
ＯＮ膜上に蒸着もしくはスパッタ法を用いてＭｏ層とＡ
ｕ層を順次形成し、この後、通常の写真製版技術とイオ
ンミリング及びＲＩＥ技術を用いて、図１(a) に示すよ
うに、所定幅に調整されたＡｕ層１３ａ，Ｍｏ層１３
ｂ，ＳｉＯＮ膜１３ｃからなるダミーエミッタ電極１３
を形成する。次に、上記ダミーエミッタ電極１３をマス
クにエミッタコンタクト層６をエッチング除去し、さら
にエミッタ層５の所定部分が所望の厚み（例えば、５０
０オングストローム程度）となるように該エミッタ層５
にエッチングを施す。次に、バッファＨＦにより、Ｓｉ
ＯＮ膜１３ｃの両端を所定量サイドエッッチングするこ
とにより、図１(b) に示すうよに、Ａｕ層１３ａとＭｏ
層１３ｂにひさしが形成され、ＳｉＯＮ膜１３ｃの幅が
所定寸法だけ細くなったダミーエミッタ電極１３ｄを形
成する。次に、このダミーエミッタ電極１３ｄをマスク
として、ベース層４が表面露出するまで、再度、エミッ
タコンタクト層６とエミッタ層５とをエッチングする
と、図１(c) に示すように、その両側端部が薄膜化（５
００オングストローム程度或いはそれ以下）し、空乏領
域５０が形成されたエミッタ層５ａが形成される。この
時のエミッタ層５ａの両側端部の層厚は、上記サイドエ
ッチングによるエッチング量と、ダミーエミッタ電極１
３ｄ下のエミッタコンタクト層６及びエミッタ層５の層
厚によって調整される。次に、図１(d) に示すように、
通常の写真製版技術を用いて、ダミーエミッタ電極１３
ｄ，エミッタコンタクト層６及びエミッタ層５からなる
エミッタ領域の周囲部（ベース電極が形成される領域）
以外を、レジストパターン１４で覆った後、例えば、Ｔ
ｉ／Ｍｏ／Ａｕ合金からなるベース電極形成用金属９ａ
を、半絶縁性ＧａＡｓ基板１の全面に対して蒸着し、リ
フトオフすることにより、ベース電極９が形成され、再
び、通常の写真製版技術により、ダミーエミッタ電極１
３ｄの上面が露出するように、レジストパターン１５を
形成し、ダミーエミッタ電極１３ｄ上に堆積したベース
電極用金属９ａとともに、ダミーエミッタ電極１３ｄを
イオンミリング及びＲＩＥ技術を用いて除去し、この状
態で、図１(e) に示すように、例えばＴｉ／Ｍｏ／Ａｕ
合金からなるエミッタ電極形成用金属７ａを半絶縁性Ｇ
ａＡｓ基板１の全面に対して蒸着し、この後、リフトオ
フすることによりＴ型のエミッタ電極７が形成される。
次に、通常の写真製版技術により、エミッタ領域とベー
ス電極９とその周囲部とを覆う図示しないレジストパタ
ーンを形成し、該レジストパターンをマスクとしてサブ
コレクタ層２の上面が露出するように、ベース層４，コ
レクタ層３を部分的にエッチング除去した後、該レジス
トパターンを除去し、再度、上記工程で残されたコレク
タ層２とベース層４とその上部に形成された上記エミッ
タ領域とベース電極９とを覆うように、新たなコレクタ
電極形成用のレジストパターンを形成し、例えば、Ａｕ
Ｇｅ／Ｎｉ／Ａｕ合金からなるコレクタ電極形成用金属
を、半絶縁性ＧａＡｓ基板１の全面に対して蒸着し、リ
フトオフを行うと、コレクタ電極１１がサブコレクタ層
２上に形成され、図１(f) に示すように、前述の図４で
示した理想的な素子構造のヘテロバイポーラトランジス
タと同様の素子構造からなるヘテロバイポーラトランジ
スタが得られる。
【００１９】このような本実施例のヘテロバイポーラト
ランジスタの製造工程では、ダミーエミッタ電極１３ｄ
をマスクとして、ベース層４上のエミッタ層５ａの周囲
部ににのみ該ベース電極形成用金属９ａを堆積し、ベー
ス電極９を自己整合的に形成しているので、ベース電極
９をエミッタ領域に跨がることなく形成することかで
き、その結果、該ベース電極９は、該ベース電極９の形
成後、ダミーエミッタ電極１３ｄの除去部に形成される
エミッタ電極７とは全く接触せず、また、エミッタ−ベ
ース間の容量が増大することもない。また、エミッタ領
域を構成するエミッタ電極７，エミッタコンタクト層６
及びエミッタ層５は、この製造工程中においてイオンミ
リングの影響を受けることが無いので、該エミッタ領域
には全く損傷が生じない。また、本実施例のヘテロバイ
ポーラトランジスタでは、エミッタ電極がＴ型であるの
で、エミッタ抵抗を低減することができる。
ランジスタの製造工程では、ダミーエミッタ電極１３ｄ
をマスクとして、ベース層４上のエミッタ層５ａの周囲
部ににのみ該ベース電極形成用金属９ａを堆積し、ベー
ス電極９を自己整合的に形成しているので、ベース電極
９をエミッタ領域に跨がることなく形成することかで
き、その結果、該ベース電極９は、該ベース電極９の形
成後、ダミーエミッタ電極１３ｄの除去部に形成される
エミッタ電極７とは全く接触せず、また、エミッタ−ベ
ース間の容量が増大することもない。また、エミッタ領
域を構成するエミッタ電極７，エミッタコンタクト層６
及びエミッタ層５は、この製造工程中においてイオンミ
リングの影響を受けることが無いので、該エミッタ領域
には全く損傷が生じない。また、本実施例のヘテロバイ
ポーラトランジスタでは、エミッタ電極がＴ型であるの
で、エミッタ抵抗を低減することができる。
【００２０】（実施例２）図２は、この発明の第２の実
施例によるヘテロバイポーラトランジスタの製造工程に
おける２工程を示した断面図である。図において、７ｂ
はＷＳｉ層、１３ｅはダミーエミッタ電極、１５ａはレ
ジストパターンである。
施例によるヘテロバイポーラトランジスタの製造工程に
おける２工程を示した断面図である。図において、７ｂ
はＷＳｉ層、１３ｅはダミーエミッタ電極、１５ａはレ
ジストパターンである。
【００２１】本実施例の製造工程は、上記第１の実施例
に示したダミーエミッタ電極１３の最下層のＳＩＯＮ膜
１３ｃをＷＳｉ層７ｂに変えて、ダミーエミッタ電極１
３ｅを形成した以外は、同様の工程によりベース電極９
の形成を行い、ベース電極９の形成後、このダミーエミ
ッタ電極１３ｅの最下層のＷＳｉ層７ｂを残して、その
上層部分のみを除去し、ＷＳｉ層７ｂをそのままエミッ
タ電極として用いるものである。
に示したダミーエミッタ電極１３の最下層のＳＩＯＮ膜
１３ｃをＷＳｉ層７ｂに変えて、ダミーエミッタ電極１
３ｅを形成した以外は、同様の工程によりベース電極９
の形成を行い、ベース電極９の形成後、このダミーエミ
ッタ電極１３ｅの最下層のＷＳｉ層７ｂを残して、その
上層部分のみを除去し、ＷＳｉ層７ｂをそのままエミッ
タ電極として用いるものである。
【００２２】以下、詳しく説明すると、先ず、図２(a)
に示すように、第１の実施例と同様に、ＭＢＥ法により
半絶縁性ＧａＡｓ基板１上にサブコレクタ層２，コレク
タ層３，ベース層４，エミッタ層５及びエミッタコンタ
クト層６をそれぞれ所定の層厚となるように順次形成
し、この後、エミッタコンタクト層６上にプラズマＣＶ
Ｄ法を用いてＷＳｉ層を形成し、更に、このＷＳｉ層上
に蒸着もしくはスパッタ法を用いてＭｏ層とＡｕ層を順
次形成し、この後、通常の写真製版技術とイオンミリン
グ及びＲＩＥ技術を用いて、これら各層を所定幅に調整
して、Ａｕ層１３ａ，Ｍｏ層１３ｂ，ＷＳｉ層７ｂから
なるダミーエミッタ電極１３ｅを形成する。そして、上
記第１の実施例と全く同様の工程により、ベース電極９
を形成した後、通常の写真製版技術によりレジストパタ
ーン１５ａを形成し、上記ダミーエミッタ電極１３ｅの
Ａｕ層１３ａ，Ｍｏ層１３ｂとをイオンミリングにより
除去し、図２(b) に示すように、エミッタ電極となるＷ
Ｓｉ層７ｂをエミッタコンタクト層６上に残す。この
後、上記レジストパターン１５ａを除去した後、第１の
実施例と全く同様の工程により、コレクタ電極を形成す
ると、図２(c) に示すように、前述の図４で示した理想
的な素子構造のヘテロバイポーラトランジスタと同様の
素子構造からなるヘテロバイポーラトランジスタが得ら
れる。
に示すように、第１の実施例と同様に、ＭＢＥ法により
半絶縁性ＧａＡｓ基板１上にサブコレクタ層２，コレク
タ層３，ベース層４，エミッタ層５及びエミッタコンタ
クト層６をそれぞれ所定の層厚となるように順次形成
し、この後、エミッタコンタクト層６上にプラズマＣＶ
Ｄ法を用いてＷＳｉ層を形成し、更に、このＷＳｉ層上
に蒸着もしくはスパッタ法を用いてＭｏ層とＡｕ層を順
次形成し、この後、通常の写真製版技術とイオンミリン
グ及びＲＩＥ技術を用いて、これら各層を所定幅に調整
して、Ａｕ層１３ａ，Ｍｏ層１３ｂ，ＷＳｉ層７ｂから
なるダミーエミッタ電極１３ｅを形成する。そして、上
記第１の実施例と全く同様の工程により、ベース電極９
を形成した後、通常の写真製版技術によりレジストパタ
ーン１５ａを形成し、上記ダミーエミッタ電極１３ｅの
Ａｕ層１３ａ，Ｍｏ層１３ｂとをイオンミリングにより
除去し、図２(b) に示すように、エミッタ電極となるＷ
Ｓｉ層７ｂをエミッタコンタクト層６上に残す。この
後、上記レジストパターン１５ａを除去した後、第１の
実施例と全く同様の工程により、コレクタ電極を形成す
ると、図２(c) に示すように、前述の図４で示した理想
的な素子構造のヘテロバイポーラトランジスタと同様の
素子構造からなるヘテロバイポーラトランジスタが得ら
れる。
【００２３】このような本実施例のヘテロバイポーラト
ランジスタの製造工程では、上記第１の実施例と同様
に、ベース電極９はダミーエミッタ電極１３ｅをマスク
としてベース層４の上面のみに自己整合的に形成され、
このダミーエミッタ電極１３ｅの下部金属層（ＷＳｉ層
７ｂ）をエミッタ電極とするので、ＷＳｉ層７ｂとベー
ス電極９とは全く接触せず、また、エミッタ−ベース間
の容量が増大することもない。また、上記第１の実施例
と同様に、エミッタ領域を構成するＷＳｉ層７ｂ，エミ
ッタコンタクト層６及びエミッタ層５は、イオンミリン
グ等にによって損傷を受けることがない。また、上記の
ようにダミーエミッタ電極１３ｅを構成するＷＳｉ層７
ｂをそのままエミッタ電極として用いるので、上記第１
の実施例に比べてその工程数を短縮することができる。
ランジスタの製造工程では、上記第１の実施例と同様
に、ベース電極９はダミーエミッタ電極１３ｅをマスク
としてベース層４の上面のみに自己整合的に形成され、
このダミーエミッタ電極１３ｅの下部金属層（ＷＳｉ層
７ｂ）をエミッタ電極とするので、ＷＳｉ層７ｂとベー
ス電極９とは全く接触せず、また、エミッタ−ベース間
の容量が増大することもない。また、上記第１の実施例
と同様に、エミッタ領域を構成するＷＳｉ層７ｂ，エミ
ッタコンタクト層６及びエミッタ層５は、イオンミリン
グ等にによって損傷を受けることがない。また、上記の
ようにダミーエミッタ電極１３ｅを構成するＷＳｉ層７
ｂをそのままエミッタ電極として用いるので、上記第１
の実施例に比べてその工程数を短縮することができる。
【００２４】尚、上記実施例では、何れもＩｎＧａＡ
ｓ，ＡｌＧａＡｓ，ＧａＡｓによりヘテロバイポーラト
ランジスタを構成したが，ＩｎＡｌＧａＡｓ，ＩｎＰ，
ＩｎＧａＡｓＰ，ＩｎＧａＡｓＳｂのような他の半導体
材料を用いてヘテロバイポーラトランジスタを製造する
場合にも、本発明が適用できることは言うまでもない。
ｓ，ＡｌＧａＡｓ，ＧａＡｓによりヘテロバイポーラト
ランジスタを構成したが，ＩｎＡｌＧａＡｓ，ＩｎＰ，
ＩｎＧａＡｓＰ，ＩｎＧａＡｓＳｂのような他の半導体
材料を用いてヘテロバイポーラトランジスタを製造する
場合にも、本発明が適用できることは言うまでもない。
【００２５】
【発明の効果】以上のように、この発明によれば、エミ
ッタ層上に形成されたダミーエミッタ電極をマスクとし
て、エミッタ層の側端部が所定の厚みとなるようにエッ
チングを行い、更に、上記ダミーエミッタ電極のエミッ
タ層に接合する下層部分をサイドエッチングした後、こ
の下層部分がサイドエッチングされたダミーエミッタ電
極をマスクとして、再度、ベース層表面が露出するまで
エミッタ層をエッチングし、この後、ベース電極を上記
ダミーエミッタ電極をマスクにして上記ベース層表面に
自己整合的に形成するようにしたので、エミッタ電極と
ベース電極を接触させることなく、該ベース電極をベー
ス層上のみに形成することができ、その結果、電流利得
が増大するとともに、エミッタ−ベース間容量が低減
し、且つ、エミッタ電極，エミッタコンタクト層及びエ
ミッタ層からなるエミッタ領域に損傷が無い、高性能且
つ高信頼性のヘテロバイポーラトランジスタを得ること
ができ、しかも、これを歩留りよく製造できる効果があ
る。
ッタ層上に形成されたダミーエミッタ電極をマスクとし
て、エミッタ層の側端部が所定の厚みとなるようにエッ
チングを行い、更に、上記ダミーエミッタ電極のエミッ
タ層に接合する下層部分をサイドエッチングした後、こ
の下層部分がサイドエッチングされたダミーエミッタ電
極をマスクとして、再度、ベース層表面が露出するまで
エミッタ層をエッチングし、この後、ベース電極を上記
ダミーエミッタ電極をマスクにして上記ベース層表面に
自己整合的に形成するようにしたので、エミッタ電極と
ベース電極を接触させることなく、該ベース電極をベー
ス層上のみに形成することができ、その結果、電流利得
が増大するとともに、エミッタ−ベース間容量が低減
し、且つ、エミッタ電極，エミッタコンタクト層及びエ
ミッタ層からなるエミッタ領域に損傷が無い、高性能且
つ高信頼性のヘテロバイポーラトランジスタを得ること
ができ、しかも、これを歩留りよく製造できる効果があ
る。
【００２６】更に、この発明によれば、上記ベース電極
形成時にマスクとして用いたダミーエミッタ電極の上層
金属を除去し、下層金属をそのままエミッタ電極として
用いるようにしたので、エミッタ電極を形成する工程を
簡略化でき、より一層製造効率を高めることができる効
果がある。
形成時にマスクとして用いたダミーエミッタ電極の上層
金属を除去し、下層金属をそのままエミッタ電極として
用いるようにしたので、エミッタ電極を形成する工程を
簡略化でき、より一層製造効率を高めることができる効
果がある。
【図１】この発明の第１の実施例によるヘテロバイポー
ラトランジスタの製造工程を示す工程別断面図である。
ラトランジスタの製造工程を示す工程別断面図である。
【図２】この発明の第２の実施例によるヘテロバイポー
ラトランジスタの製造工程を示す工程別断面図である。
ラトランジスタの製造工程を示す工程別断面図である。
【図３】エミッタ層とベース層の接合部の周囲部におけ
る再結合電流が抑制される理想的な素子構造を備えたヘ
テロバイポーラトランジスタのその構造を示す断面図で
ある。
る再結合電流が抑制される理想的な素子構造を備えたヘ
テロバイポーラトランジスタのその構造を示す断面図で
ある。
【図４】従来のヘテロバイポーラトランジスタの製造工
程を示す工程別断面図である。
程を示す工程別断面図である。
【図５】図４に示すヘテロバイポーラトランジスタの製
造工程の途上の一工程を示す断面図である。
造工程の途上の一工程を示す断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ+ −ＧａＡｓサブコレクタ層 ３ ｎ−ＧａＡｓコレクタ層 ４ ｐ−ＧａＡｓベース層 ５ ｎ−ＡｌＧａＡｓエミッタ層 ６ ｎ+ −ＩｎＧａＡｓエミッタコンタクト層 ７ エミッタ電極 ７ａ エミッタ電極形成用金属 ８ ＳｉＯサイドウォール膜 ９ ベース電極 ９ａ ベース電極形成用金属 ９ｂ ベース電極形成用金属 １０，１４，１５，１５ａ レジストパターン １１ コレクタ電極 １３，１３ｅ ダミーエミッタ電極 １３ａ Ａｕ層 １３ｂ Ｍｏ層 １３ｃ ＳｉＯ膜 ５０ 空乏領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【作用】この発明においては、ダミーエミッタ電極をマ
スクとした２回のエッチングによってベース層表面を露
出させる際、２回目のエッチング時のマスクとなるダミ
ーエミッタ電極の下部が、１回目のエチッグ時のそれに
くらべて所定幅だけ細くなるように、該ダミーエミッタ
電極の下部にサイドエッチングを施すようにしたから、
このサイドエッチ量とダミーエミッタ層の層厚とを所定
の値に調整することにより、ベース層上に残留形成され
るエミッタ層の端部を薄層化することがてき、この部分
を空乏化できる。
スクとした２回のエッチングによってベース層表面を露
出させる際、２回目のエッチング時のマスクとなるダミ
ーエミッタ電極の下部が、１回目のエチッグ時のそれに
くらべて所定幅だけ細くなるように、該ダミーエミッタ
電極の下部にサイドエッチングを施すようにしたから、
このサイドエッチ量とダミーエミッタ層の層厚とを所定
の値に調整することにより、ベース層上に残留形成され
るエミッタ層の端部を薄層化することがてき、この部分
を空乏化できる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】
【実施例】以下、この発明の実施例を図について説明す
る。 （実施例１）図１は、この発明の第１の実施例によるヘ
テロバイポーラトランジスタの製造工程を示す工程別断
面図であり、図において、図４と同一符号は同一または
相当する部分を示し、７ａはエミッタ電極形成用金属、
１３、１３ｄはダミーエミッタ電極、５ａはその端部が
薄層化されたエミッタ層、１３ａはＡｕ層、１３ｂはＭ
ｏ層、１３ｃはＳｉＯ（酸化シリコン）膜、１４，１５
はレジストパターンである。
る。 （実施例１）図１は、この発明の第１の実施例によるヘ
テロバイポーラトランジスタの製造工程を示す工程別断
面図であり、図において、図４と同一符号は同一または
相当する部分を示し、７ａはエミッタ電極形成用金属、
１３、１３ｄはダミーエミッタ電極、５ａはその端部が
薄層化されたエミッタ層、１３ａはＡｕ層、１３ｂはＭ
ｏ層、１３ｃはＳｉＯ（酸化シリコン）膜、１４，１５
はレジストパターンである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】以下、製造工程を説明する。先ず、ＭＢＥ
法により半絶縁性ＧａＡｓ基板１上にサブコレクタ層
２，コレクタ層３，ベース層４，エミッタ層５及びエミ
ッタコンタクト層６をそれぞれ所定の層厚となるように
順次形成した後、エミッタコンタクト層６上にプラズマ
ＣＶＤ法を用いてＳｉＯ膜１３ｃを形成し、更に、この
ＳｉＯ膜１３ｃ上に蒸着もしくはスパッタ法を用いてＭ
ｏ層とＡｕ層を順次形成し、この後、通常の写真製版技
術とイオンミリング及びＲＩＥ技術を用いて、図１(a)
に示すように、所定幅に調整されたＡｕ層１３ａ，Ｍｏ
層１３ｂ，ＳｉＯ膜１３ｃからなるダミーエミッタ電極
１３を形成する。次に、上記ダミーエミッタ電極１３を
マスクにエミッタコンタクト層６をエッチング除去し、
さらにエミッタ層５の所定部分が所望の厚み（例えば、
５００オングストローム程度）となるように該エミッタ
層５にエッチングを施す。次に、バッファＨＦにより、
ＳｉＯ膜１３ｃの両端を所定量サイドエッッチングする
ことにより、図１(b) に示すうよに、Ａｕ層１３ａとＭ
ｏ層１３ｂにひさしが形成され、ＳｉＯ膜１３ｃの幅が
所定寸法だけ細くなったダミーエミッタ電極１３ｄを形
成する。次に、このダミーエミッタ電極１３ｄをマスク
として、ベース層４が表面露出するまで、再度、エミッ
タコンタクト層６とエミッタ層５とをエッチングする
と、図１(c) に示すように、その端部が薄膜化（５００
オングストローム程度或いはそれ以下）し、空乏領域５
０が形成されたエミッタ層５ａが形成される。この時の
エミッタ層５ａの端部の層厚は、上記サイドエッチング
によるエッチング量と、ダミーエミッタ電極１３ｄ下の
エミッタコンタクト層６及びエミッタ層５の層厚によっ
て調整される。次に、図１(d) に示すように、通常の写
真製版技術を用いて、ダミーエミッタ電極１３ｄ，エミ
ッタコンタクト層６及びエミッタ層５からなるエミッタ
領域の周囲部（ベース電極が形成される領域）以外を、
レジストパターン１４で覆った後、例えば、Ｔｉ／Ｍｏ
／Ａｕ合金からなるベース電極形成用金属９ａを、半絶
縁性ＧａＡｓ基板１の全面に対して蒸着し、リフトオフ
することにより、ベース電極９が形成され、再び、通常
の写真製版技術により、ダミーエミッタ電極１３ｄの上
面が露出するように、レジストパターン１５を形成し、
ダミーエミッタ電極１３ｄ上に堆積したベース電極用金
属９ａとともに、ダミーエミッタ電極１３ｄをイオンミ
リング及びＲＩＥ技術を用いて除去し、この状態で、図
１(e) に示すように、例えばＴｉ／Ｍｏ／Ａｕ合金から
なるエミッタ電極形成用金属７ａを半絶縁性ＧａＡｓ基
板１の全面に対して蒸着し、この後、リフトオフするこ
とによりＴ型のエミッタ電極７が形成される。次に、通
常の写真製版技術により、エミッタ領域とベース電極９
とその周囲部とを覆う図示しないレジストパターンを形
成し、該レジストパターンをマスクとしてサブコレクタ
層２の上面が露出するように、ベース層４，コレクタ層
３を部分的にエッチング除去した後、該レジストパター
ンを除去し、再度、上記工程で残されたコレクタ層２と
ベース層４とその上部に形成された上記エミッタ領域と
ベース電極９とを覆うように、新たなコレクタ電極形成
用のレジストパターンを形成し、例えば、ＡｕＧｅ／Ｎ
ｉ／Ａｕ合金からなるコレクタ電極形成用金属を、半絶
縁性ＧａＡｓ基板１の全面に対して蒸着し、リフトオフ
を行うと、コレクタ電極１１がサブコレクタ層２上に形
成され、図１(f) に示すように、前述の図４で示した理
想的な素子構造のヘテロバイポーラトランジスタと同様
の素子構造からなるヘテロバイポーラトランジスタが得
られる。
法により半絶縁性ＧａＡｓ基板１上にサブコレクタ層
２，コレクタ層３，ベース層４，エミッタ層５及びエミ
ッタコンタクト層６をそれぞれ所定の層厚となるように
順次形成した後、エミッタコンタクト層６上にプラズマ
ＣＶＤ法を用いてＳｉＯ膜１３ｃを形成し、更に、この
ＳｉＯ膜１３ｃ上に蒸着もしくはスパッタ法を用いてＭ
ｏ層とＡｕ層を順次形成し、この後、通常の写真製版技
術とイオンミリング及びＲＩＥ技術を用いて、図１(a)
に示すように、所定幅に調整されたＡｕ層１３ａ，Ｍｏ
層１３ｂ，ＳｉＯ膜１３ｃからなるダミーエミッタ電極
１３を形成する。次に、上記ダミーエミッタ電極１３を
マスクにエミッタコンタクト層６をエッチング除去し、
さらにエミッタ層５の所定部分が所望の厚み（例えば、
５００オングストローム程度）となるように該エミッタ
層５にエッチングを施す。次に、バッファＨＦにより、
ＳｉＯ膜１３ｃの両端を所定量サイドエッッチングする
ことにより、図１(b) に示すうよに、Ａｕ層１３ａとＭ
ｏ層１３ｂにひさしが形成され、ＳｉＯ膜１３ｃの幅が
所定寸法だけ細くなったダミーエミッタ電極１３ｄを形
成する。次に、このダミーエミッタ電極１３ｄをマスク
として、ベース層４が表面露出するまで、再度、エミッ
タコンタクト層６とエミッタ層５とをエッチングする
と、図１(c) に示すように、その端部が薄膜化（５００
オングストローム程度或いはそれ以下）し、空乏領域５
０が形成されたエミッタ層５ａが形成される。この時の
エミッタ層５ａの端部の層厚は、上記サイドエッチング
によるエッチング量と、ダミーエミッタ電極１３ｄ下の
エミッタコンタクト層６及びエミッタ層５の層厚によっ
て調整される。次に、図１(d) に示すように、通常の写
真製版技術を用いて、ダミーエミッタ電極１３ｄ，エミ
ッタコンタクト層６及びエミッタ層５からなるエミッタ
領域の周囲部（ベース電極が形成される領域）以外を、
レジストパターン１４で覆った後、例えば、Ｔｉ／Ｍｏ
／Ａｕ合金からなるベース電極形成用金属９ａを、半絶
縁性ＧａＡｓ基板１の全面に対して蒸着し、リフトオフ
することにより、ベース電極９が形成され、再び、通常
の写真製版技術により、ダミーエミッタ電極１３ｄの上
面が露出するように、レジストパターン１５を形成し、
ダミーエミッタ電極１３ｄ上に堆積したベース電極用金
属９ａとともに、ダミーエミッタ電極１３ｄをイオンミ
リング及びＲＩＥ技術を用いて除去し、この状態で、図
１(e) に示すように、例えばＴｉ／Ｍｏ／Ａｕ合金から
なるエミッタ電極形成用金属７ａを半絶縁性ＧａＡｓ基
板１の全面に対して蒸着し、この後、リフトオフするこ
とによりＴ型のエミッタ電極７が形成される。次に、通
常の写真製版技術により、エミッタ領域とベース電極９
とその周囲部とを覆う図示しないレジストパターンを形
成し、該レジストパターンをマスクとしてサブコレクタ
層２の上面が露出するように、ベース層４，コレクタ層
３を部分的にエッチング除去した後、該レジストパター
ンを除去し、再度、上記工程で残されたコレクタ層２と
ベース層４とその上部に形成された上記エミッタ領域と
ベース電極９とを覆うように、新たなコレクタ電極形成
用のレジストパターンを形成し、例えば、ＡｕＧｅ／Ｎ
ｉ／Ａｕ合金からなるコレクタ電極形成用金属を、半絶
縁性ＧａＡｓ基板１の全面に対して蒸着し、リフトオフ
を行うと、コレクタ電極１１がサブコレクタ層２上に形
成され、図１(f) に示すように、前述の図４で示した理
想的な素子構造のヘテロバイポーラトランジスタと同様
の素子構造からなるヘテロバイポーラトランジスタが得
られる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】以下、詳しく説明すると、先ず、図２(a)
に示すように、第１の実施例と同様に、ＭＢＥ法により
半絶縁性ＧａＡｓ基板１上にサブコレクタ層２，コレク
タ層３，ベース層４，エミッタ層５及びエミッタコンタ
クト層６をそれぞれ所定の層厚となるように順次形成
し、この後、エミッタコンタクト層６上にスパッタ法を
用いてＷＳｉ層を形成し、更に、このＷＳｉ層上に蒸着
もしくはスパッタ法を用いてＭｏ層とＡｕ層を順次形成
し、この後、通常の写真製版技術とイオンミリング及び
ＲＩＥ技術を用いて、これら各層を所定幅に調整して、
Ａｕ層１３ａ，Ｍｏ層１３ｂ，ＷＳｉ層７ｂからなるダ
ミーエミッタ電極１３ｅを形成する。そして、上記第１
の実施例と全く同様の工程により、ベース電極９を形成
した後、通常の写真製版技術によりレジストパターン１
５ａを形成し、上記ダミーエミッタ電極１３ｅのＡｕ層
１３ａ，Ｍｏ層１３ｂとをイオンミリングにより除去
し、図２(b) に示すように、エミッタ電極となるＷＳｉ
層７ｂをエミッタコンタクト層６上に残す。この後、上
記レジストパターン１５ａを除去した後、第１の実施例
と全く同様の工程により、コレクタ電極を形成すると、
図２(c) に示すように、前述の図４で示した理想的な素
子構造のヘテロバイポーラトランジスタと同様の素子構
造からなるヘテロバイポーラトランジスタが得られる。
に示すように、第１の実施例と同様に、ＭＢＥ法により
半絶縁性ＧａＡｓ基板１上にサブコレクタ層２，コレク
タ層３，ベース層４，エミッタ層５及びエミッタコンタ
クト層６をそれぞれ所定の層厚となるように順次形成
し、この後、エミッタコンタクト層６上にスパッタ法を
用いてＷＳｉ層を形成し、更に、このＷＳｉ層上に蒸着
もしくはスパッタ法を用いてＭｏ層とＡｕ層を順次形成
し、この後、通常の写真製版技術とイオンミリング及び
ＲＩＥ技術を用いて、これら各層を所定幅に調整して、
Ａｕ層１３ａ，Ｍｏ層１３ｂ，ＷＳｉ層７ｂからなるダ
ミーエミッタ電極１３ｅを形成する。そして、上記第１
の実施例と全く同様の工程により、ベース電極９を形成
した後、通常の写真製版技術によりレジストパターン１
５ａを形成し、上記ダミーエミッタ電極１３ｅのＡｕ層
１３ａ，Ｍｏ層１３ｂとをイオンミリングにより除去
し、図２(b) に示すように、エミッタ電極となるＷＳｉ
層７ｂをエミッタコンタクト層６上に残す。この後、上
記レジストパターン１５ａを除去した後、第１の実施例
と全く同様の工程により、コレクタ電極を形成すると、
図２(c) に示すように、前述の図４で示した理想的な素
子構造のヘテロバイポーラトランジスタと同様の素子構
造からなるヘテロバイポーラトランジスタが得られる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】
【発明の効果】以上のように、この発明によれば、エミ
ッタ層上に形成されたダミーエミッタ電極をマスクとし
て、エミッタ層の端部が所定の厚みとなるようにエッチ
ングを行い、更に、上記ダミーエミッタ電極のエミッタ
層に接合する下層部分をサイドエッチングした後、この
下層部分がサイドエッチングされたダミーエミッタ電極
をマスクとして、再度、ベース層表面が露出するまでエ
ミッタ層をエッチングし、この後、ベース電極を上記ダ
ミーエミッタ電極をマスクにして上記ベース層表面に自
己整合的に形成するようにしたので、エミッタ電極とベ
ース電極を接触させることなく、該ベース電極をベース
層上のみに形成することができ、その結果、電流利得が
増大するとともに、エミッタ−ベース間容量が低減し、
且つ、エミッタ電極，エミッタコンタクト層及びエミッ
タ層からなるエミッタ領域に損傷が無い、高性能且つ高
信頼性のヘテロバイポーラトランジスタを得ることがで
き、しかも、これを歩留りよく製造できる効果がある。
ッタ層上に形成されたダミーエミッタ電極をマスクとし
て、エミッタ層の端部が所定の厚みとなるようにエッチ
ングを行い、更に、上記ダミーエミッタ電極のエミッタ
層に接合する下層部分をサイドエッチングした後、この
下層部分がサイドエッチングされたダミーエミッタ電極
をマスクとして、再度、ベース層表面が露出するまでエ
ミッタ層をエッチングし、この後、ベース電極を上記ダ
ミーエミッタ電極をマスクにして上記ベース層表面に自
己整合的に形成するようにしたので、エミッタ電極とベ
ース電極を接触させることなく、該ベース電極をベース
層上のみに形成することができ、その結果、電流利得が
増大するとともに、エミッタ−ベース間容量が低減し、
且つ、エミッタ電極，エミッタコンタクト層及びエミッ
タ層からなるエミッタ領域に損傷が無い、高性能且つ高
信頼性のヘテロバイポーラトランジスタを得ることがで
き、しかも、これを歩留りよく製造できる効果がある。
Claims (5)
- 【請求項１】 第１導電型のコレクタ層上に、第２の導
電型のベース層と第１導電型のエミッタ層をこの順に配
設した後、該エミッタ層を所定幅にパターニングし、且
つ、その両側端部を薄層化して、該両側端部に空乏領域
を形成してなるヘテロバイポーラトランジスタにおい
て、 ベース電極を構成する電極金属層が、上記ベース層上に
形成されて所定幅にパターニングされたエミッタ層と、
該エミッタ層上に形成されたエミッタ電極とからなるエ
ミッタ領域に跨がることなく、上記ベース層の上面のみ
に堆積していることを特徴とするヘテロバイポーラトラ
ンジスタ。 - 【請求項２】 第１導電型のコレクタ層上に、第２の導
電型のベース層と第１導電型のエミッタ層をこの順に配
設した後、該エミッタ層を所定幅にパターニングし、且
つ、その両側端部を薄層化して、該両側端部に空乏領域
を形成してなるヘテロバイポーラトランジスタの製造方
法において、 少なくとも第１導電型のコレクタ層，第２の導電型のベ
ース層及び第１導電型のエミッタ層をこの順に成長して
なる半導体エピタキシャル層上に、所定幅にパターニン
グされたダミーエミッタ電極を形成する工程と、 上記ダミーエミッタ電極をマスクにして、上記半導体エ
ピタキシャル層をエッチングし、該ダミーエミッタ電極
でマスクされた領域外の上記エミッタ層を所定の層厚に
薄層化する第１のエッチング工程と、 上記ダミーエミッタ電極の下部をサイドエッチングした
後、該ダミーエミッタ電極をマスクとして、上記ベース
層表面が露出するまで、上記エミッタ層をエッチングす
る第２のエッチング工程と、 上記ベース層上に残されたエミッタ層と該エミッタ層の
周囲部の所定領域とを除く上記ベース層の上面にレジス
トを堆積し、該ベース層の全面に対してベース電極形成
用金属を堆積した後、リフトオフして上記所定領域にベ
ース電極を形成する工程とを含むことを特徴とするヘテ
ロバイポーラトランジスタの製造方法。 - 【請求項３】 請求項２に記載のヘテロバイポーラトラ
ンジスタの製造方法において、 上記ベース電極は上記ダミーエミッタ電極をマスクとし
て自己整合的に形成されることを特徴とするヘテロバイ
ポーラトランジスタの製造方法。 - 【請求項４】 請求項２に記載のヘテロバイポーラトラ
ンジスタの製造方法において、 上記ダミーエミッタ電極を上部金属と下部絶縁膜とで構
成し、上記ベース電極の形成後、上記ダミーエミッタ電
極の上面が露出し、且つ、上記ベース電極が覆われるよ
うに上記ベース層上にレジストを堆積し、この状態で上
記ダミーエミッタ電極をイオンミリングとエッチング技
術を用いて除去し、該ダミーエミッタ電極が除去された
空間に、エミッタ電極形成用金属を堆積してエミッタ電
極を形成することを特徴とするヘテロバイポーラトラン
ジスタの製造方法。 - 【請求項５】 請求項２に記載のヘテロバイポーラトラ
ンジスタの製造方法において、 上記ダミーエミッタ電極を、エミッタ電極用の下部金属
層と該下部金属層とは異なる金属からなる上部金属層と
で構成し、上記ベース電極の形成後、上記ダミーエミッ
タ電極の上面が露出し、且つ、上記ベース電極が覆われ
るよう上記ベース層上にレジストを堆積し、この状態で
上記ダミーエミッタ電極の上部金属層をイオンミリング
によって除去することを特徴とするヘテロバイポーラト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21847592A JPH0645347A (ja) | 1992-07-24 | 1992-07-24 | ヘテロバイポーラトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21847592A JPH0645347A (ja) | 1992-07-24 | 1992-07-24 | ヘテロバイポーラトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645347A true JPH0645347A (ja) | 1994-02-18 |
Family
ID=16720515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21847592A Pending JPH0645347A (ja) | 1992-07-24 | 1992-07-24 | ヘテロバイポーラトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0818810A2 (en) * | 1996-07-10 | 1998-01-14 | Trw Inc. | Method of fabricating high beta HBT devices |
-
1992
- 1992-07-24 JP JP21847592A patent/JPH0645347A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0818810A2 (en) * | 1996-07-10 | 1998-01-14 | Trw Inc. | Method of fabricating high beta HBT devices |
| EP0818810A3 (en) * | 1996-07-10 | 1998-03-04 | Trw Inc. | Method of fabricating high beta HBT devices |
| US5804487A (en) * | 1996-07-10 | 1998-09-08 | Trw Inc. | Method of fabricating high βHBT devices |
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