JP4895421B2 - ヘテロ接合型バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合型バイポーラトランジスタの製造方法 Download PDFInfo
- Publication number
- JP4895421B2 JP4895421B2 JP2000369065A JP2000369065A JP4895421B2 JP 4895421 B2 JP4895421 B2 JP 4895421B2 JP 2000369065 A JP2000369065 A JP 2000369065A JP 2000369065 A JP2000369065 A JP 2000369065A JP 4895421 B2 JP4895421 B2 JP 4895421B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- collector
- etching
- base
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 239000010410 layer Substances 0.000 claims description 330
- 238000005530 etching Methods 0.000 claims description 60
- 239000002346 layers by function Substances 0.000 claims description 34
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims description 24
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical group OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 22
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 19
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical group Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 12
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 238000005275 alloying Methods 0.000 description 9
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 238000005245 sintering Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Weting (AREA)
Description
【発明の属する技術分野】
本発明は、バイポーラその他の機能を備えたトランジスタ、特に、ヘテロ接合型バイポーラトランジスタ及びその製造方法に関し、特に、信頼性の高いヘテロ接合型バイポーラトランジスタ及びその製造方法に関する。
【0002】
【従来の技術】
ヘテロ接合型バイポーラトランジスタ(Heterojunction Bipolar Transistor:HBT)において、RF(radio frequency:無線周波数)性能の高性能化の手段として、ベース/コレクタ間の容量の低減と、オフセット電圧の低減と、がある。ベース/コレクタ間の容量を低減することで、利得が向上する。また、オフセット電圧を低減することで、実行的なオン抵抗が低減し、パワー特性の効率向上という効果をもたらす。
【0003】
さらに、これらを低減するだけでなく、RF性能のばらつきの抑制も必要である。ベース/コレクタ間の容量及びオフセット電圧を低減し、かつ、ばらつきをなくすには、ベース/コレクタ間の接合面積を精度よく低減する必要がある。このベース/コレクタ間の接合面積を精度よく形成するには、ベース層のサイドエッチング量を制御しなければならない。ベース層のサイドエッチング量の制御は、ベース層上のエミッタ層の加工精度を上げる必要がある。その加工精度をあげる一つの手段として、異方性の高いドライエッチング技術を用いる方法があるが、その場合、デバイスに損傷を与え、デバイス特性の悪化や、信頼性の悪化を引き起こした。そのため、等方性のドライエッチングや、ウェットエッチングを用いる必要があった。
【0004】
ところで、GaAs系HBTでは、ベース再結合電流抑制のため、エミッタ層にInGaP層を用いられているが、InGaP層を加工するマスクとして、従来においては、フォトレジスト、もしくは、酸化膜を用いていた。
【0005】
しかし、その場合、それらのマスク材料とInGaPエミッタ層の密着度が悪く、InGaPエミッタ層のサイドエッチング量のばらつきを生じていた。
【0006】
ベース電極を形成する工程において、このInGaPエミッタ層のサイドエッチングの抑制のため、特開2000-124226号公報では、InGaP加工用のマスクとして、SiN膜を用いている。
【0007】
【発明が解決しようとする課題】
しかし、特開2000-124226号公報の技術では、新たに以下のような問題点があった。以下、図面を用いて説明する。図10は、従来の一例に係るヘテロ接合型バイポーラトランジスタの構造を模式的に示した断面図であり、(a)はひさし部分が生じた状態であり、(b)はひさし部分の剥離が生じた状態である。
【0008】
特開2000-124226号公報の技術により、InGaP層の加工精度が向上し、InGaP層のサイドエッチング量の制御はよくなったが、ベース層及びコレクタ層の第2サイドエッチングにより、InGaP層406の下にベース層405及びコレクタ層403それぞれのサイドが大きくカットされ、図10(a)で示すようにInGaP層406のひさし部分が生じやすい。このひさし部分は、InGaP層406の厚さが100nm以下と薄い場合、プロセス途中で図10(b)で示すように剥離することが多い。InGaP層406が剥離すると、ベース層405表面が露出し、ベース層405表面の再結合電流が増加し、信頼性が悪化するという問題があった。このひさしを生じる第2サイドエッチング量は、主にベース層とコレクタ層の厚み分だけ生じ、厚ければ厚いほどサイドエッチング量のばらつきも生じやすくなる。このばらつきはベース/コレクタ間の接合面積のばらつきも生じさせた。さらに、パワーデバイス用途の場合、高耐圧特性が要求されるが、その場合、コレクタ層を厚くしなければならず、コレクタ層の厚さが400nm以上の時、この問題はさらに深刻であった。
【0009】
本発明の目的は、所定の機能層、特に、エミッタ層の剥離を防止し、信頼性のあるヘテロ接合型バイポーラトランジスタ及びその製造方法を提供することである。
【0010】
【課題を解決するための手段】
本発明の第1の視点においては、基板上に、第1導電型のコレクタ層、第2導電型のベース層、第1導電型のエミッタ層、の順に積層したウェハを用いて製造されるヘテロ接合型バイポーラトランジスタの製造方法において、前記エミッタ層の所定の位置に前記エミッタ層を貫通して前記ベース層と電気的に接続するベース電極を形成する工程と、前記エミッタ層上における前記ベース電極を完全に覆う所定の位置に形成された第1フォトレジストをマスクとして前記コレクタ層の途中まで第1エッチングする工程と、少なくとも前記第1エッチングにより露出した前記ベース層及び前記コレクタ層それぞれのサイドウォールとこれにつづく前記コレクタ層の表面の一部を覆うように形成された第2フォトレジストをマスクとして露出している前記コレクタ層を第2エッチングする工程と、を含み、前記第1エッチングする工程では、第1エッチャントを用いて前記エミッタ層をエッチングする工程と、前記第1エッチャントと異なる第2エッチャントを用いて前記ベース層、及び前記コレクタ層の一部をエッチングする工程と、を含むことを特徴とする。
【0011】
また、前記ヘテロ接合型バイポーラトランジスタの製造方法において、前記コレクタ層は、n型又はノンドープなGaAs層であり、前記ベース層は、p型のGaAs層であり、前記エミッタ層は、n型のInGaP層であり、前記第1エッチャントは、塩酸系のエッチャントであり、前記第2エッチャントは、リン酸系又は硫酸系のエッチャントであることが好ましい。
【0014】
また、前記ヘテロ接合型バイポーラトランジスタの製造方法において、前記第1フォトレジストを形成する前に基板上にSiN膜を形成する工程と、前記第1フォトレジスト形成後に露出している前記SiN膜を除去する工程と、を含むことが好ましい。
【0015】
また、前記ヘテロ接合型バイポーラトランジスタの製造方法において、前記第2フォトレジストを形成する前に前記第1フォトレジストを除去し基板上にSiN膜を形成する工程と、前記第2フォトレジスト形成後に露出している前記SiN膜を除去する工程と、を含むことが好ましい。
【0022】
本発明の第3の視点においては、基板上に、第1の機能層、第2の機能層、第3の機能層、の順に積層したウェハを用いて製造されるトランジスタの製造方法において、前記第3の機能層の所定の位置に前記第3の機能層を貫通して前記第2の機能層と電気的に接続する電極を形成する工程と、前記第3の機能層上における前記電極を完全に覆う所定の位置に形成された第1フォトレジストをマスクとして前記第1の機能層の途中まで第1エッチングする工程と、少なくとも前記第1エッチングにより露出した前記第2の機能層及び前記第1の機能層それぞれのサイドウォールとこれにつづく前記第1の機能層の表面の一部を覆うように形成された第2フォトレジストをマスクとして露出している前記第1の機能層を第2エッチングする工程と、を含み、前記第1エッチングする工程では、第1エッチャントを用いて前記第3の機能層をエッチングする工程と、前記第1エッチャントと異なる第2エッチャントを用いて前記第2の機能層、及び前記第1の機能層の一部をエッチングする工程と、を含むことを特徴とする。
【0023】
【発明の実施の形態】
基板上に、第1導電型のコレクタ層、第2導電型のベース層、第1導電型のエミッタ層、の順に積層したウェハを用いて製造されるヘテロ接合型バイポーラトランジスタの製造方法において、前記エミッタ層の所定の位置に前記エミッタ層を貫通して前記ベース層と電気的に接続するベース電極を形成する工程と、前記エミッタ層上における前記ベース電極を完全に覆う所定の位置に形成された第1フォトレジストをマスクとして前記コレクタ層の途中まで第1エッチングする工程と、少なくとも前記第1エッチングにより露出した前記ベース層及び前記コレクタ層それぞれのサイドウォールとこれにつづく前記コレクタ層の表面の一部を覆うように形成された第2フォトレジストをマスクとして露出している前記コレクタ層を第2エッチングする工程と、を含み、前記第1エッチングする工程では、第1エッチャントを用いて前記エミッタ層をエッチングする工程と、前記第1エッチャントと異なる第2エッチャントを用いて前記ベース層、及び前記コレクタ層の一部をエッチングする工程と、を含むことにより、ベース層及びコレクタ層それぞれのサイドからのエッチング量をコントロールすることができるので、ベース/コレクタ間の接合面積を精度よく調整することが可能になり、精度良くバラツキ無くオフセット電圧とベース/コレクタ間の容量を低減することが可能になる。この方法によって、コレクタ層のサイドウォールにメサ段差ができる。なお、前記第2フォトレジストの大きさと前記第2エッチングの量の調整によっては、コレクタ層のサイドウォールを平らにすることも可能である。
【0024】
【実施例】
本発明の実施例1について図面を用いて説明する。図1は、本発明の実施例1に係るHBTの構造を模式的に示した断面図である。
【0025】
このHBTは、半絶縁性GaAs基板101と、サブコレクタ層102と、コレクタ層103と、ベース層105と、エミッタ層106と、エミッタキャップ層107と、メサ段差109と、エミッタ電極111と、ベース電極112と、SiN膜121と、合金化層122と、を有する。
【0026】
半絶縁性GaAs基板101は、ノンドープあるいはCrをドープしたGaAsからなる電気抵抗率の高い半導体結晶基板である。サブコレクタ層102は、半絶縁性GaAs基板101上に形成されたn+型のGaAs層である。コレクタ層103は、サブコレクタ層102上に形成されたn型もしくはノンドープなGaAs層であり、コレクタ層103のサイドウォールはメサ段109を有する。ベース層105は、コレクタ層103上に形成されたp+型のGaAs層であり、ベース層105のサイドウォールはエミッタ層106下に形成されている。
エミッタ層106は、ベース層105上の所定の領域に形成されたn型のInGaP層である。エミッタキャップ層107は、エミッタ層106上の所定の領域に形成されたn型のGaAsもしくはInGaAs層である。メサ段差109は、コレクタ層103のサイドウォールに形成された段差であり、この段差を形成することによってエミッタ層106のひさしの大きさを小さく抑えることができる。エミッタ電極111は、エミッタキャップ層107上に形成されたWSi電極である。合金化層122は、ベース層105上のSiN膜121及びエミッタ層106を貫通するコンタクトホール内に形成されたPtとInGaP、PtとGaAsとにより合金化された層である。ベース電極112は、合金化層122上のSiN膜121及びエミッタ層106を貫通するコンタクトホール内に形成された電極である。SiN膜121は、エミッタ層106、エミッタキャップ層107及びエミッタ電極111表面の所定の領域に形成されたパッシベーション膜である。コレクタ電極113は、サブコレクタ層102上の所定の領域に形成された電極である。
【0027】
次に、実施例1に係るHBTの製造方法を図面を用いて説明する。図2は、本発明の実施例1に係るHBTの製造工程を模式的に示した工程断面図の前半である(工程(a)〜(d))。図3は、本発明の実施例1に係るHBTの製造工程を模式的に示した工程断面図の後半である(工程(e)〜(h))。
【0028】
まず、図2(a)に示す半絶縁性GaAs基板101上に、サブコレクタ層102を形成し、続いてサブコレクタ層102上にコレクタ層103(例えば、400〜2000nmの厚さ)を形成し、続いてコレクタ層103上にベース層105(例えば、40〜100nmの厚さ)を形成し、続いてベース層105上にエミッタ層106(例えば、10〜100nmの厚さ)を形成し、続いてエミッタ層106上にエミッタキャップ層107を形成して積層されているエピタキシャルウェハを得る。
【0029】
次に、図2(b)に示すように、このエピタキシャルウェハに対して、WSiを全面にスパッタ後、フォトレジスト(以下PR)をマスクにしてWSiをエッチング加工し、エミッタ電極111を形成する。
【0030】
次に、図2(c)に示すように、エミッタ電極111をマスクとして、リン酸系あるいは硫酸系エッチャントによりエミッタキャップ層107をエミッタ層106表面まで選択的に除去し、全面にSiN膜121を、例えば、10〜200nmの厚さで成膜する。
【0031】
次に、図2(d)で示すように、SiN膜121上に所定の位置にホールを形成するためのPRマスクを形成して、SiN膜121の一部をフッ酸系のエッチャントにより除去し、続いてエミッタ層106を部分的に露出させる。
【0032】
次に、図2(d)に示したPRを用いて蒸着リフトオフ技術により、ベース電極112を、例えばPt/Ti/Pt/Auにより、エミッタ層106上からシンタリングさせて形成し、次に、アロイ技術により、PtとInGaP、PtとGaAsとの合金化層122を形成することで、図3(e)に示すようにベース層105とベース電極112を電気的に接続させる。
【0033】
ここで、蒸着リフトオフ技術として、例えばPRを含むにPt/Ti/Pt/Auを蒸着し、不要な部分の電極材をPRと共にリフトオンする。また、アロイ技術として、リフトオフの後、例えば300℃で熱処理を行なう。これによりエミッタ層106と電極材との密着性を増加させることができる。ここでのPt/Ti/Pt/Auは、非合金型のオーミック電極であり、信頼性の高いオーミックコンタクトが得られるとともに、電極パターンとして解像度のよさを保持できる。
【0034】
次に、図3(f)に示すように、ベース電極112及びSiN膜121上の所定の領域(P1−P1’間)にPRマスクを形成して、フッ酸系のエッチャントによりSiN膜121を除去し、続いて塩酸系のエッチャントによりエミッタ層106を除去し、続いてリン酸系あるいは硫酸系エッチャントによりベース層105を除去し、続いてコレクタ層103を、例えば10〜200nmぶんだけ途中まで除去する。この際、ベース層105及びコレクタ層103それぞれのサイドエッチング量は、ベース層105及びコレクタ層103を除去した厚さに対応する。よって、ベース層105及びコレクタ層103それぞれのサイドエッチング量を抑えるため、コレクタ層103を厚さ方向に薄めに除去することが好ましい。これにより、エミッタ層106のひさしの大きさを小さく抑えることができる。
【0035】
次に、図3(g)で示すように、図3(f)のPR(第1PR)、ベース層105及びコレクタ層103上の所定の領域(P1’−P2’間、P1−P2間)にさらにPR(第2PR)を形成し、これをマスクとしてリン酸系あるいは硫酸系エッチャントによりコレクタ層103をサブコレクタ層102表面まで除去する。これによって、第1PRのときに形成されたベース層105及びコレクタ層103それぞれのサイドウォール(第1サイドウォール)は第2PRによって保存され、エミッタ層106のひさしの大きさが拡大することがない。また、第2PR下のコレクタ層103のサイドエッチング量も、コレクタ層103を除去した厚さに対応する。よって、コレクタ層103を覆う第2PRの領域をある程度幅をとることが好ましい。すなわち、P1’−P2’間、P1−P2間をある程度幅をとることが好ましい。これにより、第2PRのときに形成されるコレクタ層103の下段のサイドウォール(第2サイドウォール)は第1サイドウォールにまで達さないようにコントロールすることができる。ゆえに、第2PR下面を境界とするメサ段差109ができる。なお、P1’−P2’間、P1−P2間の幅と残りのコレクタ層103の厚さの関係によっては、第1サイドウォールと第2サイドウォールを一体的に平らにすることもできる。
【0036】
PRを除去後、図3(h)で示すように、蒸着リフトオフ技術により、コレクタ電極113を、例えばAuGe/Ni/Auにより形成する。
【0037】
実施例1によれば、ベース/コレクタ間の接合面積を精度よく形成することが可能になり、これにより精度良くバラツキ無くオフセット電圧とベース/コレクタ間の容量を低減することが可能になる。さらに、InGaPエミッタ層の剥離が抑制できるため、ベース層表面の露出を回避でき、信頼性の劣化も抑制することが可能になる。この効果をもたらす要因は、以下の製造方法と構造に起因する。
【0038】
図3(e)の製造工程で示したが、コレクタ層103を、10〜200nmと途中まで除去しコレクタ層中にメサ段を形成し、さらに図3(f)の製造工程で示した、図3(e)のPRとは別のPRを用いて残りのコレクタ層を除去することに起因する。通常は、図3(e)で示した第1PRのみを用いて、図10(a)で示す従来例のようにSiN膜、エミッタ層、ベース層、コレクタ層を除去し、サブコレクタ層を露出させる。この場合、ベース層、コレクタ層のサイドエッチングにより、エミッタ層のひさし部分が生じる。このサイドエッチング量は、主にベース層とコレクタ層の厚み分だけ生じる。本構造では、コレクタ層を10〜200nmぶんしか削らないため、サイドエッチング量を抑制することができ、エミッタ層のひさしが生じるのを抑制し、かつベース/コレクタ間の接合面積のばらつきも抑制できる。また、エミッタ層のひさし部分は、エミッタ層が100nm以下と薄い場合、プロセス途中で図10(b)で示すように剥離する場合が多い。エミッタ層が剥離すると、ベース層105表面が露出し、ベース層表面の再結合電流が増加し信頼性が低下する。一方、本発明の実施例1に係るHBTの構造では、InGaP層のひさし部分が小さいため、剥離を抑制することができ、信頼性を向上させることができる。
【0039】
次に、本発明の実施例2を図面を用いて説明する。図4は、本発明の実施例2に係るHBTの構造を模式的に示した断面図である。
【0040】
このHBTは、半絶縁性GaAs基板201と、サブコレクタ層202と、第1コレクタ層203と、第2コレクタ層204と、ベース層205と、エミッタ層206と、エミッタキャップ層207と、エッチングストッパ層208と、メサ段差209と、エミッタ電極211と、ベース電極212と、第1SiN膜221と、合金化層222と、第2SiN膜223と、を有する。実施例2では、第1コレクタ層203と、第2コレクタ層204と、エッチングストッパ層208と、第2SiN膜223と、を有する点で実施例1と異なる。
【0041】
第1コレクタ層203は、サブコレクタ層202上に形成されたn型もしくはノンドープなGaAs層であり、第1コレクタ層203のサイドウォールは実施例1と異なりメサ段を有さず、第1コレクタ層203のサイドウォールはエッチングストッパ層208下に形成されている。第2コレクタ層204は、エッチングストッパ層208上の所定の領域に形成されたn型もしくはノンドープなGaAs層であり、第2コレクタ層204のサイドウォールは実施例1と異なりメサ段を有さず、第2コレクタ層204のサイドウォールはベース層205のサイドウォールとともにエミッタ層206下に形成されている。エッチングストッパ層208は、InGaPからなり、第1コレクタ層203と第2コレクタ層204の間に介在しており、エッチングストッパ層208の端部は第1コレクタ層203のサイドウォール及び第2コレクタ層204のサイドウォールよりも外側に突出しており、エッチングストッパ層208を境に第1コレクタ層203のサイドウォールと第2コレクタ層204のサイドウォールとがメサ段差を形成した形態となっている。第2SiN膜223は、第1SiN膜221、ベース電極212、エミッタ層206、ベース層205、第2コレクタ層204及びエッチングストッパ層208の表面上に形成されている。他の構成は実施例1とほぼ同様である。
【0042】
次に、実施例2に係るHBTの製造方法を図面を用いて説明する。図5は、本発明の実施例2に係るHBTの製造工程を模式的に示した工程断面図の前半である(工程(a)〜(d))。図6は、本発明の実施例2に係るHBTの製造工程を模式的に示した工程断面図の後半である(工程(e)〜(h))。
【0043】
まず、図5(a)に示すように、半絶縁性GaAs基板201上に、サブコレクタ層202を形成し、続いてサブコレクタ層202上に第1コレクタ層203(例えば、400〜2000nmの厚さ)を形成し、続いて第1コレクタ層203上にエッチングストッパ層208を形成し、続いてエッチングストッパ層208上に第2コレクタ層204(例えば、10〜200nmの厚さ)を形成し、続いて第2コレクタ層204上にベース層205(例えば、40〜100nmの厚さ)を形成し、続いてベース層205上にエミッタ層206(例えば、10〜100nmの厚さ)を形成し、続いてエミッタ層206上にエミッタキャップ層207を形成して積層されているエピタキシャルウェハを得る。
【0044】
次に、図5(b)に示すように、このエピタキシャルウェハに対して、WSiを全面にスパッタ後、フォトレジスト(以下PR)をマスクにしてWSiをエッチング加工し、エミッタ電極211を形成する。
【0045】
次に、図5(c)に示すように、エミッタ電極211をマスクとして、リン酸系あるいは硫酸系エッチャントによりエミッタキャップ層207をエミッタ層206表面まで選択的に除去し、全面に第1SiN膜221を、例えば、10〜200nmの厚さで成膜する。
【0046】
次に、図5(d)で示すように、第1SiN膜221上に所定の位置にホールを形成するためのPRマスクを形成して、第1SiN膜221の一部をフッ酸系のエッチャントにより除去し、エミッタ層206を部分的に露出させる。
【0047】
次に、図5(d)に示したPRを用いて蒸着リフトオフ技術により、ベース電極212を、例えばPt/Ti/Pt/Auにより、エミッタ層206上からシンタリングさせて形成し、次に、アロイ技術により、PtとInGaP、PtとGaAsとの合金化層222を形成することで、図6(e)に示すようにベース層205とベース電極212を電気的に接続させる。
【0048】
次に、図6(f)に示すように、ベース電極212及び第1SiN膜221上の所定の領域にPRマスクを形成して、フッ酸系のエッチャントによりSiN膜221を除去し、続いて塩酸系のエッチャントによりエミッタ層206を除去し、続いてリン酸系あるいは硫酸系エッチャントによりベース層205を除去し、続いて第2コレクタ層204をエッチングストッパ層208表面まで除去する。この際、ベース層205及び第2コレクタ層204それぞれのサイドエッチング量は、ベース層205及び第2コレクタ層204を除去した厚さに対応する。よって、ベース層205及び第2コレクタ層204それぞれのサイドエッチング量を抑えるため、第2コレクタ層204の厚さを薄めにしておくことが好ましい。これにより、エミッタ層206のひさしの大きさを小さく抑えることができる。
【0049】
次に、図6(g)に示すように、PR(第1PR)を除去し、全面に第2SiN膜223を成膜後、第2SiN膜223上の所定の領域(第1PRよりも広い領域)にPR(第2PR)マスクを形成して、余分な第2SiN膜223を除去し、続いて塩酸系エッチャントによりストッパ層208を除去し、続いてリン酸系あるいは硫酸系エッチャントにより第1コレクタ層203をサブコレクタ層202表面まで除去する。これによって、第1PRのときに形成されたベース層205及び第2コレクタ層204それぞれのサイドウォール(第1サイドウォール)は、第2SiN膜223及び第2PRによって保存され、エミッタ層206のひさしの大きさが拡大することがない。また、ストッパ層208下の第1コレクタ層203のサイドエッチング量も、第1コレクタ層203を除去した厚さに対応する。よって、第2PRの領域をある程度幅をとることが好ましい。すなわち、P2−P2’間をある程度幅をとることが好ましい。これにより、第2PRのときに形成される第1コレクタ層203のサイドウォール(第2サイドウォール)は第1サイドウォールよりも内側にまで入らないようにコントロールすることができる。ゆえに、ストッパ層208を境界とするメサ段差209ができる。なお、P2−P2’間の幅と第1コレクタ層203の厚さの関係によっては、第1サイドウォールと第2サイドウォールを対応することもできる。
【0050】
最後に、PRを除去後、図6(h)で示すように、蒸着リフトオフ技術により、コレクタ電極213を、例えばAuGe/Ni/Auにより形成する。
【0051】
次に、本発明の実施例3を図面を用いて説明する。図7は、本発明の実施例3に係るHBTの構造を模式的に示した断面図である。
【0052】
このHBTは、半絶縁性GaAs基板301と、サブコレクタ層302と、第1コレクタ層303と、第2コレクタ層304と、ベース層305と、エミッタ層306と、エミッタキャップ層307と、メサ段差309と、エミッタ電極311と、ベース電極312と、第1SiN膜321と、合金化層322と、第2SiN膜323と、を有する。実施例3では、第1コレクタ層303と、第2コレクタ層304と、第2SiN膜323と、を有する点で実施例1と異なり、また、エッチングストッパ層を有さない点で実施例2と異なる。他の構成は実施例2とほぼ同様である。
【0053】
次に、実施例3に係るHBTの製造方法を図面を用いて説明する。図8は、本発明の実施例3に係るHBTの製造工程を模式的に示した工程断面図の前半である(工程(a)〜(d))。図9は、本発明の実施例3に係るHBTの製造工程を模式的に示した工程断面図の後半である(工程(e)〜(h))。
【0054】
まず、図8(a)に示すように、半絶縁性GaAs基板301上に、サブコレクタ層302を形成し、続いてサブコレクタ層302上に第1コレクタ層303(例えば、400〜2000nmの厚さ)を形成し、続いて第1コレクタ層303上に第2コレクタ層304(例えば、10〜200nmの厚さ)を形成し、続いて第2コレクタ層304上にベース層305(例えば、40〜100nmの厚さ)を形成し、続いてベース層305上にエミッタ層306(例えば、10〜100nmの厚さ)を形成し、続いてエミッタ層306上にエミッタキャップ層307を形成して積層されているエピタキシャルウェハを得る。
【0055】
次に、図8(b)に示すように、このエピタキシャルウェハに対して、WSiを全面にスパッタ後、フォトレジスト(以下PR)をマスクにしてWSiをエッチング加工し、エミッタ電極311を形成する。
【0056】
次に、図8(c)に示すように、エミッタ電極311をマスクとして、リン酸系あるいは硫酸系エッチャントによりエミッタキャップ層307をエミッタ層306表面まで選択的に除去し、全面に第1SiN膜321を、例えば、10〜200nmの厚さで成膜する。
【0057】
次に、図8(d)で示すように、第1SiN膜321上に所定の位置にホールを形成するためのPRマスクを形成して、第1SiN膜321の一部をフッ酸系のエッチャントにより除去し、エミッタ層306を部分的に露出させる。
【0058】
次に、図8(d)に示したPRを用いて蒸着リフトオフ技術により、ベース電極312を、例えばPt/Ti/Pt/Auにより、エミッタ層306上からシンタリングさせて形成し、次に、アロイ技術により、PtとInGaP、PtとGaAsとの合金化層322を形成することで、図9(e)に示すようにベース層305とベース電極312を電気的に接続させる。
【0059】
次に、図9(f)に示すように、ベース電極312及び第1SiN膜321上の所定の領域にPRマスクを形成して、フッ酸系のエッチャントによりSiN膜321を除去し、続いて塩酸系のエッチャントによりエミッタ層306を除去し、続いてリン酸系あるいは硫酸系エッチャントによりベース層305を除去し、続いて第2コレクタ層304を除去する。この際、ベース層305及び第2コレクタ層304それぞれのサイドエッチング量は、ベース層305及び第2コレクタ層304を除去した厚さに対応する。よって、ベース層305及び第2コレクタ層304それぞれのサイドエッチング量を抑えるため、第2コレクタ層304の厚さを薄めにしておくことが好ましい。これにより、エミッタ層306のひさしの大きさを小さく抑えることができる。
【0060】
次に、図9(g)に示すように、PRを除去し、全面に第2SiN膜323を成膜後、第2SiN膜323上の所定の領域にPRマスクを形成して、余分な第2SiN膜323を除去し、続いてリン酸系あるいは硫酸系エッチャントにより第1コレクタ層303をサブコレクタ層302表面まで除去する。これによって、第1PRのときに形成されたベース層305及び第2コレクタ層304それぞれのサイドウォール(第1サイドウォール)は、第2SiN膜323及び第2PRによって保存され、エミッタ層306のひさしの大きさが拡大することがない。また、第2SiN膜323下の第1コレクタ層203のサイドエッチング量も、第1コレクタ層303を除去した厚さに対応する。よって、第2PRの領域をある程度幅をとることが好ましい。すなわち、P2−P2’間をある程度幅をとることが好ましい。これにより、第2PRのときに形成される第1コレクタ層303のサイドウォール(第2サイドウォール)は第1サイドウォールよりも内側にまで入らないようにコントロールすることができる。ゆえに、第1コレクタ層303と第2コレクタ層304との接合面を境界とするメサ段差309ができる。なお、P2−P2’間の幅と第1コレクタ層303の厚さの関係によっては、第1サイドウォールと第2サイドウォールを一体的に平らにすることができる。
【0061】
最後に、PRを除去後、図9(h)で示すように、蒸着リフトオフ技術により、コレクタ電極313を、例えばAuGe/Ni/Auにより形成する。
【0062】
なお、本発明は、ヘテロ接合型バイポーラトランジスタのみに適用されるものではなく、コレクタ層のひさしのようにその下層のサイドウォールより側方に突出しているようなケースにも適用され、ひさし部分を低減するための手法として種々のトランジスタに用いることができるものである。
【0063】
【発明の効果】
本発明によれば、ベース/コレクタ間の接合面積を精度よく形成することが可能になり、これにより精度良くバラツキ無くオフセット電圧とベース/コレクタ間の容量を低減することが可能になることである。
【0064】
また、InGaPエミッタ層の剥離が抑制できるため、ベース層表面の露出を回避でき、信頼性の劣化も抑制することが可能になる。
【0065】
その理由は、このような構造により、ベース/コレクタ間の接合面積を精度よく形成することが可能になり、精度良くバラツキ無くオフセット電圧とベース/コレクタ間の容量を低減することが可能になるからである。
【図面の簡単な説明】
【図1】本発明の実施例1に係るHBTの構造を模式的に示した断面図である。
【図2】本発明の実施例1に係るHBTの製造工程を模式的に示した工程断面図の前半である。
【図3】本発明の実施例1に係るHBTの製造工程を模式的に示した工程断面図の後半である。
【図4】本発明の実施例2に係るHBTの構造を模式的に示した断面図である。
【図5】本発明の実施例2に係るHBTの製造工程を模式的に示した工程断面図の前半である。
【図6】本発明の実施例2に係るHBTの製造工程を模式的に示した工程断面図の後半である。
【図7】本発明の実施例3に係るHBTの構造を模式的に示した断面図である。
【図8】本発明の実施例3に係るHBTの製造工程を模式的に示した工程断面図の前半である。
【図9】本発明の実施例3に係るHBTの製造工程を模式的に示した工程断面図の後半である。
【図10】従来の一例に係るヘテロ接合型バイポーラトランジスタの構造を模式的に示した断面図であり、(a)はひさし部分が生じた状態であり、(b)はひさし部分の剥離が生じた状態である。
【符号の説明】
101、201、301、401 半絶縁性GaAs基板
102、202、302、402 サブコレクタ層
103、403 コレクタ層
203、303 第1コレクタ層
204、304 第2コレクタ層
105、205、305、405 ベース層
106、206、306、406 エミッタ層(InGaP層)
107、207、307、407 エミッタキャップ層
208 エッチングストッパ層
109、209、309 メサ段差
111、211、311、411 エミッタ電極
112、212、312、412 ベース電極
121、421 SiN膜
221、321 第1SiN膜
122、222、322、422 合金化層
223、323 第2SiN膜
Claims (5)
- 基板上に、第1導電型のコレクタ層、第2導電型のベース層、第1導電型のエミッタ層、の順に積層したウェハを用いて製造されるヘテロ接合型バイポーラトランジスタの製造方法において、
前記エミッタ層の所定の位置に前記エミッタ層を貫通して前記ベース層と電気的に接続するベース電極を形成する工程と、
前記エミッタ層上における前記ベース電極を完全に覆う所定の位置に形成された第1フォトレジストをマスクとして前記コレクタ層の途中まで第1エッチングする工程と、
少なくとも前記第1エッチングにより露出した前記ベース層及び前記コレクタ層それぞれのサイドウォールとこれにつづく前記コレクタ層の表面の一部を覆うように形成された第2フォトレジストをマスクとして露出している前記コレクタ層を第2エッチングする工程と、
を含み、
前記第1エッチングする工程では、第1エッチャントを用いて前記エミッタ層をエッチングする工程と、前記第1エッチャントと異なる第2エッチャントを用いて前記ベース層、及び前記コレクタ層の一部をエッチングする工程と、を含むことを特徴とするヘテロ接合型バイポーラトランジスタの製造方法。 - 前記コレクタ層は、n型又はノンドープなGaAs層であり、
前記ベース層は、p型のGaAs層であり、
前記エミッタ層は、n型のInGaP層であり、
前記第1エッチャントは、塩酸系のエッチャントであり、
前記第2エッチャントは、リン酸系又は硫酸系のエッチャントであることを特徴とする請求項1記載のヘテロ接合型バイポーラトランジスタの製造方法。 - 前記第1フォトレジストを形成する前に基板上にSiN膜を形成する工程と、
前記第1フォトレジスト形成後に露出している前記SiN膜を除去する工程と、
を含むことを特徴とする請求項1又は2記載のヘテロ接合型バイポーラトランジスタの製造方法。 - 前記第2フォトレジストを形成する前に前記第1フォトレジストを除去し基板上にSiN膜を形成する工程と、
前記第2フォトレジスト形成後に露出している前記SiN膜を除去する工程と、
を含むことを特徴とする請求項1乃至3のいずれか一に記載のヘテロ接合型バイポーラトランジスタの製造方法。 - 基板上に、第1の機能層、第2の機能層、第3の機能層、の順に積層したウェハを用いて製造されるトランジスタの製造方法において、
前記第3の機能層の所定の位置に前記第3の機能層を貫通して前記第2の機能層と電気的に接続する電極を形成する工程と、
前記第3の機能層上における前記電極を完全に覆う所定の位置に形成された第1フォトレジストをマスクとして前記第1の機能層の途中まで第1エッチングする工程と、
少なくとも前記第1エッチングにより露出した前記第2の機能層及び前記第1の機能層それぞれのサイドウォールとこれにつづく前記第1の機能層の表面の一部を覆うように形成された第2フォトレジストをマスクとして露出している前記第1の機能層を第2エッチングする工程と、
を含み、
前記第1エッチングする工程では、第1エッチャントを用いて前記第3の機能層をエッチングする工程と、前記第1エッチャントと異なる第2エッチャントを用いて前記第2の機能層、及び前記第1の機能層の一部をエッチングする工程と、を含むことを特徴とするトランジスタの製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000369065A JP4895421B2 (ja) | 2000-12-04 | 2000-12-04 | ヘテロ接合型バイポーラトランジスタの製造方法 |
US10/011,514 US20020066909A1 (en) | 2000-12-04 | 2001-12-03 | Heterojunction bipolar transistor and method of producing the same |
US10/447,934 US6924201B2 (en) | 2000-12-04 | 2003-05-29 | Heterojunction bipolar transistor and method of producing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000369065A JP4895421B2 (ja) | 2000-12-04 | 2000-12-04 | ヘテロ接合型バイポーラトランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002170829A JP2002170829A (ja) | 2002-06-14 |
JP4895421B2 true JP4895421B2 (ja) | 2012-03-14 |
Family
ID=18839163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000369065A Expired - Fee Related JP4895421B2 (ja) | 2000-12-04 | 2000-12-04 | ヘテロ接合型バイポーラトランジスタの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US20020066909A1 (ja) |
JP (1) | JP4895421B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050085044A1 (en) * | 2002-01-25 | 2005-04-21 | Axel Hulsmann | Method for the production of a hetero-bipolar transistor |
JP2003243527A (ja) * | 2002-02-15 | 2003-08-29 | Hitachi Ltd | 半導体装置の製造方法 |
JP3942984B2 (ja) * | 2002-08-06 | 2007-07-11 | 株式会社ナノテコ | バイポーラトランジスタ、マルチフィンガーバイポーラトランジスタ、バイポーラトランジスタ製造用エピタキシャル基板、及びバイポーラトランジスタの製造方法 |
US7655529B1 (en) * | 2004-08-20 | 2010-02-02 | Hrl Laboratories, Llc | InP based heterojunction bipolar transistors with emitter-up and emitter-down profiles on a common wafer |
US7396731B1 (en) | 2004-10-15 | 2008-07-08 | Hrl Laboratories, Llc | Method for preparing a non-self-aligned heterojunction bipolar transistor with a small emitter-to-base spacing |
US7598148B1 (en) * | 2004-10-15 | 2009-10-06 | Fields Charles H | Non-self-aligned heterojunction bipolar transistor and a method for preparing a non-self-aligned heterojunction bipolar transistor |
US7875523B1 (en) | 2004-10-15 | 2011-01-25 | Hrl Laboratories, Llc | HBT with emitter electrode having planar side walls |
US9530708B1 (en) | 2013-05-31 | 2016-12-27 | Hrl Laboratories, Llc | Flexible electronic circuit and method for manufacturing same |
CN104392923B (zh) * | 2014-10-20 | 2017-03-08 | 中国电子科技集团公司第十三研究所 | 异质结双极型晶体管的制作方法 |
JP2019054120A (ja) * | 2017-09-15 | 2019-04-04 | 株式会社村田製作所 | バイポーラトランジスタ及び高周波パワーアンプモジュール |
CN107958926B (zh) * | 2017-11-22 | 2020-07-07 | 成都海威华芯科技有限公司 | 一种异质结双极晶体管器件中基极基座的返工制作方法 |
JP2019102639A (ja) * | 2017-12-01 | 2019-06-24 | 株式会社村田製作所 | 半導体装置 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3706278A1 (de) * | 1986-02-28 | 1987-09-03 | Canon Kk | Halbleitervorrichtung und herstellungsverfahren hierfuer |
JPS63124465A (ja) * | 1986-11-13 | 1988-05-27 | Nec Corp | バイポ−ラトランジスタの製造方法 |
US5106766A (en) * | 1989-07-11 | 1992-04-21 | At&T Bell Laboratories | Method of making a semiconductor device that comprises p-type III-V semiconductor material |
JPH05136159A (ja) * | 1991-11-12 | 1993-06-01 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合型バイポーラトランジスタ及びその製造方法 |
JPH098055A (ja) * | 1995-06-20 | 1997-01-10 | Fujitsu Ltd | ヘテロバイポーラ型半導体装置及びその製造方法 |
US5682046A (en) * | 1993-08-12 | 1997-10-28 | Fujitsu Limited | Heterojunction bipolar semiconductor device and its manufacturing method |
JPH07283231A (ja) * | 1994-04-07 | 1995-10-27 | Fujitsu Ltd | 半導体装置とその製造方法 |
JP3323368B2 (ja) * | 1995-07-20 | 2002-09-09 | 株式会社テラテック | バイポーラトランジスタの製造方法 |
JPH10178021A (ja) | 1996-12-18 | 1998-06-30 | Fujitsu Ltd | ヘテロバイポーラトランジスタ及びその製造方法 |
JPH1154522A (ja) * | 1997-08-07 | 1999-02-26 | Fujitsu Ltd | ヘテロ接合バイポーラトランジスタの製造方法 |
JP2000124226A (ja) * | 1998-10-07 | 2000-04-28 | Raytheon Co | ヘテロ接合バイポーラトランジスタ及びかかるトランジスタを形成する方法 |
JP2000156382A (ja) * | 1998-11-19 | 2000-06-06 | Nec Corp | 半導体装置及びその製造方法 |
JP2000311902A (ja) * | 1999-04-27 | 2000-11-07 | Sharp Corp | 化合物半導体装置及びその製造方法 |
JP3429706B2 (ja) * | 1999-06-25 | 2003-07-22 | シャープ株式会社 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
JP2001127071A (ja) * | 1999-08-19 | 2001-05-11 | Hitachi Ltd | 半導体装置及びその製造方法 |
US6407617B1 (en) * | 1999-11-19 | 2002-06-18 | Matsushita Electric Industrial Co., Ltd. | Bias circuit and method of fabricating semiconductor device |
US6406965B1 (en) * | 2001-04-19 | 2002-06-18 | Trw Inc. | Method of fabricating HBT devices |
-
2000
- 2000-12-04 JP JP2000369065A patent/JP4895421B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-03 US US10/011,514 patent/US20020066909A1/en not_active Abandoned
-
2003
- 2003-05-29 US US10/447,934 patent/US6924201B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2002170829A (ja) | 2002-06-14 |
US20030218187A1 (en) | 2003-11-27 |
US6924201B2 (en) | 2005-08-02 |
US20020066909A1 (en) | 2002-06-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH06232150A (ja) | ヘテロ接合バイポーラ・トランジスタ集積回路の製造方法 | |
JP4895421B2 (ja) | ヘテロ接合型バイポーラトランジスタの製造方法 | |
US7214558B2 (en) | Method for forming patterns on a semiconductor device using a lift off technique | |
JP3507828B2 (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
US6593604B2 (en) | Heterojunction bipolar transistor, manufacturing method therefor, and communication device therewith | |
JPH0845958A (ja) | ヘテロ接合バイポーラトランジスタのベース−コレクタ接合の寄生キャパシタンス減少方法 | |
JP2000223504A (ja) | 電界効果型半導体装置およびその製造方法 | |
JP4507295B2 (ja) | バイポーラトランジスタの製造方法 | |
JP3279269B2 (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
JP2000082709A (ja) | 半導体装置 | |
JP3123940B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
JPH10178021A (ja) | ヘテロバイポーラトランジスタ及びその製造方法 | |
JP2008227221A (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法 | |
JPH10107041A (ja) | 化合物半導体装置 | |
JP3652633B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
CN209785942U (zh) | 异质接面双极性晶体管 | |
JPH09246281A (ja) | ヘテロ接合バイポーラトランジスタ | |
JP4872222B2 (ja) | ヘテロ接合型バイポーラトランジスタの製造方法 | |
JP4092597B2 (ja) | 半導体装置及びその製造方法 | |
JP2557430B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
JPH09246280A (ja) | ヘテロ接合バイポーラトランジスタ | |
JP2734780B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
JP3558881B2 (ja) | 半導体素子の製造方法 | |
JPH10107042A (ja) | 化合物半導体装置 | |
JP3903241B2 (ja) | 化合物電界効果型半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060424 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070912 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090306 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110614 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110729 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110913 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111114 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111220 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111220 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |