JPH07283231A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH07283231A JPH07283231A JP6937794A JP6937794A JPH07283231A JP H07283231 A JPH07283231 A JP H07283231A JP 6937794 A JP6937794 A JP 6937794A JP 6937794 A JP6937794 A JP 6937794A JP H07283231 A JPH07283231 A JP H07283231A
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- emitter layer
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Abstract
(57)【要約】
【目的】 長時間通電しても、ベース電流の増加がみら
れないＧａＡｓ／ＡｌＧａＡｓ系ＨＢＴを提供する。 【構成】 半導体基板上に、第１導電型の化合物半導体
からなるコレクタ層と、該コレクタ層上に第１導電型と
逆の第２導電型の化合物半導体からなるベース層をこの
順番に形成する工程と、前記ベース層の上に、ＡｌＧａ
Ａｓ第１エミッタ層と、該ＡｌＧａＡｓ第１エミッタ層
の直上に該第１エミッタ層とは異なる化合物半導体から
なる第２エミッタ層とを含むエミッタ積層構造を形成す
るエミッタ積層構造形成工程と、前記エミッタ積層構造
の周辺部を、前記ＡｌＧａＡｓ第１エミッタ層及び前記
第２エミッタ層の前記ベース層側の少なくとも一部の厚
さが残るように除去するエミッタ積層構造除去工程とを
含む半導体装置の製造方法。
れないＧａＡｓ／ＡｌＧａＡｓ系ＨＢＴを提供する。 【構成】 半導体基板上に、第１導電型の化合物半導体
からなるコレクタ層と、該コレクタ層上に第１導電型と
逆の第２導電型の化合物半導体からなるベース層をこの
順番に形成する工程と、前記ベース層の上に、ＡｌＧａ
Ａｓ第１エミッタ層と、該ＡｌＧａＡｓ第１エミッタ層
の直上に該第１エミッタ層とは異なる化合物半導体から
なる第２エミッタ層とを含むエミッタ積層構造を形成す
るエミッタ積層構造形成工程と、前記エミッタ積層構造
の周辺部を、前記ＡｌＧａＡｓ第１エミッタ層及び前記
第２エミッタ層の前記ベース層側の少なくとも一部の厚
さが残るように除去するエミッタ積層構造除去工程とを
含む半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】 本発明は、ヘテロ接合バイポー
ラトランジスタ（ＨＢＴ）に関し、特にＧａＡｓ／Ａｌ
ＧａＡｓ系ＨＢＴに関する。ＨＢＴは、高速動作可能で
あり、電流駆動能力が高いため、マイクロ波デバイスや
光通信用のドライバ等に応用が期待されている。
ラトランジスタ（ＨＢＴ）に関し、特にＧａＡｓ／Ａｌ
ＧａＡｓ系ＨＢＴに関する。ＨＢＴは、高速動作可能で
あり、電流駆動能力が高いため、マイクロ波デバイスや
光通信用のドライバ等に応用が期待されている。
【０００２】
【従来の技術】図７は、従来のＧａＡｓ／ＡｌＧａＡｓ
系のＨＢＴを示す。半絶縁性ＧａＡｓ基板５１上に厚さ
５００ｎｍ、キャリア濃度３×１０18ｃｍ-3のｎ型Ｇａ
Ａｓサブコレクタ層５２が形成されている。サブコレク
タ層５２の上には、厚さ３００ｎｍ、キャリア濃度５×
１０16ｃｍ-3のｎ型ＧａＡｓコレクタ層５３が形成され
ている。さらに、コレクタ層５３を取り囲むように、サ
ブコレクタ層５２の表面にオーミック接触したコレクタ
電極５８が形成されている。
系のＨＢＴを示す。半絶縁性ＧａＡｓ基板５１上に厚さ
５００ｎｍ、キャリア濃度３×１０18ｃｍ-3のｎ型Ｇａ
Ａｓサブコレクタ層５２が形成されている。サブコレク
タ層５２の上には、厚さ３００ｎｍ、キャリア濃度５×
１０16ｃｍ-3のｎ型ＧａＡｓコレクタ層５３が形成され
ている。さらに、コレクタ層５３を取り囲むように、サ
ブコレクタ層５２の表面にオーミック接触したコレクタ
電極５８が形成されている。
【０００３】コレクタ層５３の上には、厚さ１００ｎ
ｍ、キャリア濃度４×１０19ｃｍ-3のｐ型ＧａＡｓベー
ス層５４が形成されている。ベース層５４の上には、厚
さ１５０ｎｍ、キャリア濃度５×１０17ｃｍ-3のｎ型Ａ
ｌＧａＡｓエミッタ層５５が形成されている。エミッタ
層５５を取り囲むように、ベース層５４の表面にオーミ
ック接触したベース電極５９が形成されている。
ｍ、キャリア濃度４×１０19ｃｍ-3のｐ型ＧａＡｓベー
ス層５４が形成されている。ベース層５４の上には、厚
さ１５０ｎｍ、キャリア濃度５×１０17ｃｍ-3のｎ型Ａ
ｌＧａＡｓエミッタ層５５が形成されている。エミッタ
層５５を取り囲むように、ベース層５４の表面にオーミ
ック接触したベース電極５９が形成されている。
【０００４】ベース層５４を露出させると、その露出面
に電子がトラップされ、電流利得が減少する。従って、
電流利得の減少を防止するためにベース層５４が露出し
ないようにすることが好ましい。この対策として、ベー
ス層５４のベース電極以外の領域をエミッタ層５５で覆
っている。
に電子がトラップされ、電流利得が減少する。従って、
電流利得の減少を防止するためにベース層５４が露出し
ないようにすることが好ましい。この対策として、ベー
ス層５４のベース電極以外の領域をエミッタ層５５で覆
っている。
【０００５】エミッタ層５５の端部近傍は、エミッタ層
５５からベース電極５９に直接電流が流れないようにす
るために、厚さ３０〜６０ｎｍ程度に薄くされ、ガード
リング６２が形成されている。通常、ガードリングは空
乏化しているため、エミッタ層５５からベース電極５９
に直接電流が流れることはない。
５５からベース電極５９に直接電流が流れないようにす
るために、厚さ３０〜６０ｎｍ程度に薄くされ、ガード
リング６２が形成されている。通常、ガードリングは空
乏化しているため、エミッタ層５５からベース電極５９
に直接電流が流れることはない。
【０００６】エミッタ層５５の上には、厚さ５０ｎｍ、
キャリア濃度５×１０18ｃｍ-3のｎ型ＧａＡｓ層５６、
厚さ５０ｎｍ、キャリア濃度５×１０19ｃｍ-3のＩｎ
0.6 Ｇａ0.4 Ａｓ層５７がこの順番に形成されている。
エミッタ層５５、ＧａＡｓ層５６、ＩｎＧａＡｓ層５７
の側面及びガードリング６２の上面はＳｉＯＮ等のサイ
ドウォール６１によって覆われている。
キャリア濃度５×１０18ｃｍ-3のｎ型ＧａＡｓ層５６、
厚さ５０ｎｍ、キャリア濃度５×１０19ｃｍ-3のＩｎ
0.6 Ｇａ0.4 Ａｓ層５７がこの順番に形成されている。
エミッタ層５５、ＧａＡｓ層５６、ＩｎＧａＡｓ層５７
の側面及びガードリング６２の上面はＳｉＯＮ等のサイ
ドウォール６１によって覆われている。
【０００７】ＩｎＧａＡｓ層５７の上には、オーミック
接触を形成するエミッタ電極６０が形成されている。
接触を形成するエミッタ電極６０が形成されている。
【０００８】
【発明が解決しようとする課題】上記従来例によるＨＢ
Ｔに通電すると、時間の経過とともにベース電流が増加
するという問題がある。ベース電流の増加は利得の減少
につながり、トランジスタの特性を劣化させる。
Ｔに通電すると、時間の経過とともにベース電流が増加
するという問題がある。ベース電流の増加は利得の減少
につながり、トランジスタの特性を劣化させる。
【０００９】本発明の目的は、長時間通電しても、ベー
ス電流の増加が少ないＧａＡｓ／ＡｌＧａＡｓ系ＨＢＴ
を提供することである。
ス電流の増加が少ないＧａＡｓ／ＡｌＧａＡｓ系ＨＢＴ
を提供することである。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に、第１導電型の化合物半導体
からなるコレクタ層と、該コレクタ層上に第１導電型と
逆の第２導電型の化合物半導体からなるベース層をこの
順番に形成する工程と、前記ベース層の上に、ＡｌＧａ
Ａｓ第１エミッタ層と、該ＡｌＧａＡｓ第１エミッタ層
の直上に該第１エミッタ層とは異なる化合物半導体から
なる第２エミッタ層とを含むエミッタ積層構造を形成す
るエミッタ積層構造形成工程と、前記エミッタ積層構造
の周辺部を、前記ＡｌＧａＡｓ第１エミッタ層及び前記
第２エミッタ層の前記ベース層側の少なくとも一部の厚
さが残るように除去するエミッタ積層構造除去工程とを
含む半導体装置の製造方法。
造方法は、半導体基板上に、第１導電型の化合物半導体
からなるコレクタ層と、該コレクタ層上に第１導電型と
逆の第２導電型の化合物半導体からなるベース層をこの
順番に形成する工程と、前記ベース層の上に、ＡｌＧａ
Ａｓ第１エミッタ層と、該ＡｌＧａＡｓ第１エミッタ層
の直上に該第１エミッタ層とは異なる化合物半導体から
なる第２エミッタ層とを含むエミッタ積層構造を形成す
るエミッタ積層構造形成工程と、前記エミッタ積層構造
の周辺部を、前記ＡｌＧａＡｓ第１エミッタ層及び前記
第２エミッタ層の前記ベース層側の少なくとも一部の厚
さが残るように除去するエミッタ積層構造除去工程とを
含む半導体装置の製造方法。
【００１１】
【作用】エミッタ層端部近傍のガードリングを、ＡｌＧ
ａＡｓとその他の化合物半導体との２層構造にすること
により、ＡｌＧａＡｓ表面が直接ガードリング上面に現
れることを防止できる。このため、ＡｌＧａＡｓ層表面
におけるキャリアの再結合を抑制でき、ベース電流の増
加を抑制できる。
ａＡｓとその他の化合物半導体との２層構造にすること
により、ＡｌＧａＡｓ表面が直接ガードリング上面に現
れることを防止できる。このため、ＡｌＧａＡｓ層表面
におけるキャリアの再結合を抑制でき、ベース電流の増
加を抑制できる。
【００１２】
【実施例】図１〜図４を参照して本発明の実施例につい
て説明する。図１（Ａ）に示すように、半絶縁性ＧａＡ
ｓ基板１の上に、厚さ５００ｎｍ、キャリア濃度５×１
０18ｃｍ-3のＳｉドープｎ型ＧａＡｓサブコレクタ層
２、厚さ３００ｎｍ、ノンドープＧａＡｓコレクタ層
３、厚さ１００ｎｍ、キャリア濃度４×１０19ｃｍ-3の
Ｃドープｐ型ＧａＡｓベース層４が形成されている。
て説明する。図１（Ａ）に示すように、半絶縁性ＧａＡ
ｓ基板１の上に、厚さ５００ｎｍ、キャリア濃度５×１
０18ｃｍ-3のＳｉドープｎ型ＧａＡｓサブコレクタ層
２、厚さ３００ｎｍ、ノンドープＧａＡｓコレクタ層
３、厚さ１００ｎｍ、キャリア濃度４×１０19ｃｍ-3の
Ｃドープｐ型ＧａＡｓベース層４が形成されている。
【００１３】ｐ型ＧａＡｓベース層４の上に、厚さ３０
ｎｍのＳｉドープｎ型Ａｌ0.26Ｇａ 0.74Ａｓ下部エミッ
タ層５、厚さ１０ｎｍのＳｉドープｎ型ＧａＡｓエミッ
タ層６、厚さ１１０ｎｍのＳｉドープｎ型ＡｌＧａＡｓ
上部エミッタ層７の３層からなるエミッタ層が形成され
ている。これらエミッタ層のキャリア濃度は、全て５×
１０17ｃｍ-3である。
ｎｍのＳｉドープｎ型Ａｌ0.26Ｇａ 0.74Ａｓ下部エミッ
タ層５、厚さ１０ｎｍのＳｉドープｎ型ＧａＡｓエミッ
タ層６、厚さ１１０ｎｍのＳｉドープｎ型ＡｌＧａＡｓ
上部エミッタ層７の３層からなるエミッタ層が形成され
ている。これらエミッタ層のキャリア濃度は、全て５×
１０17ｃｍ-3である。
【００１４】上部エミッタ層７の上に、厚さ１５０ｎ
ｍ、キャリア濃度５×１０18ｃｍ-3のＳｉドープｎ型Ｇ
ａＡｓエミッタキャップ層８、厚さ１００ｎｍ、キャリ
ア濃度５×１０19ｃｍ-3のＳｉドープｎ型Ｉｎ0.6 Ｇａ
0.4 Ａｓエミッタコンタクト層９がこの順番に形成され
ている。
ｍ、キャリア濃度５×１０18ｃｍ-3のＳｉドープｎ型Ｇ
ａＡｓエミッタキャップ層８、厚さ１００ｎｍ、キャリ
ア濃度５×１０19ｃｍ-3のＳｉドープｎ型Ｉｎ0.6 Ｇａ
0.4 Ａｓエミッタコンタクト層９がこの順番に形成され
ている。
【００１５】なお、ｎ型ＧａＡｓサブコレクタ層２〜ｎ
型ＩｎＧａＡｓエミッタコンタクト層９の積層構造は、
ＭＯＣＶＤまたはガスソースＭＢＥ等によりエピタキシ
ャル成長されたものである。
型ＩｎＧａＡｓエミッタコンタクト層９の積層構造は、
ＭＯＣＶＤまたはガスソースＭＢＥ等によりエピタキシ
ャル成長されたものである。
【００１６】図１（Ｂ）に示すように、ｎ型ＩｎＧａＡ
ｓエミッタコンタクト層９の上にＷＳｉ層をスパッタリ
ング等により堆積してエミッタの形状にパターニング
し、ＷＳｉ層１０を形成する。
ｓエミッタコンタクト層９の上にＷＳｉ層をスパッタリ
ング等により堆積してエミッタの形状にパターニング
し、ＷＳｉ層１０を形成する。
【００１７】図１（Ｃ）に示すように、まず、ＷＳｉ層
１０をマスクとしてリン酸系のエッチング液を使用し、
ｎ型ＩｎＧａＡｓエミッタコンタクト層９を部分的にエ
ッチングする。次に、ＷＳｉ層１０及びエミッタコンタ
クト層９をマスクとしてＣＣｌ2 Ｆ2 とＨｅガスを用い
た反応性イオンエッチングによってｎ型ＧａＡｓエミッ
タキャップ層８を選択的にエッチングする。このとき、
ガス圧を変えて等方的なエッチング条件を選べば、ｎ型
ＧａＡｓエミッタキャップ層８はアンダーエッチされ、
ＷＳｉ層１０とエミッタコンタクト層９には、エミッタ
キャップ層８の端部から張り出した庇状部分２１が形成
される。さらに、ｎ型ＡｌＧａＡｓ上部エミッタ層７を
アンモニア系のエッチング液を用いてエッチングする。
１０をマスクとしてリン酸系のエッチング液を使用し、
ｎ型ＩｎＧａＡｓエミッタコンタクト層９を部分的にエ
ッチングする。次に、ＷＳｉ層１０及びエミッタコンタ
クト層９をマスクとしてＣＣｌ2 Ｆ2 とＨｅガスを用い
た反応性イオンエッチングによってｎ型ＧａＡｓエミッ
タキャップ層８を選択的にエッチングする。このとき、
ガス圧を変えて等方的なエッチング条件を選べば、ｎ型
ＧａＡｓエミッタキャップ層８はアンダーエッチされ、
ＷＳｉ層１０とエミッタコンタクト層９には、エミッタ
キャップ層８の端部から張り出した庇状部分２１が形成
される。さらに、ｎ型ＡｌＧａＡｓ上部エミッタ層７を
アンモニア系のエッチング液を用いてエッチングする。
【００１８】図２（Ａ）はサイドウォール１１を形成す
る工程を示す。まず、プラズマＣＶＤ、熱ＣＶＤまたは
光ＣＶＤ等により厚さ１００ｎｍのＳｉＯＮ膜を基板表
面全面に堆積する。プラズマＣＶＤ等ではＳｉＯＮ膜が
等方的に成長するため、ｎ型ＧａＡｓエミッタ層６及び
ＷＳｉ層１０の上面のみならず、ｎ型ＩｎＧａＡｓエミ
ッタコンタクト層９、ｎ型ＧａＡｓエミッタキャップ層
８及びｎ型ＡｌＧａＡｓ上部エミッタ層７の側面、庇状
部分２１の下面にもＳｉＯＮ膜が堆積する。
る工程を示す。まず、プラズマＣＶＤ、熱ＣＶＤまたは
光ＣＶＤ等により厚さ１００ｎｍのＳｉＯＮ膜を基板表
面全面に堆積する。プラズマＣＶＤ等ではＳｉＯＮ膜が
等方的に成長するため、ｎ型ＧａＡｓエミッタ層６及び
ＷＳｉ層１０の上面のみならず、ｎ型ＩｎＧａＡｓエミ
ッタコンタクト層９、ｎ型ＧａＡｓエミッタキャップ層
８及びｎ型ＡｌＧａＡｓ上部エミッタ層７の側面、庇状
部分２１の下面にもＳｉＯＮ膜が堆積する。
【００１９】次に、異方性ドライエッチングにより、Ｓ
ｉＯＮ膜をエッチングする。エッチングは、主に上方か
ら下方に向かって基板表面に垂直な方向にのみ進行する
ため、ＷＳｉ層１０〜ｎ型ＡｌＧａＡｓ上部エミッタ層
７の側面、庇状部分２１の下面、及びＧａＡｓエミッタ
層６の上面のうち庇状部分２１直下に形成されたＳｉＯ
Ｎ膜が残る。このようにして、サイドウォール１１が形
成される。なお、サイドウォール１１は、ＳｉＯＮに限
らず、ＳｉＯ2 、ＳｉＮ等の絶縁膜でもよい。
ｉＯＮ膜をエッチングする。エッチングは、主に上方か
ら下方に向かって基板表面に垂直な方向にのみ進行する
ため、ＷＳｉ層１０〜ｎ型ＡｌＧａＡｓ上部エミッタ層
７の側面、庇状部分２１の下面、及びＧａＡｓエミッタ
層６の上面のうち庇状部分２１直下に形成されたＳｉＯ
Ｎ膜が残る。このようにして、サイドウォール１１が形
成される。なお、サイドウォール１１は、ＳｉＯＮに限
らず、ＳｉＯ2 、ＳｉＮ等の絶縁膜でもよい。
【００２０】図２（Ｂ）に示すように、ＷＳｉ層１０及
びサイドウォール１１をマスクとしてリン酸系のエッチ
ング液でｎ型ＧａＡｓエミッタ層６とｎ型ＡｌＧａＡｓ
下部エミッタ層５を部分的にエッチングする。なお、こ
の場合も、わずかにアンダーエッチされる。
びサイドウォール１１をマスクとしてリン酸系のエッチ
ング液でｎ型ＧａＡｓエミッタ層６とｎ型ＡｌＧａＡｓ
下部エミッタ層５を部分的にエッチングする。なお、こ
の場合も、わずかにアンダーエッチされる。
【００２１】図２（Ｃ）に示すように、Ｔｉ／Ｐｔ／Ａ
ｕ膜を真空蒸着により形成する。真空蒸着により膜を形
成する場合には、原料となる原子は基板上方からのみ飛
散してくるため、原子の飛散方向に対して影になる部分
には膜が堆積しない。従って、ＷＳｉ層１０の上面及び
ｐ型ＧａＡｓベース層４の表面のうちサイドウォール１
１の影にならない領域にのみ膜が堆積する。従って、Ｗ
Ｓｉ層１０の上面及びｐ型ＧａＡｓベース層４の上面に
Ｔｉ／Ｐｔ／Ａｕ膜１２、１３が形成される。ｎ型Ｇａ
Ａｓエミッタ層６及びｎ型ＡｌＧａＡｓ下部エミッタ層
５はアンダーエッチされているため、直接Ｔｉ／Ｐｔ／
Ａｕ膜に接触しない。
ｕ膜を真空蒸着により形成する。真空蒸着により膜を形
成する場合には、原料となる原子は基板上方からのみ飛
散してくるため、原子の飛散方向に対して影になる部分
には膜が堆積しない。従って、ＷＳｉ層１０の上面及び
ｐ型ＧａＡｓベース層４の表面のうちサイドウォール１
１の影にならない領域にのみ膜が堆積する。従って、Ｗ
Ｓｉ層１０の上面及びｐ型ＧａＡｓベース層４の上面に
Ｔｉ／Ｐｔ／Ａｕ膜１２、１３が形成される。ｎ型Ｇａ
Ａｓエミッタ層６及びｎ型ＡｌＧａＡｓ下部エミッタ層
５はアンダーエッチされているため、直接Ｔｉ／Ｐｔ／
Ａｕ膜に接触しない。
【００２２】図２（Ｄ）は、ｎ型ＧａＡｓコレクタ層３
を露出させる工程を示す。エミッタ領域及びベース領域
となる領域をレジストパターン１５で覆う。レジストパ
ターン１５をマスクとしてイオンミリングによりＴｉ／
Ｐｔ／Ａｕ膜１３を選択的に除去する。さらに、ｐ型Ｇ
ａＡｓベース層４、ｎ型ＧａＡｓコレクタ層３を部分的
にウェットエッチングし、ｎ型ＧａＡｓコレクタ層３の
途中でエッチングを停止する。エッチング後、レジスト
パターン１５を除去する。
を露出させる工程を示す。エミッタ領域及びベース領域
となる領域をレジストパターン１５で覆う。レジストパ
ターン１５をマスクとしてイオンミリングによりＴｉ／
Ｐｔ／Ａｕ膜１３を選択的に除去する。さらに、ｐ型Ｇ
ａＡｓベース層４、ｎ型ＧａＡｓコレクタ層３を部分的
にウェットエッチングし、ｎ型ＧａＡｓコレクタ層３の
途中でエッチングを停止する。エッチング後、レジスト
パターン１５を除去する。
【００２３】図３（Ａ）は、コレクタ電極引出し用の穴
を形成する工程を示す。まず、基板表面にレジスト膜１
６を塗布し、ベース電極１３のやや外側を取り囲むよう
に開口を形成する。この開口を通してｎ型ＧａＡｓコレ
クタ層３及びｎ型ＧａＡｓサブコレクタ層２を部分的に
エッチングし、ｎ型ＧａＡｓサブコレクタ層２の途中で
エッチングを停止する。
を形成する工程を示す。まず、基板表面にレジスト膜１
６を塗布し、ベース電極１３のやや外側を取り囲むよう
に開口を形成する。この開口を通してｎ型ＧａＡｓコレ
クタ層３及びｎ型ＧａＡｓサブコレクタ層２を部分的に
エッチングし、ｎ型ＧａＡｓサブコレクタ層２の途中で
エッチングを停止する。
【００２４】図３（Ｂ）に示すように、基板全面にＴｉ
／ＡｕＧｅ／Ａｕ膜１４ａを蒸着する。図３（Ｃ）に示
すように、リフトオフ法によりレジスト膜１６とその上
に蒸着されたＴｉ／ＡｕＧｅ／Ａｕ膜１４ａを除去す
る。さらに、熱処理を行いｎ型ＧａＡｓサブコレクタ層
２にオーミック接触するＴｉ／ＡｕＧｅ／Ａｕコレクタ
電極１４を形成する。
／ＡｕＧｅ／Ａｕ膜１４ａを蒸着する。図３（Ｃ）に示
すように、リフトオフ法によりレジスト膜１６とその上
に蒸着されたＴｉ／ＡｕＧｅ／Ａｕ膜１４ａを除去す
る。さらに、熱処理を行いｎ型ＧａＡｓサブコレクタ層
２にオーミック接触するＴｉ／ＡｕＧｅ／Ａｕコレクタ
電極１４を形成する。
【００２５】図４は、図３（Ｃ）に示すＨＢＴの平面図
を示す。エミッタ電極１２の周囲を取り囲むようにベー
ス電極１３が形成されている。さらに、ベース電極１３
の三方を取り囲むように、ベース電極１３のやや外側に
コレクタ電極１４が形成されている。
を示す。エミッタ電極１２の周囲を取り囲むようにベー
ス電極１３が形成されている。さらに、ベース電極１３
の三方を取り囲むように、ベース電極１３のやや外側に
コレクタ電極１４が形成されている。
【００２６】図３（Ｃ）に示す実施例によるＨＢＴの構
造では、ｐ型ＧａＡｓベース層４上のガードリング２０
は、ｎ型ＧａＡｓエミッタ層６とｎ型ＡｌＧａＡｓ下部
エミッタ層５の２層で構成されている。ＡｌＧａＡｓ層
表面がＧａＡｓ層で覆われているため、ＡｌＧａＡｓ表
面での再結合を抑制することができる。
造では、ｐ型ＧａＡｓベース層４上のガードリング２０
は、ｎ型ＧａＡｓエミッタ層６とｎ型ＡｌＧａＡｓ下部
エミッタ層５の２層で構成されている。ＡｌＧａＡｓ層
表面がＧａＡｓ層で覆われているため、ＡｌＧａＡｓ表
面での再結合を抑制することができる。
【００２７】次に、ガードリングをＡｌＧａＡｓ／Ｇａ
Ａｓ２層構造にした場合の電流増加抑制効果について説
明する。図５は、図３（Ｃ）に示す実施例によるＨＢ
Ｔ、及び図７に示す従来例によるＨＢＴのエミッタ／ベ
ース接合をシミュレートするダイオード構造のサンプル
に順バイアスを印加したときに流れる電流の時間変化を
示す。横軸は経過時間を単位時間で表し、縦軸は電流Ｉ
の大きさを初期電流Ｉ0 に対する相対値Ｉ／Ｉ0 で表
す。
Ａｓ２層構造にした場合の電流増加抑制効果について説
明する。図５は、図３（Ｃ）に示す実施例によるＨＢ
Ｔ、及び図７に示す従来例によるＨＢＴのエミッタ／ベ
ース接合をシミュレートするダイオード構造のサンプル
に順バイアスを印加したときに流れる電流の時間変化を
示す。横軸は経過時間を単位時間で表し、縦軸は電流Ｉ
の大きさを初期電流Ｉ0 に対する相対値Ｉ／Ｉ0 で表
す。
【００２８】図中●は、図３（Ｃ）に示すようにガード
リングを２層構造とした場合、○は図７に示すようにＡ
ｌＧａＡｓ１層構造のガードリングとした場合を示す。
なお、通電は、面積２×５μｍ2 の素子を用いて初期電
流Ｉ0 の電流密度１×１０5Ａ／ｃｍ2 、環境温度１５
０℃で行った。図５の電流Ｉは、印加電圧０．８Ｖにお
ける電流値で、１５０℃において測定した。
リングを２層構造とした場合、○は図７に示すようにＡ
ｌＧａＡｓ１層構造のガードリングとした場合を示す。
なお、通電は、面積２×５μｍ2 の素子を用いて初期電
流Ｉ0 の電流密度１×１０5Ａ／ｃｍ2 、環境温度１５
０℃で行った。図５の電流Ｉは、印加電圧０．８Ｖにお
ける電流値で、１５０℃において測定した。
【００２９】ＡｌＧａＡｓ１層構造のガードリングの場
合には、通電開始から５０時間経過すると電流値は１．
５〜２．２倍に、１００時間経過すると約３倍以上に増
加する。これに対し、ＡｌＧａＡｓ／ＧａＡｓ２層構造
のガードリングの場合には、通電開始から５０時間経過
しても電流値はほとんど増加せず、１００時間経過して
もほとんど増加しない場合がある。
合には、通電開始から５０時間経過すると電流値は１．
５〜２．２倍に、１００時間経過すると約３倍以上に増
加する。これに対し、ＡｌＧａＡｓ／ＧａＡｓ２層構造
のガードリングの場合には、通電開始から５０時間経過
しても電流値はほとんど増加せず、１００時間経過して
もほとんど増加しない場合がある。
【００３０】このように、ガードリングをＡｌＧａＡｓ
／ＧａＡｓ２層構造にすることにより、ベース電流の増
加を防止できることがわかる。なお、本実施例のＨＢＴ
構造においては、エミッタ層として厚さ３０ｎｍの下部
エミッタ層５、厚さ１０ｎｍのＧａＡｓエミッタ層６及
び厚さ１１０ｎｍの上部エミッタ層７のキャリア濃度が
全て５×１０17ｃｍ-3の３層から構成され、合計の厚さ
は１５０ｎｍである。従って、図７に示す従来のＨＢＴ
のエミッタ層５５と同じ厚さとなるため、同等の耐圧を
確保することができる。また、ガードリング２０の厚さ
も、合計４０ｎｍと従来と同程度であり、空乏化するた
めに十分な薄さとすることができる。
／ＧａＡｓ２層構造にすることにより、ベース電流の増
加を防止できることがわかる。なお、本実施例のＨＢＴ
構造においては、エミッタ層として厚さ３０ｎｍの下部
エミッタ層５、厚さ１０ｎｍのＧａＡｓエミッタ層６及
び厚さ１１０ｎｍの上部エミッタ層７のキャリア濃度が
全て５×１０17ｃｍ-3の３層から構成され、合計の厚さ
は１５０ｎｍである。従って、図７に示す従来のＨＢＴ
のエミッタ層５５と同じ厚さとなるため、同等の耐圧を
確保することができる。また、ガードリング２０の厚さ
も、合計４０ｎｍと従来と同程度であり、空乏化するた
めに十分な薄さとすることができる。
【００３１】図６は、本発明の他の実施例によるＨＢＴ
を示す。図３（Ｃ）の下部エミッタ層５の代わりにキャ
リア濃度が５×１０17ｃｍ-3と同程度であり、厚さが６
０ｎｍのＳｉドープｎ型ＡｌＧａＡｓエミッタ層５ａが
形成されている。また、エミッタ層５ａの上には、図３
（Ｃ）のＧａＡｓエミッタ層６と上部エミッタ層７の２
層の代わりに厚さ７０ｎｍ、キャリア濃度５×１０17ｃ
ｍ-3の１層のＧａＡｓエミッタ層６ａが形成されてい
る。なお、ＧａＡｓエミッタ層６ａのガードリング部分
は、空乏化させるために厚さ２０ｎｍまで薄くされてい
る。すなわち、ガードリング２０は、厚さ２０ｎｍのＧ
ａＡｓ層と厚さ６０ｎｍのＡｌＧａＡｓ層５ａからなる
２層で構成されている。
を示す。図３（Ｃ）の下部エミッタ層５の代わりにキャ
リア濃度が５×１０17ｃｍ-3と同程度であり、厚さが６
０ｎｍのＳｉドープｎ型ＡｌＧａＡｓエミッタ層５ａが
形成されている。また、エミッタ層５ａの上には、図３
（Ｃ）のＧａＡｓエミッタ層６と上部エミッタ層７の２
層の代わりに厚さ７０ｎｍ、キャリア濃度５×１０17ｃ
ｍ-3の１層のＧａＡｓエミッタ層６ａが形成されてい
る。なお、ＧａＡｓエミッタ層６ａのガードリング部分
は、空乏化させるために厚さ２０ｎｍまで薄くされてい
る。すなわち、ガードリング２０は、厚さ２０ｎｍのＧ
ａＡｓ層と厚さ６０ｎｍのＡｌＧａＡｓ層５ａからなる
２層で構成されている。
【００３２】ＧａＡｓエミッタ層６ａの上のエミッタキ
ャップ層８の厚さは１７０ｎｍである。その他の構成
は、図３（Ｃ）のＨＢＴと同様である。図６に示す他の
実施例においては、ガードリング２０を空乏化するため
に、エミッタ層５ａを６０ｎｍまで薄くしている。従っ
て、所望の耐圧を得るためにエミッタキャップ層８とエ
ミッタ層５ａとの間のＧａＡｓエミッタ層６ａの厚さを
約７０ｎｍとし、エミッタキャップ層８よりもキャリア
濃度が約１桁低いエミッタ層の合計の厚さを１３０ｎｍ
としている。
ャップ層８の厚さは１７０ｎｍである。その他の構成
は、図３（Ｃ）のＨＢＴと同様である。図６に示す他の
実施例においては、ガードリング２０を空乏化するため
に、エミッタ層５ａを６０ｎｍまで薄くしている。従っ
て、所望の耐圧を得るためにエミッタキャップ層８とエ
ミッタ層５ａとの間のＧａＡｓエミッタ層６ａの厚さを
約７０ｎｍとし、エミッタキャップ層８よりもキャリア
濃度が約１桁低いエミッタ層の合計の厚さを１３０ｎｍ
としている。
【００３３】図６の他の実施例によるＨＢＴの製造工程
は、先の実施例の製造工程と図１（Ｃ）に示す工程が異
なる。他の実施例においては、図１（Ｃ）における上部
エミッタ層７がない場合と同様と考えることができる。
すなわち、ｎ型ＧａＡｓエミッタ層６とｎ型ＡｌＧａＡ
ｓ上部エミッタ層７の２層の代わりのＧａＡｓエミッタ
層６ａの上に直接エミッタキャップ層８が形成されてい
る。
は、先の実施例の製造工程と図１（Ｃ）に示す工程が異
なる。他の実施例においては、図１（Ｃ）における上部
エミッタ層７がない場合と同様と考えることができる。
すなわち、ｎ型ＧａＡｓエミッタ層６とｎ型ＡｌＧａＡ
ｓ上部エミッタ層７の２層の代わりのＧａＡｓエミッタ
層６ａの上に直接エミッタキャップ層８が形成されてい
る。
【００３４】従って、ｎ型ＩｎＧａＡｓエミッタコンタ
クト層９の下のエッチングすべき層は全てＧａＡｓ層で
ある。このため、アンモニア系のエッチング液を用いた
ウェットエッチングのみでエミッタキャップ層８及びＧ
ａＡｓエミッタ層６ａを連続的にエッチングすることが
できる。このとき、ガードリング部分に厚さ２０ｎｍの
ＧａＡｓエミッタ層６ａを残す必要があるため、時間制
御によりエッチングを停止する。
クト層９の下のエッチングすべき層は全てＧａＡｓ層で
ある。このため、アンモニア系のエッチング液を用いた
ウェットエッチングのみでエミッタキャップ層８及びＧ
ａＡｓエミッタ層６ａを連続的にエッチングすることが
できる。このとき、ガードリング部分に厚さ２０ｎｍの
ＧａＡｓエミッタ層６ａを残す必要があるため、時間制
御によりエッチングを停止する。
【００３５】図６に示す他の実施例においても、ガード
リング２０の表面にＡｌＧａＡｓの界面が直接現れない
ため、ベース電流の増加を防止することができる。上記
実施例では、ガードリングの上面をＧａＡｓとする場合
について説明したが、ＡｌＧａＡｓと格子整合し、かつ
リーク電流の少ない他の化合物半導体を使用してもよ
い。例えば、ＩｎＧａＰ等を使用してもよい。
リング２０の表面にＡｌＧａＡｓの界面が直接現れない
ため、ベース電流の増加を防止することができる。上記
実施例では、ガードリングの上面をＧａＡｓとする場合
について説明したが、ＡｌＧａＡｓと格子整合し、かつ
リーク電流の少ない他の化合物半導体を使用してもよ
い。例えば、ＩｎＧａＰ等を使用してもよい。
【００３６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
ＧａＡｓ／ＡｌＧａＡｓ系ＨＢＴにおいて、ベース電流
が通電時間とともに増加することを防止することができ
る。
ＧａＡｓ／ＡｌＧａＡｓ系ＨＢＴにおいて、ベース電流
が通電時間とともに増加することを防止することができ
る。
【図１】本発明の実施例によるＨＢＴの製造方法を説明
するための基板の断面図である。
するための基板の断面図である。
【図２】本発明の実施例によるＨＢＴの製造方法を説明
するための基板の断面図である。
するための基板の断面図である。
【図３】本発明の実施例によるＨＢＴの製造方法を説明
するための基板及びＨＢＴの断面図である。
するための基板及びＨＢＴの断面図である。
【図４】本発明の実施例によるＨＢＴの平面図である。
【図５】本発明の実施例によるＨＢＴのベース電流の時
間変化を示すグラフである。
間変化を示すグラフである。
【図６】本発明の他の実施例によるＨＢＴの断面図であ
る。
る。
【図７】従来例によるＨＢＴの断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ型ＧａＡｓサブコレクタ層 ３ ｎ型ＧａＡｓコレクタ層 ４ ｐ型ＧａＡｓベース層 ５ ｎ型ＡｌＧａＡｓ下部エミッタ層 ５ａ ｎ型ＡｌＧａＡｓエミッタ層 ６、６ａ ｎ型ＧａＡｓエミッタ層 ７ ｎ型ＡｌＧａＡｓ上部エミッタ層 ８ ｎ型ＧａＡｓエミッタキャップ層 ９ ｎ型ＩｎＧａＡｓコンタクト層 １０ ＷＳｉ層 １１ サイドウォール １２ エミッタ電極 １３ ベース電極 １４ コレクタ電極 １５ レジストパターン １６ レジスト膜 ２０ ガードリング ２１ 庇状部分
Claims (6)
- 【請求項１】 半導体基板上に、第１導電型の化合物半
導体からなるコレクタ層と、該コレクタ層上に第１導電
型と逆の第２導電型の化合物半導体からなるベース層を
この順番に形成する工程と、 前記ベース層の上に、ＡｌＧａＡｓ第１エミッタ層と、
該ＡｌＧａＡｓ第１エミッタ層の直上に該第１エミッタ
層とは異なる化合物半導体からなる第２エミッタ層とを
含むエミッタ積層構造を形成するエミッタ積層構造形成
工程と、 前記エミッタ積層構造の周辺部を、前記ＡｌＧａＡｓ第
１エミッタ層及び前記第２エミッタ層の前記ベース層側
の少なくとも一部の厚さが残るように除去するエミッタ
積層構造除去工程とを含む半導体装置の製造方法。 - 【請求項２】 前記エミッタ積層構造形成工程は、さら
に、 前記第２エミッタ層の上に、前記第２エミッタ層とは異
なる化合物半導体からなる第３エミッタ層を形成する工
程を含み、 前記エミッタ積層構造除去工程は、さらに、 前記第３エミッタ層を選択的に除去し、前記第２エミッ
タ層表面を露出させる工程を含む請求項１記載の半導体
装置の製造方法。 - 【請求項３】 半導体基板上に形成された第１導電型の
化合物半導体からなるコレクタ層と、 前記コレクタ層の上に形成された第１導電型と逆の第２
導電型の化合物半導体からなるベース層と、 前記ベース層の一部表面上に形成された第１導電型のＡ
ｌＧａＡｓ第１エミッタ層、及び該ＡｌＧａＡｓ第１エ
ミッタ層の上に形成された該ＡｌＧａＡｓ第１エミッタ
層とは異なる化合物半導体からなる第２エミッタ層とを
含む積層構造であって、端部近傍は中央部よりも膜厚が
薄くかつ上面には前記第２エミッタ層が表出しているエ
ミッタ積層構造とを有する半導体装置。 - 【請求項４】 前記エミッタ積層構造は、さらに、前記
第２エミッタ層の前記端部近傍を除く上面に形成された
前記第２エミッタ層とは異なる化合物半導体からなる第
３エミッタ層を含む請求項３記載の半導体装置。 - 【請求項５】 前記第３エミッタ層はＡｌＧａＡｓであ
る請求項４記載の半導体装置。 - 【請求項６】 前記第２エミッタ層はＧａＡｓまたはＩ
ｎＧａＰである請求項３〜５のいずれかに記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6937794A JPH07283231A (ja) | 1994-04-07 | 1994-04-07 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6937794A JPH07283231A (ja) | 1994-04-07 | 1994-04-07 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283231A true JPH07283231A (ja) | 1995-10-27 |
Family
ID=13400822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6937794A Withdrawn JPH07283231A (ja) | 1994-04-07 | 1994-04-07 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283231A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170829A (ja) * | 2000-12-04 | 2002-06-14 | Nec Corp | ヘテロ接合型バイポーラトランジスタ及びその製造方法 |
| JP2011187784A (ja) * | 2010-03-10 | 2011-09-22 | Nippon Telegr & Teleph Corp <Ntt> | バイポーラトランジスタおよびその製造方法 |
-
1994
- 1994-04-07 JP JP6937794A patent/JPH07283231A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170829A (ja) * | 2000-12-04 | 2002-06-14 | Nec Corp | ヘテロ接合型バイポーラトランジスタ及びその製造方法 |
| JP2011187784A (ja) * | 2010-03-10 | 2011-09-22 | Nippon Telegr & Teleph Corp <Ntt> | バイポーラトランジスタおよびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010703 |