JPH1187363A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JPH1187363A JPH1187363A JP24816897A JP24816897A JPH1187363A JP H1187363 A JPH1187363 A JP H1187363A JP 24816897 A JP24816897 A JP 24816897A JP 24816897 A JP24816897 A JP 24816897A JP H1187363 A JPH1187363 A JP H1187363A
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- JP
- Japan
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- emitter
- type
- emitter layer
- bipolar transistor
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Abstract
(57)【要約】
【課題】 エミッタメサ形成時にサイドエッチングの不
可避な従来技術では、ヘテロ接合バイポーラトランジス
タのエミッタ幅微細化には限界があった。 【解決手段】 エミッタ層をInGaAsPの二層構成にし、A
sおよびＰの組成を変え、二層エミッタ層の表面側層に
サイドエッチングを入れずに作製する。
可避な従来技術では、ヘテロ接合バイポーラトランジス
タのエミッタ幅微細化には限界があった。 【解決手段】 エミッタ層をInGaAsPの二層構成にし、A
sおよびＰの組成を変え、二層エミッタ層の表面側層に
サイドエッチングを入れずに作製する。
Description
【０００１】
【発明の属する技術分野】本発明は信頼性に優れた微細
化合物半導体npn型ヘテロ接合バイポーラトランジスタ
（以下、HBTと略す）に関する。
化合物半導体npn型ヘテロ接合バイポーラトランジスタ
（以下、HBTと略す）に関する。
【０００２】
【従来の技術】InGaP／GaAsHBTの信頼性向上を図るため
に、膜厚30nm程度のInGaPエミッタ層をベース層上に残
し、ベース電極をエミッタ層越しにアロイにより形成す
る技術が、アイ・イー・イー・イー・アイイーデーエム
・テクニカル・ダイジェスト（1994年）第１９１頁から
第１９４頁（IEEE IEDM Technical Digest （1994） p
p.191−194）に開示されていた。
に、膜厚30nm程度のInGaPエミッタ層をベース層上に残
し、ベース電極をエミッタ層越しにアロイにより形成す
る技術が、アイ・イー・イー・イー・アイイーデーエム
・テクニカル・ダイジェスト（1994年）第１９１頁から
第１９４頁（IEEE IEDM Technical Digest （1994） p
p.191−194）に開示されていた。
【０００３】
【発明が解決しようとする課題】上記従来技術（図２参
照）では、InGaPエミッタ層１２上のGaAs層13およびInG
aAs層７を除去する際のウエットエッチング工程におい
て、上記GaAsならびにInGaAs層にサイドエッチングが発
生するため、エミッタ幅０.１μm以下のHBTを再現性良
く作製するのは困難であった。
照）では、InGaPエミッタ層１２上のGaAs層13およびInG
aAs層７を除去する際のウエットエッチング工程におい
て、上記GaAsならびにInGaAs層にサイドエッチングが発
生するため、エミッタ幅０.１μm以下のHBTを再現性良
く作製するのは困難であった。
【０００４】
【課題を解決するための手段】本発明は上記従来技術の
問題点を解決するために、エミッタ層を組成の異なるIn
GaAsP層二層から構成するようにしたものである。
問題点を解決するために、エミッタ層を組成の異なるIn
GaAsP層二層から構成するようにしたものである。
【０００５】
【発明の実施の形態】本発明は以下に述べる実験結果に
基づくものである。
基づくものである。
【０００６】図９はIn0.5Ga0.5AszP1-z層（膜厚200nm）
のリン酸:過酸化水素:水＝１：２：４０（２５℃、以
下、リン酸系と略す）および塩酸:水＝３：２（２５
℃、以下、塩酸系と略す）に対するエッチングレートを
ｚの関数として調べた結果である。リン酸系に対しては
ｚが０以上０.３以下、塩酸系に対してはｚが０.４以上
１以下の範囲で全くエッチングされないことが明らかと
なった。この結果はInやGaの組成には依存せず、As、Ｐ
の組成のみで決まることも判明した。また、リン酸系エ
ッチングでは従来技術と同様にサイドエッチングが生じ
たのに対し、塩酸系エッチングではサイドエッチングの
生じないことも明らかとなった。
のリン酸:過酸化水素:水＝１：２：４０（２５℃、以
下、リン酸系と略す）および塩酸:水＝３：２（２５
℃、以下、塩酸系と略す）に対するエッチングレートを
ｚの関数として調べた結果である。リン酸系に対しては
ｚが０以上０.３以下、塩酸系に対してはｚが０.４以上
１以下の範囲で全くエッチングされないことが明らかと
なった。この結果はInやGaの組成には依存せず、As、Ｐ
の組成のみで決まることも判明した。また、リン酸系エ
ッチングでは従来技術と同様にサイドエッチングが生じ
たのに対し、塩酸系エッチングではサイドエッチングの
生じないことも明らかとなった。
【０００７】図９の実験結果をエミッタ幅０.４μm以下
の微細HBTの作製に応用するために、エミッタメサの形
成をドライエッチングと塩酸系ウエットエッチングの併
用により行うようにしたのが本発明である。
の微細HBTの作製に応用するために、エミッタメサの形
成をドライエッチングと塩酸系ウエットエッチングの併
用により行うようにしたのが本発明である。
【０００８】（実施例１）本発明の実施例１であるnpn
型InGaAsP／GaAsHBT（図１参照）について説明する。
型InGaAsP／GaAsHBT（図１参照）について説明する。
【０００９】図１の縦断面構造図に示すように、エミッ
タ層はIn0.2Ga0.8As0.5P0.5第１エミッタ層５とIn0.5Ga
0.5As0.3P0.7第２エミッタ層６からなり、第２エミッタ
層がエミッタ電極８と同一寸法で加工できるため、エミ
ッタ幅０.４μm以下の微細HBTが実現された。以下、そ
の作製方法について説明する。
タ層はIn0.2Ga0.8As0.5P0.5第１エミッタ層５とIn0.5Ga
0.5As0.3P0.7第２エミッタ層６からなり、第２エミッタ
層がエミッタ電極８と同一寸法で加工できるため、エミ
ッタ幅０.４μm以下の微細HBTが実現された。以下、そ
の作製方法について説明する。
【００１０】はじめに、半絶縁性GaAs（100）基板1上
に、ガスソース分子線エピタキシー法を用いて、高ドー
プｎ型GaAsサブコレクタ層（Si濃度8×1018cm-3、膜厚
0.5μm）２、ｎ型GaAsコレクタ層（Si濃度5×1016c
m-3、膜厚0.3μm）３、高ドープｐ型GaAsベース層（C濃
度1×1020cm-3、膜厚0.05μm）４、ｎ型In0.2Ga0.8As
0.5P0.5第１エミッタ層（Si濃度3×1017cm-3、膜厚0.03
μm）５、ｎ型In0.5Ga0.5As0.3P0.7第２エミッタ層（Si
濃度3×1017cm-3、膜厚0.15μm）６、高ドープn型InGaA
sキャップ層（InAsモル比０から０.５まで変化、Si濃度
8×1018cm-3から4×1019cm-3、膜厚0.15μm）７を450℃
にて成長した（図３参照）。なお、III族原料にはGa、I
n、V族原料にはAsH3、PH3、ｎ型ドーピング原料にはS
i、ｐ型ドーピング原料にはCBr4を用いた。
に、ガスソース分子線エピタキシー法を用いて、高ドー
プｎ型GaAsサブコレクタ層（Si濃度8×1018cm-3、膜厚
0.5μm）２、ｎ型GaAsコレクタ層（Si濃度5×1016c
m-3、膜厚0.3μm）３、高ドープｐ型GaAsベース層（C濃
度1×1020cm-3、膜厚0.05μm）４、ｎ型In0.2Ga0.8As
0.5P0.5第１エミッタ層（Si濃度3×1017cm-3、膜厚0.03
μm）５、ｎ型In0.5Ga0.5As0.3P0.7第２エミッタ層（Si
濃度3×1017cm-3、膜厚0.15μm）６、高ドープn型InGaA
sキャップ層（InAsモル比０から０.５まで変化、Si濃度
8×1018cm-3から4×1019cm-3、膜厚0.15μm）７を450℃
にて成長した（図３参照）。なお、III族原料にはGa、I
n、V族原料にはAsH3、PH3、ｎ型ドーピング原料にはS
i、ｐ型ドーピング原料にはCBr4を用いた。
【００１１】その後、試料全体にWSi膜（膜厚0.3μm）
をスパッタ法により形成し、ホトリソグラフィーおよび
ドライエッチングによりWSiエミッタ電極８の加工を行
った。このエミッタ電極をマスクに、メタンおよび塩素
の電子サイクロトロン共鳴プラズマを用いたドライエッ
チングにより、高ドープｎ型InGaAsキャップ層７全部お
よびｎ型In0.5Ga0.5As0.3P0.7第２エミッタ層６の途中
（ドライエッチングの面内ばらつきを考慮して0.03−0.
08μm残す）まで除去した（図４参照）。
をスパッタ法により形成し、ホトリソグラフィーおよび
ドライエッチングによりWSiエミッタ電極８の加工を行
った。このエミッタ電極をマスクに、メタンおよび塩素
の電子サイクロトロン共鳴プラズマを用いたドライエッ
チングにより、高ドープｎ型InGaAsキャップ層７全部お
よびｎ型In0.5Ga0.5As0.3P0.7第２エミッタ層６の途中
（ドライエッチングの面内ばらつきを考慮して0.03−0.
08μm残す）まで除去した（図４参照）。
【００１２】続いて、塩酸水溶液を用いてｎ型In0.5Ga
0.5As0.3P0.7第２エミッタ層６の残りを除去した。この
際、ｎ型In0.2Ga0.8As0.5P0.5第１エミッタ層５は全く
エッチングされず、またｎ型In0.5Ga0.5As0.3P0.7第２
エミッタ層６にはサイドエッチングが生じないことを走
査型電子顕微鏡による断面観察により確認した。
0.5As0.3P0.7第２エミッタ層６の残りを除去した。この
際、ｎ型In0.2Ga0.8As0.5P0.5第１エミッタ層５は全く
エッチングされず、またｎ型In0.5Ga0.5As0.3P0.7第２
エミッタ層６にはサイドエッチングが生じないことを走
査型電子顕微鏡による断面観察により確認した。
【００１３】その後、化学的気相堆積法によりSiO2膜
（膜厚0.3μm）を全面堆積し、SiO2側壁（幅約0.2μm）
９を形成した（図５参照）。そして、ベース電極（Au
（100nm）／Pt（50nm）／Ti（50nm）／Pt（20nm））１
０を電子ビーム蒸着により形成し、エミッタ電極８およ
びSiO2側壁９上に堆積したベース電極１０をArイオンミ
リングにより除去した（図６参照）。
（膜厚0.3μm）を全面堆積し、SiO2側壁（幅約0.2μm）
９を形成した（図５参照）。そして、ベース電極（Au
（100nm）／Pt（50nm）／Ti（50nm）／Pt（20nm））１
０を電子ビーム蒸着により形成し、エミッタ電極８およ
びSiO2側壁９上に堆積したベース電極１０をArイオンミ
リングにより除去した（図６参照）。
【００１４】試料を窒素雰囲気において、350℃で30分
間アニールした結果、ベース電極１０は40nm程度アロイ
が進行し、ｐ型GaAsベース層４にまで到達した（図７参
照）。
間アニールした結果、ベース電極１０は40nm程度アロイ
が進行し、ｐ型GaAsベース層４にまで到達した（図７参
照）。
【００１５】その後、ベース電極１０をマスクに、高ド
ープｐ型GaAsベース層４およびｎ型GaAsコレクタ層３
を、メタンおよび塩素の電子サイクロトロン共鳴プラズ
マを用いてドライエッチングし、高ドープｎ型GaAsサブ
コレクタ層２表面を露出させた（図８参照）。
ープｐ型GaAsベース層４およびｎ型GaAsコレクタ層３
を、メタンおよび塩素の電子サイクロトロン共鳴プラズ
マを用いてドライエッチングし、高ドープｎ型GaAsサブ
コレクタ層２表面を露出させた（図８参照）。
【００１６】最後に、ドライエッチングにより素子間分
離ならびに、コレクタ電極１１（AuGe20nm）のリフトオ
フ、アロイ（350℃、30分）を行って、npn型InGaAsP／G
aAsHBTを作製した。
離ならびに、コレクタ電極１１（AuGe20nm）のリフトオ
フ、アロイ（350℃、30分）を行って、npn型InGaAsP／G
aAsHBTを作製した。
【００１７】本実施例によれば、エミッタメサ形成時に
第２エミッタ層のサイドエッチングが生じないため、エ
ミッタ幅０.４μm以下の微細InGaAsP／GaAsHBTを作製で
きる効果がある。なお、第１および第２エミッタ層に用
いたInGaAsPのInおよびGaの組成は別の値でも構わな
い。また、第１エミッタ層中のAs／P組成は０.４／０.
６以上、第２エミッタ層中のAs／P組成は0.4／0.6以下
であれば、同様に実施できる。
第２エミッタ層のサイドエッチングが生じないため、エ
ミッタ幅０.４μm以下の微細InGaAsP／GaAsHBTを作製で
きる効果がある。なお、第１および第２エミッタ層に用
いたInGaAsPのInおよびGaの組成は別の値でも構わな
い。また、第１エミッタ層中のAs／P組成は０.４／０.
６以上、第２エミッタ層中のAs／P組成は0.4／0.6以下
であれば、同様に実施できる。
【００１８】（実施例２）実施例１におけるGaAs基板１
をInP基板に、GaAsサブコレクタ層２、コレクタ層３、
ベース層４をIn0.5Ga0.5Asに、第１のエミッタ層をIn
0.5Ga0.5As0.5P0.5に、第２のエミッタ層をIn0.9Ga0.1A
s0.3P0.7に代えて、InGaAsP／InGaAsHBTを作製した。
をInP基板に、GaAsサブコレクタ層２、コレクタ層３、
ベース層４をIn0.5Ga0.5Asに、第１のエミッタ層をIn
0.5Ga0.5As0.5P0.5に、第２のエミッタ層をIn0.9Ga0.1A
s0.3P0.7に代えて、InGaAsP／InGaAsHBTを作製した。
【００１９】本実施例によれば、エミッタメサ形成時に
第２エミッタ層のサイドエッチングが生じないため、エ
ミッタ幅０.４μm以下の微細InGaAsP／InGaAsHBTを作製
できる効果がある。
第２エミッタ層のサイドエッチングが生じないため、エ
ミッタ幅０.４μm以下の微細InGaAsP／InGaAsHBTを作製
できる効果がある。
【００２０】
【発明の効果】本発明によれば、二層により構成したエ
ミッタ層における表面側エミッタ層に、エミッタメサ形
成時のサイドエッチングが生じないため、エミッタ幅
０.４μm以下の微細HBTを作製できる。
ミッタ層における表面側エミッタ層に、エミッタメサ形
成時のサイドエッチングが生じないため、エミッタ幅
０.４μm以下の微細HBTを作製できる。
【図１】本発明の一実施例のヘテロ接合バイポーラトラ
ンジスタの縦断面図。
ンジスタの縦断面図。
【図２】従来技術によるヘテロ接合バイポーラトランジ
スタの縦断面図。
スタの縦断面図。
【図３】本発明の一実施例のヘテロ接合バイポーラトラ
ンジスタの製造工程を示す縦断面図。
ンジスタの製造工程を示す縦断面図。
【図４】図３に続く工程を示す縦断面図。
【図５】図４に続く工程を示す縦断面図。
【図６】図５に続く工程を示す縦断面図。
【図７】図６に続く工程を示す縦断面図。
【図８】図７に続く工程を示す縦断面図。
【図９】InGaAsPのウエットエッチングレートを示す測
定図。
定図。
１…半絶縁性GaAs基板、２…高ドープｎ型GaAsサブコレ
クタ層、３…ｎ型GaAsコレクタ層、４…高ドープｐ型Ga
Asベース層、５…ｎ型InGaAsP第１エミッタ層、６…ｎ
型InGaAsP第２エミッタ層、７…高ドープｎ型InGaAsキ
ャップ層、８…エミッタ電極、９…SiO2側壁、１０…ベ
ース電極、１１…コレクタ電極、１２…ｎ型InGaPエミ
ッタ層、１３…ｎ型GaAsキャップ層。
クタ層、３…ｎ型GaAsコレクタ層、４…高ドープｐ型Ga
Asベース層、５…ｎ型InGaAsP第１エミッタ層、６…ｎ
型InGaAsP第２エミッタ層、７…高ドープｎ型InGaAsキ
ャップ層、８…エミッタ電極、９…SiO2側壁、１０…ベ
ース電極、１１…コレクタ電極、１２…ｎ型InGaPエミ
ッタ層、１３…ｎ型GaAsキャップ層。
Claims (3)
- 【請求項１】単結晶半導体基板と、上記基板上に形成さ
れたｎ型化合物半導体からなるコレクタ層と、上記コレ
クタ層上に形成されたｐ型化合物半導体からなるベース
層と、上記ベース層上に形成され、上記ベース層よりも
禁制帯幅の大きなn型InGaAsxP1-xからなる第１のエミッ
タ層と、上記第１のエミッタ層上に形成され、上記第１
のエミッタ層よりも禁制帯幅の小さなｎ型InGaAsyP1-y
からなる第２のエミッタ層を備えたヘテロ接合バイポー
ラトランジスタにおいて、ｘは０.４以上１以下であ
り、ｙは０以上０.４以下であることを特徴とするヘテ
ロ接合バイポーラトランジスタ。 - 【請求項２】上記コレクタ層ならびにベース層はGaAsか
らなることを特徴とする請求項１ならびに２記載のヘテ
ロ接合バイポーラトランジスタ。 - 【請求項３】上記コレクタ層ならびにベース層はInGaAs
からなることを特徴とする請求項１ならびに２記載のヘ
テロ接合バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24816897A JPH1187363A (ja) | 1997-09-12 | 1997-09-12 | ヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24816897A JPH1187363A (ja) | 1997-09-12 | 1997-09-12 | ヘテロ接合バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187363A true JPH1187363A (ja) | 1999-03-30 |
Family
ID=17174233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24816897A Pending JPH1187363A (ja) | 1997-09-12 | 1997-09-12 | ヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187363A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462362B1 (en) * | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
| WO2003052832A3 (en) * | 2001-12-18 | 2003-10-16 | Hrl Lab Llc | Low base-emitter voltage heterojunction bipolar trasistor |
| US7564075B2 (en) | 2004-07-16 | 2009-07-21 | Sanyo Electric Co., Ltd. | Semiconductor device |
-
1997
- 1997-09-12 JP JP24816897A patent/JPH1187363A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462362B1 (en) * | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
| WO2003052832A3 (en) * | 2001-12-18 | 2003-10-16 | Hrl Lab Llc | Low base-emitter voltage heterojunction bipolar trasistor |
| US6855948B2 (en) | 2001-12-18 | 2005-02-15 | Hrl Laboratories, Llc | Low base-emitter voltage heterojunction bipolar transistor |
| US7564075B2 (en) | 2004-07-16 | 2009-07-21 | Sanyo Electric Co., Ltd. | Semiconductor device |
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