JPH0661246A

JPH0661246A - 半導体装置の製造方法

Info

Publication number: JPH0661246A
Application number: JP21260892A
Authority: JP
Inventors: Kunio Tsuda; 邦男津田; Yasuhiko Kuriyama; 保彦栗山; Masayuki Asaka; 正行浅香; Toru Sugiyama; 亨杉山; Sadahito Hongo; 禎人本郷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-08-10
Filing date: 1992-08-10
Publication date: 1994-03-04

Abstract

(57)【要約】（修正有）【目的】ヘテロ接合ＨＢＴにおける微細化と高周波特
性、高速性の向上をはかるものである。さらに化合物半
導体装置における絶縁層を介した金属薄膜層間に施す加
工方法を改良するものである。【構成】化合物半導体で構成されるヘテロ接合ＨＢＴ
のエミッタ、ベース、コレクタの各電極をセルフアライ
ン手段により形成し、エミッタ幅の縮小と、ベースおよ
びコレクタ幅の縮小を可能とし高速で遮断周波数の高い
ＨＢＴを構成する。また化合物半導体装置における絶縁
層を介した金属薄膜層間の加工に色相の異なる金属層を
用いて加工を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法、
特に化合物半導体に領域および電極を形成する製造方法
に関する。

【０００２】

【従来の技術】（ｉ）ヘテロ接合バイポーラトランジス
タ（ＨＢＴ）は、通常のホモ接合バイポーラトランジス
タにくらべてベース濃度を高くすることができるため、
高速動作が可能な素子として注目を集めている。バイポ
ーラトランジスタを高速に動作させるためには、各種寄
生抵抗と寄生容量を極力排除することが有効である。特
にエミッタ幅を縮小してベース抵抗を下げること、ベー
ス／コレクタ幅を縮小してベース／コレクタ間容量を下
げることの効果が大きい。このような観点から従来のシ
リコンホモバイポーラトランジスタでは二重拡散トラン
ジスタにおいて多結晶シリコンをエミッタ電極とベース
電極に用いた構造を中心とした種々の自己整合技術が開
発され、高速化に寄与してきた。しかしながらＨＢＴで
はその製造方法が従来のシリコンホモ接合バイポーラト
ランジスタと大きく異なるため、従来の自己整合技術が
適用できず、新しい自己整合技術が必要とされている。
その一例として特開平１−２４８５５９号公報に記載の
自己整合技術が提案されている。

【０００３】上記技術につき、以下にＧａＡｓとＡｌＧ
ａＡｓのヘテロ接合を用いたバイポーラトランジスタ
（以下ＨＢＴと略記）の製造方法について図１２ないし
図１６を参照して説明する。

【０００４】半絶縁性ＧａＡｓ基板１０１上に、埋込み
ｎ⁺ＧａＡｓコレクタ層１０２、ｎ^-ＧａＡｓコレクタ層
１０３、Ｐ⁺ＧａＡｓベース層１０４、ｎ^-Ａｌ_0.25Ｇａ
_0.75Ａｓエミッタ層１０５、ｎ⁺ＡｌＧａＩｎＡｓ層１
０６、ｎ^-Ｇａ_0.5Ｉｎ_0.5Ａｓ層１０７をＭＢＥ法によ
り順次積層し成長させる（図１２（ａ））。上記ｎ⁺Ａ
ｌＧａＩｎＡｓ層１０６の組成は、Ａｌ_0.25Ｇａ_0.75Ａ
ｓ層１０５の組成から段階的にＡｌとＧａとの組成比を
減少させＩｎの組成比を増加させてＩｎ_0.5Ｇａ₀ _.5Ａｓ
層１０７の組成になるようにする。

【０００５】次に、素子間分離用の高抵抗層１０８と、
ペース／コレクタ間分離用高抵抗層１０９をプロトン注
入により形成する。この際、前記高抵抗領域１０８を形
成する時に用いたマスク材（例えばポリイミドなど）を
エッチング用のマスクとして、表面側のＧａＩｎＡｓ層
１０７とＡｌＧａＩｎＡｓ層１０６をエッチングにより
除去する。これは、これらの層の禁止帯幅が狭いためプ
ロトン注入では高抵抗化が困難なためである（図１２
（ｂ））。

【０００６】次に、ウエハ全面にＳｉＯ₂層１１０をＣ
ＶＤ法により堆積する（図１３（ａ））。

【０００７】次に、上記ＳｉＯ₂層１１０上にフォトレ
ジスト層１１１でベース電極のパターンを形成する（図
１３（ｂ））。

【０００８】上記パターンによりＳｉＯ₂層１１０にＲ
ＩＥ法によりエッチングを施すとともに、ウエットエッ
チングを施してサイドエッチングを行なう（図１３
（ｃ））。上記ＳｉＯ₂層をマスクにＧａＩｎＡｓ層
１０７、ＡｌＧａＩｎＡｓ層１０６、およびエミッタ層
１０５をウェットエッチングにより一部除去し、ベース
層１０４を露出させる（図１４（ａ））。この過程でエ
ミッタ領域１１５の大きさが決定される。

【０００９】次に、ＡｕＺｎ合金層１１２ａをウエハ全
面に蒸着し（図１４（ｂ））、ついで、フォトレジスト
を溶解しリフトオフ法により上記ＡｕＺｕ合金１１２ａ
の一部でベース電極１１２のパターン形成を行なう（図
１４（ｃ））。上記エッチング工程でＳｉＯ₂とエミッ
タ領域が夫々フォトレジストとＳｉＯ₂に対してサイド
エッチされるため、エミッタ領域１１５とペース電極１
１２の間隔はこのサイドエッチング量で決定され、０．
１〜０．２μｍ程度の極めて微細なものが得られる。

【００１０】次にウエハ全面にポリイミド樹脂のプレポ
リマ溶液をスピンコート法により塗布し、３２０℃まで
段階的に加熱しポリイミド樹脂とする（図１５
（ａ））。このポリイミド樹脂を酸素とＣＦ₄の混合ガ
スを用いたプラズマ中でＳｉＯ₂１１０が露出するまで
エッチングする。この際、図１５（ａ）でプリポリマ溶
液の粘性のためポリイミド樹脂の表面は平坦となるの
で、ベース電極上にはポリイミド樹脂が残存する（図１
５（ｂ））。この後、ＧａＩｎＡｓ層１０７及びポリイ
ミド樹脂１１３の表面を弗化アンモニウムで前処理（Ｇ
ａＩｎＡｓ層表面の自然酸化膜を除去する為）を施す。
尚ポリイミド樹脂１１３の代りにＳｉＯ₂を用いた場
合、弗化アンモニウム等で前処理を行うと、ＳｉＯ₂エ
ッチングされてしまうという問題が生ずる。しかる後、
図１４（ａ）から図１４（ｃ）に示したのと同様の方法
によりＡｕＧｅＮｉ合金よりなるコレクタ電極１１４を
形成し、アルゴンガス中で３６０℃に加熱しＡｕＺｎ１
１２ａとＡｕＧｅＮｉ１１４ａをＧａＡｓと合金化しオ
ーム性コンタクトを得る（図１５（ｃ））。

【００１１】次にＳｉＯ₂１１０をフッ化アンモニウム
と弗酸の混合溶液で溶解除去しエミッタ層を露出させ
る。この露出したエミッタ層上にリフトオフ法でＴｉ／
Ｐｔ／Ａｕからなるエミッタコンタクト１１６を設ける
（図１６および図１１）。ここでエミッタ電極のパター
ンはエミッタ領域１１５より０．５μｍ大きくする。エ
ミッタ領域１１５を囲むポリイミド樹脂１１３によりエ
ミッタ電極１１６がベース電極１１２と短絡する事が防
がれる。また、エミッタ電極の合せ余裕がエミッタ領域
の外側に設けられているので、エミッタ幅を合せ余裕に
無関係に縮小することが出来る。従って一例としてエミ
ッタ幅は１．５μｍとした。またペース電極幅は１μｍ
としたので、ベース／コレクタ幅は３．５μｍまで縮小
出来た。これは最少縁幅と最少合せ余裕を１μｍとした
時の従来法によるメサ形トランジスタでは、エミッタ幅
が３μｍ、ベース／コレクタ幅が７μｍとなるのに比べ
て二分の一の大きさである。

【００１２】叙上の技術によるＨＢＴは図１６に示すよ
うにベース電極１１２上に絶縁層としてポリイミド樹脂
層１１３を設け、この上面にベース電極との短絡を回避
しつつエミッタ電極１１６をエミッタ領域よりも大きく
形成している。これにより、エミッタ幅をエミッタ電極
の合わせ余裕に依存すること無く縮小することができ、
ベース抵抗を低減できる。また、ベースとコレクタ幅の
縮小によるベース／コレクタ間容量を低減できる。この
様な自己整合技術はＨＢＴの高速性の向上に非常に有効
である。

【００１３】（ii）ガリウム砒素系ヘテロ接合バイポー
ラトランジスタは、超高周波まで動作が可能であること
から、超高速素子として研究開発が進められている。高
速動作には微細化技術が必要であるが、自己整合技術な
どにより、すでに述べた如く、１μｍ以下のエミッタ幅
が実現されている。しかし、このようにエミッタの微細
化が進んでも、外部ベースの微細化が同時に進まない
と、外部ベースコレクタ間容量が真性ベースコレクタ容
量より大きくなり、高速化を進めることができない。外
部ベースコレクタ容量は、外部ベース幅に比例するの
で、この幅を小さくすることが必要である。

【００１４】外部ベースを微細化する方法としては、エ
ミッタ側壁にサイドウォールを作り、それをマスクとし
てベース電極をＲＩＥ法などで切ることにより、外部ベ
ース幅を、サイドウォールの幅まで小さくした例がある
（ＩＥＥＥ，ＥＤ，Ｖｏｌ．３５，Ｎｏ．１１，Ｎｏ
ｖ，１９８８）．（iii）従来、ＧａＡｓ系の化合物半導体を用いたヘテ
ロ接合バイポーラトランジスタ（ＨＢＴ）等を製造する
場合、ＧａＡｓ等の化合物半導体基体が耐熱性、耐薬品
性に乏しいため電極の形成や配線の形成をリフトオフに
よって行なう方法が多用されている。又電極材料として
は、ｎ型の半導体層に対してはＡｕＧｅ系の電極材料が
使用され、また、ｐ型の半導体層に対してはＡｕＺｎ系
の電極材料が使用されている。一方ＨＢＴの単体の性能
としては多種の構造が提案され非常に高い性能を実現し
ており、高集積化を目標とする種々の研究がなされてい
る。

【００１５】例えばＨＢＴを用いた集積回路の一例とし
て、図１７に示すようなＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏ
ｕｐｌｅｄＬｏｇｉｃ）回路を含むものがある。この
ＥＣＬ回路はヘテロ型バイポーラトランジスタＨＢＴで
なる第１のトランジスタＴｒ１及び第２のトランジスタ
Ｔｒ２によって差動トランジスタ対を構成しており、こ
のＨＢＴＴｒ１及びＴｒ２のコレクタ出力をエミッタフ
ォロアを構成するＨＢＴＴｒ３及びＴｒ４を介して出力
Ｑ、−Ｑを出力するように構成されている。又ＨＢＴＴ
ｒ５、Ｔｒ６およびＴｒ７は定電流回路を構成してお
り、ＲＬは負荷抵抗であり、また、Ｖ_CC、Ｖ_EEはいずれ
も電源電圧である。

【００１６】上記化合物半導体ＥＣＬ回路においては、
各トランジスタの高性能化と同様に、トランジスタの各
電極金属と配線金属の接続、配線金属と配線金属の接続
抵抗を最少限に小さくすることが重要な要素となる。従
来、上記のような化合物半導体集積回路における電極金
属と配線金属および配線金属と配線金属の接続方法とし
て、例えば一層配線金属と二層配線金属の接続の場合に
ついて以下説明する。図１８に示すように、半導体基体
３０１の絶縁層３０２一層配線３０３を例えば、Ｃｒ／
Ｐｔ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕでリフトオフ方法によっ
て形成した後、絶縁膜３１２を例えば無機絶縁膜をＣＶ
Ｄ法によって、または有機絶縁膜をポリイミド樹脂を塗
布することによって形成する。次に一層配線３０３上の
絶縁膜３１２にスルホール３０４を例えばリアクティブ
イオンエッチング（ＲＩＥ）やケミカルエッチングによ
って選択的に形成し、二層配線３１３を例えばＣｒ／Ｐ
ｔ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕを被着させリフトオフ方法
によって形成するという方法がとられている。

【００１７】

【発明が解決しようとする課題】上記した従来技術
（ｉ）では、ベース／コレクタ接合面積を決める工程に
は自己整合技術が導入されていないために合わせ余裕が
必要であり、接合容量の低減は必ずしも十分とは言えな
い。またコレクタ電極形成工程は考慮されておらず、従
ってコレクタ抵抗の低減は充分とは言えないという問題
があった。

【００１８】従来技術（ii）については、ガリウムヒ素
系ヘテロ接合バイポーラトランジスタを、高速化するた
めには、外部ベースコレクタ容量を小さくする必要があ
る。この要求に答えるためには、外部ベース幅を小さく
する必要がある。また、ベース電極をイオンミリング等
で加工するため、複雑で歩留りを向上するのが難しい等
の問題がある。

【００１９】従来の技術（iii）では、集積回路を製造
する場合、集積密度を上げるに従って絶縁膜３１２に形
成されるスルホール３０４は小さく形成する必要を生じ
る。又スルホール３０４の形成時に極く薄く一層配線３
０３上に絶縁膜３１２が残り二層配線３１３と電気的に
良好なオーミック接続がされないという問題を生ずる。
これは上記絶縁膜３１２が極く薄く残った場合において
も、光学顕微鏡では簡単に判断できないことに起因する
と思われる。又、逆に絶縁膜３１２の残りを防ぐように
ＲＩＥをオーバーに施すと絶縁膜３１２のエッチングが
終了すると同時に一層配線３０３の最上層に形成された
Ａｕ層は加速イオンにされるためスパッタリングされ、
Ａｕの膜厚が減少すると共にスパッタされたＡｕが半導
体表面や絶縁膜３１２の側面に付着し、素子特性の低下
をもたらすという問題を生ずる。また、他の金属層を設
けた場合でも他の金属の表面酸化により接触抵抗の増大
を生ずる。このような問題はシリコンを用いた集積回路
でも生ずるが、化合物半導体においては高温プロセスや
強酸処理等が使用できない等の制約が多く、高精度に再
現性よくオーミック接続を形成することが極めて困難で
ある重大な問題がある。

【００２０】第１の発明は以上の点を鑑みてなされたも
ので、エミッタ幅の縮小とベース及びコレクタ幅の縮小
を可能にすることにより、高速で遮断周波数の高いバイ
ポーラトランジスタを形成する半導体装置の製造方法を
提供することを目的とする。

【００２１】第２の発明は、上記問題を解決し、外部ベ
ースの微細化が進んだ高速動作のヘテロ接合バイポーラ
トランジスタ系半導体装置を歩留りよく提供することを
目的とする。

【００２２】第３の発明は上記の点に鑑み、集積回路に
おける安定、かつ高精度の配線接続方法を提供すること
を目的とする。

【００２３】

【課題を解決するための手段】叙上の問題点を解決する
ための第１の発明は、半導体基板上に少なくとも、第１
種導電型のコレクタ層、第２種導電型のベース層、およ
び第１種導電型のエミッタ層の各半導体層を順次積層し
て形成する工程と、前記エミッタ層上にエミッタ電極材
料層、エミッタ電極形成用マスク層を積層して被着しこ
のマスク層をエミッタ電極パターンに形成しこのパター
ンをマスクとしてエミッタ電極を形成する工程と、前記
マスクまたはエミッタ電極をマスクとしてベース層が露
出するまで半導体層にエッチングを施し前記マスク幅よ
りも縮小されたメサ型のエミッタ領域を形成する工程
と、上面に第一の絶縁層、第二の絶縁層を積層し被着し
この第二の絶縁層をベース電極パターンに形成しこのパ
ターンをマスクとして第一の絶縁層をエッチングしてベ
ース電極を形成する部分を除去して半導体層を露出させ
ベース電極を形成する工程と、前記第二の絶縁層を除去
し上面に樹脂層を被着して平坦化したのちエッチングを
施し前記第一の絶縁層を露出させる工程とを含むバイポ
ーラトランジスタの製造方法である。また、前記樹脂材
がポリイミド樹脂であることを特徴とする。さらに、素
子分離工程および前記ベース／コレクタ間分離工程を水
素、硼素、酸素のいずれかまたはその組み合わせをイオ
ン注入することで行うことを特徴とする。

【００２４】第２の発明に係るヘテロ接合バイポーラト
ランジスタを形成する半導体装置の製造方法は、エミ
ッタトップ型ＡｌＧａＡｓ／ＧａＡｓＨＢＴにおい
て、その製造工程で、エミッタ・ベース領域がメサ構造
で分離され、そのメサ側壁部に形成された絶縁層（サイ
ドウォール）の幅で、外部ベース幅が決定されることを
特徴とする。そして、前記サイドウォールをマスクと
してベースコレクタ接合領域をインプラで高抵抗化する
ことにより決定することを特徴とする。または、前記
サイドウォールをマスクとしてベースコレクタ接合領域
をＲＩＥ等でエッチングすることにより決定することを
特徴とする。次に、上記製造工程の後、樹脂層を全面
に形成し平坦化し、その樹脂層をエミッタおよびサイド
ウォール上部が露出するまでエッチングする行程と、そ
の行程により露出したサイドウォールを除去し、ベース
層を露出させ、ベース電極を形成する行程を有すること
を特徴とする。そして、上記エミッタメサ形成時のマ
スクは、エミッタ電極を兼ねた高融点金属とサイドウォ
ールと同じ絶縁物の２重構造にすることを特徴とする。

【００２５】次に第３の発明は、半導体基体上に第一の
金属層のＡｕ層およびこれに積層させてＡｕと異なる色
相を有する第二の金属層を積層させて金属電極および一
部の金属配線を形成する工程と、前記金属電極および金
属配線を含む半導体基体上に絶縁層を形成し該絶縁層に
選択的にリアクティブイオンエッチングを施し、かつこ
のエッチングの終点を前記金属層の色相の変化によって
検出してスルホールを形成する工程と、前記スルホール
部を含む絶縁層上に第三の金属層を被着させ一部の金属
配線を形成する工程とを具備した化合物半導体装置の製
造方法であり、また、Ａｕと異なる色相を有する第二の
金属層がＡｕと合金を生成しにくいＴｉ、Ｃｒ、Ｎｉ、
Ｍｏ、Ｗ等の金属であることを特徴とする。

【００２６】さらに、前記第二の金属層を前記絶縁層に
施されるリアクティブイオンエッチングに連続してエッ
チング除去することを特徴とする。

【００２７】

【作用】第１の発明によれば、エミッタ層上にエミッタ
電極材料とエミッタ電極形成のための第１のマスク材を
この順に積層し、第１のマスク材にエミッタ電極パター
ンを形成し、この電極パターンをマスクに電極材料をエ
ッチングしてエミッタ電極を形成し、エミッタ電極をマ
スクにエミッタ層をエッチングしてエミッタ領域を形成
する。この時エミッタ領域をエミッタ電極よりも小さく
形成する。次いでベース領域を形成するための第２のマ
スク材とベース電極を形成するための第３のマスク材を
この順に積層し、第２のマスク材に形成する穴を第１の
マスク材に形成するよりも大きくしてベース電極を形成
する。先に述べたようにエミッタ領域はエミッタ電極よ
りも小さく形成されているので、自己整合的にエミッタ
領域とベース電極の分離を行うことができる。また、第
２のマスク材を利用して素子間分離とコレクタ電極形成
を、この第２のマスク材に開けた穴をパターン反転する
ことによってベース／コレクタ間の分離をそれぞれ自己
整合的に行うことができる。従って本発明では製造工程
が簡略になると共にエミッタ、ベース、コレクタの各電
極の形成、及び素子分離、ベース／コレクタ間分離にマ
スク合わせの余裕を持たせる必要がないため、エミッタ
幅縮小に伴うベース抵抗低減、ベース／コレクタ幅縮小
に伴うコレクタ容量の低減、コレクタ幅縮小に伴うコレ
クタ抵抗の低減が計られるので、高周波特性が改善さ
れ、高速性が向上する。

【００２８】第２の発明によれば、ヘテロ接合バイポー
ラトランジスタを微細化していくときに、エミッタ幅の
みでなく、同時に外部ベース幅も小さくできることか
ら、外部ベース領域の寄生容量を大きく低減できる。し
たがって、ベースコレクタ間容量は、エミッタ幅の微細
化を進めても真性部分のベースコレクタ容量が支配的に
なるので、微細化により高速化を十分発揮することがで
きる。

【００２９】第３の発明によれば、接続しようとする金
属層表面にＡｕの金属光択色とは異なる金属光沢色をも
つ金属の薄膜層を形成した後、絶縁層を形成する構成と
し、ＲＩＥ選択的に絶縁層にスルホールを形成し、エッ
チングガスを変え連続的にＡｕ表面に形成した金属薄膜
層をエッチング除去する。望ましくは、Ａｕ表面に形成
する金属薄膜層は２００〜５００オングストロームと
し、ＲＩＥ時の加速イオンに対してスパッタされにくい
金属を選択使用する。また、絶縁層のエッチングにケミ
カルエッチングを併用する場合においては、ケミカルエ
ッチング液に対して耐食性の大きな金属とする。例え
ば、絶縁層がＳｉＯ₂のような無機物で、なおかつＮＨ
₄ＦやＨＦでケミカルエッチングを併用する場合には、
Ｔｉ、Ｎｉ等のＮＨ₄ＦやＨＦにエッチングされる金属
を使わず、Ｃｒ、Ｍｏ、Ｗ等の金属を使用する。

【００３０】本発明によれば、絶縁膜にＲＩＥにより選
択的にスルホールを形成したのち連続して、Ａｕ表面に
形成した金属薄膜層にＲＩＥエッチングを施すため、極
く薄い絶縁膜が残っている場合においてもＡｕ表面の金
属薄膜層がエッチングされず、絶縁膜のエッチング不足
が確認できる。また本発明では、Ａｕ表面に形成する金
属薄膜層と薄くすることによって、金属薄膜層のＲＩＥ
時間の短縮及び均一性の向上を計ると共に、Ａｕのスパ
ッタ防止を行なっている。

【００３１】さらに本発明によれば、エッチングの終了
を金属光沢色の違いにより容易に光学顕微鏡で判定でき
るため、安定して再現性の良好な配線の接続が可能とな
り高精度の集積回路の製造が可能となる。

【００３２】

【実施例】以下本発明の実施例を図面を参照して説明す
る。

【００３３】（実施例１）本発明の第１の実施例につき
図１ないし図４を参照して説明する。

【００３４】図４（ｂ）にＡｌＧａＡｓ／ＧａＡｓ系の
材料を用いた本発明の第一実施例のヘテロ接合バイポー
ラトランジスタを断面図で示す。以下、このトランジス
タを製作する場合の本発明の実施例を図１（ａ）ないし
図４（ａ）を参照して説明する。

【００３５】まず図１（ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板１上に埋め込みｎ⁺型ＧａＡｓサブコレクタ
層２を０．５μｍ、キャリア密度２×１０¹⁷ｃｍ^-3のｎ
型ＧａＡｓ第一コレクタ層３を０．３５μｍ、キャリア
密度８×１０¹⁶ｃｍ^-3のｐ^-型ＧａＡｓ第二コレクタ層
４を０．１５μｍ、キャリア密度５×１０¹⁹ｃｍ^-3のｐ
⁺型Ａｌ_XＧａ_1-XＡｓ（Ｘ：０→０．１）グレーディ
ドベース層５を０．１μｍ、キャリア密度５×１０¹⁷ｃ
ｍ^-3のｎ型Ａｌ_0.25Ｇａ_0.75Ａｓエミッタ層６を０．０
５μｍ、キャリア密度２×１０¹⁸ｃｍ^-3のＮ⁺型Ａｌ_X
Ｇａ_1-XＡｓグレーディング層７（Ｘ：０→０．２５）
を０．０３μｍ、キャリア密度５×１０¹⁸ｃｍ^-3のｎ⁺
型ＧａＡｓ層８を０．１μｍ、キャリア密度２×１０¹⁹
ｃｍ^-3のｎ⁺型Ｉｎ_XＧａ_1-XＡｓグレーディング層９
（Ｘ：０→０．５）を０．０５μｍ、キャリア密度２×
１０¹⁹ｃｍ^-3のｎ⁺型Ｉｎ_0.5Ｇａ_0.5Ａｓキャップ層
１０を順次ＭＢＥ法によりエピタキシャル成長する。次
にこのウエハ全面に反応性スパッタ法によりＷＮ膜１１
を堆積する（図１（ａ））。

【００３６】次にこのＷＮ膜上にフォトレジストでエミ
ッタ電極のパターン１２を形成し、それをマスクにＲＩ
Ｅ法によりＷＮ膜をエッチングし、さらにＷＮ膜をマス
クにＲＩＥ法によってベース層５が露出するまで半導体
層をエッチングする。このときＷＮのエミッタ電極１１
に対して半導体層を僅かにサイドエッチングする。この
サイドエッチングの量でベース電極とエミッタ領域の分
離が決まる。エッチング量の最適値はエピ膜の構成やパ
ターンサイズその他に依存するが、ここでは０．１μｍ
とした。その後フォトレジストパターンをマスクにプロ
トン注入を行い、外部ベース下のコレクタ領域に高抵抗
領域１３を形成する（図１（ｂ））。

【００３７】次にフォトレジストのエミッタパターン１
２を除去し、ウエハ全面にＣＶＤ法により第一の絶縁層
としてＳｉＯ₂膜１４を１．５μｍ堆積し（図２
（ａ））、その上に第二の絶縁層としてフォトレジスト
１４ａでベース電極用パターンを形成し、それをマスク
にＲＩＥ法によってＳｉＯ₂膜をベース層が露出するま
で選択エッチングする。この時ＳｉＯ₂膜はフォトレジ
ストパターンに対して僅かにサイドエッチングされるよ
うにする。その後ベース電極用にＴｉ／Ｒｔ／Ａｕをウ
エハ全面に蒸着し、リフトオフ法によってベース電極１
５を形成する（図２（ｂ））。このとき、外部ベース幅
はＳｉＯ₂膜のエッチング側壁できまる。

【００３８】次にウエハ全面にポリイミド樹脂のプレポ
リマ溶液をスピンコート法によって塗布し、３２０℃ま
で段階的に加熱し、ポリイミド樹脂層１６とする。この
際プレポリマ溶液の粘性のため図２（ｂ）に示されたエ
ミッタ・ベース電極まわりの窪みの細部まで充填され、
ポリイミド樹脂層１１６の表面は平坦となる。次にフォ
トレジストでコレクタ領域のパターン１７を形成し、Ｒ
ＩＥ法によってポリイミド樹脂層１６とＳｉＯ₂膜１４
を選択的にエッチングする。この後、フォトレジストと
ポリイミドからなるコレクタ領域パターンをマスクにプ
ロトン注入により、素子間分離用の高抵抗領域１８を形
成する（図３（ａ））。

【００３９】次にフォトレジストを除去したのち、ＲＩ
Ｅ法によってポリイミド樹脂層をＳｉＯ₂膜が露出する
までエッチングし、さらに残ったＳｉＯ₂膜１４を弗化
アンモニウム溶液で除去する。次いで残ったポリイミド
樹脂層１６をマスクにプロトンを注入し、ベース／コレ
クタ間分離用の高抵抗領域１９を形成する（図３
（ｂ））。

【００４０】より高濃度のベース層を用いる場合はプロ
トン注入の前にポリイミドをマスクに余分なベース層を
エッチングして除去すると良い。しかる後にＲＩＥ法に
よってポリイミド樹脂をエミッタ電極が露出するまでエ
ッチングする（図４（ａ））。

【００４１】次いでフォトレジストでコレクタ電極用の
パターンを形成し、それをマスクにｎ⁺ＧａＡｓ層まで
エッチングし、ＡｕＧｅＮｉを蒸着してリフトオフ法に
よってコレクタ電極２０を形成し、３６０℃で熱処理し
てオーム性コンタクトを得て完成する。（図４
（ｂ））。

【００４２】本発明によればエミッタ電極の合わせ余裕
が不要であり、ベース電極とエミッタ領域の間はサイド
エッチングの量で極めて小さく設定することができる。
本実施例ではエミッタ電極幅を１μｍ、サイドエッチン
グ量を０．１μｍ、ベース電極幅を０．５μｍとしたた
め、実効エミッタ幅０．８μｍ、ベース／コレクタ接合
幅２．２μｍまで縮小することができ、大幅なベース抵
抗の低減、ベース／コレクタ接合容量の低減がはかられ
た。さらにコレクタ電極もベース電極に対して自己整合
的に形成できるのでコレクタシリーズ抵抗を減少させる
ことができた。以上の結果、本発明の実施例のトランジ
スタは遮断周波数ｆ_Tは１５０ＧＨｚ、最大発振周波数
ｆｍａｘは２２０ＧＨｚと極めて高い値が得られた。本
実施例ではベースをグレーディドベース構造とし、コレ
クタをｐコレクタ構造としてベース走行時間、コレクタ
走行時間の短縮を計っているが上記の高周波特性は本実
施例の構造ではほぼ限界に近いものである。これは本発
明の製造方法によってトランジスタの寄生要素が著しく
減少したためである。この様に、本発明はトランジスタ
の高周波特性の改善に極めて有効である。さらに、本発
明のような自己整合技術を用いるとマスク合わせ工程で
発生するばらつきがなくなるので素子特性の均一性が向
上し、高集積化できる。

【００４３】以上、実施例ではｎｐｎ型ＡｌＧａＡｓ／
ＧａＡｓＨＢＴについて説明したが、本発明はｐｎｐ
型、反転型（コレクタトップ型）トランジスタにも適用
可能あり、実施例のエピ構造以外でも同様に適用でき
る。また、他の材料を用いた場合にも有効である。な
お、この実施例において、さらに第三の発明に開示され
た手法を適用して設けられた電極の導出を施すことは容
易であり、製造上有効である。

【００４４】（実施例２）第２の実施例につき図５、図
６、および図８を参照して説明する。

【００４５】本実施例に示された一例のＨＢＴは半絶縁
性ＧａＡｓ基板２１上に、濃度が１×１０¹⁸ｃｍ^-3で層
厚５００ｎｍのｎ⁺型ＧａＡｓ層２２、濃度が５×１０
¹⁶ｃｍ^-3で層厚５００ｎｍのｎ^-型ＧａＡｓ層２３、濃
度が５×１０¹⁹ｃｍ^-3で層厚１００ｎｍのｐ⁺型ＧａＡ
ｓ層２４、濃度が５×１０¹⁷ｃｍ^-3で層厚１５０ｎｍの
ｎ型ＡｌＧａＡｓ層２５、濃度が５×１０¹⁸ｃｍ^-3で層
厚１００ｎｍのｎ⁺型ＧａＡｓ層２６が積層して形成さ
れ、これにエミッタ電極として層厚３００ｎｍにＷＳ：
層２７を、絶縁層のＳｉＯ₂層２８を層厚７００ｎｍに
順次形成後、夫々をＲＩＥ等の手段でエミッタ電極パタ
ーンに形成する（図５（ａ））。

【００４６】次に、前記エミッタ電極パターンをマスク
としてベース層２４を露出させるまでエッチングを施
す。このエッチングによって形成されたパターンは前記
エミッタ電極パターンよりも小さくなる（図５
（ｂ））。

【００４７】前記エッチング形成されたエミッタ側壁に
も同じ厚さに形成されるようにＣＶＤ法等よって等方性
堆積を施しＳｉＯ₂層２９を層厚５００ｎｍに形成する
（図５（ｃ））。

【００４８】前記ＳｉＯ₂層をＣＦ₄等を用いたＲＩＥ
で垂直方向のみにエッチングを施してベース層２４の頂
部を露出させたのち、ボロンを１００ｋｅＶで１×１０
¹³ｃｍ^-3イオン注入を施してベース分離高抵抗領域４０
を形成し、ベース領域２３ａを決める（図６（ａ））。

【００４９】次に全面にレジスト４１を塗布しスピナー
で平坦化したのち、エミッタ上部のＳｉＯ₂層２９が露
出するまで一例のＲＩＥでエッチバックする（図６
（ｂ））。弗酸によって露出したＳｉＯ₂層２９（図
６（ｂ））を除去したのち、ベース電極３２としてＣｒ
５０ｎｍ／Ａｕ１００ｎｍを蒸着する（図６（ｃ））。

【００５０】次に有機溶媒を用いてレジストを除去する
ことによりベース電極３２をリフトオフ形成する。さら
に、前記ベース分離高抵抗領域４０の外方に素子分離高
抵抗領域３３を形成したのち、ベース分離高抵抗領域４
０の一部にエッチングを施してコレクタ領域層であるｎ
⁺型ＧａＡｓ層２２を一部露出させ、これにコレクタ電
極３４を形成してＨＢＴを製造する（図８）。

【００５１】叙上の実施例によれば、ヘテロ接合バイポ
ーラトランジスタの外部ベースコレクタ間容量を微細化
により低減でき、高速動作を実現できる。なお、この実
施例において、さらに第三の発明に開示された手法を適
用して設けられた電極の導出を施すことは容易であり、
製造上有効である。

【００５２】（実施例３）この実施例は前記実施例２を
一部改良しベース電極のリフトオフを容易にするもの
で、図６ないし図８によって説明する。

【００５３】図６（ａ）〜（ｃ）に示すところは実施例
２と変わらないので説明を省略する。

【００５４】次に、ボロンをイオン注入し、ベース分離
高抵抗領域４０を形成し、ベース領域２３ａを決める
（図７（ａ））。

【００５５】次に、全面にレジスト４１を塗布しスピナ
ーで平坦化したのち、エミッタ上部のＳｉＯ₂層２９が
露出するまで一例のＲＩＥでエッチバックする（図７
（ｂ））。

【００５６】次に、弗酸によって露出したＳｉＯ₂層２
９（図７（ｂ））を除去したのち、ベース電極４２とし
てＣｒ５０ｎｍ／Ａｕ１００ｎｍを蒸着する（図７
（ｃ））。次に有機溶媒を用いてレジストを除去する
ことによりベース電極３２をリフトオフ形成する。さら
に、前記ベース分離高抵抗領域４０の外方に素子分離高
抵抗領域３３を形成したのち、ベース分離高抵抗領域４
０の一部にエッチングを施してコレクタ領域層であるｎ
⁺型ＧａＡｓ層２２を一部露出させ、これにコレクタ電
極３４を形成してＨＢＴを製造する（図８）。

【００５７】このようにして図７（ｃ）に示すように、
図７（ｂ）のＳｉＯ₂層２９を除去したのちにレジスト
４１のオーバハング構造（図７（ｃ）に破線円で囲み示
す部分）ができるので、ベース電極のリフトオフが容易
に達成できる。

【００５８】叙上の実施例によれば、ヘテロ接合バイポ
ーラトランジスタの外部ベースコレクタ間容量を微細化
により低減でき、高速動作を実現できる。なお、この実
施例において、さらに第三の発明に開示された手法を適
用して設けられた電極の導出を施すことは容易であり、
製造上有効である。

【００５９】（実施例４）第４の実施例につき図９およ
び図１０を参照して説明する。

【００６０】図９（ａ）、（ｂ）および図１０（ａ）、
（ｂ）には一例のヘテロ接合トランジスタの製造方法に
つき、工程順にエミッタ電極とベース電極の配線接続部
の構成を示す。

【００６１】図９（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板５１上にＭＢＥ法又はＭＯＣＶＤ法により層厚５
００ｎｍのｎ⁺型ＧａＡｓサブコレクタ層５２、層厚６
００ｎｍのｎ型ＡｌＧａＡｓコレクタ層５３、層厚１０
０ｎｍのｐ⁺型ＧａＡｓ層５４、層厚１５０ｎｍのｎ型
ＡｌＧａＡｓエミッタ５５、層厚１００ｎｍのｎ⁺型Ｇ
ａＡｓエミッタキャップ層５６を順次堆積形成する。次
いでＨ⁺の選択的なイオン注入により素子分離領域に基
板５１に達する深さの絶縁化領域５７を形成し、Ｂ⁺の
選択的なイオン注入によりベースコレクタ間分離領域に
コレクタ層５３に達する深さの絶縁化領域５８を形成す
ると共にエミッタキャップ層５６の不要分をエッチング
する。

【００６２】次に図９（ｂ）に示すように、通常のリソ
グラフィ技術を用いて、ベースパターンに対応するシリ
コン酸化膜５９にエッチングを施した後、エミッタ層５
５の不要部分をエッチングしベース層５４を露出させ
る。この露出したベース層５４にＡｕＺｎ合金を被着さ
せてベース電極６１を形成し、連続してこのＡｕＺｎ合
金とは色相の異なるＴｉ層６０を５００オングストロー
ム厚に被着させる。次に全面にポリイミド絶縁膜６２を
塗布、乾燥した後、ポリイミド絶縁膜６２のエッチバッ
クを施しベース電極の埋め込みを行なう。

【００６３】次に図１０（ａ）に示すように、通常のリ
ソグラフィ技術を用いてポリイミド絶縁膜６２上にレジ
ストマスクを形成し、Ｏ₂とＣＦ₄の混合ガスを用いて
ポリイミド絶縁膜６２にＲＩＥによりエッチングを施
す。このポリイミド絶縁膜６２のＲＩＥが終了した後連
続にＣＣｌ₄ガスによってＴｉ層６０をＲＩＥでエッチ
ングする。Ｔｉ層６０のＲＩＥ時にポリイミド絶縁膜が
薄く残っている場合にはＴｉ層６０がエッチングされな
いため再度Ｏ₂とＣＦ₄の混合ガスによるポリイミド絶
縁膜６２のエッチングを行なう。Ｔｉ層６０のエッチン
グの終了はＡｕＺｎ電極６１のＡｕ表面が露出するため
容易に判定できる。次に多層レジスト等を用い配線６３
をＴｉ／Ｐｔ／Ａｕ等の金属によってリフトオフ方法に
より形成する。

【００６４】次に図１０（ｂ）に示すように、エミッタ
キャップ層５６上にＡｕＧｅ／Ａｕ等の金属によりエミ
ッタ電極６６を形成する場合においても最上層にＡｕＧ
ｅと色相の異なる３００オングストロームのＣｒ層６５
を連続的に被着させて形成する。まず全面にＣＶＤ法に
よりＳｉＯ₂等の絶縁膜６４を形成した後、通常のリソ
グラフィ技術を用いてエミッタ電極６６の取り出し口を
形成する。エミッタ電極６６の取り出し口を形成する場
合においても、まずＣＦ₄の混合ガスを用いＳｉＯ₂絶
縁膜６４をエッチングした後、同一チャンバーで連続的
にＣＣｌ₄ガスを用いてＣｒ層薄膜層６５にエッチング
を施す。このエッチングの場合においても、前記判定方
法により信頼性、再現性共にすぐれた配線との接続取り
出し口を形成できる。次に多層レジスト等を用いて配線
６７をＴｉ／Ｐｔ／Ａｕ等の金属によってリフトオフ方
法により形成する。

【００６５】なお、本発明は上記実施例に限られるもの
ではない。

【００６６】例えば実施例ではエミッタ電極およびベー
ス電極の配線との接続について説明したが、コレクタ電
極と配線との接続、配線と配配線、例えば一層配線と二
層配線の接続にも応用できる実施例ではＡｕ系電極上に
設ける金属薄膜としてＴｉ及びＣｒを用いたがこれに限
定するものでなく、Ａｕの金属光沢色と異なる金属であ
れば良い。又金属光沢が異なる金属の組み合わせにより
他の金属の組み合せにも応用は可能である。

【００６７】また、実施例ではヘテロ接合トランジスタ
の製造方法の一部を記したがヘテロ接合トランジスタの
製造に限定されるものではない。その他本発明はその趣
旨を逸脱しない範囲で種々変形して実施することができ
る。

【００６８】

【発明の効果】第１の発明によれば、まず大幅なベース
抵抗の低減、ベース／コレクタ接合容量の低減がはから
れた。また、コレクタ電極もベース電極に対して自己整
合的に構成できコレクタシリーズ抵抗を減少できた。叙
上により、またベースをグレーティドベース構造として
トランジスタの寄生容量を著しく減少させ、トランジス
タの高周波特性の顕著な改善がはかられた。さらに自己
整合技術を適用してマスク合わせ工程で発生するばらつ
きをなくし、素子特性の均一性の向上、高集積化が達成
できた。

【００６９】第２の発明は、ヘテロ接合バイポーラトラ
ンジスタの微細化に際し、エミッタ幅と併せ外部ベース
幅も縮小でき、これの寄生容量を大きく低減できる。こ
れによりエミッタ幅の微細化を進めても真性部分のベー
スコレクタ容量が支配的になり、高速化が達成される。

【００７０】第３の発明は、最上層に金属薄膜層を形成
する場合、またはＲＩＥにより金属薄膜層にエッチング
を施す場合等に同一チャンバ内で連続的に被膜形成およ
びエッチングができる。これにより複雑な工程の増加と
はならずに絶縁膜のエッチング不足、オーバエッチング
に起因する不都合を解消する。さらに、表面に形成した
薄膜金属層を除去するので金属の酸化に起因する抵抗の
増大がなくなり、再現性、信頼性共に優れたオーミック
接続が可能になり、高集積化に適した半導体装置の製造
が可能になる。

【図面の簡単な説明】

【図１】（ａ）および（ｂ）は実施例１の一部を工程順
に示すいずれも断面図。

【図２】（ａ）および（ｂ）は図１に引続き実施例１の
一部を工程順に示すいずれも断面図。

【図３】（ａ）および（ｂ）は図２に引続き実施例１の
一部を工程順に示すいずれも断面図。

【図４】（ａ）および（ｂ）は図３に引続き第１の発明
に係る実施例１の一部を工程順に示すいずれも断面図。

【図５】（ａ）ないし（ｃ）は実施例２および実施例３
の各一部を工程順に示すいずれも断面図。

【図６】（ａ）ないし（ｃ）は図５に引続き実施例２の
一部を工程順に示すいずれも断面図。

【図７】（ａ）ないし（ｃ）は図５に引続き実施例３の
一部を工程順に示すいずれも断面図。

【図８】実施例２および実施例３の一部を示す断面図。

【図９】（ａ）および（ｂ）は実施例４の一部を工程順
に示すいずれも断面図。

【図１０】（ａ）および（ｂ）は図９に引続き実施例４
の一部を工程順に示すいずれも断面図。

【図１１】従来例のヘテロ接合ＨＢＴの断面図。

【図１２】（ａ）および（ｂ）は従来例のヘテロ接合Ｈ
ＢＴの製造方法の一部を工程順に示すいずれも断面図。

【図１３】（ａ）ないし（ｃ）は図１２に引続き従来例
のヘテロ接合ＨＢＴの製造方法の一部を工程順に示すい
ずれも断面図。

【図１４】（ａ）ないし（ｃ）は図１３に引続き従来例
のヘテロ接合ＨＢＴの製造方法の一部を工程順に示すい
ずれも断面図。

【図１５】（ａ）ないし（ｃ）は従来例のヘテロ接合Ｈ
ＢＴの製造方法の一部を工程順に示すいずれも断面図。

【図１６】従来例のヘテロ接合ＨＢＴの製造方法の一部
を示す断面図。

【図１７】ＨＢＴを用いた集積回路の回路図。

【図１８】第３の発明に係る従来例の化合物半導体装置
の断面図。

【符号の説明】

１、２１、５１…半絶縁性ＧａＡｓ基板２、２２、５２…ｎ⁺型ＧａＡｓ埋め込みサブコレクタ
層３、２３、５３…ｎ型ＧａＡｓ第一コレクタ層４、５１…ｐ型ＧａＡｓ第二コレクタ層５、２４…ｐ⁺型Ａｌ_XＧａ_1-XＡｓベース層（Ｘ：０
→０．１）６、２５、５５…ｎ型Ａｌ_0.25Ｇａ_0.75Ａｓエミッタ層７…ｎ⁺型Ａｌ_XＧａ_1-XＡｓグレーディング層（Ｘ：
０．２５→０）８、２６…ｎ⁺型ＧａＡｓ層９…ｎ⁺型Ｉｎ_XＧａ_1-XＡｓグレーディング層（Ｘ：
０→０．５）１０…ｎ⁺型Ｉｎ_0.5Ｇａ_0.5Ａｓキャップ層１１、２７…ＷＮエミッタ電極１２…エミッタ電極のパターン１７…コレクタ領域のパターン１３、１８、１９、３０、３３、４０…高抵抗領域１４、２８、２９…ＳｉＯ₂膜１５、３２、４２…ベース電極１６、６２…ポリイミド樹脂２０…コレクタ電極６０…Ｔｉ層

───────────────────────────────────────────────────── フロントページの続き (72)発明者杉山亨神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者本郷禎人神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内

Claims

【特許請求の範囲】

【請求項１】半導体基板上に少なくとも、第１種導電
型のコレクタ層、第２種導電型のベース層、および第１
種導電型のエミッタ層の各半導体層を順次積層して形成
する工程と、前記エミッタ層上にエミッタ電極材料層、
エミッタ電極形成用マスク層を積層して被着しこのマス
ク層をエミッタ電極パターンに形成しこのパターンをマ
スクとしてエミッタ電極を形成する工程と、前記マスク
またはエミッタ電極をマスクとしてベース層が露出する
まで半導体層にエッチングを施し前記マスク幅よりも縮
小されたメサ型のエミッタ領域を形成する工程と、上面
に第一の絶縁層、第二の絶縁層を積層し被着しこの第二
の絶縁層をベース電極パターンに形成しこのパターンを
マスクとして第一の絶縁層をエッチングしてベース電極
を形成する部分を除去して半導体層を露出させベース電
極を形成する工程と、前記第二の絶縁層を除去し上面に
樹脂層を被着して前記第一の絶縁層を露出するまで前記
樹脂層にエッチングを施す工程とを含むバイポーラトラ
ンジスタを形成する半導体装置の製造方法。
【請求項２】エミッタトップ型ＡｌＧａＡｓ／ＧａＡ
ｓヘテロ接合バイポーラトランジスタの製造において、
エミッタ・ベース領域上にエミッタ電極のパターンを形
成しこのパターンによってエミッタ・ベース領域をメサ
構造に分離する工程と、絶縁層を被着し前記メサ構造部
における側壁の絶縁層を含む幅を予め設定された外部ベ
ース幅に形成する工程と、ベース領域を露出させベース
電極を形成する工程とを含むエミッタトップ型ＡｌＧａ
Ａｓ／ＧａＡｓヘテロ接合バイポーラトランジスタを形
成する半導体装置の製造方法。
【請求項３】化合物半導体基体上に第一の金属層のＡ
ｕ層およびこれに積層させてＡｕと異なる色相を有する
第二の金属層を積層させて金属電極および一部の金属配
線を形成する工程と、前記金属電極および金属配線を含
む半導体基体上に絶縁層を形成し該絶縁層に選択的にリ
アクティブイオンエッチングを施し、かつこのエッチン
グの終点を前記金属層の色相の変化によって検出してス
ルホールを形成する工程と、前記スルホール部を含む絶
縁層上に第三の金属層を被着させ一部の金属配線を形成
する工程とを具備した半導体装置の製造方法。