JPH0661246A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0661246A
JPH0661246A JP21260892A JP21260892A JPH0661246A JP H0661246 A JPH0661246 A JP H0661246A JP 21260892 A JP21260892 A JP 21260892A JP 21260892 A JP21260892 A JP 21260892A JP H0661246 A JPH0661246 A JP H0661246A
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JP
Japan
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layer
base
emitter
electrode
forming
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Application number
JP21260892A
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English (en)
Inventor
Kunio Tsuda
邦男 津田
Yasuhiko Kuriyama
保彦 栗山
Masayuki Asaka
正行 浅香
Toru Sugiyama
亨 杉山
Sadahito Hongo
禎人 本郷
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】 (修正有) 【目的】 ヘテロ接合HBTにおける微細化と高周波特
性、高速性の向上をはかるものである。さらに化合物半
導体装置における絶縁層を介した金属薄膜層間に施す加
工方法を改良するものである。 【構成】 化合物半導体で構成されるヘテロ接合HBT
のエミッタ、ベース、コレクタの各電極をセルフアライ
ン手段により形成し、エミッタ幅の縮小と、ベースおよ
びコレクタ幅の縮小を可能とし高速で遮断周波数の高い
HBTを構成する。また化合物半導体装置における絶縁
層を介した金属薄膜層間の加工に色相の異なる金属層を
用いて加工を制御する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に化合物半導体に領域および電極を形成する製造方法
に関する。
【0002】
【従来の技術】(i)ヘテロ接合バイポーラトランジス
タ(HBT)は、通常のホモ接合バイポーラトランジス
タにくらべてベース濃度を高くすることができるため、
高速動作が可能な素子として注目を集めている。バイポ
ーラトランジスタを高速に動作させるためには、各種寄
生抵抗と寄生容量を極力排除することが有効である。特
にエミッタ幅を縮小してベース抵抗を下げること、ベー
ス/コレクタ幅を縮小してベース/コレクタ間容量を下
げることの効果が大きい。このような観点から従来のシ
リコンホモバイポーラトランジスタでは二重拡散トラン
ジスタにおいて多結晶シリコンをエミッタ電極とベース
電極に用いた構造を中心とした種々の自己整合技術が開
発され、高速化に寄与してきた。しかしながらHBTで
はその製造方法が従来のシリコンホモ接合バイポーラト
ランジスタと大きく異なるため、従来の自己整合技術が
適用できず、新しい自己整合技術が必要とされている。
その一例として特開平1−248559号公報に記載の
自己整合技術が提案されている。
【0003】上記技術につき、以下にGaAsとAlG
aAsのヘテロ接合を用いたバイポーラトランジスタ
(以下HBTと略記)の製造方法について図12ないし
図16を参照して説明する。
【0004】半絶縁性GaAs基板101上に、埋込み
+GaAsコレクタ層102、n-GaAsコレクタ層
103、P+GaAsベース層104、n-Al0.25Ga
0.75Asエミッタ層105、n+AlGaInAs層1
06、n-Ga0.5In0.5As層107をMBE法によ
り順次積層し成長させる(図12(a))。上記n+
lGaInAs層106の組成は、Al0.25Ga0.75
s層105の組成から段階的にAlとGaとの組成比を
減少させInの組成比を増加させてIn0.5Ga0 .5As
層107の組成になるようにする。
【0005】次に、素子間分離用の高抵抗層108と、
ペース/コレクタ間分離用高抵抗層109をプロトン注
入により形成する。この際、前記高抵抗領域108を形
成する時に用いたマスク材(例えばポリイミドなど)を
エッチング用のマスクとして、表面側のGaInAs層
107とAlGaInAs層106をエッチングにより
除去する。これは、これらの層の禁止帯幅が狭いためプ
ロトン注入では高抵抗化が困難なためである(図12
(b))。
【0006】次に、ウエハ全面にSiO2層110をC
VD法により堆積する(図13(a))。
【0007】次に、上記SiO2層110上にフォトレ
ジスト層111でベース電極のパターンを形成する(図
13(b))。
【0008】上記パターンによりSiO2層110にR
IE法によりエッチングを施すとともに、ウエットエッ
チングを施してサイドエッチングを行なう(図13
(c))。 上記SiO2層をマスクにGaInAs層
107、AlGaInAs層106、およびエミッタ層
105をウェットエッチングにより一部除去し、ベース
層104を露出させる(図14(a))。この過程でエ
ミッタ領域115の大きさが決定される。
【0009】次に、AuZn合金層112aをウエハ全
面に蒸着し(図14(b))、ついで、フォトレジスト
を溶解しリフトオフ法により上記AuZu合金112a
の一部でベース電極112のパターン形成を行なう(図
14(c))。上記エッチング工程でSiO2とエミッ
タ領域が夫々フォトレジストとSiO2に対してサイド
エッチされるため、エミッタ領域115とペース電極1
12の間隔はこのサイドエッチング量で決定され、0.
1〜0.2μm程度の極めて微細なものが得られる。
【0010】次にウエハ全面にポリイミド樹脂のプレポ
リマ溶液をスピンコート法により塗布し、320℃まで
段階的に加熱しポリイミド樹脂とする(図15
(a))。このポリイミド樹脂を酸素とCF4の混合ガ
スを用いたプラズマ中でSiO2110が露出するまで
エッチングする。この際、図15(a)でプリポリマ溶
液の粘性のためポリイミド樹脂の表面は平坦となるの
で、ベース電極上にはポリイミド樹脂が残存する(図1
5(b))。この後、GaInAs層107及びポリイ
ミド樹脂113の表面を弗化アンモニウムで前処理(G
aInAs層表面の自然酸化膜を除去する為)を施す。
尚ポリイミド樹脂113の代りにSiO2を用いた場
合、弗化アンモニウム等で前処理を行うと、SiO2
ッチングされてしまうという問題が生ずる。しかる後、
図14(a)から図14(c)に示したのと同様の方法
によりAuGeNi合金よりなるコレクタ電極114を
形成し、アルゴンガス中で360℃に加熱しAuZn1
12aとAuGeNi114aをGaAsと合金化しオ
ーム性コンタクトを得る(図15(c))。
【0011】次にSiO2110をフッ化アンモニウム
と弗酸の混合溶液で溶解除去しエミッタ層を露出させ
る。この露出したエミッタ層上にリフトオフ法でTi/
Pt/Auからなるエミッタコンタクト116を設ける
(図16および図11)。ここでエミッタ電極のパター
ンはエミッタ領域115より0.5μm大きくする。エ
ミッタ領域115を囲むポリイミド樹脂113によりエ
ミッタ電極116がベース電極112と短絡する事が防
がれる。また、エミッタ電極の合せ余裕がエミッタ領域
の外側に設けられているので、エミッタ幅を合せ余裕に
無関係に縮小することが出来る。従って一例としてエミ
ッタ幅は1.5μmとした。またペース電極幅は1μm
としたので、ベース/コレクタ幅は3.5μmまで縮小
出来た。これは最少縁幅と最少合せ余裕を1μmとした
時の従来法によるメサ形トランジスタでは、エミッタ幅
が3μm、ベース/コレクタ幅が7μmとなるのに比べ
て二分の一の大きさである。
【0012】叙上の技術によるHBTは図16に示すよ
うにベース電極112上に絶縁層としてポリイミド樹脂
層113を設け、この上面にベース電極との短絡を回避
しつつエミッタ電極116をエミッタ領域よりも大きく
形成している。これにより、エミッタ幅をエミッタ電極
の合わせ余裕に依存すること無く縮小することができ、
ベース抵抗を低減できる。また、ベースとコレクタ幅の
縮小によるベース/コレクタ間容量を低減できる。この
様な自己整合技術はHBTの高速性の向上に非常に有効
である。
【0013】(ii)ガリウム砒素系ヘテロ接合バイポー
ラトランジスタは、超高周波まで動作が可能であること
から、超高速素子として研究開発が進められている。高
速動作には微細化技術が必要であるが、自己整合技術な
どにより、すでに述べた如く、1μm以下のエミッタ幅
が実現されている。しかし、このようにエミッタの微細
化が進んでも、外部ベースの微細化が同時に進まない
と、外部ベースコレクタ間容量が真性ベースコレクタ容
量より大きくなり、高速化を進めることができない。外
部ベースコレクタ容量は、外部ベース幅に比例するの
で、この幅を小さくすることが必要である。
【0014】外部ベースを微細化する方法としては、エ
ミッタ側壁にサイドウォールを作り、それをマスクとし
てベース電極をRIE法などで切ることにより、外部ベ
ース幅を、サイドウォールの幅まで小さくした例がある
(IEEE,ED,Vol.35,No.11,No
v,1988). (iii)従来、GaAs系の化合物半導体を用いたヘテ
ロ接合バイポーラトランジスタ(HBT)等を製造する
場合、GaAs等の化合物半導体基体が耐熱性、耐薬品
性に乏しいため電極の形成や配線の形成をリフトオフに
よって行なう方法が多用されている。又電極材料として
は、n型の半導体層に対してはAuGe系の電極材料が
使用され、また、p型の半導体層に対してはAuZn系
の電極材料が使用されている。一方HBTの単体の性能
としては多種の構造が提案され非常に高い性能を実現し
ており、高集積化を目標とする種々の研究がなされてい
る。
【0015】例えばHBTを用いた集積回路の一例とし
て、図17に示すようなECL(Emitter−Co
upled Logic)回路を含むものがある。この
ECL回路はヘテロ型バイポーラトランジスタHBTで
なる第1のトランジスタTr1及び第2のトランジスタ
Tr2によって差動トランジスタ対を構成しており、こ
のHBTTr1及びTr2のコレクタ出力をエミッタフ
ォロアを構成するHBTTr3及びTr4を介して出力
Q、−Qを出力するように構成されている。又HBTT
r5、Tr6およびTr7は定電流回路を構成してお
り、RLは負荷抵抗であり、また、VCC、VEEはいずれ
も電源電圧である。
【0016】上記化合物半導体ECL回路においては、
各トランジスタの高性能化と同様に、トランジスタの各
電極金属と配線金属の接続、配線金属と配線金属の接続
抵抗を最少限に小さくすることが重要な要素となる。従
来、上記のような化合物半導体集積回路における電極金
属と配線金属および配線金属と配線金属の接続方法とし
て、例えば一層配線金属と二層配線金属の接続の場合に
ついて以下説明する。図18に示すように、半導体基体
301の絶縁層302一層配線303を例えば、Cr/
Pt/Au、Ti/Pt/Auでリフトオフ方法によっ
て形成した後、絶縁膜312を例えば無機絶縁膜をCV
D法によって、または有機絶縁膜をポリイミド樹脂を塗
布することによって形成する。次に一層配線303上の
絶縁膜312にスルホール304を例えばリアクティブ
イオンエッチング(RIE)やケミカルエッチングによ
って選択的に形成し、二層配線313を例えばCr/P
t/Au、Ti/Pt/Auを被着させリフトオフ方法
によって形成するという方法がとられている。
【0017】
【発明が解決しようとする課題】上記した従来技術
(i)では、ベース/コレクタ接合面積を決める工程に
は自己整合技術が導入されていないために合わせ余裕が
必要であり、接合容量の低減は必ずしも十分とは言えな
い。またコレクタ電極形成工程は考慮されておらず、従
ってコレクタ抵抗の低減は充分とは言えないという問題
があった。
【0018】従来技術(ii)については、ガリウムヒ素
系ヘテロ接合バイポーラトランジスタを、高速化するた
めには、外部ベースコレクタ容量を小さくする必要があ
る。この要求に答えるためには、外部ベース幅を小さく
する必要がある。また、ベース電極をイオンミリング等
で加工するため、複雑で歩留りを向上するのが難しい等
の問題がある。
【0019】従来の技術(iii)では、集積回路を製造
する場合、集積密度を上げるに従って絶縁膜312に形
成されるスルホール304は小さく形成する必要を生じ
る。又スルホール304の形成時に極く薄く一層配線3
03上に絶縁膜312が残り二層配線313と電気的に
良好なオーミック接続がされないという問題を生ずる。
これは上記絶縁膜312が極く薄く残った場合において
も、光学顕微鏡では簡単に判断できないことに起因する
と思われる。又、逆に絶縁膜312の残りを防ぐように
RIEをオーバーに施すと絶縁膜312のエッチングが
終了すると同時に一層配線303の最上層に形成された
Au層は加速イオンにされるためスパッタリングされ、
Auの膜厚が減少すると共にスパッタされたAuが半導
体表面や絶縁膜312の側面に付着し、素子特性の低下
をもたらすという問題を生ずる。また、他の金属層を設
けた場合でも他の金属の表面酸化により接触抵抗の増大
を生ずる。このような問題はシリコンを用いた集積回路
でも生ずるが、化合物半導体においては高温プロセスや
強酸処理等が使用できない等の制約が多く、高精度に再
現性よくオーミック接続を形成することが極めて困難で
ある重大な問題がある。
【0020】第1の発明は以上の点を鑑みてなされたも
ので、エミッタ幅の縮小とベース及びコレクタ幅の縮小
を可能にすることにより、高速で遮断周波数の高いバイ
ポーラトランジスタを形成する半導体装置の製造方法を
提供することを目的とする。
【0021】第2の発明は、上記問題を解決し、外部ベ
ースの微細化が進んだ高速動作のヘテロ接合バイポーラ
トランジスタ系半導体装置を歩留りよく提供することを
目的とする。
【0022】第3の発明は上記の点に鑑み、集積回路に
おける安定、かつ高精度の配線接続方法を提供すること
を目的とする。
【0023】
【課題を解決するための手段】叙上の問題点を解決する
ための第1の発明は、半導体基板上に少なくとも、第1
種導電型のコレクタ層、第2種導電型のベース層、およ
び第1種導電型のエミッタ層の各半導体層を順次積層し
て形成する工程と、前記エミッタ層上にエミッタ電極材
料層、エミッタ電極形成用マスク層を積層して被着しこ
のマスク層をエミッタ電極パターンに形成しこのパター
ンをマスクとしてエミッタ電極を形成する工程と、前記
マスクまたはエミッタ電極をマスクとしてベース層が露
出するまで半導体層にエッチングを施し前記マスク幅よ
りも縮小されたメサ型のエミッタ領域を形成する工程
と、上面に第一の絶縁層、第二の絶縁層を積層し被着し
この第二の絶縁層をベース電極パターンに形成しこのパ
ターンをマスクとして第一の絶縁層をエッチングしてベ
ース電極を形成する部分を除去して半導体層を露出させ
ベース電極を形成する工程と、前記第二の絶縁層を除去
し上面に樹脂層を被着して平坦化したのちエッチングを
施し前記第一の絶縁層を露出させる工程とを含むバイポ
ーラトランジスタの製造方法である。また、前記樹脂材
がポリイミド樹脂であることを特徴とする。さらに、素
子分離工程および前記ベース/コレクタ間分離工程を水
素、硼素、酸素のいずれかまたはその組み合わせをイオ
ン注入することで行うことを特徴とする。
【0024】第2の発明に係るヘテロ接合バイポーラト
ランジスタを形成する半導体装置の製造方法は、エミ
ッタトップ型AlGaAs/GaAs HBTにおい
て、その製造工程で、エミッタ・ベース領域がメサ構造
で分離され、そのメサ側壁部に形成された絶縁層(サイ
ドウォール)の幅で、外部ベース幅が決定されることを
特徴とする。そして、前記サイドウォールをマスクと
してベースコレクタ接合領域をインプラで高抵抗化する
ことにより決定することを特徴とする。または、前記
サイドウォールをマスクとしてベースコレクタ接合領域
をRIE等でエッチングすることにより決定することを
特徴とする。次に、上記製造工程の後、樹脂層を全面
に形成し平坦化し、その樹脂層をエミッタおよびサイド
ウォール上部が露出するまでエッチングする行程と、そ
の行程により露出したサイドウォールを除去し、ベース
層を露出させ、ベース電極を形成する行程を有すること
を特徴とする。そして、上記エミッタメサ形成時のマ
スクは、エミッタ電極を兼ねた高融点金属とサイドウォ
ールと同じ絶縁物の2重構造にすることを特徴とする。
【0025】次に第3の発明は、半導体基体上に第一の
金属層のAu層およびこれに積層させてAuと異なる色
相を有する第二の金属層を積層させて金属電極および一
部の金属配線を形成する工程と、前記金属電極および金
属配線を含む半導体基体上に絶縁層を形成し該絶縁層に
選択的にリアクティブイオンエッチングを施し、かつこ
のエッチングの終点を前記金属層の色相の変化によって
検出してスルホールを形成する工程と、前記スルホール
部を含む絶縁層上に第三の金属層を被着させ一部の金属
配線を形成する工程とを具備した化合物半導体装置の製
造方法であり、また、Auと異なる色相を有する第二の
金属層がAuと合金を生成しにくいTi、Cr、Ni、
Mo、W等の金属であることを特徴とする。
【0026】さらに、前記第二の金属層を前記絶縁層に
施されるリアクティブイオンエッチングに連続してエッ
チング除去することを特徴とする。
【0027】
【作用】第1の発明によれば、エミッタ層上にエミッタ
電極材料とエミッタ電極形成のための第1のマスク材を
この順に積層し、第1のマスク材にエミッタ電極パター
ンを形成し、この電極パターンをマスクに電極材料をエ
ッチングしてエミッタ電極を形成し、エミッタ電極をマ
スクにエミッタ層をエッチングしてエミッタ領域を形成
する。この時エミッタ領域をエミッタ電極よりも小さく
形成する。次いでベース領域を形成するための第2のマ
スク材とベース電極を形成するための第3のマスク材を
この順に積層し、第2のマスク材に形成する穴を第1の
マスク材に形成するよりも大きくしてベース電極を形成
する。先に述べたようにエミッタ領域はエミッタ電極よ
りも小さく形成されているので、自己整合的にエミッタ
領域とベース電極の分離を行うことができる。また、第
2のマスク材を利用して素子間分離とコレクタ電極形成
を、この第2のマスク材に開けた穴をパターン反転する
ことによってベース/コレクタ間の分離をそれぞれ自己
整合的に行うことができる。従って本発明では製造工程
が簡略になると共にエミッタ、ベース、コレクタの各電
極の形成、及び素子分離、ベース/コレクタ間分離にマ
スク合わせの余裕を持たせる必要がないため、エミッタ
幅縮小に伴うベース抵抗低減、ベース/コレクタ幅縮小
に伴うコレクタ容量の低減、コレクタ幅縮小に伴うコレ
クタ抵抗の低減が計られるので、高周波特性が改善さ
れ、高速性が向上する。
【0028】第2の発明によれば、ヘテロ接合バイポー
ラトランジスタを微細化していくときに、エミッタ幅の
みでなく、同時に外部ベース幅も小さくできることか
ら、外部ベース領域の寄生容量を大きく低減できる。し
たがって、ベースコレクタ間容量は、エミッタ幅の微細
化を進めても真性部分のベースコレクタ容量が支配的に
なるので、微細化により高速化を十分発揮することがで
きる。
【0029】第3の発明によれば、接続しようとする金
属層表面にAuの金属光択色とは異なる金属光沢色をも
つ金属の薄膜層を形成した後、絶縁層を形成する構成と
し、RIE選択的に絶縁層にスルホールを形成し、エッ
チングガスを変え連続的にAu表面に形成した金属薄膜
層をエッチング除去する。望ましくは、Au表面に形成
する金属薄膜層は200〜500オングストロームと
し、RIE時の加速イオンに対してスパッタされにくい
金属を選択使用する。また、絶縁層のエッチングにケミ
カルエッチングを併用する場合においては、ケミカルエ
ッチング液に対して耐食性の大きな金属とする。例え
ば、絶縁層がSiO2のような無機物で、なおかつNH
4 FやHFでケミカルエッチングを併用する場合には、
Ti、Ni等のNH4 FやHFにエッチングされる金属
を使わず、Cr、Mo、W等の金属を使用する。
【0030】本発明によれば、絶縁膜にRIEにより選
択的にスルホールを形成したのち連続して、Au表面に
形成した金属薄膜層にRIEエッチングを施すため、極
く薄い絶縁膜が残っている場合においてもAu表面の金
属薄膜層がエッチングされず、絶縁膜のエッチング不足
が確認できる。また本発明では、Au表面に形成する金
属薄膜層と薄くすることによって、金属薄膜層のRIE
時間の短縮及び均一性の向上を計ると共に、Auのスパ
ッタ防止を行なっている。
【0031】さらに本発明によれば、エッチングの終了
を金属光沢色の違いにより容易に光学顕微鏡で判定でき
るため、安定して再現性の良好な配線の接続が可能とな
り高精度の集積回路の製造が可能となる。
【0032】
【実施例】以下本発明の実施例を図面を参照して説明す
る。
【0033】(実施例1)本発明の第1の実施例につき
図1ないし図4を参照して説明する。
【0034】図4(b)にAlGaAs/GaAs系の
材料を用いた本発明の第一実施例のヘテロ接合バイポー
ラトランジスタを断面図で示す。以下、このトランジス
タを製作する場合の本発明の実施例を図1(a)ないし
図4(a)を参照して説明する。
【0035】まず図1(a)に示すように、半絶縁性G
aAs基板1上に埋め込みn+型GaAsサブコレクタ
層2を0.5μm、キャリア密度2×1017cm-3のn
型GaAs第一コレクタ層3を0.35μm、キャリア
密度8×1016cm-3のp-型GaAs第二コレクタ層
4を0.15μm、キャリア密度5×1019cm-3のp
+型AlX Ga1-X As(X:0→0.1)グレーディ
ドベース層5を0.1μm、キャリア密度5×1017
-3のn型Al0.25Ga0.75Asエミッタ層6を0.0
5μm、キャリア密度2×1018cm-3のN+型AlX
Ga1-X Asグレーディング層7(X:0→0.25)
を0.03μm、キャリア密度5×1018cm-3のn+
型GaAs層8を0.1μm、キャリア密度2×1019
cm-3のn+型InX Ga1-X Asグレーディング層9
(X:0→0.5)を0.05μm、キャリア密度2×
1019cm-3のn+型In0.5 Ga0.5 Asキャップ層
10を順次MBE法によりエピタキシャル成長する。次
にこのウエハ全面に反応性スパッタ法によりWN膜11
を堆積する(図1(a))。
【0036】次にこのWN膜上にフォトレジストでエミ
ッタ電極のパターン12を形成し、それをマスクにRI
E法によりWN膜をエッチングし、さらにWN膜をマス
クにRIE法によってベース層5が露出するまで半導体
層をエッチングする。このときWNのエミッタ電極11
に対して半導体層を僅かにサイドエッチングする。この
サイドエッチングの量でベース電極とエミッタ領域の分
離が決まる。エッチング量の最適値はエピ膜の構成やパ
ターンサイズその他に依存するが、ここでは0.1μm
とした。その後フォトレジストパターンをマスクにプロ
トン注入を行い、外部ベース下のコレクタ領域に高抵抗
領域13を形成する(図1(b))。
【0037】次にフォトレジストのエミッタパターン1
2を除去し、ウエハ全面にCVD法により第一の絶縁層
としてSiO2膜14を1.5μm堆積し(図2
(a))、その上に第二の絶縁層としてフォトレジスト
14aでベース電極用パターンを形成し、それをマスク
にRIE法によってSiO2膜をベース層が露出するま
で選択エッチングする。この時SiO2膜はフォトレジ
ストパターンに対して僅かにサイドエッチングされるよ
うにする。その後ベース電極用にTi/Rt/Auをウ
エハ全面に蒸着し、リフトオフ法によってベース電極1
5を形成する(図2(b))。このとき、外部ベース幅
はSiO2膜のエッチング側壁できまる。
【0038】次にウエハ全面にポリイミド樹脂のプレポ
リマ溶液をスピンコート法によって塗布し、320℃ま
で段階的に加熱し、ポリイミド樹脂層16とする。この
際プレポリマ溶液の粘性のため図2(b)に示されたエ
ミッタ・ベース電極まわりの窪みの細部まで充填され、
ポリイミド樹脂層116の表面は平坦となる。次にフォ
トレジストでコレクタ領域のパターン17を形成し、R
IE法によってポリイミド樹脂層16とSiO2膜14
を選択的にエッチングする。この後、フォトレジストと
ポリイミドからなるコレクタ領域パターンをマスクにプ
ロトン注入により、素子間分離用の高抵抗領域18を形
成する(図3(a))。
【0039】次にフォトレジストを除去したのち、RI
E法によってポリイミド樹脂層をSiO2膜が露出する
までエッチングし、さらに残ったSiO2膜14を弗化
アンモニウム溶液で除去する。次いで残ったポリイミド
樹脂層16をマスクにプロトンを注入し、ベース/コレ
クタ間分離用の高抵抗領域19を形成する(図3
(b))。
【0040】より高濃度のベース層を用いる場合はプロ
トン注入の前にポリイミドをマスクに余分なベース層を
エッチングして除去すると良い。しかる後にRIE法に
よってポリイミド樹脂をエミッタ電極が露出するまでエ
ッチングする(図4(a))。
【0041】次いでフォトレジストでコレクタ電極用の
パターンを形成し、それをマスクにn+GaAs層まで
エッチングし、AuGeNiを蒸着してリフトオフ法に
よってコレクタ電極20を形成し、360℃で熱処理し
てオーム性コンタクトを得て完成する。(図4
(b))。
【0042】本発明によればエミッタ電極の合わせ余裕
が不要であり、ベース電極とエミッタ領域の間はサイド
エッチングの量で極めて小さく設定することができる。
本実施例ではエミッタ電極幅を1μm、サイドエッチン
グ量を0.1μm、ベース電極幅を0.5μmとしたた
め、実効エミッタ幅0.8μm、ベース/コレクタ接合
幅2.2μmまで縮小することができ、大幅なベース抵
抗の低減、ベース/コレクタ接合容量の低減がはかられ
た。さらにコレクタ電極もベース電極に対して自己整合
的に形成できるのでコレクタシリーズ抵抗を減少させる
ことができた。以上の結果、本発明の実施例のトランジ
スタは遮断周波数fTは150GHz、最大発振周波数
fmaxは220GHzと極めて高い値が得られた。本
実施例ではベースをグレーディドベース構造とし、コレ
クタをpコレクタ構造としてベース走行時間、コレクタ
走行時間の短縮を計っているが上記の高周波特性は本実
施例の構造ではほぼ限界に近いものである。これは本発
明の製造方法によってトランジスタの寄生要素が著しく
減少したためである。この様に、本発明はトランジスタ
の高周波特性の改善に極めて有効である。さらに、本発
明のような自己整合技術を用いるとマスク合わせ工程で
発生するばらつきがなくなるので素子特性の均一性が向
上し、高集積化できる。
【0043】以上、実施例ではnpn型AlGaAs/
GaAsHBTについて説明したが、本発明はpnp
型、反転型(コレクタトップ型)トランジスタにも適用
可能あり、実施例のエピ構造以外でも同様に適用でき
る。また、他の材料を用いた場合にも有効である。な
お、この実施例において、さらに第三の発明に開示され
た手法を適用して設けられた電極の導出を施すことは容
易であり、製造上有効である。
【0044】(実施例2)第2の実施例につき図5、図
6、および図8を参照して説明する。
【0045】本実施例に示された一例のHBTは半絶縁
性GaAs基板21上に、濃度が1×1018cm-3で層
厚500nmのn+型GaAs層22、濃度が5×10
16cm-3で層厚500nmのn-型GaAs層23、濃
度が5×1019cm-3で層厚100nmのp+型GaA
s層24、濃度が5×1017cm-3で層厚150nmの
n型AlGaAs層25、濃度が5×1018cm-3で層
厚100nmのn+型GaAs層26が積層して形成さ
れ、これにエミッタ電極として層厚300nmにWS:
層27を、絶縁層のSiO2層28を層厚700nmに
順次形成後、夫々をRIE等の手段でエミッタ電極パタ
ーンに形成する(図5(a))。
【0046】次に、前記エミッタ電極パターンをマスク
としてベース層24を露出させるまでエッチングを施
す。このエッチングによって形成されたパターンは前記
エミッタ電極パターンよりも小さくなる(図5
(b))。
【0047】前記エッチング形成されたエミッタ側壁に
も同じ厚さに形成されるようにCVD法等よって等方性
堆積を施しSiO2層29を層厚500nmに形成する
(図5(c))。
【0048】前記SiO2層をCF4 等を用いたRIE
で垂直方向のみにエッチングを施してベース層24の頂
部を露出させたのち、ボロンを100keVで1×10
13cm-3イオン注入を施してベース分離高抵抗領域40
を形成し、ベース領域23aを決める(図6(a))。
【0049】次に全面にレジスト41を塗布しスピナー
で平坦化したのち、エミッタ上部のSiO2層29が露
出するまで一例のRIEでエッチバックする(図6
(b))。 弗酸によって露出したSiO2層29(図
6(b))を除去したのち、ベース電極32としてCr
50nm/Au100nmを蒸着する(図6(c))。
【0050】次に有機溶媒を用いてレジストを除去する
ことによりベース電極32をリフトオフ形成する。さら
に、前記ベース分離高抵抗領域40の外方に素子分離高
抵抗領域33を形成したのち、ベース分離高抵抗領域4
0の一部にエッチングを施してコレクタ領域層であるn
+型GaAs層22を一部露出させ、これにコレクタ電
極34を形成してHBTを製造する(図8)。
【0051】叙上の実施例によれば、ヘテロ接合バイポ
ーラトランジスタの外部ベースコレクタ間容量を微細化
により低減でき、高速動作を実現できる。なお、この実
施例において、さらに第三の発明に開示された手法を適
用して設けられた電極の導出を施すことは容易であり、
製造上有効である。
【0052】(実施例3)この実施例は前記実施例2を
一部改良しベース電極のリフトオフを容易にするもの
で、図6ないし図8によって説明する。
【0053】図6(a)〜(c)に示すところは実施例
2と変わらないので説明を省略する。
【0054】次に、ボロンをイオン注入し、ベース分離
高抵抗領域40を形成し、ベース領域23aを決める
(図7(a))。
【0055】次に、全面にレジスト41を塗布しスピナ
ーで平坦化したのち、エミッタ上部のSiO2層29が
露出するまで一例のRIEでエッチバックする(図7
(b))。
【0056】次に、弗酸によって露出したSiO2層2
9(図7(b))を除去したのち、ベース電極42とし
てCr50nm/Au100nmを蒸着する(図7
(c))。 次に有機溶媒を用いてレジストを除去する
ことによりベース電極32をリフトオフ形成する。さら
に、前記ベース分離高抵抗領域40の外方に素子分離高
抵抗領域33を形成したのち、ベース分離高抵抗領域4
0の一部にエッチングを施してコレクタ領域層であるn
+型GaAs層22を一部露出させ、これにコレクタ電
極34を形成してHBTを製造する(図8)。
【0057】このようにして図7(c)に示すように、
図7(b)のSiO2層29を除去したのちにレジスト
41のオーバハング構造(図7(c)に破線円で囲み示
す部分)ができるので、ベース電極のリフトオフが容易
に達成できる。
【0058】叙上の実施例によれば、ヘテロ接合バイポ
ーラトランジスタの外部ベースコレクタ間容量を微細化
により低減でき、高速動作を実現できる。なお、この実
施例において、さらに第三の発明に開示された手法を適
用して設けられた電極の導出を施すことは容易であり、
製造上有効である。
【0059】(実施例4)第4の実施例につき図9およ
び図10を参照して説明する。
【0060】図9(a)、(b)および図10(a)、
(b)には一例のヘテロ接合トランジスタの製造方法に
つき、工程順にエミッタ電極とベース電極の配線接続部
の構成を示す。
【0061】図9(a)に示すように、半絶縁性GaA
s基板51上にMBE法又はMOCVD法により層厚5
00nmのn+型GaAsサブコレクタ層52、層厚6
00nmのn型AlGaAsコレクタ層53、層厚10
0nmのp+型GaAs層54、層厚150nmのn型
AlGaAsエミッタ55、層厚100nmのn+型G
aAsエミッタキャップ層56を順次堆積形成する。次
いでH+の選択的なイオン注入により素子分離領域に基
板51に達する深さの絶縁化領域57を形成し、B+
選択的なイオン注入によりベースコレクタ間分離領域に
コレクタ層53に達する深さの絶縁化領域58を形成す
ると共にエミッタキャップ層56の不要分をエッチング
する。
【0062】次に図9(b)に示すように、通常のリソ
グラフィ技術を用いて、ベースパターンに対応するシリ
コン酸化膜59にエッチングを施した後、エミッタ層5
5の不要部分をエッチングしベース層54を露出させ
る。この露出したベース層54にAuZn合金を被着さ
せてベース電極61を形成し、連続してこのAuZn合
金とは色相の異なるTi層60を500オングストロー
ム厚に被着させる。次に全面にポリイミド絶縁膜62を
塗布、乾燥した後、ポリイミド絶縁膜62のエッチバッ
クを施しベース電極の埋め込みを行なう。
【0063】次に図10(a)に示すように、通常のリ
ソグラフィ技術を用いてポリイミド絶縁膜62上にレジ
ストマスクを形成し、O2とCF4 の混合ガスを用いて
ポリイミド絶縁膜62にRIEによりエッチングを施
す。このポリイミド絶縁膜62のRIEが終了した後連
続にCCl4 ガスによってTi層60をRIEでエッチ
ングする。Ti層60のRIE時にポリイミド絶縁膜が
薄く残っている場合にはTi層60がエッチングされな
いため再度O2とCF4 の混合ガスによるポリイミド絶
縁膜62のエッチングを行なう。Ti層60のエッチン
グの終了はAuZn電極61のAu表面が露出するため
容易に判定できる。次に多層レジスト等を用い配線63
をTi/Pt/Au等の金属によってリフトオフ方法に
より形成する。
【0064】次に図10(b)に示すように、エミッタ
キャップ層56上にAuGe/Au等の金属によりエミ
ッタ電極66を形成する場合においても最上層にAuG
eと色相の異なる300オングストロームのCr層65
を連続的に被着させて形成する。まず全面にCVD法に
よりSiO2等の絶縁膜64を形成した後、通常のリソ
グラフィ技術を用いてエミッタ電極66の取り出し口を
形成する。エミッタ電極66の取り出し口を形成する場
合においても、まずCF4 の混合ガスを用いSiO2
縁膜64をエッチングした後、同一チャンバーで連続的
にCCl4 ガスを用いてCr層薄膜層65にエッチング
を施す。このエッチングの場合においても、前記判定方
法により信頼性、再現性共にすぐれた配線との接続取り
出し口を形成できる。次に多層レジスト等を用いて配線
67をTi/Pt/Au等の金属によってリフトオフ方
法により形成する。
【0065】なお、本発明は上記実施例に限られるもの
ではない。
【0066】例えば実施例ではエミッタ電極およびベー
ス電極の配線との接続について説明したが、コレクタ電
極と配線との接続、配線と配配線、例えば一層配線と二
層配線の接続にも応用できる実施例ではAu系電極上に
設ける金属薄膜としてTi及びCrを用いたがこれに限
定するものでなく、Auの金属光沢色と異なる金属であ
れば良い。又金属光沢が異なる金属の組み合わせにより
他の金属の組み合せにも応用は可能である。
【0067】また、実施例ではヘテロ接合トランジスタ
の製造方法の一部を記したがヘテロ接合トランジスタの
製造に限定されるものではない。その他本発明はその趣
旨を逸脱しない範囲で種々変形して実施することができ
る。
【0068】
【発明の効果】第1の発明によれば、まず大幅なベース
抵抗の低減、ベース/コレクタ接合容量の低減がはから
れた。また、コレクタ電極もベース電極に対して自己整
合的に構成できコレクタシリーズ抵抗を減少できた。叙
上により、またベースをグレーティドベース構造として
トランジスタの寄生容量を著しく減少させ、トランジス
タの高周波特性の顕著な改善がはかられた。さらに自己
整合技術を適用してマスク合わせ工程で発生するばらつ
きをなくし、素子特性の均一性の向上、高集積化が達成
できた。
【0069】第2の発明は、ヘテロ接合バイポーラトラ
ンジスタの微細化に際し、エミッタ幅と併せ外部ベース
幅も縮小でき、これの寄生容量を大きく低減できる。こ
れによりエミッタ幅の微細化を進めても真性部分のベー
スコレクタ容量が支配的になり、高速化が達成される。
【0070】第3の発明は、最上層に金属薄膜層を形成
する場合、またはRIEにより金属薄膜層にエッチング
を施す場合等に同一チャンバ内で連続的に被膜形成およ
びエッチングができる。これにより複雑な工程の増加と
はならずに絶縁膜のエッチング不足、オーバエッチング
に起因する不都合を解消する。さらに、表面に形成した
薄膜金属層を除去するので金属の酸化に起因する抵抗の
増大がなくなり、再現性、信頼性共に優れたオーミック
接続が可能になり、高集積化に適した半導体装置の製造
が可能になる。
【図面の簡単な説明】
【図1】(a)および(b)は実施例1の一部を工程順
に示すいずれも断面図。
【図2】(a)および(b)は図1に引続き実施例1の
一部を工程順に示すいずれも断面図。
【図3】(a)および(b)は図2に引続き実施例1の
一部を工程順に示すいずれも断面図。
【図4】(a)および(b)は図3に引続き第1の発明
に係る実施例1の一部を工程順に示すいずれも断面図。
【図5】(a)ないし(c)は実施例2および実施例3
の各一部を工程順に示すいずれも断面図。
【図6】(a)ないし(c)は図5に引続き実施例2の
一部を工程順に示すいずれも断面図。
【図7】(a)ないし(c)は図5に引続き実施例3の
一部を工程順に示すいずれも断面図。
【図8】実施例2および実施例3の一部を示す断面図。
【図9】(a)および(b)は実施例4の一部を工程順
に示すいずれも断面図。
【図10】(a)および(b)は図9に引続き実施例4
の一部を工程順に示すいずれも断面図。
【図11】従来例のヘテロ接合HBTの断面図。
【図12】(a)および(b)は従来例のヘテロ接合H
BTの製造方法の一部を工程順に示すいずれも断面図。
【図13】(a)ないし(c)は図12に引続き従来例
のヘテロ接合HBTの製造方法の一部を工程順に示すい
ずれも断面図。
【図14】(a)ないし(c)は図13に引続き従来例
のヘテロ接合HBTの製造方法の一部を工程順に示すい
ずれも断面図。
【図15】(a)ないし(c)は従来例のヘテロ接合H
BTの製造方法の一部を工程順に示すいずれも断面図。
【図16】従来例のヘテロ接合HBTの製造方法の一部
を示す断面図。
【図17】HBTを用いた集積回路の回路図。
【図18】第3の発明に係る従来例の化合物半導体装置
の断面図。
【符号の説明】
1、21、51…半絶縁性GaAs基板 2、22、52…n+型GaAs埋め込みサブコレクタ
層 3、23、53…n型GaAs第一コレクタ層 4、51…p型GaAs第二コレクタ層 5、24…p+型Al XGa1-X Asベース層(X:0
→0.1) 6、25、55…n型Al0.25Ga0.75Asエミッタ層 7…n+型AlX Ga1-X Asグレーディング層(X:
0.25→0) 8、26…n+型GaAs層 9…n+型InX Ga1-X Asグレーディング層(X:
0→0.5) 10…n+型In0.5 Ga0.5 Asキャップ層 11、27…WNエミッタ電極 12…エミッタ電極のパターン 17…コレクタ領域のパターン 13、18、19、30、33、40…高抵抗領域 14、28、29…SiO2 膜 15、32、42…ベース電極 16、62…ポリイミド樹脂 20…コレクタ電極 60…Ti層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉山 亨 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝総合研究所内 (72)発明者 本郷 禎人 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝総合研究所内

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に少なくとも、第1種導電
    型のコレクタ層、第2種導電型のベース層、および第1
    種導電型のエミッタ層の各半導体層を順次積層して形成
    する工程と、前記エミッタ層上にエミッタ電極材料層、
    エミッタ電極形成用マスク層を積層して被着しこのマス
    ク層をエミッタ電極パターンに形成しこのパターンをマ
    スクとしてエミッタ電極を形成する工程と、前記マスク
    またはエミッタ電極をマスクとしてベース層が露出する
    まで半導体層にエッチングを施し前記マスク幅よりも縮
    小されたメサ型のエミッタ領域を形成する工程と、上面
    に第一の絶縁層、第二の絶縁層を積層し被着しこの第二
    の絶縁層をベース電極パターンに形成しこのパターンを
    マスクとして第一の絶縁層をエッチングしてベース電極
    を形成する部分を除去して半導体層を露出させベース電
    極を形成する工程と、前記第二の絶縁層を除去し上面に
    樹脂層を被着して前記第一の絶縁層を露出するまで前記
    樹脂層にエッチングを施す工程とを含むバイポーラトラ
    ンジスタを形成する半導体装置の製造方法。
  2. 【請求項2】 エミッタトップ型AlGaAs/GaA
    sヘテロ接合バイポーラトランジスタの製造において、
    エミッタ・ベース領域上にエミッタ電極のパターンを形
    成しこのパターンによってエミッタ・ベース領域をメサ
    構造に分離する工程と、絶縁層を被着し前記メサ構造部
    における側壁の絶縁層を含む幅を予め設定された外部ベ
    ース幅に形成する工程と、ベース領域を露出させベース
    電極を形成する工程とを含むエミッタトップ型AlGa
    As/GaAsヘテロ接合バイポーラトランジスタを形
    成する半導体装置の製造方法。
  3. 【請求項3】 化合物半導体基体上に第一の金属層のA
    u層およびこれに積層させてAuと異なる色相を有する
    第二の金属層を積層させて金属電極および一部の金属配
    線を形成する工程と、前記金属電極および金属配線を含
    む半導体基体上に絶縁層を形成し該絶縁層に選択的にリ
    アクティブイオンエッチングを施し、かつこのエッチン
    グの終点を前記金属層の色相の変化によって検出してス
    ルホールを形成する工程と、前記スルホール部を含む絶
    縁層上に第三の金属層を被着させ一部の金属配線を形成
    する工程とを具備した半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
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JP2007036138A (ja) * 2005-07-29 2007-02-08 Matsushita Electric Ind Co Ltd バイポーラトランジスタ及び電力増幅器
US7669629B2 (en) 2002-02-05 2010-03-02 Mitsubishi Heavy Industries Ltd. System for fabricating corrugated board

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