JP3386361B2 - ヘテロ接合バイポーラトランジスタ及びその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタ及びその製造方法Info
- Publication number
- JP3386361B2 JP3386361B2 JP03780198A JP3780198A JP3386361B2 JP 3386361 B2 JP3386361 B2 JP 3386361B2 JP 03780198 A JP03780198 A JP 03780198A JP 3780198 A JP3780198 A JP 3780198A JP 3386361 B2 JP3386361 B2 JP 3386361B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- bipolar transistor
- heterojunction bipolar
- collector
- ingap
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、III−Ｖ族化合物
半導体の中のＧａＡｓ系のヘテロ接合バイポーラトラン
ジスタ及びその製造方法に関し、より詳しくは、ベース
メサ段差のバラツキが少なく、歩留まりを向上できるヘ
テロ接合バイポーラトランジスタ及びその製造方法に関
する。
半導体の中のＧａＡｓ系のヘテロ接合バイポーラトラン
ジスタ及びその製造方法に関し、より詳しくは、ベース
メサ段差のバラツキが少なく、歩留まりを向上できるヘ
テロ接合バイポーラトランジスタ及びその製造方法に関
する。
【０００２】
【従来の技術】ヘテロ接合バイポーラトランジスタは、
最近では、高速スイッチング素子や高周波アナログ素子
として注目されている。
最近では、高速スイッチング素子や高周波アナログ素子
として注目されている。
【０００３】図１０及び図１１は、そのようなヘテロ接
合バイポーラトランジスタの断面構造を示す。まず、図
１０に基づきこのヘテロ接合バイポーラトランジスタの
構造を製造プロセスとともに説明する。
合バイポーラトランジスタの断面構造を示す。まず、図
１０に基づきこのヘテロ接合バイポーラトランジスタの
構造を製造プロセスとともに説明する。
【０００４】このヘテロ接合バイポーラトランジスタ
は、半絶縁性ＧａＡｓ基板２０１上に、膜厚５００ｎｍ
のｎ+−ＧａＡｓサブコレクタ層（Ｓｉドーピング濃
度：５×１０18ｃｍ-3）２０２、膜厚７００ｎｍのｎ−
ＧａＡｓコレクタ層（Ｓｉドーピング濃度：２×１０16
ｃｍ-3）２０３、カーボンがドーピングされた膜厚８０
ｎｍのｐ+−ＧａＡｓベース層（Ｃドーピング濃度：２
×１０19ｃｍ-3）２０４、膜厚１２０ｎｍのｎ−ＡｌＧ
ａＡｓからなるエミッタ層（Ｓｉドーピング濃度：５×
１０17ｃｍ-3）２０５及びキャップ層２０６を積層して
構成されている。
は、半絶縁性ＧａＡｓ基板２０１上に、膜厚５００ｎｍ
のｎ+−ＧａＡｓサブコレクタ層（Ｓｉドーピング濃
度：５×１０18ｃｍ-3）２０２、膜厚７００ｎｍのｎ−
ＧａＡｓコレクタ層（Ｓｉドーピング濃度：２×１０16
ｃｍ-3）２０３、カーボンがドーピングされた膜厚８０
ｎｍのｐ+−ＧａＡｓベース層（Ｃドーピング濃度：２
×１０19ｃｍ-3）２０４、膜厚１２０ｎｍのｎ−ＡｌＧ
ａＡｓからなるエミッタ層（Ｓｉドーピング濃度：５×
１０17ｃｍ-3）２０５及びキャップ層２０６を積層して
構成されている。
【０００５】ここで、キャップ層２０６は、膜厚１００
ｎｍのｎ+−ＧａＡｓ層（Ｓｉドーピング濃度：５×１
０18ｃｍ-3）、Ｉｎの混晶比ｘを０から０．５まで変化
させた膜厚５０ｎｍのｎ+−ＩｎxＧａ1-xＡｓグレーデ
ィッド層２０６ｂ及び膜厚５０ｎｍのｎ+−Ｉｎ0.5Ｇａ
0.5Ａｓ層の３層構造になっている。
ｎｍのｎ+−ＧａＡｓ層（Ｓｉドーピング濃度：５×１
０18ｃｍ-3）、Ｉｎの混晶比ｘを０から０．５まで変化
させた膜厚５０ｎｍのｎ+−ＩｎxＧａ1-xＡｓグレーデ
ィッド層２０６ｂ及び膜厚５０ｎｍのｎ+−Ｉｎ0.5Ｇａ
0.5Ａｓ層の３層構造になっている。
【０００６】その後、適当なフォトリソグラフィー技術
を組み合わせてパターニングを行い、エミッタメサエッ
チング、べースメサエッチングを行い、続いて、エミッ
タ電極２０７、べース電極２０８及びコレクタ電極２０
９の各電極を形成する。以上のプロセスを経て、図１０
に示す構造のヘテロ接合バイポーラトランジスタが作製
される。
を組み合わせてパターニングを行い、エミッタメサエッ
チング、べースメサエッチングを行い、続いて、エミッ
タ電極２０７、べース電極２０８及びコレクタ電極２０
９の各電極を形成する。以上のプロセスを経て、図１０
に示す構造のヘテロ接合バイポーラトランジスタが作製
される。
【０００７】図１１に示すように、エミッタ層２０５及
びべース電極２０８は、トランジスタ外部へ電極を引き
出す際に、メサ段差部分で配線金属が段切れしないよう
に、感光性ポリイミド等からなる絶縁性樹脂材料２１２
をスピンコートし、続いて、この絶縁性樹脂材料２１２
をフォトリソグラフィー技術によってパターニングする
ことによって、段差部分をカバーするように絶縁性樹脂
材料２１２の平坦化形成を行う。続いて、平坦化された
絶縁性樹脂材料２１２上に配線金属２１１を形成する。
びべース電極２０８は、トランジスタ外部へ電極を引き
出す際に、メサ段差部分で配線金属が段切れしないよう
に、感光性ポリイミド等からなる絶縁性樹脂材料２１２
をスピンコートし、続いて、この絶縁性樹脂材料２１２
をフォトリソグラフィー技術によってパターニングする
ことによって、段差部分をカバーするように絶縁性樹脂
材料２１２の平坦化形成を行う。続いて、平坦化された
絶縁性樹脂材料２１２上に配線金属２１１を形成する。
【０００８】
【発明が解決しようとする課題】ところで、上記構造の
従来のＧａＡｓ系のヘテロ接合バイポーラトランジスタ
を製造する場合は、コレクタ層２０３とその下方にある
サブコレクタ層２０２との間にエッチング選択性が無い
ため、ウェハ間やウェハ面内での各半導体層厚のバラツ
キを考慮すると、サブコレクタ層２０２の表面を確実に
露出させるためには、べースメサエッチング時にある程
度のオーバーエッチングが必要であった。
従来のＧａＡｓ系のヘテロ接合バイポーラトランジスタ
を製造する場合は、コレクタ層２０３とその下方にある
サブコレクタ層２０２との間にエッチング選択性が無い
ため、ウェハ間やウェハ面内での各半導体層厚のバラツ
キを考慮すると、サブコレクタ層２０２の表面を確実に
露出させるためには、べースメサエッチング時にある程
度のオーバーエッチングが必要であった。
【０００９】一方、メサ型のヘテロ接合バイポーラトラ
ンジスタを歩留まりよく微細化していく際には、サブコ
レクタ層を露出させるためのべースメサのオーバーエッ
チングによる段差バラツキを解消することが重要であ
る。
ンジスタを歩留まりよく微細化していく際には、サブコ
レクタ層を露出させるためのべースメサのオーバーエッ
チングによる段差バラツキを解消することが重要であ
る。
【００１０】これは、第１に、オーバーエッチングによ
りサブコレクタ層が薄くなると、コレクタ抵抗の増大を
招き、トランジスタのＲＦ動作時の特性を悪化させるか
らである。また、サブコレクタ層のバラツキは、コレク
タ抵抗のバラツキを招き、ひいては、ＲＦ動作時におけ
る特性のバラツキとなってしまうからである。
りサブコレクタ層が薄くなると、コレクタ抵抗の増大を
招き、トランジスタのＲＦ動作時の特性を悪化させるか
らである。また、サブコレクタ層のバラツキは、コレク
タ抵抗のバラツキを招き、ひいては、ＲＦ動作時におけ
る特性のバラツキとなってしまうからである。
【００１１】第２に、べースメサの段差バラツキがウェ
ハ面内やウェハ間で大きくなると、絶縁性樹脂材料２１
１を用いた平坦化工程において、所定の形成条件では平
坦化できない部分やウェハが生じ、その部分やウェハで
配線の段切れが生じて素子歩留まりの低下を招くからで
ある。
ハ面内やウェハ間で大きくなると、絶縁性樹脂材料２１
１を用いた平坦化工程において、所定の形成条件では平
坦化できない部分やウェハが生じ、その部分やウェハで
配線の段切れが生じて素子歩留まりの低下を招くからで
ある。
【００１２】本発明はこのような現状に鑑みてなされた
ものであり、ベースメサ段差のバラツキが少なく、歩留
まりを向上することができるヘテロ接合型バイポーラト
ランジスタ及びその製造方法を提供することを目的とす
る。
ものであり、ベースメサ段差のバラツキが少なく、歩留
まりを向上することができるヘテロ接合型バイポーラト
ランジスタ及びその製造方法を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】本発明のヘテロ接合バイ
ポーラトランジスタは、半絶縁性ＧａＡｓ基板上に、該
半絶縁性ＧａＡｓ基板側より少なくとも第１のサブコレ
クタ層、コレクタ層、べース層及びエミッタ層がこの順
に積層形成された構造を有するヘテロ接合バイポーラト
ランジスタにおいて、該コレクタ層の該第１のサブコレ
クタ層側の表面又は表面近傍に、ｎ型のＩｎＧａＰ層か
らなるエッチングストッパ層が形成されており、該Ｉｎ
ＧａＰ層のｎ型のドーピング材がＳｉであり、ｎ型のド
ーピング濃度は、２×１０ 18 ｃｍ -3 以下であり、そのこ
とにより上記目的が達成される。
ポーラトランジスタは、半絶縁性ＧａＡｓ基板上に、該
半絶縁性ＧａＡｓ基板側より少なくとも第１のサブコレ
クタ層、コレクタ層、べース層及びエミッタ層がこの順
に積層形成された構造を有するヘテロ接合バイポーラト
ランジスタにおいて、該コレクタ層の該第１のサブコレ
クタ層側の表面又は表面近傍に、ｎ型のＩｎＧａＰ層か
らなるエッチングストッパ層が形成されており、該Ｉｎ
ＧａＰ層のｎ型のドーピング材がＳｉであり、ｎ型のド
ーピング濃度は、２×１０ 18 ｃｍ -3 以下であり、そのこ
とにより上記目的が達成される。
【００１４】好ましくは、第２のサブコレクタ層をさら
に有し、前記第１のサブコレクタ層と該第２のサブコレ
クタ層との間に前記エッチングストッパ層が形成されて
いる構成とする。
に有し、前記第１のサブコレクタ層と該第２のサブコレ
クタ層との間に前記エッチングストッパ層が形成されて
いる構成とする。
【００１５】また、好ましくは、前記ベース層に接続さ
れるベース電極と、前記第１のサブコレクタ層上に設け
られ、表面が平坦化されるように形成された絶縁性樹脂
材料と、該ベース電極と接続し、該絶縁性樹脂材料によ
って平坦化された表面上に設けられた配線金属とをさら
に有する構成とする。
れるベース電極と、前記第１のサブコレクタ層上に設け
られ、表面が平坦化されるように形成された絶縁性樹脂
材料と、該ベース電極と接続し、該絶縁性樹脂材料によ
って平坦化された表面上に設けられた配線金属とをさら
に有する構成とする。
【００１６】また、好ましくは、前記ＩｎＧａＰ層のＩ
ｎの混晶比は、０．４７０〜０．５００である構成とす
る。
ｎの混晶比は、０．４７０〜０．５００である構成とす
る。
【００１７】
【００１８】また、好ましくは、前記ＩｎＧａＰ層の厚
みは、５ｎｍ〜２０ｎｍである構成とする。
みは、５ｎｍ〜２０ｎｍである構成とする。
【００１９】
【００２０】また、本発明のヘテロ接合バイポーラトラ
ンジスタの製造方法は、半絶縁性ＧａＡｓ基板上に、該
半絶縁性ＧａＡｓ基板側より少なくともサブコレクタ
層、コレクタ層、べース層及びエミッタ層がこの順に積
層形成され、該サブコレクタ層と該コレクタ層との間に
ＩｎＧａＰ層からなるエッチングストッパ層が形成され
たヘテロ接合バイポーラトランジスタの製造方法であっ
て、ｎ型のドーピング材としてのＳｉを、２×１０ 18 ｃ
ｍ -3 以下のドーピング濃度でドーピングした該ＩｎＧａ
Ｐ層に対して、該コレクタ層を選択的に除去し、続い
て、該サブコレクタ層に対して該ＩｎＧａＰ層を選択的
に除去して該サブコレクタ層の表面を露出させる工程
と、該サブコレクタ層の表面が露出された部分にコレク
タ電極を形成する工程とを包含しており、そのことによ
り上記目的が達成される。
ンジスタの製造方法は、半絶縁性ＧａＡｓ基板上に、該
半絶縁性ＧａＡｓ基板側より少なくともサブコレクタ
層、コレクタ層、べース層及びエミッタ層がこの順に積
層形成され、該サブコレクタ層と該コレクタ層との間に
ＩｎＧａＰ層からなるエッチングストッパ層が形成され
たヘテロ接合バイポーラトランジスタの製造方法であっ
て、ｎ型のドーピング材としてのＳｉを、２×１０ 18 ｃ
ｍ -3 以下のドーピング濃度でドーピングした該ＩｎＧａ
Ｐ層に対して、該コレクタ層を選択的に除去し、続い
て、該サブコレクタ層に対して該ＩｎＧａＰ層を選択的
に除去して該サブコレクタ層の表面を露出させる工程
と、該サブコレクタ層の表面が露出された部分にコレク
タ電極を形成する工程とを包含しており、そのことによ
り上記目的が達成される。
【００２１】好ましくは、前記ＩｎＧａＰ層に対して、
前記コレクタ層を選択的に除去する工程を、くえん酸、
過酸化水素水及び水からなる混合溶液を用いて行う。
前記コレクタ層を選択的に除去する工程を、くえん酸、
過酸化水素水及び水からなる混合溶液を用いて行う。
【００２２】また、好ましくは、前記サブコレクタ層に
対して、前記ＩｎＧａＰ層を選択的に除去する工程を、
塩酸又は塩酸とりん酸の混合溶液を用いて行う。
対して、前記ＩｎＧａＰ層を選択的に除去する工程を、
塩酸又は塩酸とりん酸の混合溶液を用いて行う。
【００２３】以下に、本発明の作用を説明する。
【００２４】一例として、上記のように、サブコレクタ
層とコレクタ層との間にＩｎＧａＰ層からなるエッチン
グストッパ層を形成する構成によれば、ＩｎＧａＰ層
は、サブコレクタ層及びコレクタ層とエッチング選択性
を有するので、べースメサ段差のバラツキは、本質的に
ヘテロ接合バイポーラトランジスタの基板のエピタキシ
ャル成長時の膜厚バラツキの範囲に抑えることができ
る。このため、本発明によれば、エッチング選択性の化
合物層を設けない場合のエッチングプロセスのバラツキ
に対して、バラツキを大幅に低減できる結果、素子の歩
留まりを大幅に向上できる。
層とコレクタ層との間にＩｎＧａＰ層からなるエッチン
グストッパ層を形成する構成によれば、ＩｎＧａＰ層
は、サブコレクタ層及びコレクタ層とエッチング選択性
を有するので、べースメサ段差のバラツキは、本質的に
ヘテロ接合バイポーラトランジスタの基板のエピタキシ
ャル成長時の膜厚バラツキの範囲に抑えることができ
る。このため、本発明によれば、エッチング選択性の化
合物層を設けない場合のエッチングプロセスのバラツキ
に対して、バラツキを大幅に低減できる結果、素子の歩
留まりを大幅に向上できる。
【００２５】加えて、上述の従来例では、図６に示すよ
うに、ウェハ３枚（ウェハＡ，Ｂ，Ｃ）のサブコレクタ
層のエッチングをＩｎＧａＰ層なしに、時間だけで制御
しているので、エッチング深さが異なり、バラツキの中
心値がウェハ間で異なっている。
うに、ウェハ３枚（ウェハＡ，Ｂ，Ｃ）のサブコレクタ
層のエッチングをＩｎＧａＰ層なしに、時間だけで制御
しているので、エッチング深さが異なり、バラツキの中
心値がウェハ間で異なっている。
【００２６】このようなバラツキは、素子の特性バラツ
キに大きな影響を与え、値がバラツイたため、ヘテロ接
合バイポーラトランジスタを集積したＭＭＩＣ（マイク
ロ波モノリシックＩＣ）では、高周波回路の整合が取れ
なくなったりして、ＩＣの特性も劣化するという問題が
ある。
キに大きな影響を与え、値がバラツイたため、ヘテロ接
合バイポーラトランジスタを集積したＭＭＩＣ（マイク
ロ波モノリシックＩＣ）では、高周波回路の整合が取れ
なくなったりして、ＩＣの特性も劣化するという問題が
ある。
【００２７】これに対して、本発明によれば、図７に示
すように、ウェハ面内でのコレクタ抵抗ＲCの分布が小
さくなるだけでなく、ウェハ間Ａ，Ｂ，Ｃにおいてもコ
レクタ抵抗ＲCのバラツキは小さくなっている。
すように、ウェハ面内でのコレクタ抵抗ＲCの分布が小
さくなるだけでなく、ウェハ間Ａ，Ｂ，Ｃにおいてもコ
レクタ抵抗ＲCのバラツキは小さくなっている。
【００２８】よって、本発明によれば、整合回路におけ
る素子バラツキを考慮したマージンを小さくできるの
で、素子の特性を最大限に生かしたＭＭＩＣ回路を構成
することが可能となり、ＭＭＩＣ回路の特性を大幅に向
上できる。
る素子バラツキを考慮したマージンを小さくできるの
で、素子の特性を最大限に生かしたＭＭＩＣ回路を構成
することが可能となり、ＭＭＩＣ回路の特性を大幅に向
上できる。
【００２９】また、本発明において、ＩｎＧａＰ層のＩ
ｎの混晶比を、０．４７０〜０．５００の範囲に設定す
ると、図２に示すように、ヘテロ接合バイポーラトラン
ジスタの電流増幅率ｈFE（相対的なｈFE）は最大条件時
の９５％以上の値を示す。よって、ＩｎＧａＰ層のＩｎ
の混晶比ｘは、０．４７０〜０．５００が好ましい。
ｎの混晶比を、０．４７０〜０．５００の範囲に設定す
ると、図２に示すように、ヘテロ接合バイポーラトラン
ジスタの電流増幅率ｈFE（相対的なｈFE）は最大条件時
の９５％以上の値を示す。よって、ＩｎＧａＰ層のＩｎ
の混晶比ｘは、０．４７０〜０．５００が好ましい。
【００３０】また、本発明において、ＩｎＧａＰ層のｎ
型のドーピング濃度を、２×１０18ｃｍ-3以下に設定す
ると（但し、Ｉｎの混晶比ｘ＝０．４８４）、図３に示
すように、相対的なｈFEが最大条件時の９５％以上の値
を示すことがわかる。よって、ｎ型ドーパントとしてＳ
ｉを用いる場合は、Ｓｉドーピング濃度は２×１０18ｃ
ｍ-3以下が好ましい。
型のドーピング濃度を、２×１０18ｃｍ-3以下に設定す
ると（但し、Ｉｎの混晶比ｘ＝０．４８４）、図３に示
すように、相対的なｈFEが最大条件時の９５％以上の値
を示すことがわかる。よって、ｎ型ドーパントとしてＳ
ｉを用いる場合は、Ｓｉドーピング濃度は２×１０18ｃ
ｍ-3以下が好ましい。
【００３１】また、本発明において、ＩｎＧａＰ層の厚
みを、５ｎｍ〜２０ｎｍの範囲内に設定すると（但し、
Ｉｎの混晶比ｘ＝０．４８、Ｓｉドーピング濃度：１×
１０18ｃｍ-3）、図４に示すように、ＩｎＧａＰ層がな
い場合と同程度の相対的なｈFEを得ることができること
がわかる。但し、ＩｎＧａＰ層の厚みは、選択エッチン
グを確実に行うためには５ｎｍ以上必要であり、厚みが
２０ｎｍを越える場合は、その上側に堆積する化合物半
導体層の結晶性が劣化する。よって、ＩｎＧａＰ層の厚
みは、５ｎｍ〜２０ｎｍが好ましい。
みを、５ｎｍ〜２０ｎｍの範囲内に設定すると（但し、
Ｉｎの混晶比ｘ＝０．４８、Ｓｉドーピング濃度：１×
１０18ｃｍ-3）、図４に示すように、ＩｎＧａＰ層がな
い場合と同程度の相対的なｈFEを得ることができること
がわかる。但し、ＩｎＧａＰ層の厚みは、選択エッチン
グを確実に行うためには５ｎｍ以上必要であり、厚みが
２０ｎｍを越える場合は、その上側に堆積する化合物半
導体層の結晶性が劣化する。よって、ＩｎＧａＰ層の厚
みは、５ｎｍ〜２０ｎｍが好ましい。
【００３２】なお、図２〜図４では、それぞれ他方のパ
ラメータは変化させていないが、ｈ FEが極大を示す傾向
は、Ｉｎの混晶比ｘが０．４７０〜０．５００の範囲内
でドーピング濃度が２×１０18ｃｍ-3以下である時に見
られた。
ラメータは変化させていないが、ｈ FEが極大を示す傾向
は、Ｉｎの混晶比ｘが０．４７０〜０．５００の範囲内
でドーピング濃度が２×１０18ｃｍ-3以下である時に見
られた。
【００３３】
【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。
に基づき具体的に説明する。
【００３４】図１は本実施形態に係るヘテロ接合バイポ
ーラトランジスタの構造を示す。以下にその構造を製造
プロセスと共に説明する。
ーラトランジスタの構造を示す。以下にその構造を製造
プロセスと共に説明する。
【００３５】半絶縁性ＧａＡｓ基板１０１上には、膜厚
５００ｎｍのｎ+−ＧａＡｓサブコレクタ層（Ｓｉドー
ピング濃度：５×１０18ｃｍ-3）１０２、膜厚７００ｎ
ｍのｎ−ＧａＡｓコレクタ層（Ｓｉドーピング濃度：２
×１０16ｃｍ-3）１０３、カーボンドープの膜厚８０ｎ
ｍのｐ+−ＧａＡｓベース層（Ｃドーピング濃度：２×
１０19ｃｍ-3）１０４、膜厚１２０ｎｍのｎ−ＩｎＧａ
Ｐからなるエミッタ層（Ｓｉドーピング濃度：５×１０
17ｃｍ-3）１０５及びキャップ層１０６が積層形成され
ている。
５００ｎｍのｎ+−ＧａＡｓサブコレクタ層（Ｓｉドー
ピング濃度：５×１０18ｃｍ-3）１０２、膜厚７００ｎ
ｍのｎ−ＧａＡｓコレクタ層（Ｓｉドーピング濃度：２
×１０16ｃｍ-3）１０３、カーボンドープの膜厚８０ｎ
ｍのｐ+−ＧａＡｓベース層（Ｃドーピング濃度：２×
１０19ｃｍ-3）１０４、膜厚１２０ｎｍのｎ−ＩｎＧａ
Ｐからなるエミッタ層（Ｓｉドーピング濃度：５×１０
17ｃｍ-3）１０５及びキャップ層１０６が積層形成され
ている。
【００３６】ここで、キャップ層１０６は、膜厚１００
ｎｍのｎ+−ＧａＡｓ層（Ｓｉドーピング濃度：５×１
０18ｃｍ-3）１０６ａ、Ｉｎの混晶比ｘを０から０．５
まで変化させた膜厚５０ｎｍのｎ+−ＩｎxＧａ1-xＡｓ
グレーディッド層（Ｓｉドーピング濃度＞１×１０19ｃ
ｍ-3）１０６ｂ及び膜厚５０ｎｍのｎ+−Ｉｎ0.5Ｇａ
0.5Ａｓ層（Ｓｉドーピング濃度＞１×１０19ｃｍ-3）
１０６ｃからなる３層構造になっている（図５Ａ参
照）。
ｎｍのｎ+−ＧａＡｓ層（Ｓｉドーピング濃度：５×１
０18ｃｍ-3）１０６ａ、Ｉｎの混晶比ｘを０から０．５
まで変化させた膜厚５０ｎｍのｎ+−ＩｎxＧａ1-xＡｓ
グレーディッド層（Ｓｉドーピング濃度＞１×１０19ｃ
ｍ-3）１０６ｂ及び膜厚５０ｎｍのｎ+−Ｉｎ0.5Ｇａ
0.5Ａｓ層（Ｓｉドーピング濃度＞１×１０19ｃｍ-3）
１０６ｃからなる３層構造になっている（図５Ａ参
照）。
【００３７】上記構造に加えて、本実施形態のヘテロ接
合バイポーラトランジスタは、サブコレクタ１０２とコ
レクタ層との間に、エッチングストッパ層となる膜厚１
０ｎｍのＳｉドープのｎ−ＩｎxＧａ1-xＰ層（Ｉｎの混
晶比ｘ＝０．４７４，Ｓｉドーピング濃度：１×１０18
ｃｍ-3）１１０を挿入した構造になっている。
合バイポーラトランジスタは、サブコレクタ１０２とコ
レクタ層との間に、エッチングストッパ層となる膜厚１
０ｎｍのＳｉドープのｎ−ＩｎxＧａ1-xＰ層（Ｉｎの混
晶比ｘ＝０．４７４，Ｓｉドーピング濃度：１×１０18
ｃｍ-3）１１０を挿入した構造になっている。
【００３８】以上の薄膜は、ＭＯＣＶＤ法により、原料
ガスを切り替えることで順次形成した。
ガスを切り替えることで順次形成した。
【００３９】なお、上記の構造以外に、エッチングスト
ッパ層となる膜厚１０ｎｍのＳｉドープのｎ−ＩｎxＧ
ａ1-xＰ層１１０のＩｎの混晶比ｘを０．４５０〜０．
５１０の範囲内で変化させたサンプル（Ｓｉ不純物濃
度：１×１０18ｃｍ-3）も作製し、このサンプルと本実
施形態のヘテロ接合バイポーラトランジスタの電流増幅
率ｈFEを相対的に比較した。図２はその比較結果を示
す。
ッパ層となる膜厚１０ｎｍのＳｉドープのｎ−ＩｎxＧ
ａ1-xＰ層１１０のＩｎの混晶比ｘを０．４５０〜０．
５１０の範囲内で変化させたサンプル（Ｓｉ不純物濃
度：１×１０18ｃｍ-3）も作製し、このサンプルと本実
施形態のヘテロ接合バイポーラトランジスタの電流増幅
率ｈFEを相対的に比較した。図２はその比較結果を示
す。
【００４０】また、図３はヘテロ接合バイポーラトラン
ジスタの電流増幅率ｈFEの相対値とＩｎＧａＰ層１１０
のＳｉドーピング濃度との関係を示し、図４は電流増幅
率ｈFEの相対値とＩｎＧａＰ層１１０の膜厚との関係を
示す。
ジスタの電流増幅率ｈFEの相対値とＩｎＧａＰ層１１０
のＳｉドーピング濃度との関係を示し、図４は電流増幅
率ｈFEの相対値とＩｎＧａＰ層１１０の膜厚との関係を
示す。
【００４１】図２より、ＩｎＧａＰ層１１０のＩｎの混
晶比ｘが０．４７０〜０．５００の時に相対的なｈFEが
最大条件時の９５％以上の値を示すことがわかる。よっ
て、ＩｎＧａＰ層１１０のＩｎの混晶比ｘは、０．４７
０〜０．５００が好ましい。
晶比ｘが０．４７０〜０．５００の時に相対的なｈFEが
最大条件時の９５％以上の値を示すことがわかる。よっ
て、ＩｎＧａＰ層１１０のＩｎの混晶比ｘは、０．４７
０〜０．５００が好ましい。
【００４２】また、図３より、ｎ型ドーパントとしてＳ
ｉを用いたときのＳｉドーピング濃度が２×１０18ｃｍ
-3以下であるときに（但し、Ｉｎの混晶比ｘ＝０．４８
４）、相対的なｈFEが最大条件時の９５％以上の値を示
すことがわかる。よって、ｎ型ドーパントとしてＳｉを
用いる場合は、Ｓｉドーピング濃度は２×１０18ｃｍ-3
以下が好ましい。
ｉを用いたときのＳｉドーピング濃度が２×１０18ｃｍ
-3以下であるときに（但し、Ｉｎの混晶比ｘ＝０．４８
４）、相対的なｈFEが最大条件時の９５％以上の値を示
すことがわかる。よって、ｎ型ドーパントとしてＳｉを
用いる場合は、Ｓｉドーピング濃度は２×１０18ｃｍ-3
以下が好ましい。
【００４３】また、図４より、ＩｎＧａＰ層１１０の厚
みが、２０ｎｍ以下の時に（但し、Ｉｎの混晶比ｘ＝
０．４８、Ｓｉドーピング濃度：１×１０18ｃｍ-3）、
ＩｎＧａＰ層１１０がない場合と同程度の相対的なｈFE
を得ることができることがわかる。但し、ＩｎＧａＰ層
１１０の厚みは、選択エッチングを確実に行うためには
５ｎｍ以上必要であり、厚みが２０ｎｍを越える場合
は、その上側に堆積する化合物半導体層の結晶性が劣化
する。よって、ＩｎＧａＰ層１１０の厚みは、５ｎｍ〜
２０ｎｍが好ましい。
みが、２０ｎｍ以下の時に（但し、Ｉｎの混晶比ｘ＝
０．４８、Ｓｉドーピング濃度：１×１０18ｃｍ-3）、
ＩｎＧａＰ層１１０がない場合と同程度の相対的なｈFE
を得ることができることがわかる。但し、ＩｎＧａＰ層
１１０の厚みは、選択エッチングを確実に行うためには
５ｎｍ以上必要であり、厚みが２０ｎｍを越える場合
は、その上側に堆積する化合物半導体層の結晶性が劣化
する。よって、ＩｎＧａＰ層１１０の厚みは、５ｎｍ〜
２０ｎｍが好ましい。
【００４４】なお、図２〜図４では、それぞれ他方のパ
ラメータは変化させていないが、ｈFEが極大を示す傾向
は、Ｉｎの混晶比ｘが０．４７０〜０．５００の範囲内
でドーピング濃度が２×１０18ｃｍ-3以下である時に見
られた。
ラメータは変化させていないが、ｈFEが極大を示す傾向
は、Ｉｎの混晶比ｘが０．４７０〜０．５００の範囲内
でドーピング濃度が２×１０18ｃｍ-3以下である時に見
られた。
【００４５】以上の薄膜形成工程が終了すると、その
後、適当なフォトリソグラフィー技術を組み合わせて、
パターニングを行い、エミッタメサエッチング、べース
メサエッチングを行い、続いて、図１に示すように、エ
ミッタ電極１０７、べース電極１０８及びコレクタ電極
１０９の各電極を形成する。
後、適当なフォトリソグラフィー技術を組み合わせて、
パターニングを行い、エミッタメサエッチング、べース
メサエッチングを行い、続いて、図１に示すように、エ
ミッタ電極１０７、べース電極１０８及びコレクタ電極
１０９の各電極を形成する。
【００４６】次に、図５Ａ〜図５Ｄに基づき上記のべー
スメサエッチング工程について説明する。まず、図５Ａ
に示すように、フォトレジスト１２０を堆積し、フォト
リソグラフィー技術によりパターニングを行う。
スメサエッチング工程について説明する。まず、図５Ａ
に示すように、フォトレジスト１２０を堆積し、フォト
リソグラフィー技術によりパターニングを行う。
【００４７】次に、図５Ｂに示すように、まず、くえん
酸、過酸化水素水及び水を１０：１：１０の割合で混合
したエッチャントを用いて、ｐ+−ＧａＡｓベース層１
０４及びｎ−ＧａＡｓコレクタ層１０３層の除去を行
う。その後、塩酸若しくは塩酸とりん酸の混合溶液を用
いて、エミッタ層１０５を除去し、図５Ｃに示すよう
に、サブコレクタ層１０２の露出を行う。
酸、過酸化水素水及び水を１０：１：１０の割合で混合
したエッチャントを用いて、ｐ+−ＧａＡｓベース層１
０４及びｎ−ＧａＡｓコレクタ層１０３層の除去を行
う。その後、塩酸若しくは塩酸とりん酸の混合溶液を用
いて、エミッタ層１０５を除去し、図５Ｃに示すよう
に、サブコレクタ層１０２の露出を行う。
【００４８】続いて、露出されたサブコレクタ層１０２
上に、図５Ｄに示すように、ＡｕＧｅ／Ｎｉ／Ａｕ（１
００ｎｍ／１５ｎｍ／１５０ｎｍ）層を蒸着形成し、３
８０℃、１分の合金化処理を行ってコレクタ電極１０９
を形成する。
上に、図５Ｄに示すように、ＡｕＧｅ／Ｎｉ／Ａｕ（１
００ｎｍ／１５ｎｍ／１５０ｎｍ）層を蒸着形成し、３
８０℃、１分の合金化処理を行ってコレクタ電極１０９
を形成する。
【００４９】次に、図１に示すように、エミッタ層１０
５及びべース電極１０８は、トランジスタ外部へ電極を
引き出す際にメサ段差部分で配線金属が段切れしないよ
うに、感光性ポリイミドからなる絶縁性樹脂材料をスピ
ンコートし、続いて、フォトリソグラフィー技術によっ
てパターニングを行い、その後、段差部分をカバーする
ように絶縁性樹脂材料１１２を形成することにより平坦
化し、平坦面上に配線金属１１１を形成した。以上の工
程を経て、図１に示す構造のヘテロ接合バイポーラトラ
ンジスタを作製できた。
５及びべース電極１０８は、トランジスタ外部へ電極を
引き出す際にメサ段差部分で配線金属が段切れしないよ
うに、感光性ポリイミドからなる絶縁性樹脂材料をスピ
ンコートし、続いて、フォトリソグラフィー技術によっ
てパターニングを行い、その後、段差部分をカバーする
ように絶縁性樹脂材料１１２を形成することにより平坦
化し、平坦面上に配線金属１１１を形成した。以上の工
程を経て、図１に示す構造のヘテロ接合バイポーラトラ
ンジスタを作製できた。
【００５０】ここで、べースメサ段差のウェハ面内のバ
ラツキは、べース層１０４、コレクタ層１０３及びその
下のＩｎＧａＰ層１１０のエピタキシャル成長時のウェ
ハ面内の膜厚バラツキに対応し、その値は、べース層１
０４、コレクタ層１０３及びＩｎＧａＰ層１１０の３層
のトータルの厚み８００ｎｍの３％以内と十分小さく、
所定のポリイミド形成条件を用いてウェハ全面において
均一にメサ段差部分の平坦化ができた。
ラツキは、べース層１０４、コレクタ層１０３及びその
下のＩｎＧａＰ層１１０のエピタキシャル成長時のウェ
ハ面内の膜厚バラツキに対応し、その値は、べース層１
０４、コレクタ層１０３及びＩｎＧａＰ層１１０の３層
のトータルの厚み８００ｎｍの３％以内と十分小さく、
所定のポリイミド形成条件を用いてウェハ全面において
均一にメサ段差部分の平坦化ができた。
【００５１】また、ウェハ間のべースメサ段差のバラツ
キについても、本質的に、ウェハのエピタキシャル成長
時の膜厚再現性のみに依存し、そのバラツキは素子形成
上問題にならない程度に小さいため、歩留まりの大幅な
向上が見られた。
キについても、本質的に、ウェハのエピタキシャル成長
時の膜厚再現性のみに依存し、そのバラツキは素子形成
上問題にならない程度に小さいため、歩留まりの大幅な
向上が見られた。
【００５２】次に、図６〜図８に基づき本発明のヘテロ
接合バイポーラトランジスタの効果を従来例と比較して
具体的に説明する。但し、図６は上述の従来方法でヘテ
ロ接合バイポーラトランジスタを作製した場合の素子の
コレクタ抵抗ＲCのバラツキを示し、図７は本発明方法
によってヘテロ接合バイポーラトランジスタを作製した
場合の素子のコレクタ抵抗ＲCのバラツキを示す。ま
た、図８は本発明方法によって作製したヘテロ接合バイ
ポーラトランジスタと従来方法で作製したヘテロ接合バ
イポーラトランジスタとの歩留まりの比較結果を示す。
接合バイポーラトランジスタの効果を従来例と比較して
具体的に説明する。但し、図６は上述の従来方法でヘテ
ロ接合バイポーラトランジスタを作製した場合の素子の
コレクタ抵抗ＲCのバラツキを示し、図７は本発明方法
によってヘテロ接合バイポーラトランジスタを作製した
場合の素子のコレクタ抵抗ＲCのバラツキを示す。ま
た、図８は本発明方法によって作製したヘテロ接合バイ
ポーラトランジスタと従来方法で作製したヘテロ接合バ
イポーラトランジスタとの歩留まりの比較結果を示す。
【００５３】まず、図６は、ウェハ３枚（ウェハＡ，
Ｂ，Ｃ）についての、素子のコレクタ抵抗の分布を示し
ているが、各ウェハＡ，Ｂ，Ｃのサブコレクタ層のエッ
チングをＩｎＧａＰ層なしに、時間だけで制御している
ので、エッチング深さが異なり、バラツキの中心値がウ
ェハ間で異なっている。
Ｂ，Ｃ）についての、素子のコレクタ抵抗の分布を示し
ているが、各ウェハＡ，Ｂ，Ｃのサブコレクタ層のエッ
チングをＩｎＧａＰ層なしに、時間だけで制御している
ので、エッチング深さが異なり、バラツキの中心値がウ
ェハ間で異なっている。
【００５４】このようなバラツキは、素子の特性バラツ
キに大きな影響を与え、値がバラツイたため、ヘテロ接
合バイポーラトランジスタを集積したＭＭＩＣでは、高
周波回路の整合が取れなくなったりして、ＩＣの特性も
劣化するという問題がある。
キに大きな影響を与え、値がバラツイたため、ヘテロ接
合バイポーラトランジスタを集積したＭＭＩＣでは、高
周波回路の整合が取れなくなったりして、ＩＣの特性も
劣化するという問題がある。
【００５５】これに対して、本発明によれば、図７に示
すように、ウェハ面内でのコレクタ抵抗ＲCの分布が小
さくなるだけでなく、ウェハ間Ａ，Ｂ，Ｃにおいてもコ
レクタ抵抗ＲCのバラツキは小さくなっている。
すように、ウェハ面内でのコレクタ抵抗ＲCの分布が小
さくなるだけでなく、ウェハ間Ａ，Ｂ，Ｃにおいてもコ
レクタ抵抗ＲCのバラツキは小さくなっている。
【００５６】よって、本発明によれば、整合回路におけ
る素子バラツキを考慮したマージンを小さくできるの
で、素子の特性を最大限に生かしたＭＭＩＣ回路を構成
することが可能となり、ＭＭＩＣ回路の特性を大幅に向
上できる。
る素子バラツキを考慮したマージンを小さくできるの
で、素子の特性を最大限に生かしたＭＭＩＣ回路を構成
することが可能となり、ＭＭＩＣ回路の特性を大幅に向
上できる。
【００５７】また、図８はウェハ７枚ずつの歩留まりの
変化を示し、この歩留まりは素子として動作するかどう
かを基準にしている。数％は、断線以外の理由（例え
ば、ウェハエッジのためパターン下に形成されていな
い）によって歩留まりを変化させているが、従来例の不
良原因のほとんどは、ベース電極配線の断線であって、
断線がない場合、９６％程度の歩留まりが得られている
（ウェハ番号１，６）。
変化を示し、この歩留まりは素子として動作するかどう
かを基準にしている。数％は、断線以外の理由（例え
ば、ウェハエッジのためパターン下に形成されていな
い）によって歩留まりを変化させているが、従来例の不
良原因のほとんどは、ベース電極配線の断線であって、
断線がない場合、９６％程度の歩留まりが得られている
（ウェハ番号１，６）。
【００５８】このように、従来例では、エッチング深さ
がウェハによってバラツキ、その結果、ベース電極配線
の断線を招き、歩留まりが大きく低下している。
がウェハによってバラツキ、その結果、ベース電極配線
の断線を招き、歩留まりが大きく低下している。
【００５９】これに対して、本発明では、図８に示すよ
うに、歩留まりは、各ウェハ１〜７で安定して、９０％
〜９６％を示しており、歩留まりを従来例よりも格段に
向上できることがわかる。
うに、歩留まりは、各ウェハ１〜７で安定して、９０％
〜９６％を示しており、歩留まりを従来例よりも格段に
向上できることがわかる。
【００６０】（その他の実施形態）上記の実施形態で
は、コレクタ層１０３とサブコレクタ層１０２との間に
ＩｎＧａＰ層からなるエッチングストッパ層１１０を挿
入する構成、つまり、コレクタ層１０３の下面にＩｎＧ
ａＰ層からなるエッチングストッパ層１１０を形成して
いるが、図９に示すように、ＩｎＧａＰ層１１０の下
面、つまり、ＩｎＧａＰ層１１０とサブコレクタ層１０
２との間に薄いコレクタ層１０３’を形成する構成をと
ることも可能である。この構成では、ＩｎＧａＰ層１１
０がコレクタ層中に存在することになる。
は、コレクタ層１０３とサブコレクタ層１０２との間に
ＩｎＧａＰ層からなるエッチングストッパ層１１０を挿
入する構成、つまり、コレクタ層１０３の下面にＩｎＧ
ａＰ層からなるエッチングストッパ層１１０を形成して
いるが、図９に示すように、ＩｎＧａＰ層１１０の下
面、つまり、ＩｎＧａＰ層１１０とサブコレクタ層１０
２との間に薄いコレクタ層１０３’を形成する構成をと
ることも可能である。この構成では、ＩｎＧａＰ層１１
０がコレクタ層中に存在することになる。
【００６１】更には、サブコレクタ層を２層構造とし、
両サブコレクタ層間にＩｎＧａＰ層からなるエッチング
ストッパ層を挿入する構造とすることも可能である。
両サブコレクタ層間にＩｎＧａＰ層からなるエッチング
ストッパ層を挿入する構造とすることも可能である。
【００６２】また、上記の実施形態では、エッチングス
トッパ層の材質として、ＩｎＧａＰを用いたが、ＧａＡ
ｓとの間でエッチング選択性があり、ＧａＡｓの上に積
層される半導体層の結晶性を劣化させない材料であれ
ば、ＩｎＧａＰ以外のものを用いることも可能である。
トッパ層の材質として、ＩｎＧａＰを用いたが、ＧａＡ
ｓとの間でエッチング選択性があり、ＧａＡｓの上に積
層される半導体層の結晶性を劣化させない材料であれ
ば、ＩｎＧａＰ以外のものを用いることも可能である。
【００６３】
【発明の効果】以上の本発明によれば、一例として、サ
ブコレクタ層とコレクタ層との間にＩｎＧａＰ層からな
るエッチングストッパ層を形成する構成をとり、ＩｎＧ
ａＰ層は、サブコレクタ層及びコレクタ層とエッチング
選択性を有するので、べースメサ段差のバラツキは、本
質的にヘテロ接合バイポーラトランジスタの基板のエピ
タキシャル成長時の膜厚バラツキの範囲に抑えることが
できる。このため、本発明によれば、エッチング選択性
の化合物層を設けない場合のエッチングプロセスのバラ
ツキに対して、バラツキを大幅に低減できる結果、素子
の歩留まりを大幅に向上できる。
ブコレクタ層とコレクタ層との間にＩｎＧａＰ層からな
るエッチングストッパ層を形成する構成をとり、ＩｎＧ
ａＰ層は、サブコレクタ層及びコレクタ層とエッチング
選択性を有するので、べースメサ段差のバラツキは、本
質的にヘテロ接合バイポーラトランジスタの基板のエピ
タキシャル成長時の膜厚バラツキの範囲に抑えることが
できる。このため、本発明によれば、エッチング選択性
の化合物層を設けない場合のエッチングプロセスのバラ
ツキに対して、バラツキを大幅に低減できる結果、素子
の歩留まりを大幅に向上できる。
【００６４】加えて、本発明によれば、上述のように、
ウェハ面内でのコレクタ抵抗ＲCの分布が小さくなるだ
けでなく、ウェハ間おいてもコレクタ抵抗ＲCのバラツ
キを小さくでき、整合回路における素子バラツキを考慮
したマージンを小さくできる結果、素子の特性を最大限
に生かしたＭＭＩＣ回路を構成することが可能となり、
ＭＭＩＣ回路の特性を大幅に向上できる。
ウェハ面内でのコレクタ抵抗ＲCの分布が小さくなるだ
けでなく、ウェハ間おいてもコレクタ抵抗ＲCのバラツ
キを小さくでき、整合回路における素子バラツキを考慮
したマージンを小さくできる結果、素子の特性を最大限
に生かしたＭＭＩＣ回路を構成することが可能となり、
ＭＭＩＣ回路の特性を大幅に向上できる。
【００６５】また、特に請求項４記載のヘテロ接合バイ
ポーラトランジスタによれば、ＩｎＧａＰ層のＩｎの混
晶比を、０．４７０〜０．５００の範囲に設定する構成
をとるので、電流増幅率ｈFEを最大条件時の９５％以上
の値にできる。
ポーラトランジスタによれば、ＩｎＧａＰ層のＩｎの混
晶比を、０．４７０〜０．５００の範囲に設定する構成
をとるので、電流増幅率ｈFEを最大条件時の９５％以上
の値にできる。
【００６６】また、特に請求項５記載のヘテロ接合バイ
ポーラトランジスタによれば、ＩｎＧａＰ層のｎ型のド
ーピング濃度を、２×１０18ｃｍ-3以下に設定する構成
をとるので、ｈFEを最大条件時の９５％以上の値にでき
る。
ポーラトランジスタによれば、ＩｎＧａＰ層のｎ型のド
ーピング濃度を、２×１０18ｃｍ-3以下に設定する構成
をとるので、ｈFEを最大条件時の９５％以上の値にでき
る。
【００６７】また、特に請求項６記載のヘテロ接合バイ
ポーラトランジスタによれば、ＩｎＧａＰ層の厚みを、
５ｎｍ〜２０ｎｍの範囲内に設定する構成をとるので、
ＩｎＧａＰ層がない場合と同程度のｈFEを得ることがで
きる。
ポーラトランジスタによれば、ＩｎＧａＰ層の厚みを、
５ｎｍ〜２０ｎｍの範囲内に設定する構成をとるので、
ＩｎＧａＰ層がない場合と同程度のｈFEを得ることがで
きる。
【図１】本発明ヘテロ接合バイポーラトランジスタの構
造を示す断面図。
造を示す断面図。
【図２】ＩｎＧａＰ層のＩｎの混晶比ｘとヘテロ接合バ
イポーラトランジスタの相対的な電流増幅率ｈFEとの関
係を示すグラフ。
イポーラトランジスタの相対的な電流増幅率ｈFEとの関
係を示すグラフ。
【図３】ＩｎＧａＰ層のＳｉドーピング濃度とヘテロ接
合バイポーラトランジスタの相対的な電流増幅率ｈFEと
の関係を示すグラフ。
合バイポーラトランジスタの相対的な電流増幅率ｈFEと
の関係を示すグラフ。
【図４】ＩｎＧａＰ層の膜厚とヘテロ接合バイポーラト
ランジスタの相対的な電流増幅率ｈFEとの関係を示すグ
ラフ。
ランジスタの相対的な電流増幅率ｈFEとの関係を示すグ
ラフ。
【図５Ａ】べースメサエッチング工程を示す工程図。
【図５Ｂ】べースメサエッチング工程を示す工程図。
【図５Ｃ】べースメサエッチング工程を示す工程図。
【図５Ｄ】べースメサエッチング工程を示す工程図。
【図６】従来方法でヘテロ接合バイポーラトランジスタ
を作製した場合の素子のコレクタ抵抗ＲCのバラツキを
示すグラフ。
を作製した場合の素子のコレクタ抵抗ＲCのバラツキを
示すグラフ。
【図７】本発明方法でヘテロ接合バイポーラトランジス
タを作製した場合の素子のコレクタ抵抗ＲCのバラツキ
を示すグラフ。
タを作製した場合の素子のコレクタ抵抗ＲCのバラツキ
を示すグラフ。
【図８】本発明方法によって作製したヘテロ接合バイポ
ーラトランジスタと従来方法で作製したヘテロ接合バイ
ポーラトランジスタとの歩留まりの比較結果を示すグラ
フ。
ーラトランジスタと従来方法で作製したヘテロ接合バイ
ポーラトランジスタとの歩留まりの比較結果を示すグラ
フ。
【図９】本発明ヘテロ接合バイポーラトランジスタの他
の実施形態を示す部分断面図。
の実施形態を示す部分断面図。
【図１０】ヘテロ接合バイポーラトランジスタの従来例
を示す断面図。
を示す断面図。
【図１１】図１０のヘテロ接合バイポーラトランジスタ
の後工程を示す断面図。
の後工程を示す断面図。
１０１ 半絶縁性ＧａＡｓ基板
１０２ サブコレクタ層
１０３，１０３’ コレクタ層
１０４ べース層
１０５ エミッタ層
１０６ キャップ層
１０７ エミッタ電極
１０８ べース電極
１０９ コレクタ電極
１１０ ＩｎＧａＰ層からなるエッチングストッパ層
１１１ べース電極引き出しのための配線金属層
１１２ 絶縁性樹脂材料
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/33 - 21/331
H01L 29/00 - 29/267
H01L 29/30 - 29/38
H01L 29/68 - 29/737
Claims (8)
- 【請求項１】 半絶縁性ＧａＡｓ基板上に、該半絶縁性
ＧａＡｓ基板側より少なくとも第１のサブコレクタ層、
コレクタ層、べース層及びエミッタ層がこの順に積層形
成された構造を有するヘテロ接合バイポーラトランジス
タにおいて、 該コレクタ層の該第１のサブコレクタ層側の表面又は表
面近傍に、ｎ型のＩｎＧａＰ層からなるエッチングスト
ッパ層が形成されており、該ＩｎＧａＰ層のｎ型のドー
ピング材がＳｉであり、ｎ型のドーピング濃度は、２×
１０ 18 ｃｍ -3 以下である、ヘテロ接合バイポーラトラン
ジスタ。 - 【請求項２】 第２のサブコレクタ層をさらに有し、前
記第１のサブコレクタ層と該第２のサブコレクタ層との
間に前記エッチングストッパ層が形成されている、請求
項１記載のヘテロ接合バイポーラトランジスタ。 - 【請求項３】 前記ベース層に接続されるベース電極
と、前記第１のサブコレクタ層上に設けられ、表面が平
坦化されるように形成された絶縁性樹脂材料と、該ベー
ス電極と接続し、該絶縁性樹脂材料によって平坦化され
た表面上に設けられた配線金属とをさらに有する、請求
項１又は請求項２記載のヘテロ接合バイポーラトランジ
スタ。 - 【請求項４】 前記ＩｎＧａＰ層のＩｎの混晶比は、
０．４７０〜０．５００である請求項１又は２記載のヘ
テロ接合バイポーラトランジスタ。 - 【請求項５】 前記ＩｎＧａＰ層の厚みは、５ｎｍ〜２
０ｎｍである請求項１又は請求項２記載のヘテロ接合バ
イポーラトランジスタ。 - 【請求項６】 半絶縁性ＧａＡｓ基板上に、該半絶縁性
ＧａＡｓ基板側より少なくともサブコレクタ層、コレク
タ層、べース層及びエミッタ層がこの順に積層形成さ
れ、該サブコレクタ層と該コレクタ層との間にＩｎＧａ
Ｐ層からなるエッチングストッパ層が形成されたヘテロ
接合バイポーラトランジスタの製造方法であって、ｎ型のドーピング材としてのＳｉを、２×１０ 18 ｃｍ -3
以下のドーピング濃度でドーピングした 該ＩｎＧａＰ層
に対して、該コレクタ層を選択的に除去し、続いて、該
サブコレクタ層に対して該ＩｎＧａＰ層を選択的に除去
して該サブコレクタ層の表面を露出させる工程と、 該サブコレクタ層の表面が露出された部分にコレクタ電
極を形成する工程とを包含するヘテロ接合バイポーラト
ランジスタの製造方法。 - 【請求項７】 前記ＩｎＧａＰ層に対して、前記コレク
タ層を選択的に除去する工程を、くえん酸、過酸化水素
水及び水からなる混合溶液を用いて行う請求項６記載の
ヘテロ接合バイポーラトランジスタの製造方法。 - 【請求項８】 前記サブコレクタ層に対して、前記Ｉｎ
ＧａＰ層を選択的に除去する工程を、塩酸又は塩酸とり
ん酸の混合溶液を用いて行う請求項６又は請求項７記載
のヘテロ接合バイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03780198A JP3386361B2 (ja) | 1998-02-19 | 1998-02-19 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03780198A JP3386361B2 (ja) | 1998-02-19 | 1998-02-19 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11238739A JPH11238739A (ja) | 1999-08-31 |
| JP3386361B2 true JP3386361B2 (ja) | 2003-03-17 |
Family
ID=12507623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03780198A Expired - Fee Related JP3386361B2 (ja) | 1998-02-19 | 1998-02-19 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3386361B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261271A (ja) | 2001-03-01 | 2002-09-13 | Nec Corp | 半導体装置及びその製造方法 |
-
1998
- 1998-02-19 JP JP03780198A patent/JP3386361B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11238739A (ja) | 1999-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09102504A (ja) | 自己整列サブミクロンヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| US6855965B2 (en) | Method of manufacturing a semiconductor component and semiconductor component thereof | |
| JPH0797589B2 (ja) | ヘテロ接合型バイポ−ラトランジスタの製造方法 | |
| JP3294461B2 (ja) | ヘテロ接合バイポーラトランジスタとその製造方法 | |
| JPWO2007058265A1 (ja) | バイポーラトランジスタ及びその製造方法 | |
| JP4288852B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPH06104273A (ja) | 半導体装置 | |
| US5739062A (en) | Method of making bipolar transistor | |
| JP3347947B2 (ja) | 半導体装置の製造方法 | |
| JP2851044B2 (ja) | 半導体装置の製造方法 | |
| JP3386361B2 (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| US8101973B2 (en) | Transistor | |
| JPH05136159A (ja) | ヘテロ接合型バイポーラトランジスタ及びその製造方法 | |
| JP4026347B2 (ja) | 化合物半導体バイポーラトランジスタの製造方法 | |
| TW506020B (en) | Hetero-bipolar transistor with T-formed emitter-terminal-contact and its production | |
| JP2636811B2 (ja) | バイポ−ラトランジスタ及びその製造方法 | |
| US7067898B1 (en) | Semiconductor device having a self-aligned base contact and narrow emitter | |
| JPS59181060A (ja) | 半導体装置 | |
| CN209785942U (zh) | 异质接面双极性晶体管 | |
| JPH1154522A (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JPH0637100A (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JP3221646B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP2000058557A (ja) | ヘテロバイポ―ラトランジスタの作製方法及び該作製方法により作製されたヘテロバイポ―ラトランジスタ | |
| JP3349644B2 (ja) | 化合物半導体装置、及びその製造方法 | |
| JP2904981B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021218 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |