JP2918275B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2918275B2 JP2918275B2 JP2084373A JP8437390A JP2918275B2 JP 2918275 B2 JP2918275 B2 JP 2918275B2 JP 2084373 A JP2084373 A JP 2084373A JP 8437390 A JP8437390 A JP 8437390A JP 2918275 B2 JP2918275 B2 JP 2918275B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- region
- electrode
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 23
- 238000002955 isolation Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 11
- 239000000969 carrier Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 25
- 229910052814 silicon oxide Inorganic materials 0.000 description 25
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 19
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 18
- 238000000034 method Methods 0.000 description 18
- 239000013078 crystal Substances 0.000 description 14
- 230000007547 defect Effects 0.000 description 14
- 238000005530 etching Methods 0.000 description 12
- 238000000926 separation method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000005215 recombination Methods 0.000 description 10
- 230000006798 recombination Effects 0.000 description 10
- 230000003321 amplification Effects 0.000 description 9
- 238000003199 nucleic acid amplification method Methods 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 7
- 239000000203 mixture Substances 0.000 description 7
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- -1 boron ions Chemical class 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 235000012907 honey Nutrition 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910017401 Au—Ge Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に係り、特に、ガリウムヒ素
（GaAs）等のIII−Ｖ化合物半導体を用いたヘテロ接合
バイポーラトランジスタの素子分離に関する。
（GaAs）等のIII−Ｖ化合物半導体を用いたヘテロ接合
バイポーラトランジスタの素子分離に関する。
（従来の技術） ヘテロ接合バイポーラトランジスタ（HBT）は、従来
のシリコンバイポーラトランジスタに比べ、高周波特
性、スイッチング特性が格段に優れており、マイクロ波
用トランジスタや高速論理回路用トランジスタとして有
望視されている。
のシリコンバイポーラトランジスタに比べ、高周波特
性、スイッチング特性が格段に優れており、マイクロ波
用トランジスタや高速論理回路用トランジスタとして有
望視されている。
特に、ガリウムヒ素（GaAs）を用いたHBTは、近年次
世代をになう超高速デバイスとして開発が進められてい
る。
世代をになう超高速デバイスとして開発が進められてい
る。
しかしながら、高速でかつ低消費電力のトランジスタ
を実現するためには、微細化技術が不可欠であるが、こ
の微細化に際しては、今後克服すべき大きな問題点が残
されている。
を実現するためには、微細化技術が不可欠であるが、こ
の微細化に際しては、今後克服すべき大きな問題点が残
されている。
例えば、AlxGa1-xAs/GaAsヘテロ接合バイポーラトラ
ンジスタは、第12図に示すように、絶縁性のGaAs基板10
1上に、コレクタ層102としてのｎ−型GaAs層と、ベース
層103としてのｐ−型GaAs層と、エミッタ層104としての
ｎ型AlxGa1-xAsとを、MBE法やMOCVD法等により順次エピ
タキシャル成長せしめたウエハを用いて形成される。
ンジスタは、第12図に示すように、絶縁性のGaAs基板10
1上に、コレクタ層102としてのｎ−型GaAs層と、ベース
層103としてのｐ−型GaAs層と、エミッタ層104としての
ｎ型AlxGa1-xAsとを、MBE法やMOCVD法等により順次エピ
タキシャル成長せしめたウエハを用いて形成される。
そして、このウェハに対してメサエッチングを行いコ
レクタ層102およびベース層103を露出させ、さらにコレ
クタ電極105、ベース電極106、エミッタ電極107を形成
し、プロトンあるいはボロンをイオン注入することによ
り高抵抗化し、第13図に示すように素子分離領域108を
形成するようにしている。
レクタ層102およびベース層103を露出させ、さらにコレ
クタ電極105、ベース電極106、エミッタ電極107を形成
し、プロトンあるいはボロンをイオン注入することによ
り高抵抗化し、第13図に示すように素子分離領域108を
形成するようにしている。
このようにして形成されたヘテロ接合バイポーラトラ
ンジスタの平面図を第14図に示す。ところで、トランジ
スタの各電極はトランジスタの外部にある他の素子やパ
ッドとの接続を必要とするが、ベース電極やコレクタ電
極は半絶縁化された高抵抗層である素子分離領域108の
上に直接引き出すことができるため、容易に他の素子と
の接続を行うことができる。これに対し、エミッタ電極
はそのまま外部へ引き出そうとすると、エミッタメサの
まわりを取り囲んでいるｐ−GaAs層と短絡してしまうこ
とになる。
ンジスタの平面図を第14図に示す。ところで、トランジ
スタの各電極はトランジスタの外部にある他の素子やパ
ッドとの接続を必要とするが、ベース電極やコレクタ電
極は半絶縁化された高抵抗層である素子分離領域108の
上に直接引き出すことができるため、容易に他の素子と
の接続を行うことができる。これに対し、エミッタ電極
はそのまま外部へ引き出そうとすると、エミッタメサの
まわりを取り囲んでいるｐ−GaAs層と短絡してしまうこ
とになる。
このため、第15図に示すように酸化シリコン膜等の絶
縁膜で表面を被覆し、エミッタ電極上にコンタクトホー
ルを開口し、このコンタクトホールを介して引き出し用
の配線が形成される。
縁膜で表面を被覆し、エミッタ電極上にコンタクトホー
ルを開口し、このコンタクトホールを介して引き出し用
の配線が形成される。
この際、エミッタ電極は、コンタクトホールとコンタ
クトホール位置合わせ用の余裕を必要とするため、これ
が微細化を阻む問題となっていた。
クトホール位置合わせ用の余裕を必要とするため、これ
が微細化を阻む問題となっていた。
そこで、第16図に示すように、エミッタメサの上面も
プロトンやボロンイオン等の注入により高抵抗化しエミ
ッタ領域の側面が直接高抵抗領域に接するようにするこ
とにより、コンタクトホールを介することなくエミッタ
電極をエミッタ領域外に引き出すことができるため、エ
ミッタ電極面積はコンタクトホールの合わせ余裕を含ま
せることなく形成でき、微細化をはかることが可能とな
る。
プロトンやボロンイオン等の注入により高抵抗化しエミ
ッタ領域の側面が直接高抵抗領域に接するようにするこ
とにより、コンタクトホールを介することなくエミッタ
電極をエミッタ領域外に引き出すことができるため、エ
ミッタ電極面積はコンタクトホールの合わせ余裕を含ま
せることなく形成でき、微細化をはかることが可能とな
る。
このように、第16図に示したようにエミッタメサの上
面もプロトンやボロンイオン等の注入により高抵抗化す
る方法は、微細化やプロセスの簡便化に有効な方法であ
る。
面もプロトンやボロンイオン等の注入により高抵抗化す
る方法は、微細化やプロセスの簡便化に有効な方法であ
る。
しかしながらこの方法は、イオン注入により導入され
た結晶欠陥が直接エミッタベース接合界面に接するた
め、その領域における生成・再結合電流が増加し、電流
利得を劣化させるという問題点があった。
た結晶欠陥が直接エミッタベース接合界面に接するた
め、その領域における生成・再結合電流が増加し、電流
利得を劣化させるという問題点があった。
すなわち、第17図に第16図のＡ−Ａ断面を示すよう
に、ベース層103としてのｐ−型GaAs層と、エミッタ層1
04としてのｎ型AlxGa1-xAs層との接合面に、イオン注入
によって誘起された再結合中心（図中×印で示す）が存
在するために、エミッタより注入された電子はこの再結
合中心で再結合してしまう。
に、ベース層103としてのｐ−型GaAs層と、エミッタ層1
04としてのｎ型AlxGa1-xAs層との接合面に、イオン注入
によって誘起された再結合中心（図中×印で示す）が存
在するために、エミッタより注入された電子はこの再結
合中心で再結合してしまう。
ここでこのヘテロ接合バイポーラトランジスタのコレ
クタ電流密度が104A/cm2となるようにベースエミッタ電
圧を印加したときのメサ分離とイオン注入端面でのリー
ク電流を比較した結果を次表に示す。
クタ電流密度が104A/cm2となるようにベースエミッタ電
圧を印加したときのメサ分離とイオン注入端面でのリー
ク電流を比較した結果を次表に示す。
表 メサ分離型 0.1μA/μｍ イオン注入分離型 30 μA/μｍ ここでメサ分離端面でのリーク電流は0.1μA/μｍで
あったのに対し、イオン注入端面でのリーク電流は30μ
A/μｍであった。ここでメサ分離端面でのリーク電流は
主として表面再結合電流によるもので、イオン注入端面
でのリーク電流はその300倍となっている。
あったのに対し、イオン注入端面でのリーク電流は30μ
A/μｍであった。ここでメサ分離端面でのリーク電流は
主として表面再結合電流によるもので、イオン注入端面
でのリーク電流はその300倍となっている。
ここで、第16図におけるメサ分離端面の長さをエミッ
タ長さ、イオン注入分離端面の長さをエミッタ幅とした
とき、エミッタ幅が２μｍのトランジスタについてエミ
ッタ長さを種々変化させた場合のトランジスタの電流増
幅率を測定した結果を第18図に示す。エミッタ長さを小
さくするに従い、イオン注入分離端面での再結合電流の
影響が大きくなってきて電流利得が減少してしまう。
タ長さ、イオン注入分離端面の長さをエミッタ幅とした
とき、エミッタ幅が２μｍのトランジスタについてエミ
ッタ長さを種々変化させた場合のトランジスタの電流増
幅率を測定した結果を第18図に示す。エミッタ長さを小
さくするに従い、イオン注入分離端面での再結合電流の
影響が大きくなってきて電流利得が減少してしまう。
このため、この方法では、エミッタ長さを低減するこ
とが実用上困難であり、これが微細化を阻む大きな問題
となっている。
とが実用上困難であり、これが微細化を阻む大きな問題
となっている。
（発明が解決しようとする課題） このように、従来のヘテロ接合バイポーラトランジス
タのエミッタベース端面をイオン注入により高抵抗化し
て分離する方法においては、エミッタ長さを小さくする
に従い、イオン注入分離端面での再結合電流の影響が大
きくなってきて電流利得が減少してしまうという問題が
あった。
タのエミッタベース端面をイオン注入により高抵抗化し
て分離する方法においては、エミッタ長さを小さくする
に従い、イオン注入分離端面での再結合電流の影響が大
きくなってきて電流利得が減少してしまうという問題が
あった。
本発明は前記実情に鑑みてなされたもので、イオン注
入分離端面での再結合電流の増大を防止し、小型でかつ
特性の良好なヘテロ接合バイポーラトランジスタを提供
することを目的とする。
入分離端面での再結合電流の増大を防止し、小型でかつ
特性の良好なヘテロ接合バイポーラトランジスタを提供
することを目的とする。
（課題を解決するための手段） そこで本発明では、エミッタ・ベース端面をイオン注
入により高抵抗化して分離するとともに、この高抵抗化
分離領域の端面に沿ったエミッタ層をエミッタ層の厚さ
全体にわたり完全に空乏化させるようにしている。
入により高抵抗化して分離するとともに、この高抵抗化
分離領域の端面に沿ったエミッタ層をエミッタ層の厚さ
全体にわたり完全に空乏化させるようにしている。
（作用） 上記構成によれば、エミッタ層は、高抵抗化分離領域
の端面に沿ってエミッタ層の厚さ全体にわたり完全に空
乏化されているため、エミッタから注入された電子はそ
の空乏領域の存在により先のイオン注入により誘起され
た再結合中心への到達が妨げられ、イオン注入端面にお
ける再結合電流の増加が生じなくなり、電流利得の減少
を防止することができ、トランジスタ面積の微細化に際
しても、電流増幅率の低下を防止することができる。
の端面に沿ってエミッタ層の厚さ全体にわたり完全に空
乏化されているため、エミッタから注入された電子はそ
の空乏領域の存在により先のイオン注入により誘起され
た再結合中心への到達が妨げられ、イオン注入端面にお
ける再結合電流の増加が生じなくなり、電流利得の減少
を防止することができ、トランジスタ面積の微細化に際
しても、電流増幅率の低下を防止することができる。
例えば、この高抵抗化分離領域の周囲の端面に沿った
領域のエミッタ層の膜厚が実質的に減じられ、この膜厚
の減じられたエミッタ層がすべて空乏化しているように
する。
領域のエミッタ層の膜厚が実質的に減じられ、この膜厚
の減じられたエミッタ層がすべて空乏化しているように
する。
また、高抵抗化分離領域の周囲の端面に沿った領域の
エミッタ層の表面にイオン注入によって高比抵抗層を形
成し、実質的に膜厚が減じられるようにしている。
エミッタ層の表面にイオン注入によって高比抵抗層を形
成し、実質的に膜厚が減じられるようにしている。
この膜厚の減じられるエミッタ層の膜厚TEは、ピン止
めされたフェルミレベルの位置を伝導帯の底からqV
Φ（eV）とし、エミッタ層のドーピング濃度をND（c
m-3）、ベース層のドーピング濃度をNA（cm-3）、ベー
ス・エミッタ間電圧をVBE（Ｖ）としたとき、次式
（１）を満たすように決定されるのが望ましい。
めされたフェルミレベルの位置を伝導帯の底からqV
Φ（eV）とし、エミッタ層のドーピング濃度をND（c
m-3）、ベース層のドーピング濃度をNA（cm-3）、ベー
ス・エミッタ間電圧をVBE（Ｖ）としたとき、次式
（１）を満たすように決定されるのが望ましい。
ε：エミッタ層の誘電率 q:電荷素量 kT:熱エネルギー n:真性キャリア濃度 ここでベース・エミッタ間電圧VBE（Ｖ）を増すとエ
ミッタ層の膜厚TBの上限値は小さくなるが を満たすようにエミッタ層の膜厚を設定しておけば、バ
イアス電圧による特性の変化が小さく、より望ましい特
性を得ることができる。
ミッタ層の膜厚TBの上限値は小さくなるが を満たすようにエミッタ層の膜厚を設定しておけば、バ
イアス電圧による特性の変化が小さく、より望ましい特
性を得ることができる。
（実施例） 以下、本発明の実施例について図面を参照しつつ詳細
に説明する。
に説明する。
AlxGa1-xAs/GaAsヘテロ接合バイポーラトランジスタ
は、第１図に示すように、絶縁性のGaAs基板１上に、コ
レクタコンタクト層としてのｎ＋GaAs層５と、コレクタ
層としてのｎ−型GaAs層６と、ベース層としてのｐ＋Al
xGa1-xAs組成傾斜層７と、エミッタ層としてのｎ−型Al
xGa1-xAs8と、エミッタコンタクト層としてのｎ＋InAlx
Ga1-xAs層９とが順次積層せしめられてなるとともに、
ボロンのイオン注入によって形成されたベースとコレク
タとの分離用の高比抵抗層11と、プロトン注入によって
形成された素子間分離用の高比抵抗領域14とが形成さ
れ、この高抵抗化分離領域の端面に沿ったエミッタ層が
エミッタ電極16とショットキー接合を形成し、エミッタ
層の厚さ全体にわたり完全に空乏化するように構成した
ことを特徴とするものである。
は、第１図に示すように、絶縁性のGaAs基板１上に、コ
レクタコンタクト層としてのｎ＋GaAs層５と、コレクタ
層としてのｎ−型GaAs層６と、ベース層としてのｐ＋Al
xGa1-xAs組成傾斜層７と、エミッタ層としてのｎ−型Al
xGa1-xAs8と、エミッタコンタクト層としてのｎ＋InAlx
Ga1-xAs層９とが順次積層せしめられてなるとともに、
ボロンのイオン注入によって形成されたベースとコレク
タとの分離用の高比抵抗層11と、プロトン注入によって
形成された素子間分離用の高比抵抗領域14とが形成さ
れ、この高抵抗化分離領域の端面に沿ったエミッタ層が
エミッタ電極16とショットキー接合を形成し、エミッタ
層の厚さ全体にわたり完全に空乏化するように構成した
ことを特徴とするものである。
ここでベース層としてのｐ＋AlxGa1-xAs組成傾斜層７
は、膜厚1000Åでドーピング濃度は８×1019cm-3であ
り、電子を加速するような擬電界をつくるため、ベース
中でのAlxGa1-xAsの組成はエミッタ側でAl0.1Ga0.9Asと
し、コレクタ側でGaAsとなるようにしている。また、エ
ミッタ層としてのｎ−AlGaAsは、膜厚1000Åでドーピン
グ濃度は５×1017cm-3としている。
は、膜厚1000Åでドーピング濃度は８×1019cm-3であ
り、電子を加速するような擬電界をつくるため、ベース
中でのAlxGa1-xAsの組成はエミッタ側でAl0.1Ga0.9Asと
し、コレクタ側でGaAsとなるようにしている。また、エ
ミッタ層としてのｎ−AlGaAsは、膜厚1000Åでドーピン
グ濃度は５×1017cm-3としている。
さらに、エミッタコンタクト層のInAlGaAs層は、ドー
ピング濃度を３×1019cm-3とし、エミッタ側でエミッタ
のAlGaAsの組成から表面側でIn0.5Ga0.5Asとなるように
なめらかに組成を変化させ、電子の流れを妨げるような
障壁が生じないようにしている。
ピング濃度を３×1019cm-3とし、エミッタ側でエミッタ
のAlGaAsの組成から表面側でIn0.5Ga0.5Asとなるように
なめらかに組成を変化させ、電子の流れを妨げるような
障壁が生じないようにしている。
次に、このヘテロ接合バイポーラトランジスタの製造
方法について説明する。
方法について説明する。
まず、第２図（ａ）に示すようにMBE法やMOCVD法等に
より、絶縁性のGaAs基板１上に、コレクタコンタクト層
としてのｎ＋GaAs層５と、コレクタ層としてのｎ−型Ga
As層６と、ベース層としてのｐ＋AlxGa1-xAs組成傾斜層
７と、エミッタ層としてのｎ−型AlxGa1-xAs8と、エミ
ッタコンタクト層としてのｎ＋InAlxGa1-xAs層９とを順
次エピタキシャル成長せしめる。
より、絶縁性のGaAs基板１上に、コレクタコンタクト層
としてのｎ＋GaAs層５と、コレクタ層としてのｎ−型Ga
As層６と、ベース層としてのｐ＋AlxGa1-xAs組成傾斜層
７と、エミッタ層としてのｎ−型AlxGa1-xAs8と、エミ
ッタコンタクト層としてのｎ＋InAlxGa1-xAs層９とを順
次エピタキシャル成長せしめる。
次いで、第２図（ｂ）に示すように、CVD法により酸
化シリコン層10を形成し、フォトリソグラフィ法によ
り、これをパターニングし、この酸化シリコン層10をマ
スクとしてエミッタコンタクト層９をエッチングし、さ
らにボロンのイオン注入を行い、ベースとコレクタを分
離する高比抵抗層11を形成する。
化シリコン層10を形成し、フォトリソグラフィ法によ
り、これをパターニングし、この酸化シリコン層10をマ
スクとしてエミッタコンタクト層９をエッチングし、さ
らにボロンのイオン注入を行い、ベースとコレクタを分
離する高比抵抗層11を形成する。
この後、該酸化シリコン層10を除去し、第２図（ｃ）
に示すように、酸化シリコン膜12を堆積し、さらにこの
上層にレジストパターン13を形成し、このレジストパタ
ーン13をマスクとしてプロトン注入により、素子分離用
の高比抵抗領域14を形成する。このベース・コレクタ分
離用の高比抵抗層11の形成に用いたマスクとしての酸化
シリコン膜10と、素子分離用の高比抵抗領域14形成のた
めのレジストパターン13との平面的位置関係を第２図
（ｄ）に示す。この図において第２図（ｃ）は、イ−ロ
方向断面図に相当する。そして第２図（ｅ）はハ−ニ方
向断面図に相当する。
に示すように、酸化シリコン膜12を堆積し、さらにこの
上層にレジストパターン13を形成し、このレジストパタ
ーン13をマスクとしてプロトン注入により、素子分離用
の高比抵抗領域14を形成する。このベース・コレクタ分
離用の高比抵抗層11の形成に用いたマスクとしての酸化
シリコン膜10と、素子分離用の高比抵抗領域14形成のた
めのレジストパターン13との平面的位置関係を第２図
（ｄ）に示す。この図において第２図（ｃ）は、イ−ロ
方向断面図に相当する。そして第２図（ｅ）はハ−ニ方
向断面図に相当する。
次に、このレジストパターン13をマスクとして、緩衝
弗酸を用いて酸化シリコン膜12をエッチングする。この
とき、酸化シリコン膜12がマスク13に対して約0.2μｍ
程度サイドエッチングを生じるようにエッチング時間を
調整する。
弗酸を用いて酸化シリコン膜12をエッチングする。この
とき、酸化シリコン膜12がマスク13に対して約0.2μｍ
程度サイドエッチングを生じるようにエッチング時間を
調整する。
この後、第２図（ｆ）および第２図（ｇ）に示すよう
に、この酸化シリコン膜12をマスクとしてエミッタコン
タクト層９およびエミッタ層８の一部をエッチング除去
する。ここで第２図（ｆ）および第２図（ｇ）はそれぞ
れイ−ロ方向断面図およびハ−ニ方向断面図を示す。こ
こでは、エミッタ層８の膜厚がプロトン注入による高比
抵抗領域14に接する領域（８′）で400〜500Å程度残る
ようにエッチング時間を調整するようにする。
に、この酸化シリコン膜12をマスクとしてエミッタコン
タクト層９およびエミッタ層８の一部をエッチング除去
する。ここで第２図（ｆ）および第２図（ｇ）はそれぞ
れイ−ロ方向断面図およびハ−ニ方向断面図を示す。こ
こでは、エミッタ層８の膜厚がプロトン注入による高比
抵抗領域14に接する領域（８′）で400〜500Å程度残る
ようにエッチング時間を調整するようにする。
続いて、第２図（ｈ）（イ−ロ方向断面図）に示すよ
うに、酸素プラズマを用いた灰化処理により、レジスト
パターン13を除去し、さらに酸化シリコン膜12を緩衝弗
酸を用いて除去したのち、CVD法により、膜厚5000Åの
酸化シリコン膜19を堆積する。
うに、酸素プラズマを用いた灰化処理により、レジスト
パターン13を除去し、さらに酸化シリコン膜12を緩衝弗
酸を用いて除去したのち、CVD法により、膜厚5000Åの
酸化シリコン膜19を堆積する。
次に第２図（ｉ）に示すように、フォトリソグラフィ
法により、ベース電極形成領域の酸化シリコン膜19をエ
ッチングし、さらにエミッタ層８とエミッタコンタクト
層９とをエッチングし、ベース層７の頭出しを行う。こ
の頭出しを行った領域に蒸着およびリフトオフ法によ
り、ベース電極15を形成する。
法により、ベース電極形成領域の酸化シリコン膜19をエ
ッチングし、さらにエミッタ層８とエミッタコンタクト
層９とをエッチングし、ベース層７の頭出しを行う。こ
の頭出しを行った領域に蒸着およびリフトオフ法によ
り、ベース電極15を形成する。
さらに、第２図（ｊ）に示すように、ポリイミド膜18
をスピンコート法により基板表面全体に塗布する。この
とき、ポリイミド膜18はその粘性のために表面はほぼ平
坦となる。
をスピンコート法により基板表面全体に塗布する。この
とき、ポリイミド膜18はその粘性のために表面はほぼ平
坦となる。
次に、第２図（ｋ）に示すように、このポリイミド膜
18をCF4とO2との混合ガスを用いたプラズマ中でエッチ
ングし、ベース電極上に選択的にポリイミド膜が残った
時点でこのエッチングを中止し、ベース電極とエミッタ
メサの側壁がポリイミド膜18で覆われているようにす
る。
18をCF4とO2との混合ガスを用いたプラズマ中でエッチ
ングし、ベース電極上に選択的にポリイミド膜が残った
時点でこのエッチングを中止し、ベース電極とエミッタ
メサの側壁がポリイミド膜18で覆われているようにす
る。
そして第２図（ｌ）に示すように、酸化シリコン膜19
をエッチング除去し、露出したエミッタコンタクト層９
の上層にエミッタ電極16を形成する。
をエッチング除去し、露出したエミッタコンタクト層９
の上層にエミッタ電極16を形成する。
そしてさらに、第２図（ｍ）、第２図（ｎ）および第
２図（ｏ）に示すように、コレクタコンタクト層５に到
達する穴をエッチングにより開口し、コレクタ電極17を
蒸着法とリフトオフ法の組み合わせにより形成する。こ
こで、第２図（ｍ）、第２図（ｏ）はそれぞれ第２図
（ｎ）のイ−ロ方向断面図およびハ−ニ方向断面図であ
る。ここで、エミッタ電極として膜厚1000Åのチタニウ
ム、膜厚1000Åの白金および膜厚4000Åの金の積層膜を
用いた。
２図（ｏ）に示すように、コレクタコンタクト層５に到
達する穴をエッチングにより開口し、コレクタ電極17を
蒸着法とリフトオフ法の組み合わせにより形成する。こ
こで、第２図（ｍ）、第２図（ｏ）はそれぞれ第２図
（ｎ）のイ−ロ方向断面図およびハ−ニ方向断面図であ
る。ここで、エミッタ電極として膜厚1000Åのチタニウ
ム、膜厚1000Åの白金および膜厚4000Åの金の積層膜を
用いた。
ここで、第２図（ｏ）において矢印（ａ）で示した部
分のエピタキシャル成長膜の積層方向のエネルギーバン
ド図を第３図に示す。なお、ここではエミッタ・ベース
接合が順バイアスされ、トランジスタが活性状態にある
場合を示している。エミッタ電極16と、エミッタコンタ
クト層９との間は、ショットキー障壁高さが約0.3eVと
高く、コンタクト層のドーピング濃度が３×1019cm-3と
高いため、電子はエミッタ電極16よりエミッタコンタク
ト層９へとトンネル効果により遷移可能で良好なオーミ
ック接触が得られている。
分のエピタキシャル成長膜の積層方向のエネルギーバン
ド図を第３図に示す。なお、ここではエミッタ・ベース
接合が順バイアスされ、トランジスタが活性状態にある
場合を示している。エミッタ電極16と、エミッタコンタ
クト層９との間は、ショットキー障壁高さが約0.3eVと
高く、コンタクト層のドーピング濃度が３×1019cm-3と
高いため、電子はエミッタ電極16よりエミッタコンタク
ト層９へとトンネル効果により遷移可能で良好なオーミ
ック接触が得られている。
また、第２図（ｏ）において矢印（ｂ）で示した部分
のエピタキシャル成長膜の積層方向のエネルギーバンド
図を第４図に示す。ここで（ｂ）点ではエミッタ電極16
はエミッタコンタクト層９が除去されて膜厚400〜500Å
程度に加工されたエミッタのAlGaAs層８′と接してい
る。このときエミッタ電極16のチタニウムと、エミッタ
層を構成するAlGaAs層８′とのショットキー障壁高さは
約0.8eVあり、コンタクト層のドーピング濃度が５×10
17cm-3であるため、ショットキー障壁の厚さは460Åと
十分厚く、トランジスタが活性状態にあっても点（ｂ）
の位置では完全に空乏化している。
のエピタキシャル成長膜の積層方向のエネルギーバンド
図を第４図に示す。ここで（ｂ）点ではエミッタ電極16
はエミッタコンタクト層９が除去されて膜厚400〜500Å
程度に加工されたエミッタのAlGaAs層８′と接してい
る。このときエミッタ電極16のチタニウムと、エミッタ
層を構成するAlGaAs層８′とのショットキー障壁高さは
約0.8eVあり、コンタクト層のドーピング濃度が５×10
17cm-3であるため、ショットキー障壁の厚さは460Åと
十分厚く、トランジスタが活性状態にあっても点（ｂ）
の位置では完全に空乏化している。
すなわち、第１図において完全空乏化領域20として示
されているように、エミッタ電極16からの電子の注入は
前述したように、エミッタコンタクト層９の存在する部
分からのみ生じる。ここで従来例で示した第13図と比較
すると、プロトン注入による高比抵抗領域14または、こ
の高比抵抗領域14に含まれる結晶欠陥19の素子特性に与
える影響が著しく異なることがわかる。
されているように、エミッタ電極16からの電子の注入は
前述したように、エミッタコンタクト層９の存在する部
分からのみ生じる。ここで従来例で示した第13図と比較
すると、プロトン注入による高比抵抗領域14または、こ
の高比抵抗領域14に含まれる結晶欠陥19の素子特性に与
える影響が著しく異なることがわかる。
すなわち、従来例の構造においては、結晶欠陥部で電
子と正孔の再結合が盛んに発生し、電流利得の低下が多
く生じていたのに対し、本発明実施例の構造では、エミ
ッタ層中の結晶欠陥19は、完全空乏化領域20の存在によ
り電子の存在する活性領域のエミッタ層８から約0.2μ
ｍの間隔をもって隔離されており、再結合中心としては
作用しない。
子と正孔の再結合が盛んに発生し、電流利得の低下が多
く生じていたのに対し、本発明実施例の構造では、エミ
ッタ層中の結晶欠陥19は、完全空乏化領域20の存在によ
り電子の存在する活性領域のエミッタ層８から約0.2μ
ｍの間隔をもって隔離されており、再結合中心としては
作用しない。
従って、高比抵抗領域14中の結晶欠陥に起因するリー
ク電流の増加を原理的には０とすることができ、電流利
得を大幅に改善することができる。
ク電流の増加を原理的には０とすることができ、電流利
得を大幅に改善することができる。
なお、前記実施例において用いたのと同様、エミッタ
幅を２μｍとし、種々のエミッタ長さを持つトランジス
タを上述した実施例に基づき試作し、電流増幅率を測定
した結果を第５図に示す。第５図中、ａは本発明実施例
のトランジスタについて測定した結果を示し、ｂは従来
例のトランジスタについて測定した結果を示す。
幅を２μｍとし、種々のエミッタ長さを持つトランジス
タを上述した実施例に基づき試作し、電流増幅率を測定
した結果を第５図に示す。第５図中、ａは本発明実施例
のトランジスタについて測定した結果を示し、ｂは従来
例のトランジスタについて測定した結果を示す。
この図から明らかなように、従来例のトランジスタで
はエミッタ長さ減少させるに従い電流増幅率が大幅に減
少したのに対し、本発明実施例のトランジスタの場合、
エミッタ長さを30μｍから２μｍまで減少させても電流
増幅率の減少はまったく見られず、約80という極めて高
い結果を得ることができた。
はエミッタ長さ減少させるに従い電流増幅率が大幅に減
少したのに対し、本発明実施例のトランジスタの場合、
エミッタ長さを30μｍから２μｍまで減少させても電流
増幅率の減少はまったく見られず、約80という極めて高
い結果を得ることができた。
このように、本発明実施例のトランジスタでは、高比
抵抗領域14中の結晶欠陥と、活性なエミッタ領域とが完
全に空乏化したエミッタ層によって隔離されているた
め、結晶欠陥の影響をまったく受けることのない優れた
トランジスタ特性を得ることができる。また、エミッタ
電極を直接コンタクトホールを介することなくエミッタ
領域の外側まで配線接続することができるため、容易に
素子の微細化をはかることが可能となる。
抵抗領域14中の結晶欠陥と、活性なエミッタ領域とが完
全に空乏化したエミッタ層によって隔離されているた
め、結晶欠陥の影響をまったく受けることのない優れた
トランジスタ特性を得ることができる。また、エミッタ
電極を直接コンタクトホールを介することなくエミッタ
領域の外側まで配線接続することができるため、容易に
素子の微細化をはかることが可能となる。
なお、前記実施例では、活性なエミッタ領域と結晶欠
陥を隔てるために膜厚を減じたエミッタ層をエミッタ電
極と直接接触せしめショットキー障壁によって空乏化さ
せるようにしたが、同様の効果はショットキー障壁の形
成に代えて、厚みを減じたエミッタ層と半導体表面のフ
ェルミレベルのピンニングの組み合わせ、あるいは表面
近傍へのイオン注入による結晶欠陥の導入により、実効
的にエミッタ厚さを減じフェルミレベルを禁止帯の中央
付近にピン止めすることによっても、空乏化させる事が
可能である。
陥を隔てるために膜厚を減じたエミッタ層をエミッタ電
極と直接接触せしめショットキー障壁によって空乏化さ
せるようにしたが、同様の効果はショットキー障壁の形
成に代えて、厚みを減じたエミッタ層と半導体表面のフ
ェルミレベルのピンニングの組み合わせ、あるいは表面
近傍へのイオン注入による結晶欠陥の導入により、実効
的にエミッタ厚さを減じフェルミレベルを禁止帯の中央
付近にピン止めすることによっても、空乏化させる事が
可能である。
実施例２ この後者の方法を、本発明の第２の実施例として説明
する。
する。
この方法は、表面近傍へのイオン注入による結晶欠陥
の導入により実効的にエミッタ厚さを減じ、フェルミレ
ベルを禁止帯の中央付近にピンニングすることによって
エミッタ層を空乏化させるものである。
の導入により実効的にエミッタ厚さを減じ、フェルミレ
ベルを禁止帯の中央付近にピンニングすることによって
エミッタ層を空乏化させるものである。
すなわち、第２図（ｂ）に示すように、ボロンのイオ
ン注入により、ベースとコレクタを分離する高比抵抗層
11を形成したのち、CVD法により、膜厚２μｍの酸化シ
リコン層21を堆積し、フォトリソグラフィ法および反応
性イオンエッチング（RIE）法により素子の活性領域を
覆うような形状に加工し、この酸化シリコン層21をマス
クとして加速電圧30keV、ドーズ量１×1014cm-2の条件
でボロンイオンを注入し、半導体表面から約1000Åの深
さに結晶欠陥を導入し、高比抵抗領域22を形成する（第
６図（ａ）乃至第６図（ｃ））。ここで、第６図（ａ）
および第６図（ｃ）はそれぞれ第６図（ｂ）のイ−ロお
よびハ−ニ断面を示す図である。
ン注入により、ベースとコレクタを分離する高比抵抗層
11を形成したのち、CVD法により、膜厚２μｍの酸化シ
リコン層21を堆積し、フォトリソグラフィ法および反応
性イオンエッチング（RIE）法により素子の活性領域を
覆うような形状に加工し、この酸化シリコン層21をマス
クとして加速電圧30keV、ドーズ量１×1014cm-2の条件
でボロンイオンを注入し、半導体表面から約1000Åの深
さに結晶欠陥を導入し、高比抵抗領域22を形成する（第
６図（ａ）乃至第６図（ｃ））。ここで、第６図（ａ）
および第６図（ｃ）はそれぞれ第６図（ｂ）のイ−ロお
よびハ−ニ断面を示す図である。
この後、第６図（ｄ）および第６図（ｅ）（第６図
（ｄ）および第６図（ｅ）はそれぞれ第６図（ｂ）のイ
−ロおよびハ−ニ断面を示す図である）に示すように、
基板表面全体にCVD法により膜厚5000Åの酸化シリコン
膜23を形成し、RIE法によりエッチバックし、酸化シリ
コン膜21の側壁にこれを残留せしめ、プロトンを加速電
圧200keV、ドーズ量２×1015cm-2の条件で注入し、素子
分離用の高比抵抗領域14を形成する。
（ｄ）および第６図（ｅ）はそれぞれ第６図（ｂ）のイ
−ロおよびハ−ニ断面を示す図である）に示すように、
基板表面全体にCVD法により膜厚5000Åの酸化シリコン
膜23を形成し、RIE法によりエッチバックし、酸化シリ
コン膜21の側壁にこれを残留せしめ、プロトンを加速電
圧200keV、ドーズ量２×1015cm-2の条件で注入し、素子
分離用の高比抵抗領域14を形成する。
続いて、第６図（ｆ）に示すように、このマスクとし
て用いた酸化シリコン膜21および23を緩衝弗酸を用いて
エッチング除去し、スパッタ法により、基板表面全体に
膜厚4000ÅのタングステンシリサイドWSix層を堆積し、
さらにCVD法により膜厚4000Åの酸化シリコン膜25を形
成し、エミッタ電極24となる領域にのみ残すようにパタ
ーニングする。
て用いた酸化シリコン膜21および23を緩衝弗酸を用いて
エッチング除去し、スパッタ法により、基板表面全体に
膜厚4000ÅのタングステンシリサイドWSix層を堆積し、
さらにCVD法により膜厚4000Åの酸化シリコン膜25を形
成し、エミッタ電極24となる領域にのみ残すようにパタ
ーニングする。
さらに、第６図（ｇ）に示すようにCVD法により膜厚2
500Åの酸化シリコン膜を基板表面全体に堆積し、RIE法
によりエッチバックすることによりエミッタ電極24およ
びこの上層の酸化シリコン膜25の側壁に側壁絶縁膜26を
形成する。
500Åの酸化シリコン膜を基板表面全体に堆積し、RIE法
によりエッチバックすることによりエミッタ電極24およ
びこの上層の酸化シリコン膜25の側壁に側壁絶縁膜26を
形成する。
この後、第６図（ｈ）に示すように、ベース電極形成
のためのマスク27としてのレジストパターンを形成した
後、エミッタコンタクト層９およびエミッタ層８をエッ
チングし、ベース層７の頭だしを行う。このエッチング
工程においてエミッタ電極24は酸化シリコン膜25および
26で覆われているため、局部電池効果による異常エッチ
ングを避けることができる。
のためのマスク27としてのレジストパターンを形成した
後、エミッタコンタクト層９およびエミッタ層８をエッ
チングし、ベース層７の頭だしを行う。このエッチング
工程においてエミッタ電極24は酸化シリコン膜25および
26で覆われているため、局部電池効果による異常エッチ
ングを避けることができる。
さらに第６図（ｉ）に示すようにエミッタ電極24上の
酸化シリコン層25をエッチング除去しエミッタ電極24を
露呈せしめる。
酸化シリコン層25をエッチング除去しエミッタ電極24を
露呈せしめる。
そして第６図（ｊ）に示すように、基板表面全体にク
ロムと白金と金とよりなる電極層を堆積し、該レジスト
パターン27を除去しリフトオフ法によりベース電極28を
形成する。ここでエミッタ電極24上の電極層はエミッタ
電極配線を示す。
ロムと白金と金とよりなる電極層を堆積し、該レジスト
パターン27を除去しリフトオフ法によりベース電極28を
形成する。ここでエミッタ電極24上の電極層はエミッタ
電極配線を示す。
次に、第６図（ｋ）乃至第６図（ｍ）に示すように、
コレクタコンタクト層５に到達するように穴を開口し、
Au−Ge層を蒸着法により堆積した後、リフトオフ法によ
り、コレクタ電極29を形成しトランジスタが完成する。
ここで第６図（ｋ）および第６図（ｍ）は第６図（ｌ）
のイ−ロおよびハ−ニ断面を示す図である。
コレクタコンタクト層５に到達するように穴を開口し、
Au−Ge層を蒸着法により堆積した後、リフトオフ法によ
り、コレクタ電極29を形成しトランジスタが完成する。
ここで第６図（ｋ）および第６図（ｍ）は第６図（ｌ）
のイ−ロおよびハ−ニ断面を示す図である。
ここで、第６図（ｍ）において矢印（ａ）で示した部
分のエピタキシャル成長膜の積層方向のエネルギーバン
ド図を第７図に示す。なお、ここでは実施例１において
示した第３図の場合と同様、エミッタ・ベース接合が順
バイアスされ、トランジスタが活性状態にある場合を示
しており、エミッタ電極16と、エミッタコンタクト層９
との間は、ショットキー障壁高さが高く、さらにコンタ
クト層のドーピング濃度が高いため、電子はエミッタ電
極16よりエミッタコンタクト層９へとトンネル効果によ
り遷移可能で良好なオーミック接触が得られている。
分のエピタキシャル成長膜の積層方向のエネルギーバン
ド図を第７図に示す。なお、ここでは実施例１において
示した第３図の場合と同様、エミッタ・ベース接合が順
バイアスされ、トランジスタが活性状態にある場合を示
しており、エミッタ電極16と、エミッタコンタクト層９
との間は、ショットキー障壁高さが高く、さらにコンタ
クト層のドーピング濃度が高いため、電子はエミッタ電
極16よりエミッタコンタクト層９へとトンネル効果によ
り遷移可能で良好なオーミック接触が得られている。
また、第６図（ｍ）において矢印（ｂ）で示した部分
のエピタキシャル成長膜の積層方向のエネルギーバンド
図を第８図に示す。ここで（ｂ）点ではエミッタ電極16
は深さ1000Å程度まで、イオン注入による高比抵抗層22
が形成されているため、エミッタコンタクト層９として
のInGaAs層と、エミッタのAlGaAs層８′との界面近傍の
フェルミレベルは禁止帯の中央付近にピン止めされ、Al
GaAs層８′は厚さ方向全体にわたって空乏化している。
第６図（ｍ）において、この空乏化領域を30で示す。
のエピタキシャル成長膜の積層方向のエネルギーバンド
図を第８図に示す。ここで（ｂ）点ではエミッタ電極16
は深さ1000Å程度まで、イオン注入による高比抵抗層22
が形成されているため、エミッタコンタクト層９として
のInGaAs層と、エミッタのAlGaAs層８′との界面近傍の
フェルミレベルは禁止帯の中央付近にピン止めされ、Al
GaAs層８′は厚さ方向全体にわたって空乏化している。
第６図（ｍ）において、この空乏化領域を30で示す。
この結果、エミッタ電極16から、エミッタコンタクト
層９に注入された電子は、この空乏化領域30により、イ
オン注入による高比抵抗層14には到達できなくなり結晶
欠陥による生成−再結合電流の増加は生じない。この結
果、実施例１と同様、電流増幅率の大幅な増加を行うこ
とが可能となる。
層９に注入された電子は、この空乏化領域30により、イ
オン注入による高比抵抗層14には到達できなくなり結晶
欠陥による生成−再結合電流の増加は生じない。この結
果、実施例１と同様、電流増幅率の大幅な増加を行うこ
とが可能となる。
実施例３ 次に、本発明の第３の実施例について説明する。
この方法は、III−Ｖ化合物半導体におけるフェルミ
レベルの表面ピンニングを用いることによってエミッタ
層を空乏化させるものである。
レベルの表面ピンニングを用いることによってエミッタ
層を空乏化させるものである。
すなわち、第２図（ｂ）に示すように、ボロンのイオ
ン注入により、ベースとコレクタを分離する高比抵抗層
11を形成したのち、メサエッチングにより、コレクタコ
ンタクト層５およびベース層７の頭出しを行い、エミッ
タコンタクト層９上にエミッタ電極31を形成すると共
に、ベース層７上にベース電極32、コレクタコンタクト
層上にコレクタ電極33を形成し、第９図（ａ）乃至第９
図（ｃ）に示すようにトランジスタを完成する。
ン注入により、ベースとコレクタを分離する高比抵抗層
11を形成したのち、メサエッチングにより、コレクタコ
ンタクト層５およびベース層７の頭出しを行い、エミッ
タコンタクト層９上にエミッタ電極31を形成すると共
に、ベース層７上にベース電極32、コレクタコンタクト
層上にコレクタ電極33を形成し、第９図（ａ）乃至第９
図（ｃ）に示すようにトランジスタを完成する。
ここで第９図（ａ）および第９図（ｃ）は第９図
（ｂ）のハ−ニおよびホ−ヘ断面を示す図である。
（ｂ）のハ−ニおよびホ−ヘ断面を示す図である。
ここで、第９図（ｃ）において矢印（ａ）で示した部
分のエピタキシャル成長膜の積層方向のエネルギーバン
ド図を第10図に示す。なお、ここでは高濃度にドーピン
グされたエミッタコンタクト層９が存在するために表面
空乏層はエミッタ層８には及ばない。
分のエピタキシャル成長膜の積層方向のエネルギーバン
ド図を第10図に示す。なお、ここでは高濃度にドーピン
グされたエミッタコンタクト層９が存在するために表面
空乏層はエミッタ層８には及ばない。
これに対し、第９図（ｃ）において矢印（ｂ）で示し
た部分のエピタキシャル成長膜の積層方向のエネルギー
バンド図を第11図に示す。ここで（ｂ）点では、表面に
はAlGaAs層８が露出していて、フェルミレベルは、伝導
帯の底よりおよそ0.7〜1.0eV以下にピン止めされてい
る。この結果、表面空乏層34はエミッタ層８の厚み方向
全体におよぶ。この結果、エミッタコンタクト層９から
エミッタ層に注入された電子は、この空乏化領域34によ
り、高比抵抗領域14との界面方向への拡散はなくなり、
結晶欠陥による生成−再結合電流の増加は生じない。こ
の結果、実施例１と同様、電流増幅率の大幅な増加を行
うことが可能となる。
た部分のエピタキシャル成長膜の積層方向のエネルギー
バンド図を第11図に示す。ここで（ｂ）点では、表面に
はAlGaAs層８が露出していて、フェルミレベルは、伝導
帯の底よりおよそ0.7〜1.0eV以下にピン止めされてい
る。この結果、表面空乏層34はエミッタ層８の厚み方向
全体におよぶ。この結果、エミッタコンタクト層９から
エミッタ層に注入された電子は、この空乏化領域34によ
り、高比抵抗領域14との界面方向への拡散はなくなり、
結晶欠陥による生成−再結合電流の増加は生じない。こ
の結果、実施例１と同様、電流増幅率の大幅な増加を行
うことが可能となる。
以上説明してきたように、本発明によれば、ショット
キー接合あるいは高抵抗半導体層との界面あるいは表面
において、フェルミレベルがピン止めされることによっ
て生じる空乏化領域をエミッタ領域の厚み方向のほぼ全
域に渡って及ぼすようにしているため、電子が高抵抗半
導体層との界面方向に拡散し結晶欠陥を介して再結合す
るのを防ぐことができ、電流増幅率の大幅な増加を行う
ことが可能となる。
キー接合あるいは高抵抗半導体層との界面あるいは表面
において、フェルミレベルがピン止めされることによっ
て生じる空乏化領域をエミッタ領域の厚み方向のほぼ全
域に渡って及ぼすようにしているため、電子が高抵抗半
導体層との界面方向に拡散し結晶欠陥を介して再結合す
るのを防ぐことができ、電流増幅率の大幅な増加を行う
ことが可能となる。
第１図は本発明の第１の実施例のヘテロ接合バイポーラ
トランジスタを示す図、第２図（ａ）乃至第２図（ｏ）
は同トランジスタの製造工程図、第３図および第４図は
同トランジスタのバンド構造図、第５図は本発明のトラ
ンジスタおよび従来例のトランジスタについてエミッタ
長さと電流増幅率との関係を示す比較図、第６図（ａ）
乃至第６図（ｍ）は本発明の第２実施例のヘテロ接合バ
イポーラトランジスタの製造工程図、第７図および第８
図は同トランジスタのバンド構造図、第９図（ａ）乃至
第９図（ｃ）は本発明の第３の実施例のヘテロ接合バイ
ポーラトランジスタの製造工程図、第10図および第11図
は同トランジスタのバンド構造図、第12図乃至第18図は
従来例のヘテロ接合バイポーラトランジスタを示す図で
ある。 101……絶縁性のGaAs基板、102……コレクタ層、103…
…ベース層、104……エミッタ層、105……コレクタ電
極、106……ベース電極、107……エミッタ電極、108…
…素子分離領域、１……絶縁性のGaAs基板、２……、５
……コレクタコンタクト層（ｎ＋GaAs層）、６……コレ
クタ層（ｎ−型GaAs層）、７……ベース層（ｐ＋AlxGa
1-xAs組成傾斜層）、８……エミッタ層（ｎ−型AlxGa1-
xAs）、９……エミッタコンタクト層（ｎ＋InAlxGa1-xA
s層）、11……高比抵抗層、14……高抵抗化分離領域、1
6……エミッタ電極、17……コレクタ電極、18……ポリ
イミド膜、20……空乏化領域、21,23……酸化シリコン
膜、22……高抵抗化領域、24……エミッタ電極、25……
酸化シリコン膜、26……側壁絶縁膜、27……マスク、28
……ベース電極、29……コレクタ電極、30……空乏化領
域、31……エミッタ電極、32……ベース電極、33……コ
レクタ電極。
トランジスタを示す図、第２図（ａ）乃至第２図（ｏ）
は同トランジスタの製造工程図、第３図および第４図は
同トランジスタのバンド構造図、第５図は本発明のトラ
ンジスタおよび従来例のトランジスタについてエミッタ
長さと電流増幅率との関係を示す比較図、第６図（ａ）
乃至第６図（ｍ）は本発明の第２実施例のヘテロ接合バ
イポーラトランジスタの製造工程図、第７図および第８
図は同トランジスタのバンド構造図、第９図（ａ）乃至
第９図（ｃ）は本発明の第３の実施例のヘテロ接合バイ
ポーラトランジスタの製造工程図、第10図および第11図
は同トランジスタのバンド構造図、第12図乃至第18図は
従来例のヘテロ接合バイポーラトランジスタを示す図で
ある。 101……絶縁性のGaAs基板、102……コレクタ層、103…
…ベース層、104……エミッタ層、105……コレクタ電
極、106……ベース電極、107……エミッタ電極、108…
…素子分離領域、１……絶縁性のGaAs基板、２……、５
……コレクタコンタクト層（ｎ＋GaAs層）、６……コレ
クタ層（ｎ−型GaAs層）、７……ベース層（ｐ＋AlxGa
1-xAs組成傾斜層）、８……エミッタ層（ｎ−型AlxGa1-
xAs）、９……エミッタコンタクト層（ｎ＋InAlxGa1-xA
s層）、11……高比抵抗層、14……高抵抗化分離領域、1
6……エミッタ電極、17……コレクタ電極、18……ポリ
イミド膜、20……空乏化領域、21,23……酸化シリコン
膜、22……高抵抗化領域、24……エミッタ電極、25……
酸化シリコン膜、26……側壁絶縁膜、27……マスク、28
……ベース電極、29……コレクタ電極、30……空乏化領
域、31……エミッタ電極、32……ベース電極、33……コ
レクタ電極。
フロントページの続き (56)参考文献 特開 昭63−200567（ＪＰ，Ａ) 特開 昭62−295459（ＪＰ，Ａ) 特開 昭63−188970（ＪＰ，Ａ) 特開 平１−101665（ＪＰ，Ａ) 特開 昭60−164358（ＪＰ，Ａ) 特開 昭61−14755（ＪＰ，Ａ) 実開 昭58−122463（ＪＰ，Ｕ) 特公 昭35−18316（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/328 H01L 21/33 - 21/331 H01L 29/68 - 29/739
Claims (5)
- 【請求項１】半導体基板上に順次積層されたコレクタ
層、ベース層およびエミッタ層と、イオン注入によって
形成され素子分離領域となる高比抵抗層とを具備する半
導体装置において、 前記エミッタ層は、 キャリアが注入される活性領域と、 前記活性領域と前記高比抵抗層との間に該エミッタ層の
厚さ全体にわたって形成された空乏領域と を具備することを特徴とする半導体装置。 - 【請求項２】前記エミッタ層は、 前記空乏領域が形成される部分の表面に、イオン注入に
よって形成された高比抵抗層を具備する ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記エミッタ層は、 前記空乏領域が形成された部分の厚さが前記活性領域の
厚さよりも薄く形成される ことを特徴とする請求項１記載の半導体装置。 - 【請求項４】前記エミッタ層上に形成されたエミッタ電
極をさらに具備し、 前記エミッタ電極は、 前記空乏領域で前記エミッタ層とショットキー接合を形
成する ことを特徴とする請求項１記載の半導体装置。 - 【請求項５】前記エミッタ電極は、 前記活性領域から前記空乏領域を経て前記高比抵抗層上
に延伸し、他の素子やパッド領域と接続される ことを特徴とする請求項４記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084373A JP2918275B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体装置 |
| US07/676,548 US5153692A (en) | 1990-03-30 | 1991-03-28 | Semiconductor device |
| EP91302780A EP0472262B1 (en) | 1990-03-30 | 1991-03-28 | Heterojunction bipolar transistor |
| DE69128384T DE69128384T2 (de) | 1990-03-30 | 1991-03-28 | Heteroübergang-Bipolartransistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084373A JP2918275B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283624A JPH03283624A (ja) | 1991-12-13 |
| JP2918275B2 true JP2918275B2 (ja) | 1999-07-12 |
Family
ID=13828732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084373A Expired - Fee Related JP2918275B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5153692A (ja) |
| EP (1) | EP0472262B1 (ja) |
| JP (1) | JP2918275B2 (ja) |
| DE (1) | DE69128384T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2716036B1 (fr) * | 1994-02-07 | 1997-07-11 | Mitsubishi Electric Corp | Couche semi-conductrice composée de haute résistance et procédé pour sa croissance cristalline. |
| US5804487A (en) * | 1996-07-10 | 1998-09-08 | Trw Inc. | Method of fabricating high βHBT devices |
| DE10329663B9 (de) * | 2003-07-01 | 2015-08-13 | Infineon Technologies Ag | Verfahren zur Herstellung einer vertikalen Isolation für ein elektronisches Bauelement |
| CN103107185B (zh) * | 2011-11-11 | 2015-04-08 | 上海华虹宏力半导体制造有限公司 | 锗硅功率hbt、其制造方法及锗硅功率hbt多指器件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4586071A (en) * | 1984-05-11 | 1986-04-29 | International Business Machines Corporation | Heterostructure bipolar transistor |
| JPH0744182B2 (ja) * | 1984-11-09 | 1995-05-15 | 株式会社日立製作所 | ヘテロ接合バイポ−ラ・トランジスタ |
-
1990
- 1990-03-30 JP JP2084373A patent/JP2918275B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-28 US US07/676,548 patent/US5153692A/en not_active Expired - Fee Related
- 1991-03-28 EP EP91302780A patent/EP0472262B1/en not_active Expired - Lifetime
- 1991-03-28 DE DE69128384T patent/DE69128384T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5153692A (en) | 1992-10-06 |
| EP0472262B1 (en) | 1997-12-10 |
| JPH03283624A (ja) | 1991-12-13 |
| EP0472262A1 (en) | 1992-02-26 |
| DE69128384T2 (de) | 1998-04-30 |
| DE69128384D1 (de) | 1998-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4683487A (en) | Heterojunction bipolar transistor | |
| JPH09102504A (ja) | 自己整列サブミクロンヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| US5321302A (en) | Heterojunction bipolar transistor having base structure for improving both cut-off frequency and maximum oscillation frequency | |
| JPH0797589B2 (ja) | ヘテロ接合型バイポ−ラトランジスタの製造方法 | |
| EP0177246B1 (en) | Heterojunction bipolar transistor and method of manufacturing the same | |
| US5336909A (en) | Bipolar transistor with an improved collector structure | |
| JP4999246B2 (ja) | コレクタ−アップ・ヘテロ接合バイポーラ・トランジスタとその製造方法 | |
| JP3341740B2 (ja) | ヘテロバイポーラ型トランジスタ及びその製造方法 | |
| JP3294461B2 (ja) | ヘテロ接合バイポーラトランジスタとその製造方法 | |
| JP2576828B2 (ja) | 高利得ｍｉｓトランジスタ | |
| JPH07283234A (ja) | 高速性能用の二重エピタキシーヘテロ接合バイポーラトランジスタ | |
| JP2918275B2 (ja) | 半導体装置 | |
| JP2851044B2 (ja) | 半導体装置の製造方法 | |
| US6876012B2 (en) | Hetero-bipolar transistor | |
| US5471078A (en) | Self-aligned heterojunction bipolar transistor | |
| US5389562A (en) | Double heterojunction bipolar transistor and the method of manufacture therefor | |
| US6492664B2 (en) | Heterojunction bipolar transistor with reduced offset voltage | |
| JP2506074B2 (ja) | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 | |
| JPS63200567A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| JPH11251328A (ja) | 化合物半導体装置 | |
| JP4092597B2 (ja) | 半導体装置及びその製造方法 | |
| JP4405060B2 (ja) | ヘテロ接合型バイポーラトランジスタ | |
| JPH09246281A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP2904981B2 (ja) | 半導体集積回路装置 | |
| JPS6381977A (ja) | ヘテロ接合バイポ−ラトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |