JPH03283624A

JPH03283624A - 半導体装置

Info

Publication number: JPH03283624A
Application number: JP2084373A
Authority: JP
Inventors: Kohei Moritsuka; 宏平森塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-03-30
Filing date: 1990-03-30
Publication date: 1991-12-13
Anticipated expiration: 2014-07-12
Also published as: EP0472262B1; EP0472262A1; DE69128384D1; DE69128384T2; US5153692A; JP2918275B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の目的〕（産業上の利用分野）本発明は、半導体装置に係り、特に、ガリウムヒ素（Ｇ
ａＡｓ）等の■−■化合物半導体を用いたヘテロ接合バ
イポーラトランジスタの素子分離に関する。

（従来の技術）ヘテロ接合バイポーラトランジスタ（ＨＢ　Ｔ）は、従
来のシリコンバイポーラトランジスタに比べ、高周波特
性、スイッチング特性が格段に優れており、マイクロ波
用トランジスタや高速論理回路用トランジスタとして有
望視されている。

特に、ガリウムヒ素（ＧａＡｓ）を用いたＨＢＴは、近
年次世代をになう超高速デバイスとして開発が進められ
ている。

しかしながら、高速でかつ低消費電力のトランジスタを
実現するためには、微細化技術が不可欠であるが、この
微細化に際しては、今後克服すべき大きな問題点が残さ
れている。

例えば、＾Ｉ　ｘ　Ｇａ＋−ｘ　Ａｓ／　ＧａＡｓヘテ
ロ接合バイポーラトランジスタは、第１２図に示すよう
に、絶縁性のＧａＡｓ基板１０１上に、コレクタ層１０
２としてのｎ−型ＧａＡｓ層と、ベース層１０３として
のｐ−型ＧａＡｓ層と、エミッタ層１０４としてのｎ型
ＡＩ　Ｘ　Ｇａ＋−ｘ　Ａｓとを、ＭＢＥ法やＭＯＣＶ
Ｄ法等により順次エピタキシャル成長せしめたウェハを
用いて形成される。

そして、このウェハに対してメサエッチングを行いコレ
クタ層１０２およびベース層１０３を露出させ、さらに
コレクタ電極１０５、ベース電極１０６、エミッタ電極
１０７を形成し、プロトンあるいはボロンをイオン注入
することにより高抵抗化し、第１３図に示すように素子
分離領域１０８を形成するようにしている。

このようにして形成されたヘテロ接合バイポーラトラン
ジスタの平面図を第１４図に示す。ところで、トランジ
スタの各電極はトランジスタの外部にある他の素子やパ
ッドとの接続を必要とするが、ベース電極やコレクタ電
極は半絶縁化された高抵抗層である素子分離領域１０８
の上に直接引き出すことができるため、容品に他の素子
との接続を行うことができる。これに対し、エミッタ電
極はそのまま外部へ引き出そうとすると、エミッタメサ
のまわりを取り囲んでいるｐ　−ＧａＡｓ層と短絡して
しまうことになる。

このため、第１５図に示すように酸化シリコン膜等の絶
縁膜で表面を被覆し、エミッタ電極上にコンタクトホー
ルを開口し、このコンタクトホールを介して引き出し用
の配線が形成される。

この際、エミッタ電極は、コンタクトホールとコンタク
トホール位置合わせ用の余裕を必要とするため、これが
微細化を阻む問題となっていた。

そこで、第１６図に示すように、エミッタメサの上面も
プロトンやボロンイオン等の注入により高抵抗化しエミ
ッタ領域の側面が直接高抵抗領域に接するようにするこ
とにより、コンタクトホールを介することなくエミッタ
電極をエミッタ領域外に引き出すことができるため、エ
ミッタ電極面積はコンタクトホールの合わせ余裕を含ま
せることなく形成でき、微細化をはかることが可能とな
る。

このように、第１６図に示したようにエミッタメサの上
面もプロトンやボロンイオン等の注入により高抵抗化す
る方法は、微細化やプロセスの簡便化に有効な方法であ
る。

しかしながらこの方法は、イオン注入により導入された
結晶欠陥が直接エミッタベース接合界面に接するため、
その領域における生成・再結合電流が増加し、電流利得
を劣化させるという問題点があった。

すなわち、第１７図に第１６図のＡ−Ａ断面を示すよう
に、ベース層１０３としてのｐ−型ＧａＡｓ層と、エミ
ッタ層１０４としてのｎ型Ａ　Ｉ　Ｘ　Ｇａ１−　ｘＡ
ｓ層との接合面に、イオン注入によって誘起された再結
合中心（図中Ｘ印で示す）が存在するために、エミッタ
より注入された電子はこの再結合中心で再結合してしま
う。

ここでこのヘテロ接合バイポーラトランジスタのコレク
タ電流密度が１０’Ａ／ｃｄとなるようにベースエミッ
タ電圧を印加したときのメサ分離とイオン注入端面での
リーク電流を比較した結果を次表に示す。

表メサ分離型　　　　　０．１μＡ／μ麿イオン注入分離
型　　３０　μＡ／μ膳ここでメサ分離端面でのリーク
電流は０．１μＡ／μ麿であったのに対し、イオン注入
端面でのリーク電流は３０μＡ／μ馴であった。ここで
メサ分離端面でのリーク電流は主として表面再結合電流
によるもので、イオン注入端面でのリーク電流はその３
００倍となっている。

ここで、第１６図におけるメサ分離端面の長さをエミッ
タ長さ、イオン注入分離端面の長さをエミッタ幅とした
とき、エミッタ幅が２μ−のトランジスタについてエミ
ッタ長さを種々変化させた場合のトランジスタの電流増
幅率を測定した結果を第１８図に示す。エミッタ長さを
小さくするに従い、イオン注入分離端面での再結合電流
の影響が大きくなってきて電流利得が減少してしまう。

このため、この方法では、エミッタ長さを低減すること
が実用上困難であり、これが微細化を阻む大きな問題と
なっている。

（発明が解決しようとする課題）このように、従来のへテロ接合バイポーラトランジスタ
のエミッタベース端面をイオン注入により高抵抗化して
分離する方法においては、エミッタ長さを小さくするに
従い、イオン注入分離端面ての再結合電流の影響が大き
くなってきて電流利得が減少してしまうという問題があ
った。

本発明は前記実情に鑑みてなされたもので、イオン注入
分離端面での再結合電流の増大を防止し、小型でかつ特
性の良好なヘテロ接合バイポーラトランジスタを提供す
ることを１的とする。

〔発明の構成〕

（課題を解決するための手段）そこで本発明では、エミッタ・ベース端面をイオン注入
により高抵抗化して分離するとともに、この高抵抗化分
離領域の端面に沿ったエミッタ層をエミッタ層の厚さ全
体にわたり完全に空乏化させるようにしている。

（作用）上記構成によれば、エミッタ層は、高抵抗化分離領域の
端面に沿ってエミッタ層の厚さ全体にわたり完全に空乏
化されているため、エミッタから注入された電子はその
空乏領域の存在により先のイオン注入により誘起された
再結合中心への到達が妨げられ、イオン注入端面におけ
る再結合電流の増加が生じなくなり、電流利得の減少を
防止することができ、トランジスタ面積の微細化に際し
ても、電流増幅率の低下を防止することができる。

例えば、この高抵抗化分離領域の周囲の端面に沿−〕だ
領域のエミッタ層の膜厚が実質的に減じられ、この膜厚
の減じられたエミッタ層がすべて空乏化しているように
する。

また、この高抵抗化分離領域の周囲の端面に沿った領域
のエミッタ層の表面にイオン注入によって高比抵抗層を
形成し、実質的に膜厚が、減じられるようにしている。

この膜厚の減じられるエミッタ層の膜厚ＴＩ！は、ピン
止めされたフェルミレベルの位置を伝導帯の底からｑ　
Ｖ　会（ｅ　Ｖ　）とし、エミッタ層のドーピング濃度
をＮｏ　　（ｃｓ　’）　、ベース層のドーピング濃度
をＮ＾　（ｃｍ−’）　、ベース・エミッタ間電圧をＶ
ｎｇ（Ｖ）としたとき、次式（］）を満たすように決定
されるのが望ましい。

・・・・・・　（１） ε：エミッタ層の誘電率ｑ：電荷素置ｋＴ：熱エネルギーｎ：Ｒ性キャリア濃度ここでベース・エミッタ間電圧ＶａＩ！（Ｖ）を増すと
エミッタ層の膜厚ＴＢの上限値は小さくなるが２　ｇ　Ｖ　＊ＴＩ　≦ Ｎａ・・・・・・　（２）を満たすようにエミッタ層の膜厚を設定しておけば、バ
イアス電圧による特性の変化が小さく、より望ましい特
性を得ることができる。

（実施例）以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

ＡＩ　Ｘ　Ｇａ１−　ｘ　Ａｓ／　ＧａＡｓヘテロ接合
バイポーラトランジスタは、第１図に示すように、絶縁
性のＧａＡｓ基板１上に、コレクタコンタクト層として
のｎ十ＧａＡｓ層５と、コレクタ層としてのｎ−型Ｇａ
Ａｓ層６と、ベース層としてのｐ＋＾ｌ　Ｘ　Ｇａ１−
　Ｘ　Ａｓ組成傾斜層７と、エミッタ層としてのｎ−型
＾’　Ｘ　Ｇａ１−　ｘ　Ａｓ８と、エミッタコンタク
ト層としてのｎ＋ｌｎ＾：ＸＧａｌ−Ｘ　Ａｓ層９とが
順次積層せしめられてなるとともに、ボロンのイオン注
入によって形成されたベースとコレクタとの分離用の高
比抵抗層１１と、プロトン注入によって形成された素子
間分離用の高比抵抗領域１４とが形成され、この高抵抗
化分離領域の端面に沿ったエミッタ層がエミッタ電極１
６とショットキー接合を形成し、エミッタ層の厚さ全体
にわたり完全に空乏化するように構成したことを特徴と
するものである。

ここでベース層としてのｐ　＋　ＡＩＸ　Ｇａ＋−ｘ　
Ａｓ組成傾斜層７は、膜厚１０００Ａでドーピング濃度
は８　Ｘ　１０１９ｃｍ−’であり、電子を加速するよ
うな擬電界をつくるため、ベース中でのＡｌ　Ｘ　Ｇａ
ｔ−Ｘ　Ａｓの組成はエミッタ側で＾ｌｏ、　１Ｇａｏ
、　９＾Ｓとし、コレクタ側でＧａＡｓとなるようにし
ている。また、エミッタ層としてのｎ　−ＡＩＧａＡＳ
は、膜厚１０００人でドーピング濃度は５　Ｘ　１０１
７０ｍ−’としている。

さらに、エミッタコンタクト層のＩｎＡＩＧａＡＳ層は
、ドーピング濃度を３　Ｘ　１０　”ｃｍ−’とし、エ
ミッタ側でエミッタのＡｌＧａＡｓの組成から表面側で
Ｉｎｏ、　ｑ（ｉａｏ、　ＩＩ＾８となるようになめら
かに組成を変化させ、電子の流れを妨げるような障壁が
生じないようにしている。

次に、このヘテロ接合バイポーラトランジスタの製造方
法について説明する。

まず、第２図（ａ）に示すようにＭＢＥ法やＭＯＣＶＤ
法等により、絶縁性のＧａＡｓ基板１上に、コレクタコ
ンタクト層としてのｎ　＋　ＧａＡｓ層５と、コレクタ
層としてのｎ−Ｉ２ＧａＡｓ層６と、ベース層としての
Ｅ）　＋　ＡＩＸ　Ｇａ＋−ｘ　Ａｓ組成傾斜層７と、
エミッタ層としてのｎ−型ＡＩ　Ｘ　Ｇａ＋−Ｘ　Ａｓ
８と、エミッタコンタクト層としてのｎ＋ｌｎ＾ｌ　Ｘ
　Ｇａ１−　Ｘ　Ａｓ層９とを順次エピタキシャル成長
せしめる。

次いで、第２図（ｂ）に示すように、ＣＶＤ法により酸
化シリコン層１０を形成し、フォトリソグラフィ法によ
り、これをパターニングし、この酸化シリコン層１０を
マスクとしてエミッタコンタクト層９をエツチングし、
さらにボロンのイオン１１ミ人を行い、ベースとコレク
タを分離する高比抵抗層１１を形成する。

この後、該酸化シリコン層１０を除去し、第２図（Ｃ）
に示すように、酸化シリコン膜１２を堆積し、さらにこ
の上層にレジストパターン１３を形成し、このレジスト
パターン１３をマスクとして′プロトン注入により、素
子分離用の高比抵抗領域１４を形成する。このベース・
コレクタ分Ｍ用の高比抵抗層１１の形成に用いたマスク
としての酸化シリコン膜１０と、素子分離用の高比抵抗
領域１４形成のためのレジストパターン１３との平面的
位置関係を第２図（ｄ）に示す。この図において第２図
（Ｃ）は、イー口方向断面図に相当する。そして第２図
（ｅ）はノー−二方向断面図に相当する。

次に、このレジストパターン１３をマスクとして、緩衝
弗酸を用いて酸化シリコン膜１２をエツチングする。こ
のとき、゛酸化シリコン膜１２がマスク１３に対して約
０．２μ腫程度サイドエツチングを生じるようにエツチ
ング時間を調整する。

この後、第２図（「）および第２図（ｇ）に示すように
、この酸化シリコン膜１２をマスクとしてエミッタコン
タクト層９およびエミッタ層８の一部をエツチング除去
する。ここで第２図（「）および第２図（ｇ）はそれぞ
れイー口方向断面図およびハ二方向断面図を示す。ここ
では、エミッタ層８の膜厚がプロトン注入による高比抵
抗領域１４に接する領域（８−）で４００〜５００八程
度残るようにエツチング時間を調整するようにする。

続いて、第２図（ｈ）（イー口方向断面図）に示すよう
に、酸素プラズマを用いた灰化処理により、レジストパ
ターン１３を除去し、さらに酸化シリコン膜１２を緩衝
弗酸を用いて除去したのち、ＣＶＤ法により、膜厚５０
００人の酸化シリコン膜厚を堆積する。

次に第２図（１）に示すように、フォトリソグラフィ法
により、ベース電極形成領域の酸化シリコン膜厚をエツ
チングし、さらにエミッタ層８とエミッタコンタクト層
９とをエツチングし、ベース層７の頭出しを行う。この
頭出しを行った領域に蒸岩およびリフトオフ法により、
ベース電極１５を形成する。

さらに、第２図（ｊ）に示すように、ポリイミド膜１８
をスピンコード法により基板表面全体に塗布する。この
とき、ポリイミド膜１８はその粘性のために表面はほぼ
平坦となる。

次に、第２図（ｋ）に示すように、このポリイミド膜１
８をＣＦ４と０２との混合ガスを用いたプラズマ中でエ
ツチングし、ベース電極上に選択的にポリイミド膜が残
った時点でこのエツチングを中止し、ベース電極とエミ
ッタメサの側壁がポリイミド膜１８で覆われているよう
にする。

そして第２図（１）に示すように、酸化シリコン膜厚を
エツチング除去し、露出したエミ・ツタコンタクト層９
の上層にエミッタ電極１６を形成する。

そしてさらに、第２図（−）、第２図（ｎ）および第２
図（０）に示すように、コレクタコンタクト層５に到達
する穴をエツチングにより開口し、コレクタ電極１７を
蒸着法とリフトオフ法の組み合わせにより形成する。こ
こで、第２図（−）、第２図（０）はそれぞれ第２図（
ｎ）のイー口方向断面図およびハーニ方向断面図である
。ここで、エミッタ電極として膜厚１０００へのチタニ
ウム、膜厚１０００への白金および膜厚４０００への金
の積層膜を用いた。

ここで、第２図（０）において矢印（ａ）で示した部分
のエピタキシャル成長膜の積層方向のエネルギーバンド
図を第３図に示す。なお、ここではエミッタ・ベース接
合が順バイアスされ、トランジスタが活性状態にある場
合を示している。エミッタ電極１６と、エミッタコンタ
クト層９との間は、ショットキー障壁高さが約０，３ｅ
Ｖと高く、コンタクト層のドーピング濃度が３Ｘ１０１
９Ｃｍ’と高いため、電子はエミッタ電極１６よりエミ
ッタコンタクト層９へとトンネル効果により遷移可能で
良好なオーミック接触が得られている。

また、第２図（０）において矢印（ｂ）で示した部分の
エピタキシャル成長膜の積層方向のエネルギーバンド図
を第４図に示す。ここで（ｂ）点ではエミッタ電極１６
はエミッタコンタクト層９が除去されて膜厚４００〜５
００人程度に加工されたエミッタのＡｌＧａＡｓ層８゛
と接している。このときエミッタ電極１６のチタニウム
と、エミッタ層を構成するＡｌＧａＡｓ層８″とのショ
ットキー障壁高さは約０．８ｅＶあり、コンタクト層の
ドーピング濃度が５　Ｘ　１０１７ａｍ−’であるため
、ショットキー障壁の１ｖさは４６０人と十分厚く、ト
ランジスタが活性状態にあっても点（ｂ）の位置では完
全に空乏化している。

すなわち、第１図において完全空乏化領域２゜として示
されているように、エミッタ電極１６がらの電子の注入
は前述したように、エミッタコンタクト層９の存在する
部分からのみ生じる。ここで従来例で示した第１３図と
比較すると、プロトン注入による高比抵抗領域１４また
は、この高比抵抗領域１４に含まれる結晶欠陥１９の素
子特性に与える影響が著しく異なることがわかる。

すなわち、従来例の構造においては、結晶欠陥部で電子
と正孔の再結合が盛んに発生し、電流利得の低下が多く
生じていたのに対し、本発明実施例の構造では、エミッ
タ層中の結晶欠陥１９は、完全空乏化領域２０の存在に
より電子の存在する活性領域のエミッタ層８から約０．
２μ麿の間隔をもって隔離されており、再結合中心とし
ては作用しない。

従って、高比抵抗領域１４中の結晶欠陥に起因するリー
ク電流の増加を原理的には０とすることができ、電流利
得を大幅に改善することができる。

なお、前記実施例において用いたのと同様、エミッタ幅
を２μ−とし、種々のエミッタ長さを持つトランジスタ
を上述した実施例に基づき試作し、電流増幅率を、１ｌ
１１定した結果を第５図に示す。第５図中、ａは本発明
実施例のトランジスタについて測定した結果を示し、ｂ
は従来例のトランジスタについて測定した結果を示す。

この図から明らかなように、従来例のトランジスタでは
エミッタ長さ減少させるに従い電流増幅率が大幅に減少
したのに対し、本発明実施例のトランジスタの場合、エ
ミッタ長さを３０μ−から２μ腸まで減少させても電流
増幅率の減少はまったく見られず、約８０という極めて
高い結果を得ることができた。

このように、本発明実施例のトランジスタでは、高比抵
抗領域１４中の結晶欠陥と、活性なエミッタ領域とが完
全に空乏化したエミッタ層によって隔離されているため
、結晶欠陥の影響をまったく受けることのない優れたト
ランジスタ特性を得ることができる。また、エミッタ電
極を直接コンタクトホールを介することなくエミッタ領
域の外側まで配線接続することができるため、容品に素
子の微細化をはかることが可能となる。

なお、前記実施例では、活性なエミッタ領域と結晶欠陥
を隔てるために膜厚を減じたエミッタ層をエミッタ電極
と直接接触せしめショットキー障壁によって空乏化させ
るようにしたが、同様の効果はショットキー障壁の形成
に代えて、厚みを減したエミッタ層と半導体表面のフェ
ルミレベルのピンニングの組み合わせ、あるいは表面近
傍へのイオン注入による結晶欠陥の導入により、実効的
にエミッタ厚さを減じフェルミレベルを禁止帯の中央付
近にピン止めすることによっても、空乏化させる事が可
能である。

実施例２この後者の方法を、本発明の第２の実施例として説明す
る。

この方法は、表面近傍へのイオン注入による結晶欠陥の
導入により実効的にエミッタ厚さを減じ、フェルミレベ
ルを禁止帯の中央付近にピンニングすることによってエ
ミッタ層を空乏化させるものである。

すなわち、第２図（ｂ）に示すように、ボロンのイオン
注入により、ベースとコレクタを分離する高比抵抗層１
１を形成したのち、ＣＶＤ法により、膜厚２μ−の酸化
シリコン層２１を坩積し、フ寸トリソグラフィ法および
反応性イオンエツチング（ＲＩ　Ｅ）法により素子の活
性領域を覆うような形状に加工し、この酸化シリコン層
２１をマスクトシテ加速電圧３０１ｃ　ｅ　Ｖ　、　　
ドーズｊｌｌＸ］０”ｃｒａ−２の条件でボロンイオン
を注入し、１１（導体表面から約１０００人の深さに結
晶欠陥を導入し、高比抵抗領域２２を形成する（第６図
（ａ）乃至第６図（Ｃ））。ここで、第６図（ａ）およ
び第６図（ｃ）はそれぞれ第６図（ｂ）のイー口および
ハーニ断面を示す図である。

この後、第６図（ｄ）および第６図（０）（第６図（ｄ
）および第６図（ｅ）はそれぞれ第６図（ｂ）のイロお
よびハーニ断面を示ず図である）に示すように、基板表
面全体にＣＶＤ法により膜厚５０００人の酸化シリコン
膜２３を形成し、ＲＩＥ法によりエッチバックし、酸化
シリコン膜２１の側壁にこれを残留せしめ、プロトンを
加速電圧２００ｋｅＶ、　ドーズ量２　Ｘ　１０　”ｃ
ｍ−’の条件で注入し、素子分離用の高比抵抗領域１４
を形成する。

続いて、第６図（「）に示すように、このマスクとして
用いた酸化シリコン膜２１および２３を緩衝弗酸を用い
てエツチング除去し、スパッタ法により、基板表面全体
に膜厚４０００へのタングステンシリサイドＷＳｉ、層
を堆積し、さらにＣＶＤ法により膜厚４０００人の酸化
シリコン膜２５を形成し、エミッタ電極２４となる領域
にのみ残すようにバターニングする。

さらに、第６図（ｇ）に示すようにＣＶＤ法により膜厚
２５００人の酸化シリコン膜を基板表面全体に堆積し、
ＲＩＥ法によりエッチバックすることによりエミッタ電
極２４およびこの上層の酸化シリコン膜２５の側壁に側
壁絶縁膜２６を形成する。

この後、第６図（ｈ）に示すように、ベース電極形成の
ためのマスク２７としてのレジストパターンを形成した
後、エミッタコンタクト層９およびエミッタ層８をエツ
チングし、ベース層７の頭だしを行う。このエツチング
工程においてエミッタ電極２４は酸化シリコン膜２５お
よび２６で覆われているため、局部電池効果による異常
エツチングは避けることができる。

さらに第６図（１）に示すようにエミッタ電極２４上の
酸化シリコン層２５をエツチング除去しエミッタ電極２
４を露呈せしめる。

そして第６図Ｎ）に示すように、基板表面全体にクロム
と白金と金とよりなる電極層を堆積し、該レジストパタ
ーン２７を除去しリフトオフ法によりベース電極２８を
形成する。ここでエミッタ電極２４上の電極層はエミッ
タ電極配線を示す。

次に、第６図（ｋ）乃至第６図（−）に示すように、コ
レクタコンタクト層５に到達するように穴を開口し、Ａ
ｕ−Ｇｅ層を蒸着法により堆積した後、リフトオフ法に
より、コレクタ電極２９を形成しトランジスタが完成す
る。ここで第６図（ｋ）および第６図（Ｓ）は第６図（
１）のイー口およびハーニ断面を示す図である。

ここで、第６図（ＩＴＯにおいて矢印（ａ）で示した部
分のエピタキシャル成長膜の積層方向のエネルギーバン
ド図を第７図に示す。なお、ここでは実施例１において
示した第３図の場合と同様、エミッタ・ベース接合が順
バイアスされ、トランジスタが活性状態にある場合を示
しており、エミッタ電極１６と、エミッタコンタクト層
９との間は、ショットキー障壁高さが高く、さらにコン
タクト層のドーピング濃度が高いため、電子はエミッタ
電極１６よりエミッタコンタクト層９へとトンネル効果
により遷移可能で良好なオーミック接触が得られている
。

また、第６図（ｍ）において矢印（ｂ）で示した部分の
エピタキシャル成長膜の積層方向のエネルギーバンド図
を第８図に示す。ここで（ｂ）点ではエミッタ電極１６
は深さ１０００人程度まで、イオン注入による高比抵抗
層２２が形成されているため、エミッタコンタクト層９
としてのＩｎＧａＡｓ層と、エミッタのＡｌＧａＡｓ層
８″との界面近傍のフェルミレベルは禁止帯の中央付近
にピン止めされ、ＡｌＧａＡｓ層８″は厚さ方向全体に
わたって空乏化している。第６図（ｍ）において、この
空乏化領域を３０で示す。

この結果、エミッタ電極１６から、エミッタコンタクト
層９に注入された電子は、この空乏化領域３０により、
イオン注入による高比抵抗層１４には到達できなくなり
結晶欠陥による生成−再結合電流の増加は生じない。こ
の結果、実施例１と同様、電流増幅率の大幅な増加を行
うことが可能となる。

実施例３次に、本発明の第３の実施例について説明する。

この方法は、■−■化合物半導体におけるフェルミレベ
ルの表面ピンニングを用いることによってエミッタ層を
空乏化させるものである。

すなわち、第２図（ｂ）に示すように、ボロンのイオン
注入により、ベースとコレクタを分離する高比抵抗層１
１を形成したのち、メサエッチングにより、コレクタコ
ンタクト層５およびベース層７の頭出しを行い、エミッ
タコンタクト層９上にエミッタ電極３１を形成すると共
に、ベース層７上にベース電極３２、コレクタコンタク
ト層上にコレクタ電極３３を形成し、第９図（ａ）乃至
第９図（Ｃ）に示すようにトランジスタを完成する。

ここで第９図（ａ）および第９図（Ｃ）は第９図（ｂ）
のハーニおよびホーへ断面を示す図である。

ここで、第９図（Ｃ）において矢印（ａ）で示した部分
のエピタキシャル成長膜の積層方向のエネルギーバンド
図を第１０図に示す。なお、ここでは高濃度にドーピン
グされたエミッタコンタクト層９°が存在するために表
面空乏層はエミッタ層８には及ばない。

これに対し、第９図（Ｃ）において矢印（ｂ）で示した
部分のエピタキシャル成長膜の積層方向のエネルギーバ
ンド図を第１１図に示す。ここで（ｂ）点では、表面に
はＡｌＧａＡｓ層８が露出していて、フェルミレベルは
、伝導帯の底よりおよそ０．７〜１、ＯｅＶ下にピン止
めされている。この結果、表面空乏層３４はエミッタ層
８の厚み方向全体におよぶ。この結果、エミッタコンタ
クト層９がらエミッタ層に注入された電子は、この空乏
化領域３４により、高比抵抗領域１４との界面方向への
拡散はなくなり、結晶欠陥による生成−再結合電流の増
加は生じない。この結果、実施例１と同様、電流増幅率
の大幅な増加を行うことが可能となる。

〔発明の効果〕

以上説明してきたように、本発明によれば、ショッＩ・
キー接合あるいは高抵抗半導体層との界面あるいは表面
において、フェルミレベルがピン止めされることによっ
て生じる空乏化領域をエミッタ領域の厚み方向のほぼ全
域に渡って及ぼすようにしているため、電子が高抵抗半
導体層との界面方向に拡散し結晶欠陥を介して再結合す
るのを防ぐことができ、電流増幅率の大幅な増加を行う
ことが可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のへテロ接合バイポーラ
トランジスタを示す図、第２図（ａ）乃至第２図（ｏ）
は同トランジスタの製造工程図、第３図および第４図は
同トランジスタのバンド構造図、第５図は本発明のトラ
ンジスタおよび従来例のトランジスタについてエミッタ
長さと電流増幅率との関係を示す比較図、第６図（ａ）
乃至第６図（ｍ）は本発明の第２の実施例のへテロ接合
バイポーラトランジスタの製造工程図、第７図および第
８図は同トランジスタのバンド構造図、第９図（ａ）乃
至第９図（Ｃ）は本発明の第３の実施例のへテロ接合バ
イポーラトランジスタの製造工程図、第１０図および第
１１図は同トランジスタのバンド構造図、第１２図乃至
第１８図は従来例のへテロ接合バイポーラトランジスタ
を示す図である。１０１・・・絶縁性のＧａＡｓ基板、１０２・・・コレ
クタ層、１０３・・・ベース層、１０４・・・エミッタ
層、１０５・・・コレクタ電極、１０６・・・ベース電
極、１０７・・・エミッタ電極、１０８・・・素子分離
領域、１・・・絶縁性のＧａＡｓ基板、２・・・　５・
・・コレクタコンタクト層（ｎ　＋　ＧａＡｓ層）、６
・・・コレクタ層（ｎ−型ＧａＡｓ層）　、７　・・・
ベース層（ｐ＋ＡＩ　ｘｃａｉ−Ｘ　Ａｓ組成傾斜層）
、８・・・エミッタ層（ｎ−型Ａｔ　Ｘ　Ｇａ１−　Ｘ
＾Ｓ）、９・・・エミッタコンタクトＷ　（ｎ　＋　Ｉ
ＩＩＡＩＸ　Ｇａ１−　Ｘ　Ａｓ層）、１１・・・高比
抵抗層、１４・・・高抵抗化分離領域、１６・・・エミ
ッタ電極、１７・・・コレクタ電極ｉ極、１８・・・ポ
リイミド膜、２０・・・空乏化領域、２１．２３・・・
酸化シリコン膜、２２・・・高抵抗化領域、２４・・・
エミッタ電極、２５・・・酸化シリコン膜、２６・・・
側壁絶縁膜、２７・・・マスク、２８・・・ベース電極
、２９・・・コレクタ電極、３ｏ・・・空乏化領域、３
１・・・エミッタ電極、３２・・・ベース電極、３３・
・・コレクタ電極。第哀図半絶縛ｔ　ＧａＡｓ　ｊ竿８１！柱ＧａＡｓ第２図けのｌ）図面の浄書第２図（ザの２）第２図けの３）第２図（千の４）Ｅｉ１１面の浄書第２図（−１の５）第２図（子の６）（ｌ＼）第２図　（塗の７）第３図第５図第６図（悸の１）半絶！ｌ性ＧａＡｓ第６図けの２）ギ１＠縛牲ＧａＡｓ第６図（桑の３）第６図（塗の４）第６図けの５）第６図けの６）第６図（千の７）第７図第８図第９図（千の１）第９図Ｃ￥の２）図面の浄書第１０図第１２図第１３図 ′−０°１゛第１４図第１５図第１６図０５０５０エミ・ソ７長さ　（ｐｍ）第１８図平成２年７月

Claims

【特許請求の範囲】

（１）半導体基板上にコレクタ層、ベース層、エミッタ
層を順次積層してなるバイポーラトランジスタを具備し
、イオン注入法によって形成された高比抵抗層を素子分
離領域として用いた半導体装置において、前記高比抵抗層に接するエミッタ層の周囲の端面に沿っ
た領域をエミッタ層の厚さ全体にわたり完全に空乏化さ
せるようにしたことを特徴とする半導体装置。
（２）半導体基板上にコレクタ層、ベース層、エミッタ
層を順次積層してなるバイポーラトランジスタを具備し
、イオン注入法によって形成された高比抵抗層を素子分
離領域として用いた半導体装置において、前記高比抵抗層に接するエミッタ層の周囲の端面に沿っ
た領域をエミッタ層の厚さ全体にわたり完全に空乏化さ
せるように、前記領域のエミッタ層の膜厚が実質的に減じられ、この膜厚の減じられたエミッタ層がすべて空乏化してい
るようにしたことを特徴とする請求項（１）に記載の半
導体装置。
（３）半導体基板上にコレクタ層、ベース層、エミッタ
層を順次積層してなるバイポーラトランジスタを具備し
、イオン注入法によって形成された高比抵抗層を素子分
離領域として用いた半導体装置において、前記高比抵抗層に接するエミッタ層の周囲の端面に沿っ
た領域をエミッタ層の厚さ全体にわたり完全に空乏化さ
せるように、前記領域のエミッタ層の膜厚が減じられ、エミッタ電極金属が、この膜厚の減じられたエミッタ層
上にまで延伸せしめられ、このエミッタ層との間でショ
ットキー接合を形成するようにしたことを特徴とする請
求項（１）または請求項（２）に記載の半導体装置。
（４）前記領域のエミッタ層は、イオン注入によって表
面に高比抵抗層を形成し、実質的に膜厚が減じられるよ
うに構成されていることを特徴とする請求項（１）に記
載の半導体装置。
（５）前記エミッタ層に接続するエミッタ電極は、厚さ
方向全体にわたって空乏化された前記領域上を経由して
前記高比抵抗層上に延伸され、他の素子やパッド領域と
の接続をなすように構成されていることを特徴とする請
求項（１）、請求項（２）、請求項（４）のいずれかに
記載の半導体装置。