JP2506074B2 - ヘテロ接合バイポ−ラトランジスタ及びその製造方法 - Google Patents
ヘテロ接合バイポ−ラトランジスタ及びその製造方法Info
- Publication number
- JP2506074B2 JP2506074B2 JP60123008A JP12300885A JP2506074B2 JP 2506074 B2 JP2506074 B2 JP 2506074B2 JP 60123008 A JP60123008 A JP 60123008A JP 12300885 A JP12300885 A JP 12300885A JP 2506074 B2 JP2506074 B2 JP 2506074B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- type
- region
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はヘテロ接合バイポーラトランジスタ及びその
製造方法に関する。
製造方法に関する。
エミッタ層またはコレクタ層にベース層よりも禁制帯
幅の大きい半導体を用いるヘテロ接合バイポーラトラン
ジスタは、大きい電流増幅率、低いベース抵抗、ベース
押し出し効果の抑制等の特長を有するものとして注目さ
れている。従来ヘテロ接合バイポーラトランジスタの開
発には、半導体材料として結晶成長が比較的容易である
等の理由から、AlGaAsとGaAsの組合わせ、InGaAsPとInP
の組合わせ等が用いられ、またLPE法やMOPCVD法、MBE法
等を用いたエピタキシャルウェーハが利用されている。
ヘテロ接合バイポーラトランジスタはベース層濃度を高
くすることができるために本質的にベース抵抗を小さく
することができる、という長所を有するが、この長所を
損わないように如何にベース電極を形成するか、という
ことが従来より問題となっている。以下この問題を、エ
ミッタ層にAlGaAs、ベース層にGaAsを用いた場合を例に
挙げて、図を用いて説明する。
幅の大きい半導体を用いるヘテロ接合バイポーラトラン
ジスタは、大きい電流増幅率、低いベース抵抗、ベース
押し出し効果の抑制等の特長を有するものとして注目さ
れている。従来ヘテロ接合バイポーラトランジスタの開
発には、半導体材料として結晶成長が比較的容易である
等の理由から、AlGaAsとGaAsの組合わせ、InGaAsPとInP
の組合わせ等が用いられ、またLPE法やMOPCVD法、MBE法
等を用いたエピタキシャルウェーハが利用されている。
ヘテロ接合バイポーラトランジスタはベース層濃度を高
くすることができるために本質的にベース抵抗を小さく
することができる、という長所を有するが、この長所を
損わないように如何にベース電極を形成するか、という
ことが従来より問題となっている。以下この問題を、エ
ミッタ層にAlGaAs、ベース層にGaAsを用いた場合を例に
挙げて、図を用いて説明する。
第４図はヘテロ接合バイポーラトランジスタの開発初
期に見られた構造である。41はｎ+型GaAs基板であり、
この上にｎ型GaAsコレクタ層42、ｐ型GaAsベース層43、
ｎ型AlGaAsエミッタ層44が順次成長形成されている。エ
ミッタ層の外側はメサエッチングされ、露出したベース
層43にベース電極46が形成されている。45はベース・コ
レクタ間を分離するための高抵抗層、47はエミッタ電極
を示している。
期に見られた構造である。41はｎ+型GaAs基板であり、
この上にｎ型GaAsコレクタ層42、ｐ型GaAsベース層43、
ｎ型AlGaAsエミッタ層44が順次成長形成されている。エ
ミッタ層の外側はメサエッチングされ、露出したベース
層43にベース電極46が形成されている。45はベース・コ
レクタ間を分離するための高抵抗層、47はエミッタ電極
を示している。
この様な構造では、ベース電極46と真性トランジスタ
領域の間の寄生抵抗が大きく、ヘテロ接合バイポーラト
ランジスタの長所が充分に生かされなかった。
領域の間の寄生抵抗が大きく、ヘテロ接合バイポーラト
ランジスタの長所が充分に生かされなかった。
第５図は、これを改善するために、エミッタ領域の外
側にZn拡散やMgまたはBeなどのイオン注入により外部ベ
ース領域となる低抵抗のｐ+型層49を形成したものであ
る。エミッタ領域には、電極とのオーミック接触をよく
するために表面にｎ+型GaAs層48を設けている。
側にZn拡散やMgまたはBeなどのイオン注入により外部ベ
ース領域となる低抵抗のｐ+型層49を形成したものであ
る。エミッタ領域には、電極とのオーミック接触をよく
するために表面にｎ+型GaAs層48を設けている。
しかしこの構造では、ベース電極46が禁制帯幅の大き
いAlGaAs層に形成されているため、ベース電極46の接触
抵抗が大きくなるという新たな問題が生じた。またAlGa
AsはAlを含むために酸化しやすく、電極形成の再現性も
よくない。
いAlGaAs層に形成されているため、ベース電極46の接触
抵抗が大きくなるという新たな問題が生じた。またAlGa
AsはAlを含むために酸化しやすく、電極形成の再現性も
よくない。
第６図はこの様な問題を回避するために、外部ベース
領域となるｐ+型層49を形成するととも、ベース電極46
はｐ+型GaAs層に接触させるようにしたものである。す
なわち、エミッタ領域を、ｎ型AlGaAs層44、ｎ型GaAs層
50、ｎ+型GaAs層48の積層構造とし、エミッタ領域の外
部でｎ型GaAs層50を露出させた状態でｐ+型層49を形成
し、ｎ型GaAs層50のｐ+型層に反転した領域にベース電
極46を形成している。この場合、真性トランジスタ領域
の他に、表面部でGaAsホモ接合が形成されるため、この
ホモ接合をなくす意味でエミッタ領域とベース電極の間
にプロトンやボロンのイオン注入により高抵抗層51を形
成している。
領域となるｐ+型層49を形成するととも、ベース電極46
はｐ+型GaAs層に接触させるようにしたものである。す
なわち、エミッタ領域を、ｎ型AlGaAs層44、ｎ型GaAs層
50、ｎ+型GaAs層48の積層構造とし、エミッタ領域の外
部でｎ型GaAs層50を露出させた状態でｐ+型層49を形成
し、ｎ型GaAs層50のｐ+型層に反転した領域にベース電
極46を形成している。この場合、真性トランジスタ領域
の他に、表面部でGaAsホモ接合が形成されるため、この
ホモ接合をなくす意味でエミッタ領域とベース電極の間
にプロトンやボロンのイオン注入により高抵抗層51を形
成している。
しかしこの構造の場合、高抵抗層51を形成するイオン
注入工程によりダメージが導入され、多数の発生・再結
合中心がエミッタ・ベース接合近傍に誘起されるため、
電流増幅率の低下を招くという問題が新たに生じる。
注入工程によりダメージが導入され、多数の発生・再結
合中心がエミッタ・ベース接合近傍に誘起されるため、
電流増幅率の低下を招くという問題が新たに生じる。
本発明は、上記したような従来の問題を解決した優れ
た特性のヘテロ接合バイポーラトランジスタ及びその製
造方法を提供することを目的とする。
た特性のヘテロ接合バイポーラトランジスタ及びその製
造方法を提供することを目的とする。
すなわち、上記の目的を達成するために本発明のヘテ
ロ接合バイポーラトランジスタは、コレクタとなる第１
導電型の第１半導体層、ベースとなる第２導電型の第２
半導体層及びエミッタとなる第１導電型の第３半導体層
が順次積層され、第３半導体層の少なくとも第２半導体
層に接する部分の禁制帯幅が第２半導体層のそれより大
きいウェーハを用いて構成され、前記第３半導体層にエ
ミッタ領域を取り囲むように前記第２半導体層に達する
深さの第２導電体型外部ベース領域が設けられ、この外
部ベース領域の一部に前記第２半導体層が露出する深さ
の凹部を有し、この凹部に露出した第２半導体層に接し
てベース電極が形成され、且つ前記外部ベース領域が前
記エミッタ領域に接するところが、前記第２半導体層の
禁制帯幅より大きい部分であることを特徴とする。
ロ接合バイポーラトランジスタは、コレクタとなる第１
導電型の第１半導体層、ベースとなる第２導電型の第２
半導体層及びエミッタとなる第１導電型の第３半導体層
が順次積層され、第３半導体層の少なくとも第２半導体
層に接する部分の禁制帯幅が第２半導体層のそれより大
きいウェーハを用いて構成され、前記第３半導体層にエ
ミッタ領域を取り囲むように前記第２半導体層に達する
深さの第２導電体型外部ベース領域が設けられ、この外
部ベース領域の一部に前記第２半導体層が露出する深さ
の凹部を有し、この凹部に露出した第２半導体層に接し
てベース電極が形成され、且つ前記外部ベース領域が前
記エミッタ領域に接するところが、前記第２半導体層の
禁制帯幅より大きい部分であることを特徴とする。
また、本発明のヘテロ接合バイポーラトランジスタの
製造方法は、基板に、コレクタとなる第１導電型の第１
半導体層、ベースとなる第２導電型の第２半導体層、及
びこの第２半導体層と接する部分の禁制帯幅が第２半導
体層のそれより大きい、エミッタとなる第１導電型の第
３半導体層を順次エピタキシャル成長させる工程と、エ
ミッタ領域を取り囲むように不純物をドープすることに
より、前記エミッタ領域に接するところが前記第２半導
体層の禁制帯幅より大きく、且つ前記第２半導体層に達
する深さの第２導電型の外部ベース領域を形成する工程
と、前記外部ベース領域の一部をエッチングして前記第
２半導体層に接するベース電極を形成する工程とを備え
たことを特徴とする。
製造方法は、基板に、コレクタとなる第１導電型の第１
半導体層、ベースとなる第２導電型の第２半導体層、及
びこの第２半導体層と接する部分の禁制帯幅が第２半導
体層のそれより大きい、エミッタとなる第１導電型の第
３半導体層を順次エピタキシャル成長させる工程と、エ
ミッタ領域を取り囲むように不純物をドープすることに
より、前記エミッタ領域に接するところが前記第２半導
体層の禁制帯幅より大きく、且つ前記第２半導体層に達
する深さの第２導電型の外部ベース領域を形成する工程
と、前記外部ベース領域の一部をエッチングして前記第
２半導体層に接するベース電極を形成する工程とを備え
たことを特徴とする。
本発明の構造及び方法によれば、ベース電極と真性ト
ランジスタ領域の間には低抵抗の外部ベース領域が形成
されるため、寄生抵抗が充分に小さいものとなる。しか
もベース電極は内部ベース層となる禁制帯幅の小さい第
２半導体層に接触するように形成されるため、その接触
抵抗も充分に小さいものとなる。外部ベース領域がエミ
ッタ領域に接するところは、第２半導体層の禁制帯幅よ
りも大きい部分になっている。すなわち、本来のエミッ
タ・ベース接合の他にこれよりビルトイン・ポテンシャ
ルの低いホモ接合が表面部に形成されることもない。こ
のため、真性トランジスタの動作に寄与しない無駄な電
流が流れず、高い電流増幅率が得られる。従って本発明
によれば、ヘテロ接合を用いたことによる効果を充分に
発揮できるとともに、外部ベース領域に起因する接触抵
抗や電流増幅率等の素子特性を改善できるバイポーラト
ランジスタを得ることができる。
ランジスタ領域の間には低抵抗の外部ベース領域が形成
されるため、寄生抵抗が充分に小さいものとなる。しか
もベース電極は内部ベース層となる禁制帯幅の小さい第
２半導体層に接触するように形成されるため、その接触
抵抗も充分に小さいものとなる。外部ベース領域がエミ
ッタ領域に接するところは、第２半導体層の禁制帯幅よ
りも大きい部分になっている。すなわち、本来のエミッ
タ・ベース接合の他にこれよりビルトイン・ポテンシャ
ルの低いホモ接合が表面部に形成されることもない。こ
のため、真性トランジスタの動作に寄与しない無駄な電
流が流れず、高い電流増幅率が得られる。従って本発明
によれば、ヘテロ接合を用いたことによる効果を充分に
発揮できるとともに、外部ベース領域に起因する接触抵
抗や電流増幅率等の素子特性を改善できるバイポーラト
ランジスタを得ることができる。
以下本発明の実施例を説明する。
第１図はAlGaAs-GaAsヘテロ接合を用いた一実施例の
バイポーラトランジスタ構造である。この構造を、第２
図（ａ）〜（ｄ）に示す製造工程に従って説明する。な
お第２図では、コレクタ電極取り出し部は省略してあ
る。
バイポーラトランジスタ構造である。この構造を、第２
図（ａ）〜（ｄ）に示す製造工程に従って説明する。な
お第２図では、コレクタ電極取り出し部は省略してあ
る。
この実施例では、コレクタ、ベース、エミッタの各半
導体層をMOCVD法によりエピタキシャル成長させている
が、MBE法を用いることも可能である。先ず半絶縁性GaA
s基板11上に、コレクタとなる第１半導体層としてｎ+型
GaAs層12、続いてｎ型GaAs層13をエピタキシャル成長さ
せる。続いてベースとなる第２半導体層としてｐ+型GaA
s層14をエピタキシャル成長させ、更にエミッタとなる
第３半導体層として、ｎ型AlGaAs層15及びｎ+型GaAs層1
6をエピタキシャル成長させる。各層の厚みは、ｎ+型Ga
As層12が0.5μｍ、ｎ型GaAs層13が0.5μｍ、ｐ+型GaAs
層14が0.1μｍ、ｎ型AlGaAs層15が0.2μｍ、ｎ+型GaAs
層16が0.1μｍとする。またｎ型AlGaAs層15の組成比はA
l:0.25、Ga:0.75とする。このようなエピタキシャル・
ウェーハを形成した後、エミッタ領域となる部分にホト
リソグラフィーにより厚さ0.8μｍの酸化膜（SiO2）マ
スク24を形成し、これを用いて最上層のｎ+型GaAs層16
をエッチングしてｎ型AlGaAs層15を露出させる。この状
態が第２図（ａ）である。
導体層をMOCVD法によりエピタキシャル成長させている
が、MBE法を用いることも可能である。先ず半絶縁性GaA
s基板11上に、コレクタとなる第１半導体層としてｎ+型
GaAs層12、続いてｎ型GaAs層13をエピタキシャル成長さ
せる。続いてベースとなる第２半導体層としてｐ+型GaA
s層14をエピタキシャル成長させ、更にエミッタとなる
第３半導体層として、ｎ型AlGaAs層15及びｎ+型GaAs層1
6をエピタキシャル成長させる。各層の厚みは、ｎ+型Ga
As層12が0.5μｍ、ｎ型GaAs層13が0.5μｍ、ｐ+型GaAs
層14が0.1μｍ、ｎ型AlGaAs層15が0.2μｍ、ｎ+型GaAs
層16が0.1μｍとする。またｎ型AlGaAs層15の組成比はA
l:0.25、Ga:0.75とする。このようなエピタキシャル・
ウェーハを形成した後、エミッタ領域となる部分にホト
リソグラフィーにより厚さ0.8μｍの酸化膜（SiO2）マ
スク24を形成し、これを用いて最上層のｎ+型GaAs層16
をエッチングしてｎ型AlGaAs層15を露出させる。この状
態が第２図（ａ）である。
次に酸化膜マスク24を残したまま、Mgイオンを加速電
圧200keV、ドーズ量２×1014／cm2でイオン注入し、ア
ニールを行なって外部ベース領域となる低抵抗のｐ+型
層17を形成する。続いてエミッタ領域から外部ベース領
域の一部を覆うマスクを形成し、Ｂイオンを加速電圧15
0keV、ドーズ量７×1012／cm2でイオン注入しアニール
を行なって、ベースとコレクタを分離するための高抵抗
層19を形成する。この状態を第２図（ｂ）である。
圧200keV、ドーズ量２×1014／cm2でイオン注入し、ア
ニールを行なって外部ベース領域となる低抵抗のｐ+型
層17を形成する。続いてエミッタ領域から外部ベース領
域の一部を覆うマスクを形成し、Ｂイオンを加速電圧15
0keV、ドーズ量７×1012／cm2でイオン注入しアニール
を行なって、ベースとコレクタを分離するための高抵抗
層19を形成する。この状態を第２図（ｂ）である。
この後、ベース電極形成領域に開孔を有するフォトレ
ジスト・パターンを形成し、AlGaAs層エッチングを行な
って外部ベース領域の一部から高抵抗層19の一部にまた
がる凹部を形成する。このとき凹部表面にはｐ+型GaAs
層14が露出するようにする。ｐ+型GaAs層14にはその上
のｎ型AlGaAs層15からのAlの拡散がわずかにあるため、
このエッチング工程では、ｐ+型GaAs層14表面を少しオ
ーバー・エッチングしてAl拡散層を除くことが好まし
い。こうしてｐ+型層14を露出させた後、フォトレジス
ト・パターンを残したままAuZn合金を蒸着し、フォトレ
ジストを溶剤により除去するシフトオフ加工によってベ
ース電極18を形成する。この状態が第２図（ｃ）であ
る。
ジスト・パターンを形成し、AlGaAs層エッチングを行な
って外部ベース領域の一部から高抵抗層19の一部にまた
がる凹部を形成する。このとき凹部表面にはｐ+型GaAs
層14が露出するようにする。ｐ+型GaAs層14にはその上
のｎ型AlGaAs層15からのAlの拡散がわずかにあるため、
このエッチング工程では、ｐ+型GaAs層14表面を少しオ
ーバー・エッチングしてAl拡散層を除くことが好まし
い。こうしてｐ+型層14を露出させた後、フォトレジス
ト・パターンを残したままAuZn合金を蒸着し、フォトレ
ジストを溶剤により除去するシフトオフ加工によってベ
ース電極18を形成する。この状態が第２図（ｃ）であ
る。
この後、素子分離用の高抵抗層23をプロトンイオン注
入により形成し、またコレクタ電極取り出しのためのエ
ッチングを行ない、全面をCV.D酸化膜20で覆う。そして
この酸化膜20を選択エッチングし、AuGe合金膜の蒸着、
リフトオフ加工により第２図（ｄ）及び第１図に示すよ
うにエミッタ電極21及びコレクタ電極22を形成する。
入により形成し、またコレクタ電極取り出しのためのエ
ッチングを行ない、全面をCV.D酸化膜20で覆う。そして
この酸化膜20を選択エッチングし、AuGe合金膜の蒸着、
リフトオフ加工により第２図（ｄ）及び第１図に示すよ
うにエミッタ電極21及びコレクタ電極22を形成する。
この実施例のバイポーラトランジスタは、イオン注入
により形成された外部ベース領域のシート抵抗が300Ω
／□であり、内部ベース層のシート抵抗1kΩ／□に比べ
て小さくなっている。しかも素子表面部に形成されるpn
接合は、禁制帯幅の大きいAlGaAs中のホモ接合であり、
真性トランジスタの動作に寄与しない無駄な電流が流れ
ることはない。従って高い電流増幅率が得られる。また
第６図の従来例のように表面部のGaAs層によるpnホモ接
合をなくすための高抵抗層を設ける必要がない。このた
め、外部ベース領域の低いシート抵抗が維持され、また
エミッタ・ベース接合近傍に発生・再結合中心が形成さ
れることもない。これらのことも、この実施例のトラン
ジスタの電流増幅率が高く、高速動作を可能としている
理由となっている。
により形成された外部ベース領域のシート抵抗が300Ω
／□であり、内部ベース層のシート抵抗1kΩ／□に比べ
て小さくなっている。しかも素子表面部に形成されるpn
接合は、禁制帯幅の大きいAlGaAs中のホモ接合であり、
真性トランジスタの動作に寄与しない無駄な電流が流れ
ることはない。従って高い電流増幅率が得られる。また
第６図の従来例のように表面部のGaAs層によるpnホモ接
合をなくすための高抵抗層を設ける必要がない。このた
め、外部ベース領域の低いシート抵抗が維持され、また
エミッタ・ベース接合近傍に発生・再結合中心が形成さ
れることもない。これらのことも、この実施例のトラン
ジスタの電流増幅率が高く、高速動作を可能としている
理由となっている。
またこの実施例ではベース電極18は、高濃度に不純物
がドープされた禁制帯幅の狭いｐ+型GaAs層14に接して
形成されているため、その固有接触抵抗は３×10-6Ωcm
2程度であり、これは第５図の構造に比べて約一桁小さ
い。ベース電極の接触抵抗の再現性も優れている。
がドープされた禁制帯幅の狭いｐ+型GaAs層14に接して
形成されているため、その固有接触抵抗は３×10-6Ωcm
2程度であり、これは第５図の構造に比べて約一桁小さ
い。ベース電極の接触抵抗の再現性も優れている。
更にエミッタ電極21についても、高濃度に不純物がド
ープされたｎ+型GaAs層16に形成されているので、その
固有接触抵抗は５×10-7程度と小さい。これにより、こ
の実施例のトランジスタは１×105A/cm2という高電流密
度で動作させることが可能である。
ープされたｎ+型GaAs層16に形成されているので、その
固有接触抵抗は５×10-7程度と小さい。これにより、こ
の実施例のトランジスタは１×105A/cm2という高電流密
度で動作させることが可能である。
第３図（ａ）はこの実施例のトランジスタのエミッタ
接地電流増幅率を第６図の従来例と比較して示してい
る。実線がこの実施例のものであり、破線が第６図の従
来例のものである。ここでトランジスタのエミッタサイ
ズは２μｍ×５μｍである。従来例では、エミッタ・ベ
ース接合近傍に形成したイオン注入ダメージ層のため再
結合速度が大きく、低コレクタ電流領域で電流増幅率の
低下が著しいが、この実施例では低コレクタ電流領域で
も高い電流増幅率が得られている。
接地電流増幅率を第６図の従来例と比較して示してい
る。実線がこの実施例のものであり、破線が第６図の従
来例のものである。ここでトランジスタのエミッタサイ
ズは２μｍ×５μｍである。従来例では、エミッタ・ベ
ース接合近傍に形成したイオン注入ダメージ層のため再
結合速度が大きく、低コレクタ電流領域で電流増幅率の
低下が著しいが、この実施例では低コレクタ電流領域で
も高い電流増幅率が得られている。
第３図（ｂ）は同じくエミッタ接地利得帯域積ｆTを
従来例のものと比較したもので、これによりこの実施例
のトランジスタの高周波特性が優れていることがわか
る。これは、第６図に示した従来例ではエミッタ・ベー
ス接合が順バイアスされると、エミッタ・ベース接合表
面近傍にされた高抵抗領域51に電子と正孔が注入されエ
ミッタ・ベース接合に並列に接続された蓄積容量として
働くため、エミッタ充電時間が本来のトランジスタ特性
を劣化されていたのに対して、この実施例ではこの蓄積
効果がとり除かれたためである。
従来例のものと比較したもので、これによりこの実施例
のトランジスタの高周波特性が優れていることがわか
る。これは、第６図に示した従来例ではエミッタ・ベー
ス接合が順バイアスされると、エミッタ・ベース接合表
面近傍にされた高抵抗領域51に電子と正孔が注入されエ
ミッタ・ベース接合に並列に接続された蓄積容量として
働くため、エミッタ充電時間が本来のトランジスタ特性
を劣化されていたのに対して、この実施例ではこの蓄積
効果がとり除かれたためである。
このように本発明による構造を採用することにより、
ヘテロ接合トランジスタの特性は直流的にもまた高周波
特性においても大きく改善される。
ヘテロ接合トランジスタの特性は直流的にもまた高周波
特性においても大きく改善される。
上記実施例はAlGaAs/GaAsによるヘテロ接合バイポー
ラトランジスタの場合であるが、本発明は他の半導体材
料を用いた場合にも同様に適用することができる。また
上記実施例では外部ベース領域をイオン注入により形成
したが、Zn拡散等他の方法により外部ベース領域を形成
する場合にも本発明は有効である。更に上記実施例はエ
ミッタ接合のみがヘテロ接合の場合であるが、本発明は
コレクタ接合に同様のヘテロ接合を用いた場合にも有効
である。
ラトランジスタの場合であるが、本発明は他の半導体材
料を用いた場合にも同様に適用することができる。また
上記実施例では外部ベース領域をイオン注入により形成
したが、Zn拡散等他の方法により外部ベース領域を形成
する場合にも本発明は有効である。更に上記実施例はエ
ミッタ接合のみがヘテロ接合の場合であるが、本発明は
コレクタ接合に同様のヘテロ接合を用いた場合にも有効
である。
その他本発明はその趣旨を逸脱しない範囲で種々変形
して実施することが可能である。
して実施することが可能である。
第１図は本発明の一実施例のヘテロ接合バイポーラトラ
ンジスタを示す図、第２図（ａ）〜（ｄ）はその製造工
程を説明するための図、第３図（ａ）及び（ｂ）は上記
実施例のバイポーラトランジスタの電流増幅率特性と高
周波特性を従来例と比較して示す図、第４図〜第６図は
従来のヘテロ接合バイポーラトランジスタを示す図であ
る。 11……半絶縁性GaAs基板、12……ｎ+型GaAs層（第１半
導体層）、13……ｎ型GaAs層（第１半導体層）、14……
ｐ+型GaAs層（第２半導体層）、15……ｎ型AlGaAs層
（第３半導体層）、16……ｎ+型GaAs層（第３半導体
層）、17……ｐ+型層（外部ベース領域）、18……ベー
ス電極、19……高抵抗層、20……酸化膜、21……エミッ
タ電極、22……コレクタ電極、23……高抵抗層。
ンジスタを示す図、第２図（ａ）〜（ｄ）はその製造工
程を説明するための図、第３図（ａ）及び（ｂ）は上記
実施例のバイポーラトランジスタの電流増幅率特性と高
周波特性を従来例と比較して示す図、第４図〜第６図は
従来のヘテロ接合バイポーラトランジスタを示す図であ
る。 11……半絶縁性GaAs基板、12……ｎ+型GaAs層（第１半
導体層）、13……ｎ型GaAs層（第１半導体層）、14……
ｐ+型GaAs層（第２半導体層）、15……ｎ型AlGaAs層
（第３半導体層）、16……ｎ+型GaAs層（第３半導体
層）、17……ｐ+型層（外部ベース領域）、18……ベー
ス電極、19……高抵抗層、20……酸化膜、21……エミッ
タ電極、22……コレクタ電極、23……高抵抗層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−95966（ＪＰ，Ａ) 特開 昭61−198776（ＪＰ，Ａ) 特開 昭61−276318（ＪＰ，Ａ) 特開 昭61−123175（ＪＰ，Ａ) 特開 昭61−99375（ＪＰ，Ａ) 特開 昭59−210669（ＪＰ，Ａ) 発明協会公開技報 公枝番号84− 003357
Claims (4)
- 【請求項１】コレクタとなる第１導電型の第１半導体
層、ベースとなる第２導電型の第２半導体層及びエミッ
タとなる第１導電型の第３半導体層が順次積層され、第
２半導体層に接する領域の第３半導体層の禁制帯幅が第
２半導体層のそれより大きいヘテロ接合バイポーラトラ
ンジスタにおいて、前記第３半導体層にエミッタ領域を
取り囲むように前記第２半導体層に達する深さの第２導
電型外部ベース領域が設けられ、この外部ベース領域の
一部に前記第２半導体層が露出する深さの凹部を有し、
この凹部に露出した第２半導体層に接してベース電極が
形成され、且つ前記外部ベース領域が前記エミッタ領域
に接するところは、前記第２半導体層の禁制帯幅より大
きい部分であり、接合表面に第２半導体層が露出しない
ことを特徴とするヘテロ接合バイポーラトランジスタ。 - 【請求項２】半絶縁性GaAs基板に、第１導電型の第１半
導体層としてｎ+型GaAs層及びｎ型GaAs層が形成され、
第２導電型の第２半導体層としてｐ+型GaAs層が形成さ
れ、第１導電型の第３半導体層としてｎ型AlGaAs層及び
ｎ+型GaAs層が形成されている特許請求の範囲第１項記
載のヘテロ接合バイポーラトランジスタ。 - 【請求項３】基板に、コレクタとなる第１導電型の第１
半導体層、ベースとなる第２導電型の第２半導体層、及
びこの第２半導体層と接する部分の禁制帯幅が第２半導
体層のそれより大きい、エミッタとなる第１導電型の第
３半導体層を順次エピタキシャル成長させる工程と、エ
ミッタ領域を取り囲むように不純物をドープし、接合表
面に第２半導体層が露出せず前記エミッタ領域に接する
ところが前記第２半導体層の禁制帯幅より大きく、且つ
前記第２半導体層に達する深さの第２導電型外部ベース
領域を形成する工程と、前記外部ベース領域の一部をエ
ッチングして前記第２半導体層に接するベース電極を形
成する工程とを備えたことを特徴とするヘテロ接合バイ
ポーラトランジスタの製造方法。 - 【請求項４】基板として半絶縁性GaAs基板を用い、第１
半導体層としてｎ+型GaAs層とｎ型GaAs層、第２半導体
層としてｐ+型GaAs層、第３半導体層としてｎ型AlGaAs
層とｎ+型GaAs層を順次エピタキシャル成長させる特許
請求の範囲第３項記載のヘテロ接合バイポーラトランジ
スタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123008A JP2506074B2 (ja) | 1985-06-06 | 1985-06-06 | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 |
| EP85306769A EP0177246B1 (en) | 1984-09-29 | 1985-09-24 | Heterojunction bipolar transistor and method of manufacturing the same |
| DE8585306769T DE3564518D1 (en) | 1984-09-29 | 1985-09-24 | Heterojunction bipolar transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123008A JP2506074B2 (ja) | 1985-06-06 | 1985-06-06 | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61280665A JPS61280665A (ja) | 1986-12-11 |
| JP2506074B2 true JP2506074B2 (ja) | 1996-06-12 |
Family
ID=14849963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60123008A Expired - Lifetime JP2506074B2 (ja) | 1984-09-29 | 1985-06-06 | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506074B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0789594B2 (ja) * | 1985-10-25 | 1995-09-27 | 日本電信電話株式会社 | 半導体装置およびその製法 |
| US4967253A (en) * | 1988-08-31 | 1990-10-30 | International Business Machines Corporation | Bipolar transistor integrated circuit technology |
| EP0550962A3 (en) * | 1992-01-08 | 1993-09-29 | American Telephone And Telegraph Company | Heterojunction bipolar transistor |
| US8530933B2 (en) | 2008-10-10 | 2013-09-10 | National Institute Of Advanced Industrial Science And Technology | Photo transistor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095966A (ja) * | 1983-10-31 | 1985-05-29 | Fujitsu Ltd | ヘテロ接合バイポ−ラトランジスタとその製造方法 |
-
1985
- 1985-06-06 JP JP60123008A patent/JP2506074B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 発明協会公開技報公枝番号８４−００３３５７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61280665A (ja) | 1986-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4679305A (en) | Method of manufacturing a heterojunction bipolar transistor having self-aligned emitter and base and selective isolation regions | |
| US5166081A (en) | Method of producing a bipolar transistor | |
| US4924283A (en) | Heterojunction bipolar transistor and process for fabricating same | |
| EP0177246B1 (en) | Heterojunction bipolar transistor and method of manufacturing the same | |
| JP3341740B2 (ja) | ヘテロバイポーラ型トランジスタ及びその製造方法 | |
| JP3294461B2 (ja) | ヘテロ接合バイポーラトランジスタとその製造方法 | |
| JP2003518776A (ja) | コレクタ−アップ・ヘテロ接合バイポーラ・トランジスタとその製造方法 | |
| US5648666A (en) | Double-epitaxy heterojunction bipolar transistors for high speed performance | |
| US5700701A (en) | Method for reducing junction capacitance and increasing current gain in collector-up bipolar transistors | |
| JP2506074B2 (ja) | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 | |
| JP2734875B2 (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| EP0305121B1 (en) | Heterojunction bipolar transistor | |
| JP2918275B2 (ja) | 半導体装置 | |
| JPS63200567A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| JP2890729B2 (ja) | バイポーラトランジスタおよびその製造方法 | |
| JPS63248168A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| JP4092597B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09246281A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP3044398B2 (ja) | バイポーラトランジスタ | |
| JP2830409B2 (ja) | バイポーラトランジスタおよびその製造方法 | |
| JP3859149B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JP3228431B2 (ja) | コレクタアップ構造ヘテロ接合バイポーラトランジスタの製造方法 | |
| JP2800246B2 (ja) | 縦型トランジスタの製造方法 | |
| JP2841380B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP2504767B2 (ja) | ヘテロ接合バイポ−ラトランジスタの製造方法 |