JPS6095966A - ヘテロ接合バイポ−ラトランジスタとその製造方法 - Google Patents
ヘテロ接合バイポ−ラトランジスタとその製造方法Info
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- JPS6095966A JPS6095966A JP20400483A JP20400483A JPS6095966A JP S6095966 A JPS6095966 A JP S6095966A JP 20400483 A JP20400483 A JP 20400483A JP 20400483 A JP20400483 A JP 20400483A JP S6095966 A JPS6095966 A JP S6095966A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋１１発明の技術分野
本発明は半導体装置、詳しくはエミッタとベースのバン
ドギャップの異なるヘテロ接合バイポーラトランジスタ
に関する。
ドギャップの異なるヘテロ接合バイポーラトランジスタ
に関する。
（２）技術の背景
第１図の断面図に示されるヘテロ接合バイポーラトラン
ジスタが知られており、同図において、■はｎ”型Ｇａ
Ａｓ１Ｎ、２はｎ型［、ａＡｓｌｊｉｉ、３はプロトン
衝撃により形成した素子アイソレーション領域、４はｐ
型ＧａＡｓ１ｔｉ （ベース領域）、５はｎ型（ＧａＡ
ｊり 八ｓ１ｍ、６はｎ１型Ｇ１Ａｓ１＃ （エミッタ
領域）、７はベース電極、８はエミッタ電極、９はコレ
クタ電極を示す。図示のトランジスタは将来の高速素子
として有望視されζいるものであり、現在それはＧａＡ
ｓや（Ｇａ Ａ１１）Ａｓの如きハントギャノプを自由
に変えうる化合物半導体で作られる。しかし １２１以
外は個別素子として作られている。
ジスタが知られており、同図において、■はｎ”型Ｇａ
Ａｓ１Ｎ、２はｎ型［、ａＡｓｌｊｉｉ、３はプロトン
衝撃により形成した素子アイソレーション領域、４はｐ
型ＧａＡｓ１ｔｉ （ベース領域）、５はｎ型（ＧａＡ
ｊり 八ｓ１ｍ、６はｎ１型Ｇ１Ａｓ１＃ （エミッタ
領域）、７はベース電極、８はエミッタ電極、９はコレ
クタ電極を示す。図示のトランジスタは将来の高速素子
として有望視されζいるものであり、現在それはＧａＡ
ｓや（Ｇａ Ａ１１）Ａｓの如きハントギャノプを自由
に変えうる化合物半導体で作られる。しかし １２１以
外は個別素子として作られている。
エミッタ領域をｎ型（ＧａＡ７り＾Ｓ層の上のｎ＋型Ｇ
ａＡｓ層のメサエッチングによって形成する理由は、（
Ｇａ ＡＡ） Ａｓ層を設けることによってバンドギャ
ップの差を大にできるからである。ベース電極７、エミ
ッタ電極８、コレクタ電極９はｐ ｍ ＧａＡｓ層４、
ｎ１型ＧａＡｓ１Ｎ６、ｎ＋型ＧａＡｓ屓９にオーミッ
クコンタクトをとる例えば＾ｕＧｅで形成される。
ａＡｓ層のメサエッチングによって形成する理由は、（
Ｇａ ＡＡ） Ａｓ層を設けることによってバンドギャ
ップの差を大にできるからである。ベース電極７、エミ
ッタ電極８、コレクタ電極９はｐ ｍ ＧａＡｓ層４、
ｎ１型ＧａＡｓ１Ｎ６、ｎ＋型ＧａＡｓ屓９にオーミッ
クコンタクトをとる例えば＾ｕＧｅで形成される。
（３）従来技術と問題点
第１図に示した素子は単体とし′ζは満足すべきもので
あるが、集積化が難しい問題がある。その第１の理由は
コレクタ電極９を素子の背面にとるからであり、素子の
集積度を高めるためにはコレクタ７Ｉｉ極９がベース電
極７、エミッタ電極８と同一平面にあることが好ましい
。第２の理由は、ベース電極、エミッタ電極はそれぞれ
ｎ型、ｐ型のＧａＡｓ層をメサエッチングで分ｌ１Ｉｌ
ｌ Ｌで形成するものであり、段差の急なところに配線
しなければならないからである。良好な配線を形成する
には、配線を設ける部分が平坦であることが要求される
が、図示の素子においては、素子表面が前記した如く平
坦でないために、４ｊＳ積化に通ずる如く配線を形成す
ることができない。また第１図の素子はへ一ス面積をと
りすぎる問題もある。
あるが、集積化が難しい問題がある。その第１の理由は
コレクタ電極９を素子の背面にとるからであり、素子の
集積度を高めるためにはコレクタ７Ｉｉ極９がベース電
極７、エミッタ電極８と同一平面にあることが好ましい
。第２の理由は、ベース電極、エミッタ電極はそれぞれ
ｎ型、ｐ型のＧａＡｓ層をメサエッチングで分ｌ１Ｉｌ
ｌ Ｌで形成するものであり、段差の急なところに配線
しなければならないからである。良好な配線を形成する
には、配線を設ける部分が平坦であることが要求される
が、図示の素子においては、素子表面が前記した如く平
坦でないために、４ｊＳ積化に通ずる如く配線を形成す
ることができない。また第１図の素子はへ一ス面積をと
りすぎる問題もある。
コレクタ電極を素子の背面からとることのない第２図の
断面図に示すヘテロ接合バイポーラ１−ランジスタが提
案されたが、この素子においてもベース領域、エミッタ
領域、コレクタ領域は３段構造であり、急な段差が存在
するため平坦な素子表面に集積化に適した配線を設ける
ことは困ｙ［ごある。なお第２図において第１図に示し
た部分と同じ部分は同一符号を付し０表示し、符号１０
はセミ・インシュレイティング（Ｓｌ）ｗ板を示す。
断面図に示すヘテロ接合バイポーラ１−ランジスタが提
案されたが、この素子においてもベース領域、エミッタ
領域、コレクタ領域は３段構造であり、急な段差が存在
するため平坦な素子表面に集積化に適した配線を設ける
ことは困ｙ［ごある。なお第２図において第１図に示し
た部分と同じ部分は同一符号を付し０表示し、符号１０
はセミ・インシュレイティング（Ｓｌ）ｗ板を示す。
（４）発明の目的
本発明は上記従来の問題に鑑み、化合物半導体で作られ
るペテロ接合バイポーラトランジスタにおいて、コレク
タ電極、ベース７ｕ極、エミッタ電極が平坦な同一平面
に形成され、集積化に適した配線が設けられたものを提
供することを目的とず（５）発明の構成 そしてこの目的は本発明によれば、基板表面に設けられ
たコレクタ領域上から素子アイソレーション領域上に延
在する活性領域が設けられ、該活性領域内の該素子アイ
ソレーション領域上にベースコンタクト領域が設けられ
、コレクタ電極、エミッタ電極及びベース電極がそれぞ
れ同一平面に形成されてなることを特徴とするヘテロ接
合バイポーラトランジスタ、および基板上にコレクタ領
域を形成し、該コレクタ領域を分離する素子アイソレー
ション領域を形成し、該コレクタ領域上から素子アイソ
レーション領域上に延在するベース領域層とエミッタ領
域層とを重ねた活性領域を形成し、該素子アイソレーシ
ョン領域上に該エミッタ領域層中に表面から該ベース領
域層に達するベースコンタクト領域を形成し、該コレク
タ領域、エミッタ領域層およびベースコンタクト領域と
にそれぞれ接続されるコレクタ電極、エミッタ電極およ
びベース電極を一平面に形成することを特徴とするヘテ
ロ接合バイポーラトランジスタの製造方法を提供するこ
とによって達成される。
るペテロ接合バイポーラトランジスタにおいて、コレク
タ電極、ベース７ｕ極、エミッタ電極が平坦な同一平面
に形成され、集積化に適した配線が設けられたものを提
供することを目的とず（５）発明の構成 そしてこの目的は本発明によれば、基板表面に設けられ
たコレクタ領域上から素子アイソレーション領域上に延
在する活性領域が設けられ、該活性領域内の該素子アイ
ソレーション領域上にベースコンタクト領域が設けられ
、コレクタ電極、エミッタ電極及びベース電極がそれぞ
れ同一平面に形成されてなることを特徴とするヘテロ接
合バイポーラトランジスタ、および基板上にコレクタ領
域を形成し、該コレクタ領域を分離する素子アイソレー
ション領域を形成し、該コレクタ領域上から素子アイソ
レーション領域上に延在するベース領域層とエミッタ領
域層とを重ねた活性領域を形成し、該素子アイソレーシ
ョン領域上に該エミッタ領域層中に表面から該ベース領
域層に達するベースコンタクト領域を形成し、該コレク
タ領域、エミッタ領域層およびベースコンタクト領域と
にそれぞれ接続されるコレクタ電極、エミッタ電極およ
びベース電極を一平面に形成することを特徴とするヘテ
ロ接合バイポーラトランジスタの製造方法を提供するこ
とによって達成される。
（６）発明の実施例
以下本発明実施例を図面によって説明する。
、ＴＩ明の実施例は、アイソレーション領域−ヒに活性
領域すなわちベース引出し領域を設り、この領域の内方
の内部ベース領域上にイオン注入によりエミッタ領域を
、外力のベース引出しα＃１１ ｔｉｌ＋ ３３にはベ
ース補償拡散を行ってベース領域を形成した集積化に適
した高速へテロ接合トランジスタであり、先ずそれの製
造工程を第３図の断面図を参照して説明する。
領域すなわちベース引出し領域を設り、この領域の内方
の内部ベース領域上にイオン注入によりエミッタ領域を
、外力のベース引出しα＃１１ ｔｉｌ＋ ３３にはベ
ース補償拡散を行ってベース領域を形成した集積化に適
した高速へテロ接合トランジスタであり、先ずそれの製
造工程を第３図の断面図を参照して説明する。
第３図（ａ）：
セミ・インシュレイティング（５１） ＧａＡｓ基４＆
１１上にＧａＡｓ層を分子線エビクキシイ （ＨＵＥ
） 、有機金属熱分解（ＭＯＣＶ口）、液相エピタキシ
ィ （Ｌｌ’Ｅ）法で形成し、厚さ０．２μｍのｎ＋型
Ｇ８八ｓｌ＠１２は濃度２×１０ＣＩ１１３、厚さ０．
２５ｐ ｍのｎ−型ＧａＡｓ１Ｍ１３は濃度５ Ｘ １
０′６ｃｍ−’にそれぞれＳｉ（トナー）を不純物とし
て導入する。
１１上にＧａＡｓ層を分子線エビクキシイ （ＨＵＥ
） 、有機金属熱分解（ＭＯＣＶ口）、液相エピタキシ
ィ （Ｌｌ’Ｅ）法で形成し、厚さ０．２μｍのｎ＋型
Ｇ８八ｓｌ＠１２は濃度２×１０ＣＩ１１３、厚さ０．
２５ｐ ｍのｎ−型ＧａＡｓ１Ｍ１３は濃度５ Ｘ １
０′６ｃｍ−’にそれぞれＳｉ（トナー）を不純物とし
て導入する。
第３図（ｂ）：
次いでプロトン衝撃によってアイソレーション領域を形
成するが、加速エネルギーを変えることによりそれぞれ
深さの異なった素子分離アイソレーション領域１４ａと
コレクタ分離アイソレーション領域１４ｂとを作る。次
に、シリコン（Ｓｉ）のイオン注入（コンタクト補償）
によってコレクタコンタクト部１５を形成する。
成するが、加速エネルギーを変えることによりそれぞれ
深さの異なった素子分離アイソレーション領域１４ａと
コレクタ分離アイソレーション領域１４ｂとを作る。次
に、シリコン（Ｓｉ）のイオン注入（コンタクト補償）
によってコレクタコンタクト部１５を形成する。
第３図（Ｃ）：
続いて、ＭＢｈおよびＢｅ（アクセプタ）のイオン注入
により厚さ０．０５μｍのｐ４型ＧａＡｓ層１６は濃度
Ｉ Ｘ １０”ｃｍ ’に、またＳｉのイオン注入によ
り厚さ０．２５ｐ ｍ 〜０．５ ｐ ｍのｎ−型（Ｇ
ａｔ−２＋ｌ！ ｘ ）八Ｓ。
により厚さ０．０５μｍのｐ４型ＧａＡｓ層１６は濃度
Ｉ Ｘ １０”ｃｍ ’に、またＳｉのイオン注入によ
り厚さ０．２５ｐ ｍ 〜０．５ ｐ ｍのｎ−型（Ｇ
ａｔ−２＋ｌ！ ｘ ）八Ｓ。
（ｘ ＝ ０．００５〜０．２５）屓１７は濃度５ ×
１０’ｃｍ −３に形成する。
１０’ｃｍ −３に形成する。
第３図（ｄ）：
図に見て左の素子分離アイソレーション領域１４ａとコ
レクタ分離アイソレーション領域１４ｂの間で、ｐ′″
型ＧａＡｓ屓１６までをエツチング除去する。
レクタ分離アイソレーション領域１４ｂの間で、ｐ′″
型ＧａＡｓ屓１６までをエツチング除去する。
ｎ−型（Ｇａｉ）４３層１７はＩＩＰ： Ｎ２０が１：
１の比率のエッチャントで、続いてｐ＋型ＧａＡｓ屓１
６はＮ１１．＋ ＯＨ： Ｎ２（ｈ ： １１２０がｔ
：ｔ：ｓｏの比率のエッチャントでエツチングするが、
ｐ＋＋ＧａＡｓ１曹１６のエツチングは選択性がな−い
からコンｉ・ロール・エツチングする。
１の比率のエッチャントで、続いてｐ＋型ＧａＡｓ屓１
６はＮ１１．＋ ＯＨ： Ｎ２（ｈ ： １１２０がｔ
：ｔ：ｓｏの比率のエッチャントでエツチングするが、
ｐ＋＋ＧａＡｓ１曹１６のエツチングは選択性がな−い
からコンｉ・ロール・エツチングする。
第３図（ｅ）：
例えば二酸化シリコン（５ｉ０２）のバノシヘーション
膜１８を成長し、電極コンタクト窓を開口する。
膜１８を成長し、電極コンタクト窓を開口する。
第３図（ｆ）：
エミッタ領域１９を形成するためＳｉ゛をイオン注入し
てｎ−（Ｇａ’Ａｎ）＾Ｓ領域の一部をｎ＋型領領域し
、ベースコンタクト部２０を形成するためｌｌｅ″″を
イオン注入してｐ＋コンタクト補１ｒＳをなす。引続き
例えばＡｕＧｅでコレクタ電極２１、エミッタ７１ｉ極
２２、ベース電極２３を形成する。
てｎ−（Ｇａ’Ａｎ）＾Ｓ領域の一部をｎ＋型領領域し
、ベースコンタクト部２０を形成するためｌｌｅ″″を
イオン注入してｐ＋コンタクト補１ｒＳをなす。引続き
例えばＡｕＧｅでコレクタ電極２１、エミッタ７１ｉ極
２２、ベース電極２３を形成する。
第４図は第３図（ｆｌに示ず素子のハント・ダイアグラ
ムであり、同図において、Ｅ、Ｂ、Ｃはそれぞれエミッ
タ、ベース、コレクタ領域を、またΔｖ１およびΔｖ２
はエミッタ領域およびベース領域のパン［ギヤツブを表
示する。ここで第３図（ｆｌを参照すると１で示す部分
と点線■で囲む部分においてハンドギャップは広く、ま
た■で示す部分のハンドギャップは狭い。点線■で囲ん
だハンドギャップが広いところではｎ ＋ ｐ＋接合が
存在するが、バンドギャップが大であるために大部分の
電子はバンドギャップの小であるベース側で流れてしま
いリークは起らない。
ムであり、同図において、Ｅ、Ｂ、Ｃはそれぞれエミッ
タ、ベース、コレクタ領域を、またΔｖ１およびΔｖ２
はエミッタ領域およびベース領域のパン［ギヤツブを表
示する。ここで第３図（ｆｌを参照すると１で示す部分
と点線■で囲む部分においてハンドギャップは広く、ま
た■で示す部分のハンドギャップは狭い。点線■で囲ん
だハンドギャップが広いところではｎ ＋ ｐ＋接合が
存在するが、バンドギャップが大であるために大部分の
電子はバンドギャップの小であるベース側で流れてしま
いリークは起らない。
（７）発明の効果
以上詳細に説明した如く本発明によれば、化合物半導体
で作られたヘテロ接合バイポーラ１−ランジスクにおい
て、同トランジスタのアイソレーション領域上に引き出
された活性領域があり、そこに２種の導電型領域すなわ
ちベース領域とエミッタ領域とを、イオン注入の際のパ
ターニングにおける位置合せ精度と加工技術の許す限度
にまで微細に形成することが可能となり、またコレクタ
とベース領域は従来例に比べて容量を削減することが可
能となり、半導体装置の集積化に効果があり、ベース領
域のバントギャップΔｖ２がエミッタ領域のバンドギャ
ップΔｖ１よりも狭いので、ベース領域の濃度を上げて
もバリア・ギャップを抑えることができるから、ベース
領域の濃度を上げてベース抵抗をより低くすることが可
能となり、それは素子の高速化に効果がある。なお本発
明実施例においては、ベース、コレクタ間にバッファ一
層を設けることも可能である。
で作られたヘテロ接合バイポーラ１−ランジスクにおい
て、同トランジスタのアイソレーション領域上に引き出
された活性領域があり、そこに２種の導電型領域すなわ
ちベース領域とエミッタ領域とを、イオン注入の際のパ
ターニングにおける位置合せ精度と加工技術の許す限度
にまで微細に形成することが可能となり、またコレクタ
とベース領域は従来例に比べて容量を削減することが可
能となり、半導体装置の集積化に効果があり、ベース領
域のバントギャップΔｖ２がエミッタ領域のバンドギャ
ップΔｖ１よりも狭いので、ベース領域の濃度を上げて
もバリア・ギャップを抑えることができるから、ベース
領域の濃度を上げてベース抵抗をより低くすることが可
能となり、それは素子の高速化に効果がある。なお本発
明実施例においては、ベース、コレクタ間にバッファ一
層を設けることも可能である。
第１図と第２図は化合物半導体で作られたヘテロ接合バ
イポーラトランジスタの断面図、第３図は本発明の実施
例を作る工程におりるその要部の断面図、第４図は第３
図（「）に示す実施例のエミッタ、ベース、コレクタの
バント・ダイアグラムである。 １ｌ−ＧａＡｓ基板、１２−ｎ＋＋ＧａＡｓ１ｆｆ、１
３−ｎ型ＧａＡｓ％ｉ、１４ａ、 １４Ｌ＋−Ｕ’イソ
レーション領域、１５− コレクタ コンタクト部、１６− ｐ ’型Ｇａへｓｌ？！、１７
−ｎ−型 （ＧａＡｊり ＾ｓｌＬ １８−バンシヘー
ション１漠、１９−エミソタ領域、２０− ベースコン
タクト部、２Ｉ−コレクタ電極、２２− エミッタ電極
、２３−・・ベース電極 第１１’２′１ 第２図 第４図
イポーラトランジスタの断面図、第３図は本発明の実施
例を作る工程におりるその要部の断面図、第４図は第３
図（「）に示す実施例のエミッタ、ベース、コレクタの
バント・ダイアグラムである。 １ｌ−ＧａＡｓ基板、１２−ｎ＋＋ＧａＡｓ１ｆｆ、１
３−ｎ型ＧａＡｓ％ｉ、１４ａ、 １４Ｌ＋−Ｕ’イソ
レーション領域、１５− コレクタ コンタクト部、１６− ｐ ’型Ｇａへｓｌ？！、１７
−ｎ−型 （ＧａＡｊり ＾ｓｌＬ １８−バンシヘー
ション１漠、１９−エミソタ領域、２０− ベースコン
タクト部、２Ｉ−コレクタ電極、２２− エミッタ電極
、２３−・・ベース電極 第１１’２′１ 第２図 第４図
Claims (1)
- 【特許請求の範囲】 （１１基板表面に設けられたコレクタ領域上から素子ア
イソレーション領域上に延在する活性領域が設けられ、
該活性領域内の該素子アイソレーション領域上にベース
コンタクト領域が設けられ、コレクタ電極、エミッタ電
極及びベース電極がそれぞれ同一平面に形成されてなる
ことを特徴とするヘテロ接合バイポーラトランジスタ。 （２）基板上にコレクタ領域を形成し、該コレクタ領域
を分離する素子アイソレーション領域を形成し、該コレ
クタ領域上から素子アイソレーションｆＡｂ’ｉ上に延
在するベース領域層とエミッタ領域層とを重ねた活性領
域を形成し、該素子アイソレージジン領域上に該エミッ
タ領域層中に表面から該ベース領域Ｉ―に達するベース
コンタクト領域を形成し、該コレクタ領域、エミッタ領
域層およびベースコンタクｌ−＠域とにそれぞれ接続さ
れるゴレクタ電極、エミッタ電極およびベース電極を一
平面に形成することを特徴とするヘテロ接合バイポーラ
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20400483A JPS6095966A (ja) | 1983-10-31 | 1983-10-31 | ヘテロ接合バイポ−ラトランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20400483A JPS6095966A (ja) | 1983-10-31 | 1983-10-31 | ヘテロ接合バイポ−ラトランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095966A true JPS6095966A (ja) | 1985-05-29 |
Family
ID=16483176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20400483A Pending JPS6095966A (ja) | 1983-10-31 | 1983-10-31 | ヘテロ接合バイポ−ラトランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095966A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280665A (ja) * | 1985-06-06 | 1986-12-11 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 |
| JPS62271465A (ja) * | 1986-05-20 | 1987-11-25 | Nec Corp | 半導体装置の製造方法 |
| JPS62271464A (ja) * | 1986-05-20 | 1987-11-25 | Nec Corp | 半導体装置の製造方法 |
| JPS62295459A (ja) * | 1986-06-16 | 1987-12-22 | Hitachi Ltd | 半導体装置 |
| US4936928A (en) * | 1985-11-27 | 1990-06-26 | Raytheon Company | Semiconductor device |
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1983
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