JPS59139649A - 配線構造 - Google Patents
配線構造Info
- Publication number
- JPS59139649A JPS59139649A JP340484A JP340484A JPS59139649A JP S59139649 A JPS59139649 A JP S59139649A JP 340484 A JP340484 A JP 340484A JP 340484 A JP340484 A JP 340484A JP S59139649 A JPS59139649 A JP S59139649A
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- JP
- Japan
- Prior art keywords
- layer
- diffusion
- semiconductor layer
- impurity
- type
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は配線構造に関する。
本配線構造は特に半導体レーザー素子と他の能動素子と
の複合化合物半導体素子に用いて有用である。
の複合化合物半導体素子に用いて有用である。
従来集積回路（一般ｌとＩＣ又はＬＳＩ）は、トランジ
スタなどの能動素子と抵抗などの受動素子が略同一平面
上に形成されていた。これらの素子相互間の電気的接続
ｔよコンタクト穴を通して基板面上でｋｔ配線などによ
り行なわれてきた。
スタなどの能動素子と抵抗などの受動素子が略同一平面
上に形成されていた。これらの素子相互間の電気的接続
ｔよコンタクト穴を通して基板面上でｋｔ配線などによ
り行なわれてきた。
一方、半導体レーザー素子など複雑な動作を行なう機能
素子が実用化に及んできている。これらの素子は主に化
合物半導体層が幾層にも累積されて複雑な動作を可能な
らしめたもので従来のＩＣに用いられている素子よりは
より立体的な構成になっている。
素子が実用化に及んできている。これらの素子は主に化
合物半導体層が幾層にも累積されて複雑な動作を可能な
らしめたもので従来のＩＣに用いられている素子よりは
より立体的な構成になっている。
従って、半導体層表面より上下の配線を取るため、かな
り厚い半導体層を導体部分を貫通せしめる必要がある。
り厚い半導体層を導体部分を貫通せしめる必要がある。
典型的な例は化合物半導体の複合素子、例えば下層の（
ＧａＡｔ）Ａｓレーザーと上層のＧａＡｓＦＥＴとを（
Ｇ ａ Ａ ｔ ）Ａ ｓ高抵抗層を介して複合したよ
うな素子では、上下２つの素子をつなぐ配線の方法が問
題となる。配線方法の代表的な例は半絶縁性の（ＧａＡ
ｔ）Ａｓ層を形成後にこの（ＧａＡｚ）Ａｓ 。
ＧａＡｔ）Ａｓレーザーと上層のＧａＡｓＦＥＴとを（
Ｇ ａ Ａ ｔ ）Ａ ｓ高抵抗層を介して複合したよ
うな素子では、上下２つの素子をつなぐ配線の方法が問
題となる。配線方法の代表的な例は半絶縁性の（ＧａＡ
ｔ）Ａｓ層を形成後にこの（ＧａＡｚ）Ａｓ 。
ｎ Ｇ ａ Ａ ｓ層を通して、ｐ（ＧａＡｊ）Ａｓ層
に達するようにＺｎ等のアクセプタ不純物を拡散してｐ
＋層を形成する方法である。しかしｐ＋層はレーザーの
発振し浅い電流値を低く抑えるため、マスクを通した選
択拡散により狭い領域のみに限る必要がある。ところが
化合物半導体へのこのような深い不純物拡散は、長時間
を必要とするのみならず、極めて制御性が悪く、拡散層
の深さおよび幅を高精度で制御することに難点がある。
に達するようにＺｎ等のアクセプタ不純物を拡散してｐ
＋層を形成する方法である。しかしｐ＋層はレーザーの
発振し浅い電流値を低く抑えるため、マスクを通した選
択拡散により狭い領域のみに限る必要がある。ところが
化合物半導体へのこのような深い不純物拡散は、長時間
を必要とするのみならず、極めて制御性が悪く、拡散層
の深さおよび幅を高精度で制御することに難点がある。
拡散層の幅のばらつきはたとえばレーザーのしきい電流
値のばらつきを招き、複合素子では特に他の素子上のマ
ツチングに問題が生じて、歩留を著しく低下させる欠点
がある。
値のばらつきを招き、複合素子では特に他の素子上のマ
ツチングに問題が生じて、歩留を著しく低下させる欠点
がある。
本発明は、深い半導体層を貫通して配線をせしめること
を目的とするものである。
を目的とするものである。
上記目的を達成するための本発明の配線は、ストライプ
状の高濃度不純物層を、拡散係数の大きい不純物による
熱拡散領域（例えば上部拡散層）と、拡散係数の小さい
不純物のイオン打込みによる拡散領域（例えば下部拡散
層）とから形成せ１゜めるものである。
状の高濃度不純物層を、拡散係数の大きい不純物による
熱拡散領域（例えば上部拡散層）と、拡散係数の小さい
不純物のイオン打込みによる拡散領域（例えば下部拡散
層）とから形成せ１゜めるものである。
本発明は上記構成になるので、下部拡散層によりレーザ
ー素子のストライプ幅が規制されて、レーザーの発光特
性が所定の出力、位相などに揃えられる。一方、上部拡
散層は下部を下部拡散層と接続し上部を表面に露顕され
ているので、他の素子とのコンタクト領域と１７で供さ
れる。
ー素子のストライプ幅が規制されて、レーザーの発光特
性が所定の出力、位相などに揃えられる。一方、上部拡
散層は下部を下部拡散層と接続し上部を表面に露顕され
ているので、他の素子とのコンタクト領域と１７で供さ
れる。
この様ｔこ、本発明のストライプ層を２層に分けて形成
されているので、上部でコンタクト領域として、下部で
レーザー電流幅規制領域として作用するものである。し
かも、上部拡散層および他の素子は高抵抗化合物半導体
層で周囲を囲繞されて形成せしむれば、洩れ電流がなく
、また寄生容量が小さく他の素子との良好なコンタクト
領域となっている。従って、他の素子としてスイッチ速
度の早い例えばショットキーＦＥＴなどを設けることが
でき、この素子の動作に同調したレーザー発光も容易に
提供できる。以下実施例を用いて詳細に説明する。
されているので、上部でコンタクト領域として、下部で
レーザー電流幅規制領域として作用するものである。し
かも、上部拡散層および他の素子は高抵抗化合物半導体
層で周囲を囲繞されて形成せしむれば、洩れ電流がなく
、また寄生容量が小さく他の素子との良好なコンタクト
領域となっている。従って、他の素子としてスイッチ速
度の早い例えばショットキーＦＥＴなどを設けることが
でき、この素子の動作に同調したレーザー発光も容易に
提供できる。以下実施例を用いて詳細に説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例（！：１７て
の複合化合物半導体素子の概略断面図を略工程順に示し
たものである。
の複合化合物半導体素子の概略断面図を略工程順に示し
たものである。
（１００）面を上面に持つｎ型ＧａＡｓ基板（電子濃度
ｎ ＝ １０１８／ ｃｍ３） １面上に次の各層をス
ライド・ボードを用いた周知の液相エピタキシャル法に
依って形成する。
ｎ ＝ １０１８／ ｃｍ３） １面上に次の各層をス
ライド・ボードを用いた周知の液相エピタキシャル法に
依って形成する。
第１の半導体層２はｎ型Ｇａ １−Ｘ Ａ４ ｘＡｓ
（ｘ ；０．２５−０．３５）層（ｎ：：５×１０”７
ｃｍ３）を厚さ１．５〜２．５μｍに、第２の半導体層
３はｎ型ＧａＡｓ層（ｎｌ：：１０１６／ｃｍ３）を厚
さ０．０５ 〜０．１５μｍに第３の半導体層４はｐ型
Ｇａ、ｘＡｚｘＡｓ （ｘ ； ０．２５〜０．３５
）層（正孔濃度ｐｌ：：５Ｘ１０１７／ｃｍ３）を厚さ
０．５〜１．５μｍに第４の半導体層５はｐ型ＧａＡｓ
（ｐ：２×１０１７ｃｍ”）を厚さ０−２〜０．４ ｔ
ｔ ｍとｊ７た。
（ｘ ；０．２５−０．３５）層（ｎ：：５×１０”７
ｃｍ３）を厚さ１．５〜２．５μｍに、第２の半導体層
３はｎ型ＧａＡｓ層（ｎｌ：：１０１６／ｃｍ３）を厚
さ０．０５ 〜０．１５μｍに第３の半導体層４はｐ型
Ｇａ、ｘＡｚｘＡｓ （ｘ ； ０．２５〜０．３５
）層（正孔濃度ｐｌ：：５Ｘ１０１７／ｃｍ３）を厚さ
０．５〜１．５μｍに第４の半導体層５はｐ型ＧａＡｓ
（ｐ：２×１０１７ｃｍ”）を厚さ０−２〜０．４ ｔ
ｔ ｍとｊ７た。
次いで、厚さ０．２μｍのＡ Ｚ ２０ａ ｓ およ
び厚さ０．３μｍの８ ＋ ０２の二層の絶縁膜を周知
のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉ ｔｉｏｎ ）法で形成する。上記二層の絶縁膜の半
導体レーザー素子の電極取り出し部に対応する部、分を
幅６μｍに開孔する。食刻液は弗化水素と弗化アンモニ
ウム混合液（１：６ＳｉＯ□用）、リン酸（Ａｔ２０３
用）である。このｓ ｉｏ ２ Ａ ｔ ２０３二層
膜がイオン打込みによる選択拡散用マスクとなる。この
開孔を通して周知の選択拡散技術によりマグネシウム（
Ｍｇ）を幅６μｍ、深さは第３の半導体層４に到達する
まで拡散する。
び厚さ０．３μｍの８ ＋ ０２の二層の絶縁膜を周知
のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉ ｔｉｏｎ ）法で形成する。上記二層の絶縁膜の半
導体レーザー素子の電極取り出し部に対応する部、分を
幅６μｍに開孔する。食刻液は弗化水素と弗化アンモニ
ウム混合液（１：６ＳｉＯ□用）、リン酸（Ａｔ２０３
用）である。このｓ ｉｏ ２ Ａ ｔ ２０３二層
膜がイオン打込みによる選択拡散用マスクとなる。この
開孔を通して周知の選択拡散技術によりマグネシウム（
Ｍｇ）を幅６μｍ、深さは第３の半導体層４に到達する
まで拡散する。
この状態を第１図（ａ）に示す。
このようにＤＨ（ダブルへテロ）レーザー構造を形成し
た結晶にマスクを通した選択イオン打込みにより深さ幅
共に高い精度でｐ＋層６を形成ｊ７、レーザーのしきい
値制御はこの段階で行なう。
た結晶にマスクを通した選択イオン打込みにより深さ幅
共に高い精度でｐ＋層６を形成ｊ７、レーザーのしきい
値制御はこの段階で行なう。
このイオン打込みによる拡散は、後の熱工程により更に
拡散が拡がって（とくｌこ横方向）拡散層の形状が著し
く変化しない様に、上述のＭｇおよびべＩＪ リウム（
Ｈｅ）などの拡散係数の小さい不純物をドープ源きして
用いるとなおよい。Ｍｇの拡散係数は３．５ Ｘ １０
− ” ｃｍ２／ ｓｅｃ、アクティブ・エネルギーは
１．２ｅＶである。また、Ｂｅの拡散係数及びアクティ
ブ・エネルギーも同程度である○その後、第１図（ｂ）
のように高抵抗（ＧａＡ４ ）Ａｓ７、ｎＧａＡｓ層８
を成長してＦＥＴ部分とする。
拡散が拡がって（とくｌこ横方向）拡散層の形状が著し
く変化しない様に、上述のＭｇおよびべＩＪ リウム（
Ｈｅ）などの拡散係数の小さい不純物をドープ源きして
用いるとなおよい。Ｍｇの拡散係数は３．５ Ｘ １０
− ” ｃｍ２／ ｓｅｃ、アクティブ・エネルギーは
１．２ｅＶである。また、Ｂｅの拡散係数及びアクティ
ブ・エネルギーも同程度である○その後、第１図（ｂ）
のように高抵抗（ＧａＡ４ ）Ａｓ７、ｎＧａＡｓ層８
を成長してＦＥＴ部分とする。
この際、イオン打込み層の打込み時に生じた欠陥の回復
に必要なアニールは、この結晶成長と同時に行なうこと
ができる。
に必要なアニールは、この結晶成長と同時に行なうこと
ができる。
なお、上記高抵抗（ＧａＡｔ）Ａｓ層７の結晶成長は前
述と同じ方法で形成するが厚さは２〜３μｍ程度とする
。又、ｎ Ｇ ａ Ａ ｓ層８はｎ：２×１０１７／ｃ
ｍで０．３μｍの厚さとする。
述と同じ方法で形成するが厚さは２〜３μｍ程度とする
。又、ｎ Ｇ ａ Ａ ｓ層８はｎ：２×１０１７／ｃ
ｍで０．３μｍの厚さとする。
上記結晶成長後、ＦＥＴ形成領域を除いて、上記ｎＧａ
Ａｓ層８の一部分をエツチング１．て除去する。
Ａｓ層８の一部分をエツチング１．て除去する。
次に第１図（Ｃ）のように高抵抗（ＧａＡｔ）Ａｓ層７
を通しての拡散により、上下２つのデバイス間を接続す
るための領域とする。この熱拡散は酸化膜に幅既そ６μ
ｍの帯状に開けられ、たマスク窓を通して、８００°Ｃ
３０分で前述のイオン打込層６に達するまで行なわれ熱
拡層９が形成される。熱拡散はマスク窓を廻り込んで横
方向にも不純物が侵入していくので最終的な熱拡散層９
の幅は８〜１０μｍ程度となる。この拡散層９の下部の
方もこの程度幅に拡がっているので、イオン打込層６と
の接続は、余裕を持って行なわれる。それ故、多少の熱
拡散用のマスク窓が位置合せなどにより数μｍのオーダ
ーで横にずれても確実に接続されるという利点がある。
を通しての拡散により、上下２つのデバイス間を接続す
るための領域とする。この熱拡散は酸化膜に幅既そ６μ
ｍの帯状に開けられ、たマスク窓を通して、８００°Ｃ
３０分で前述のイオン打込層６に達するまで行なわれ熱
拡層９が形成される。熱拡散はマスク窓を廻り込んで横
方向にも不純物が侵入していくので最終的な熱拡散層９
の幅は８〜１０μｍ程度となる。この拡散層９の下部の
方もこの程度幅に拡がっているので、イオン打込層６と
の接続は、余裕を持って行なわれる。それ故、多少の熱
拡散用のマスク窓が位置合せなどにより数μｍのオーダ
ーで横にずれても確実に接続されるという利点がある。
この熱拡散は必要に応じ真空雰囲気または窒素（Ｎ２）
などの不活性ガス雰囲気で行なうことも可能であるが、
−担保護膜を被せた後熱処理を行錫（Ｓｎ）、シリコン
（Ｓｉ）、リン（Ｐ）、ボロン（Ｂ）などの拡散係数の
高い導電型不純物を用いて行なう。例えばＺｎの拡散係
数は１．５Ｘ１０ ”ｃｍ２／ ｓｅｃ 、アクティブ
・エネルギーは２．４９ ｅ Ｖで前述のＭｇに比べ拡
散係数は既そ２ Ｘ １０’倍である。なお、いうまで
もないが、前述のイオン打込みによる拡散層６でレーザ
ーの電流特性を制御する関係−ヒ、熱拡散層９が上記イ
オン打込み層６より深くならないよう予じめ調整が必要
なことは云うまでもない。
などの不活性ガス雰囲気で行なうことも可能であるが、
−担保護膜を被せた後熱処理を行錫（Ｓｎ）、シリコン
（Ｓｉ）、リン（Ｐ）、ボロン（Ｂ）などの拡散係数の
高い導電型不純物を用いて行なう。例えばＺｎの拡散係
数は１．５Ｘ１０ ”ｃｍ２／ ｓｅｃ 、アクティブ
・エネルギーは２．４９ ｅ Ｖで前述のＭｇに比べ拡
散係数は既そ２ Ｘ １０’倍である。なお、いうまで
もないが、前述のイオン打込みによる拡散層６でレーザ
ーの電流特性を制御する関係−ヒ、熱拡散層９が上記イ
オン打込み層６より深くならないよう予じめ調整が必要
なことは云うまでもない。
次いで、上記ｎ Ｇ ａ Ａ ｓ層８上に、蒸着または
スパッタなどの公知の金属被着技術および加工技術によ
り、ソース、ゲート、およびドレイン電極を形成１・て
ショットキーＦＥＴ素子を形成する。次いで上記ソース
電極と上記熱拡散層９を金属配線ｌこより接続させて上
記ＦＥＴ素子とレーザー素子とを同一基板上に通常のＩ
Ｃの様に構成される。
スパッタなどの公知の金属被着技術および加工技術によ
り、ソース、ゲート、およびドレイン電極を形成１・て
ショットキーＦＥＴ素子を形成する。次いで上記ソース
電極と上記熱拡散層９を金属配線ｌこより接続させて上
記ＦＥＴ素子とレーザー素子とを同一基板上に通常のＩ
Ｃの様に構成される。
ショットキーＦＥＴ素子に限らず、所定の導電型領域を
形成すれば通常のＭＯ８型Ｆ’ＥＴや接合型ＦＥＴ（一
般にＪ−ＦＥＴ）、さらにはバイポーラ型のトランジス
タなども上記ｎＧａＡｓ層８に形成し、これらの素子と
の結合も可能であることは云うまでもない。
形成すれば通常のＭＯ８型Ｆ’ＥＴや接合型ＦＥＴ（一
般にＪ−ＦＥＴ）、さらにはバイポーラ型のトランジス
タなども上記ｎＧａＡｓ層８に形成し、これらの素子と
の結合も可能であることは云うまでもない。
以上詳述ｊ７たように、本発明は拡散係数の小さい第１
の拡散層上に拡散係数の大きい第２の拡散層を接続させ
て半導体レーザー素子のストライプ電極部分を形成する
ことにより、他の素子との電気的接続を容易にしＩＣ化
せしめた点それぞれの素子の電気的特性を著しく高める
ことを得、工業的利益大なるものである。
の拡散層上に拡散係数の大きい第２の拡散層を接続させ
て半導体レーザー素子のストライプ電極部分を形成する
ことにより、他の素子との電気的接続を容易にしＩＣ化
せしめた点それぞれの素子の電気的特性を著しく高める
ことを得、工業的利益大なるものである。
なお、本発明の実施例では、ＧａＡｔＡｓおよびＧ ａ
Ａ ｓ系の化合物半導体についてのみ述べたが、これ
に拘泥されることなく、ＩｎＧａＡｓＰ、ＩｎＰなどの
他の化合物半導体ｉども本発明が適用できることは、当
業者であれば容易に推察されるであろう〇又、実施例に
示した以外の配線構造に用い得ることは勿論である。
Ａ ｓ系の化合物半導体についてのみ述べたが、これ
に拘泥されることなく、ＩｎＧａＡｓＰ、ＩｎＰなどの
他の化合物半導体ｉども本発明が適用できることは、当
業者であれば容易に推察されるであろう〇又、実施例に
示した以外の配線構造に用い得ることは勿論である。
第１図は本発明の一実施例としての複合化合物半導体素
子の概略断面図による概略工程図である。
子の概略断面図による概略工程図である。
Claims (1)
- １、第１の半導体層と、該半導体層に設けられた拡散係
数の小さい不純物を選択的にドープＩＪた第１の導電領
域と、上記第１の半導体層上に形成された第２の半導体
層と、該第２の半導体層を貫通して上記第１の導電領域
に達して設けられ、た拡散係数の大きい不純物をドープ
した第２の導電領域とを有して成ることを特徴とする配
線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP340484A JPS59139649A (ja) | 1984-01-13 | 1984-01-13 | 配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP340484A JPS59139649A (ja) | 1984-01-13 | 1984-01-13 | 配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59139649A true JPS59139649A (ja) | 1984-08-10 |
Family
ID=11556439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP340484A Pending JPS59139649A (ja) | 1984-01-13 | 1984-01-13 | 配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139649A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62193148A (ja) * | 1986-02-19 | 1987-08-25 | Agency Of Ind Science & Technol | 多層構造素子における層間配線の形成方法 |
| GB2427070A (en) * | 2005-05-09 | 2006-12-13 | Filtronic Plc | Electronic device |
| JP2007507678A (ja) * | 2003-09-30 | 2007-03-29 | マグナ・ドライブトレイン・アクチエンゲゼルシヤフト・ウント・コンパニー・コマンデイトゲゼルシヤフト | 移動可能な連結素子及び操作器を持つ遊星歯車装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54143081A (en) * | 1978-04-28 | 1979-11-07 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
-
1984
- 1984-01-13 JP JP340484A patent/JPS59139649A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54143081A (en) * | 1978-04-28 | 1979-11-07 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62193148A (ja) * | 1986-02-19 | 1987-08-25 | Agency Of Ind Science & Technol | 多層構造素子における層間配線の形成方法 |
| JP2007507678A (ja) * | 2003-09-30 | 2007-03-29 | マグナ・ドライブトレイン・アクチエンゲゼルシヤフト・ウント・コンパニー・コマンデイトゲゼルシヤフト | 移動可能な連結素子及び操作器を持つ遊星歯車装置 |
| GB2427070A (en) * | 2005-05-09 | 2006-12-13 | Filtronic Plc | Electronic device |
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