JPS62271465A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62271465A JPS62271465A JP11376186A JP11376186A JPS62271465A JP S62271465 A JPS62271465 A JP S62271465A JP 11376186 A JP11376186 A JP 11376186A JP 11376186 A JP11376186 A JP 11376186A JP S62271465 A JPS62271465 A JP S62271465A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体装置の製造分野に属するもので、基板
に垂直な方向にエミッタ、ベース、コレクタ層を有する
縦型のトランジスタにおいて、寄生容量を低減し超高速
動作に適したデバイス構造の半導体装置の製造方法に関
するものである。
に垂直な方向にエミッタ、ベース、コレクタ層を有する
縦型のトランジスタにおいて、寄生容量を低減し超高速
動作に適したデバイス構造の半導体装置の製造方法に関
するものである。
超高速動作が可能と考えられている能動半導体装置の１
つに広い禁止帯幅のエミッタ（ＷＧＥ）ヲ有スるヘテロ
接合・バイポーラ・トランジスタ（ＨＢＴ）がある。例
えば、アスペック（Ａｓｂｅｃｋ）らによりインターナ
ショナル・エレクトロン・デバイス・ミーティンク（Ｉ
ＥＤＭ、テクニカル・ダイジェスト、６２９ページ、１
９８１年）において、ＨＢＴの試作が報告されている。
つに広い禁止帯幅のエミッタ（ＷＧＥ）ヲ有スるヘテロ
接合・バイポーラ・トランジスタ（ＨＢＴ）がある。例
えば、アスペック（Ａｓｂｅｃｋ）らによりインターナ
ショナル・エレクトロン・デバイス・ミーティンク（Ｉ
ＥＤＭ、テクニカル・ダイジェスト、６２９ページ、１
９８１年）において、ＨＢＴの試作が報告されている。
このデバイスは、
（１）エミッタ注入効率を劣化させることなくベース抵
抗を大幅に低減しベース幅を狭くし得る。
抗を大幅に低減しベース幅を狭くし得る。
（２）エミッタ領域の不純物濃度を低減し得るためエミ
ッタ・ベース間容量を小さくできる。
ッタ・ベース間容量を小さくできる。
という利点を有するため、ホモ接合だけからなる通常の
バイポーラトランジスタ以上に高速動作に適している。
バイポーラトランジスタ以上に高速動作に適している。
従来のへテロ接合バイポーラトランジスタの製造工程に
ついて図を用いて説明する。
ついて図を用いて説明する。
第２図（ａ）〜（ｄ）は従来のへテロ接合バイポーラト
ランジスタの製造工程を説明するための図で、各主要工
程における半導体装置の断面模式図である。図において
、１は単結晶で半絶縁性の半導体または絶縁体の基板、
２は一導電型を存する第１の半導体からなるコレクタ層
、３は該コレクタ層と異なる導電型を有し第２の半導体
からなるベース層、４は第１の半導体と同一導電型を有
し第２の半導体よりもバンドギャップの広い第３の半導
体からなるエミツタ層、５はコレクタ層２およびエミツ
タ層４がベース層３と同一導電型になるように高濃度に
不純物を含有したイオン注入領域、６はコレクタ層２と
オーミック接合を形成するコレクタ電極、７はイオン注
入領域５とオーミック接合を形成するベース電極、８は
エミツタ層４とオーミック接合を形成するエミッタ電極
を示す。
ランジスタの製造工程を説明するための図で、各主要工
程における半導体装置の断面模式図である。図において
、１は単結晶で半絶縁性の半導体または絶縁体の基板、
２は一導電型を存する第１の半導体からなるコレクタ層
、３は該コレクタ層と異なる導電型を有し第２の半導体
からなるベース層、４は第１の半導体と同一導電型を有
し第２の半導体よりもバンドギャップの広い第３の半導
体からなるエミツタ層、５はコレクタ層２およびエミツ
タ層４がベース層３と同一導電型になるように高濃度に
不純物を含有したイオン注入領域、６はコレクタ層２と
オーミック接合を形成するコレクタ電極、７はイオン注
入領域５とオーミック接合を形成するベース電極、８は
エミツタ層４とオーミック接合を形成するエミッタ電極
を示す。
また、（ａ）は基板１上にコレクタ層２、へ−ス層３お
よびエミツタ層４を順次に単結晶成長させる工程、（ｂ
）はエミッタ層４表面よりベース層３を含みコレクタ層
２の一部までにわたり不純物をイオン注入し該不純物を
アニールによって活性化させる工程、（ｃ）はコレクタ
層２の一部を露出するためのエソチング工程、（ｄ）は
コレクタ層２、イオン注入領域５、エミツタ層４のそれ
ぞれの表面にコレクタ電極６、ベース電極７、エミッタ
電極８を形成しアロイする工程である。
よびエミツタ層４を順次に単結晶成長させる工程、（ｂ
）はエミッタ層４表面よりベース層３を含みコレクタ層
２の一部までにわたり不純物をイオン注入し該不純物を
アニールによって活性化させる工程、（ｃ）はコレクタ
層２の一部を露出するためのエソチング工程、（ｄ）は
コレクタ層２、イオン注入領域５、エミツタ層４のそれ
ぞれの表面にコレクタ電極６、ベース電極７、エミッタ
電極８を形成しアロイする工程である。
従来製造プロセスの問題点を、基板１として半絶縁性の
ＧａＡｓ基板、コレクタ層２としてｎ型のＡ ｌ Ｏ，
３Ｇ ａ ６．１ Ａ ｓ、ベース層３としてｐ型のＧ
ａＡｓ、エミツタ層としてｎ型のＡ ｅ 。、 ３Ｇａ
ｏ、＝Ａｓ、イオン注入領域５形成の為の不純物として
ｐ型半導体を作るＢｅを用いた場合について説明する。
ＧａＡｓ基板、コレクタ層２としてｎ型のＡ ｌ Ｏ，
３Ｇ ａ ６．１ Ａ ｓ、ベース層３としてｐ型のＧ
ａＡｓ、エミツタ層としてｎ型のＡ ｅ 。、 ３Ｇａ
ｏ、＝Ａｓ、イオン注入領域５形成の為の不純物として
ｐ型半導体を作るＢｅを用いた場合について説明する。
工程（ｂ）のＢｅのイオン注入はｐ型ＧａＡｓのベース
層３に表面より電気的コンタクトを得るために、表面の
ｎ型Ａ１６．ｆｆＧａｏ、７Ａｓのエミツタ層の一部を
ｐ型に変えるために行うものである。イオン注入は深さ
方向に“だれ”を持つので、一般にイオン注入領域５は
コレクタ層２まで達する。Ｂｅイオン注入後の８００〜
９００℃のアニールによりイオン注入領域５は全てｐ型
半導体となりエミッタ層内イオン注入領域５のｎ型Ａｌ
０．３Ｇ ａ Ｏ，？ Ａ Ｓとｐ型ＧａＡｓベース層
３のオーミック接合が形成される。
層３に表面より電気的コンタクトを得るために、表面の
ｎ型Ａ１６．ｆｆＧａｏ、７Ａｓのエミツタ層の一部を
ｐ型に変えるために行うものである。イオン注入は深さ
方向に“だれ”を持つので、一般にイオン注入領域５は
コレクタ層２まで達する。Ｂｅイオン注入後の８００〜
９００℃のアニールによりイオン注入領域５は全てｐ型
半導体となりエミッタ層内イオン注入領域５のｎ型Ａｌ
０．３Ｇ ａ Ｏ，？ Ａ Ｓとｐ型ＧａＡｓベース層
３のオーミック接合が形成される。
しかし、同時にエミッタ層内イオン注入領域５のｐ型Ａ
ｅｏ、ｚ Ｇａｏ、ｔ Ａ Ｓとｎ型Ａｌ、、。
ｅｏ、ｚ Ｇａｏ、ｔ Ａ Ｓとｎ型Ａｌ、、。
Ｇａ０．７ＡＳ工ミツタ層４との間にｐ−ｎ接合が形成
され、またコレクタ層内イオン注入領域５のｐ型Ａ Ｉ
Ｉ Ｏ，３Ｇ ａ ０．Ｉ Ａ ｓとｎ型Ａ Ｎ ０．
。
され、またコレクタ層内イオン注入領域５のｐ型Ａ Ｉ
Ｉ Ｏ，３Ｇ ａ ０．Ｉ Ａ ｓとｎ型Ａ Ｎ ０．
。
Ｇａｏ、７Ａｓのコレクタ層２との間にもｐ−ｎ接合が
形成される。これらのｐ−ｎ接合はトランジスタの基本
動作に全く関係な（、単に寄生容量ＣＰ、、 （エミ
ッタ・ベース間寄生容量）、Ｃｐｂｃ（ベース・コレク
タ間寄生容量）として働く。Ｃｐｅａ 、Ｃｐｂｃの値
はトランジスタの基本動作に関係した領域で有する真正
のエミッタ・ベース間容量Ｃ８゜ｂ、ベース・コレクタ
間容量 ｃ ｉｂｃと同程度かそれ以上になるので、ト
ランジスタの速度を遅くする大きな要因になっている。
形成される。これらのｐ−ｎ接合はトランジスタの基本
動作に全く関係な（、単に寄生容量ＣＰ、、 （エミ
ッタ・ベース間寄生容量）、Ｃｐｂｃ（ベース・コレク
タ間寄生容量）として働く。Ｃｐｅａ 、Ｃｐｂｃの値
はトランジスタの基本動作に関係した領域で有する真正
のエミッタ・ベース間容量Ｃ８゜ｂ、ベース・コレクタ
間容量 ｃ ｉｂｃと同程度かそれ以上になるので、ト
ランジスタの速度を遅くする大きな要因になっている。
以上述べたように、従来の製造方法では寄生容量ｃ
ｐｃｂ、Ｃｐｂｃを充分に低減することが困難であり、
超高速のへテロ接合バイポーラトランジスタを実現する
ことはできなかった。
ｐｃｂ、Ｃｐｂｃを充分に低減することが困難であり、
超高速のへテロ接合バイポーラトランジスタを実現する
ことはできなかった。
本発明の目的は、従来のへテロ接合バイポーラトランジ
スタの製造方法のもつ前記の欠点を除去し、超高速動作
を実現する半導体装置の製造方法を提供することにある
。
スタの製造方法のもつ前記の欠点を除去し、超高速動作
を実現する半導体装置の製造方法を提供することにある
。
〔問題点を解決するための手段］
本発明の半導体装置の製造方法は、エミッタ、ベース、
コレクタ領域を有する半導体装置の製造方法において、
コレクタ領域を単結晶絶縁膜中に埋め込み、該コレクタ
領域の一部を単結晶絶縁膜の表面に露出させ、該コレク
タ領域露出表面及び単結晶絶縁膜表面の一部にベースａ
域を形成し、該ベース領域上の一部にエミッタ領域を形
成することを特徴とする。
コレクタ領域を有する半導体装置の製造方法において、
コレクタ領域を単結晶絶縁膜中に埋め込み、該コレクタ
領域の一部を単結晶絶縁膜の表面に露出させ、該コレク
タ領域露出表面及び単結晶絶縁膜表面の一部にベースａ
域を形成し、該ベース領域上の一部にエミッタ領域を形
成することを特徴とする。
本発明の製造方法においては、トランジスタ動作に関与
しないコレクタ層を絶縁体で覆うため、ベース・コレク
タ間寄生容量の発生が抑制される。
しないコレクタ層を絶縁体で覆うため、ベース・コレク
タ間寄生容量の発生が抑制される。
また、エミッタ・ベース間寄生容量もほとんど発生しな
い構造となる。したがって、超、高速動作が可能な半導
体装置を作ることができる。
い構造となる。したがって、超、高速動作が可能な半導
体装置を作ることができる。
以下、本発明による半導体装置の製造方法を図面を参照
して詳細に説明する。
して詳細に説明する。
第１図（ａ）〜（ｆ）は本発明による半導体装置の製造
プロセスを説明するための図で、各主要。
プロセスを説明するための図で、各主要。
工程における半導体装置の断面模式図である。第１図に
おいて、第２図と同じ番号のものは第２図と同等物で同
一機能を果たすものである。９は単結晶の絶縁体からな
る単結晶絶縁膜である。
おいて、第２図と同じ番号のものは第２図と同等物で同
一機能を果たすものである。９は単結晶の絶縁体からな
る単結晶絶縁膜である。
（ａ）は基板１上にコレクタ層２を単結晶成長させる工
程、（ｂ）は素子分離のために素子領域以外を基板に至
るまでエツチングし、トランジスタ動作に直接関係しな
い領域を基板までは至らないようにエツチングする工程
、（Ｃ）は単結晶絶縁膜９を形成し単結晶絶縁膜９およ
びコレクタ層２の表面が平坦化するようｇエツチングす
る工程、（ｄ）はコレクタＷＪ２及び単結晶絶縁膜９上
にベース層３及びエミツタ層４を単結晶成長させる工程
、（ｅ）はエミッタ領域およびベース電極領域を残すよ
うにエツチングする工程、（ｆ）はエミッタ電極８、ベ
ース電極７およびコレクタ電極６を形成する工程である
。
程、（ｂ）は素子分離のために素子領域以外を基板に至
るまでエツチングし、トランジスタ動作に直接関係しな
い領域を基板までは至らないようにエツチングする工程
、（Ｃ）は単結晶絶縁膜９を形成し単結晶絶縁膜９およ
びコレクタ層２の表面が平坦化するようｇエツチングす
る工程、（ｄ）はコレクタＷＪ２及び単結晶絶縁膜９上
にベース層３及びエミツタ層４を単結晶成長させる工程
、（ｅ）はエミッタ領域およびベース電極領域を残すよ
うにエツチングする工程、（ｆ）はエミッタ電極８、ベ
ース電極７およびコレクタ電極６を形成する工程である
。
基板１として半絶縁性のＧａＡｓ基板、コレクタ層２と
してｎ型のＧａＡｓ、ベース層３としてｐ型のＧａＡｓ
、エミツタ層４としてｎ型のＡ１０．３ Ｇａｏ、ｔ
Ａ ｓ、単結晶絶縁膜９としてＣａＦ、を用いた。次に
、これら半導体を成長する方法として分子線エピタキシ
ー（ＭＢＥ。
してｎ型のＧａＡｓ、ベース層３としてｐ型のＧａＡｓ
、エミツタ層４としてｎ型のＡ１０．３ Ｇａｏ、ｔ
Ａ ｓ、単結晶絶縁膜９としてＣａＦ、を用いた。次に
、これら半導体を成長する方法として分子線エピタキシ
ー（ＭＢＥ。
Ｍｏ１ｅｃｕｌａｒ Ｂｅａｍ ＥｐｉＬａｘｙ）法を
用いて（ａ）〜（ｆ）の各工程を詳細に説明する。
用いて（ａ）〜（ｆ）の各工程を詳細に説明する。
工程（ａ）では、ＧａＡｓ基板１上にｎ型ＧａＡｓコレ
クタ層２を５０００人程度成長させる。
クタ層２を５０００人程度成長させる。
工程（ｂ）ではトランジスタ素子領域以外の部分を１μ
ｍ程度エツチングにより除去し、またトランジスタ動作
領域以外を２０００人程度エンチングする。エツチング
には例えば、硫酸系のエッチャントを用いればよい。工
程（ｃ）ではＣａＦ。
ｍ程度エツチングにより除去し、またトランジスタ動作
領域以外を２０００人程度エンチングする。エツチング
には例えば、硫酸系のエッチャントを用いればよい。工
程（ｃ）ではＣａＦ。
絶縁膜９を１μｍ程度ＭＢＥ法で形成し、平坦化用のレ
ジストを１μｍ程度塗布した後１、ドライエツチングに
よりコレクタ層２表面が露出するまで削る。この時、全
体が平坦になるようにする。この状態でコレクタ層２の
直接動作に関係するところ以外は絶縁物で囲まれる事に
なる。工程（ｄ）では１０００人程度Ｏ２型ＧａＡｓベ
ース層３及び３０００人程度０ｎ型Ａｌ！ｏ、ｚ Ｇａ
ｏ、ｒ Ａｓエミツタ層４をＭＢＥ成長させる。工程（
ｅ）ではエミッタ動作領域だけを残すようにエミツタ層
４を３０００人程度エンチングし、更にベース層３の動
作領域及び電極領域以外をエツチングしで取り除く。工
程（ｆ）では電極形成のために単結晶絶縁膜９の一部を
削ってコレクタ層２を露出させ、コレクタ電極６、ベー
ス電極７及びエミッタ電極８を形成してヘテロ接合バイ
ポーラトランジスタを完成させる。
ジストを１μｍ程度塗布した後１、ドライエツチングに
よりコレクタ層２表面が露出するまで削る。この時、全
体が平坦になるようにする。この状態でコレクタ層２の
直接動作に関係するところ以外は絶縁物で囲まれる事に
なる。工程（ｄ）では１０００人程度Ｏ２型ＧａＡｓベ
ース層３及び３０００人程度０ｎ型Ａｌ！ｏ、ｚ Ｇａ
ｏ、ｒ Ａｓエミツタ層４をＭＢＥ成長させる。工程（
ｅ）ではエミッタ動作領域だけを残すようにエミツタ層
４を３０００人程度エンチングし、更にベース層３の動
作領域及び電極領域以外をエツチングしで取り除く。工
程（ｆ）では電極形成のために単結晶絶縁膜９の一部を
削ってコレクタ層２を露出させ、コレクタ電極６、ベー
ス電極７及びエミッタ電極８を形成してヘテロ接合バイ
ポーラトランジスタを完成させる。
上述の本発明による製造方法によれば寄生的なｐｎ接合
はできないので、エミッタ・ベース問およびベース・コ
レクタ間の寄生容１ｔ（Ｃ□、。
はできないので、エミッタ・ベース問およびベース・コ
レクタ間の寄生容１ｔ（Ｃ□、。
ｃ−ｂｃ）は殆ど無視できる。従って、本発明により寄
生容量が少なく超高速動作が可能なヘテロ接合バイポー
ラトランジスタができた。本発明によるヘテロ接合バイ
ポーラトランジスタと同一層構造を有する従来の製造方
法で作成したものとの遅延時間を比較すると、本発明に
よるものは同じエミッタ面積（２５μｍ）の従来のもの
に比べ約半分の遅延時間（１５ｐｓ）が得られた。
生容量が少なく超高速動作が可能なヘテロ接合バイポー
ラトランジスタができた。本発明によるヘテロ接合バイ
ポーラトランジスタと同一層構造を有する従来の製造方
法で作成したものとの遅延時間を比較すると、本発明に
よるものは同じエミッタ面積（２５μｍ）の従来のもの
に比べ約半分の遅延時間（１５ｐｓ）が得られた。
以上述べた本発明の実施例ではｎｐｎ型のバイポーラト
ランジスタについてしか示さなかったが、本発明は半導
体の導電型を反対にしたｐｎｐ型のものに対しても同様
に適用できることは明らかである。また、本発明はバイ
ポーラトランジスタだけでなく、その他の縦型構造を有
するデバイスに適用でき、半導体の導電型や材料の組合
せに同等制限はない。
ランジスタについてしか示さなかったが、本発明は半導
体の導電型を反対にしたｐｎｐ型のものに対しても同様
に適用できることは明らかである。また、本発明はバイ
ポーラトランジスタだけでなく、その他の縦型構造を有
するデバイスに適用でき、半導体の導電型や材料の組合
せに同等制限はない。
半導体としてはＱａＡｓＬか示さなかったが、Ｓｉ、Ｇ
ｅ等の元素半導体、ＩｎＰ、ＩｎＡｓ、ＧａＰ、ＩｎＧ
ａＡｓ、ＩｎＧａＡｓＰ等のｆｉｌ −■化合物半導体
、ＣｄＴｅ、、ＺｎＴｅ等のＩＩ−ＶＴ化合物半導体お
よびその他の各種半導体も同様に用いられる。単結晶絶
縁膜９としてはＣａＦ２しか示さなかったが、その他Ｓ
ｒ Ｆ ｚ 、スピネルなどでもよく、また、禁制帯
幅の広いＺ ｎ ３％ Ｚ ｎＳｅ、ＣｄＳ等のＩＩ−
ＶＩ族半導体、Ａｊ２Ａｓ等のｍ−ｖ族半導体、Ｃ等の
元素半導体や深い準位により高抵抗化している各種半導
体でも同様に用いられる。
ｅ等の元素半導体、ＩｎＰ、ＩｎＡｓ、ＧａＰ、ＩｎＧ
ａＡｓ、ＩｎＧａＡｓＰ等のｆｉｌ −■化合物半導体
、ＣｄＴｅ、、ＺｎＴｅ等のＩＩ−ＶＴ化合物半導体お
よびその他の各種半導体も同様に用いられる。単結晶絶
縁膜９としてはＣａＦ２しか示さなかったが、その他Ｓ
ｒ Ｆ ｚ 、スピネルなどでもよく、また、禁制帯
幅の広いＺ ｎ ３％ Ｚ ｎＳｅ、ＣｄＳ等のＩＩ−
ＶＩ族半導体、Ａｊ２Ａｓ等のｍ−ｖ族半導体、Ｃ等の
元素半導体や深い準位により高抵抗化している各種半導
体でも同様に用いられる。
本発明の構造を得るための結晶成長方法としては、原理
的にはどんな方法でも良く、ＭＢＥ法の他に、気相エピ
タキシー（Ｖ Ｐ Ｅ、 Ｖａｐｏｕｒ ＰｈａｓｅＥ
ｐｉｔａｘｙ ） 、液相エピタキシー（Ｌ Ｐ Ｅ
、 ＬｉｑｕｉｄＰｈａｓｅ ＥｐＩｔａｘｙ ） 、
有機金属化学気相成長（ＭＯＣＶ Ｄ、 Ｍｅｔａｌ
Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄ
ｅｐｏ−ｓｉｔｉｏｎ）法等が同様に用いられる。
的にはどんな方法でも良く、ＭＢＥ法の他に、気相エピ
タキシー（Ｖ Ｐ Ｅ、 Ｖａｐｏｕｒ ＰｈａｓｅＥ
ｐｉｔａｘｙ ） 、液相エピタキシー（Ｌ Ｐ Ｅ
、 ＬｉｑｕｉｄＰｈａｓｅ ＥｐＩｔａｘｙ ） 、
有機金属化学気相成長（ＭＯＣＶ Ｄ、 Ｍｅｔａｌ
Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄ
ｅｐｏ−ｓｉｔｉｏｎ）法等が同様に用いられる。
〔発明の効果〕
本発明の半導体装置の製造方法により、寄生容量を大幅
に減少させた超高速のデバイスが得られた。
に減少させた超高速のデバイスが得られた。
第１図（ａ）〜（ｆ）は本発明の半導体装置の製造方法
を説明するための各主要工程における断面模式図、 第２図（ａ）〜（ｄ）は従来技術を説明するための各主
要工程における断面模式図である。 １・・基板 ２・・コレクタ層 ３・・ベース層 ４・・エミツタ層 ５・・イオン注入領域 ６・・コレクタ電極 ７・・ベース電極 ８・・エミッタ電極 ９・・単結晶絶縁膜 代理人 弁理士 岩 佐 義 幸 第１図 第２図
を説明するための各主要工程における断面模式図、 第２図（ａ）〜（ｄ）は従来技術を説明するための各主
要工程における断面模式図である。 １・・基板 ２・・コレクタ層 ３・・ベース層 ４・・エミツタ層 ５・・イオン注入領域 ６・・コレクタ電極 ７・・ベース電極 ８・・エミッタ電極 ９・・単結晶絶縁膜 代理人 弁理士 岩 佐 義 幸 第１図 第２図
Claims (1)
- （１）エミッタ、ベース、コレクタ領域を有する半導体
装置の製造方法において、コレクタ領域を単結晶絶縁膜
中に埋め込み、該コレクタ領域の一部を単結晶絶縁膜の
表面に露出させ、該コレクタ領域露出表面及び単結晶絶
縁膜表面の一部にベース領域を形成し、該ベース領域上
の一部にエミッタ領域を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11376186A JPS62271465A (ja) | 1986-05-20 | 1986-05-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11376186A JPS62271465A (ja) | 1986-05-20 | 1986-05-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62271465A true JPS62271465A (ja) | 1987-11-25 |
Family
ID=14620473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11376186A Pending JPS62271465A (ja) | 1986-05-20 | 1986-05-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62271465A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095966A (ja) * | 1983-10-31 | 1985-05-29 | Fujitsu Ltd | ヘテロ接合バイポ−ラトランジスタとその製造方法 |
| JPS6097670A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-05-20 JP JP11376186A patent/JPS62271465A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095966A (ja) * | 1983-10-31 | 1985-05-29 | Fujitsu Ltd | ヘテロ接合バイポ−ラトランジスタとその製造方法 |
| JPS6097670A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 半導体装置 |
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