JPS62271464A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62271464A JPS62271464A JP11376086A JP11376086A JPS62271464A JP S62271464 A JPS62271464 A JP S62271464A JP 11376086 A JP11376086 A JP 11376086A JP 11376086 A JP11376086 A JP 11376086A JP S62271464 A JPS62271464 A JP S62271464A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体装１の製造分野に属するもので、基板
に垂直な方向にエミッタ、ベース、コレクタ層を有する
縦型アトランジスタにおいて、寄生容量を低減し超高速
動作に適したデバイス構造を得るための半導体装置の製
造方法に関するものである。
に垂直な方向にエミッタ、ベース、コレクタ層を有する
縦型アトランジスタにおいて、寄生容量を低減し超高速
動作に適したデバイス構造を得るための半導体装置の製
造方法に関するものである。
超高速動作が可能と考えられている能動半導体装置の１
つに広い禁止帯幅のエミッタ（ＷＯＥ）を有するヘテロ
接合・バイポーラ・トランジスタ（ＨＢＴ）がある。例
えば、アスペック（Ａｓｂｅｃｋ）らによりインターナ
ショナル・エレクトロン・デバイス・ミーティング（Ｉ
ＥＤＭ、テクニカル・ダイジェスト ６２９ページ、１
９８１年）において、ＨＢＴの試作が報告されている。
つに広い禁止帯幅のエミッタ（ＷＯＥ）を有するヘテロ
接合・バイポーラ・トランジスタ（ＨＢＴ）がある。例
えば、アスペック（Ａｓｂｅｃｋ）らによりインターナ
ショナル・エレクトロン・デバイス・ミーティング（Ｉ
ＥＤＭ、テクニカル・ダイジェスト ６２９ページ、１
９８１年）において、ＨＢＴの試作が報告されている。
このデバイスは、
（１）エミッタ注入効率を劣化させることなくベース抵
抗を大幅に低減しベース幅を狭くし得る。
抗を大幅に低減しベース幅を狭くし得る。
（２）エミッタ領域の不純物濃度を低減し得るためエミ
ッタ・ベース間容量を小さくできる。
ッタ・ベース間容量を小さくできる。
という利点を有するため、ホモ接合だけからなる通常の
バイポーラトランジスタ以上に高速動作に適している。
バイポーラトランジスタ以上に高速動作に適している。
従来のへテロ接合バイポーラトランジスタの製造工程に
ついて図を用いて説明する。
ついて図を用いて説明する。
第２図（ａ）〜（ｄ）は従来のへテロ接合バイポーラト
ランジスタの製造工程を説明するための図で、各主要工
程における半導体装置の断面模式図である。図において
、■は単結晶で半絶縁性の半導体または絶縁体の基板、
２は一導電型を存する第１の半導体からなるコレクタ層
、３は該コレクタ層と異なる導電型を有し第２の半導体
からなるベース層、４は第１の半導体と同一導電型を有
し第２の半導体よりもバンドギャップの広い第３の半導
体からなるエミツタ層、５はコレクタ層２およびエミツ
タ層４がベース層３と同一導電型になるように高濃度に
不純物を含有したイオン注入領域、６はコレクタ層２と
オーミック接合を形成するコレクタ電極、７はイオン注
入領域５とオーミック接合を形成するベース電極、８は
エミツタ層４とオーミック接合を形成するエミッタ電極
を示す。
ランジスタの製造工程を説明するための図で、各主要工
程における半導体装置の断面模式図である。図において
、■は単結晶で半絶縁性の半導体または絶縁体の基板、
２は一導電型を存する第１の半導体からなるコレクタ層
、３は該コレクタ層と異なる導電型を有し第２の半導体
からなるベース層、４は第１の半導体と同一導電型を有
し第２の半導体よりもバンドギャップの広い第３の半導
体からなるエミツタ層、５はコレクタ層２およびエミツ
タ層４がベース層３と同一導電型になるように高濃度に
不純物を含有したイオン注入領域、６はコレクタ層２と
オーミック接合を形成するコレクタ電極、７はイオン注
入領域５とオーミック接合を形成するベース電極、８は
エミツタ層４とオーミック接合を形成するエミッタ電極
を示す。
また、（ａ）は基板１上にコレクタ層２、ベース層３お
よびエミツタ層４を順次に単結晶成長させる工程、（ｂ
）はエミツタ層４表面よりベース層３を含みコレクタ層
２の一部までにわたり不純物をイオン注入し該不純物を
アニールによって活性化させる工程、（Ｃ）はコレクタ
層２の一部を露出するためのエツチング工程、（ｄ）は
コレクタ層２、イオン注入領域５、エミツタ層４のそれ
ぞれの表面にコレクタ電極６、ベース電極７、エミッタ
電極８を形成しアロイする工程である。
よびエミツタ層４を順次に単結晶成長させる工程、（ｂ
）はエミツタ層４表面よりベース層３を含みコレクタ層
２の一部までにわたり不純物をイオン注入し該不純物を
アニールによって活性化させる工程、（Ｃ）はコレクタ
層２の一部を露出するためのエツチング工程、（ｄ）は
コレクタ層２、イオン注入領域５、エミツタ層４のそれ
ぞれの表面にコレクタ電極６、ベース電極７、エミッタ
電極８を形成しアロイする工程である。
従来製造プロセスの問題点を、基板１として半絶縁性の
ＧａＡｓ基板、コレクタ層２としてｎ型のＡＮｏ、：＋
Ｇａ６，１ Ａｓ、ベース層３としてｐ型のＧａＡｓ
、エミツタ層としてｎ型のＡ ｌ ｏ、３ Ｇ ａ ６
，７ Ａ Ｓ、イオン注入領域５形成の為の不純物とし
てｐ型半導体を作るＢｅを用いた場合について説明する
。
ＧａＡｓ基板、コレクタ層２としてｎ型のＡＮｏ、：＋
Ｇａ６，１ Ａｓ、ベース層３としてｐ型のＧａＡｓ
、エミツタ層としてｎ型のＡ ｌ ｏ、３ Ｇ ａ ６
，７ Ａ Ｓ、イオン注入領域５形成の為の不純物とし
てｐ型半導体を作るＢｅを用いた場合について説明する
。
工程（ｂ）のＢｅのイオン注入はｐ型ＧａＡｓのベース
層３に表面より電気的コンタクトを得るために、表面の
ｎ型Ａ ７！ｏ、ｚ Ｇ ａ Ｏ，？ Ａ ｓのエミツ
タ層の一部をｐ型に変えるために行うものである。イオ
ン注入は深さ方向に“だれ”を持つので、一般にイオン
注入領域５はコレクタ層２まで達する。Ｂｅイオン注入
後の８００〜９００℃のアニールによりイオン注入領域
５は、全てｐ型半導体となりエミッタ層内イオン注入領
域５のｐ型ＡＮ−ｏ、ｘ Ｇａ６．、ＡＳとｐ型ＧａＡ
ｓベース層３のオーミック接合が形成される。
層３に表面より電気的コンタクトを得るために、表面の
ｎ型Ａ ７！ｏ、ｚ Ｇ ａ Ｏ，？ Ａ ｓのエミツ
タ層の一部をｐ型に変えるために行うものである。イオ
ン注入は深さ方向に“だれ”を持つので、一般にイオン
注入領域５はコレクタ層２まで達する。Ｂｅイオン注入
後の８００〜９００℃のアニールによりイオン注入領域
５は、全てｐ型半導体となりエミッタ層内イオン注入領
域５のｐ型ＡＮ−ｏ、ｘ Ｇａ６．、ＡＳとｐ型ＧａＡ
ｓベース層３のオーミック接合が形成される。
しかし、同時にエミッタ層内イオン注入領域５のｐ型Ａ
ｌ 、、 、 Ｇ ａ ０．７ Ａ ｓとｎ型Ａ７！
。、３Ｇａｏ、７Ａｓ工ミツタ層４との間にｐ−ｎ接合
が形成され、またコレクタ層内イオン注入領域５のｐ型
Ａ ７！０．３ Ｇ ａ Ｇ、７ Ａ Ｓとｎ型Ａ Ｊ
、、。
ｌ 、、 、 Ｇ ａ ０．７ Ａ ｓとｎ型Ａ７！
。、３Ｇａｏ、７Ａｓ工ミツタ層４との間にｐ−ｎ接合
が形成され、またコレクタ層内イオン注入領域５のｐ型
Ａ ７！０．３ Ｇ ａ Ｇ、７ Ａ Ｓとｎ型Ａ Ｊ
、、。
Ｇ ａ Ｏ，７Ａ Ｓのコレクタ層２との間にもｐ−ｎ
接合が形成される。これらのｐ−ｎ接合はトランジスタ
の基本動作に全く関係なく、単に寄生容量Ｃ□ｂ （エ
ミッタ・ベース間寄生容量）、Ｃｐｂ、（ベース・コレ
クタ間寄生容量）として働く。Ｃｐ＊ｂ％Ｃｐｂｃの値
はトランジスタの基本動作に関係した領域で有する真正
のエミッタ・ペース間容量Ｃ，，ｂ、ベース・コレクタ
間容量ｃ ｔ ｂ ｅと同程度かそれ以上になるので、
トランジスタの速度を遅くする大きな要因になっている
。
接合が形成される。これらのｐ−ｎ接合はトランジスタ
の基本動作に全く関係なく、単に寄生容量Ｃ□ｂ （エ
ミッタ・ベース間寄生容量）、Ｃｐｂ、（ベース・コレ
クタ間寄生容量）として働く。Ｃｐ＊ｂ％Ｃｐｂｃの値
はトランジスタの基本動作に関係した領域で有する真正
のエミッタ・ペース間容量Ｃ，，ｂ、ベース・コレクタ
間容量ｃ ｔ ｂ ｅと同程度かそれ以上になるので、
トランジスタの速度を遅くする大きな要因になっている
。
以上述べたように、従来の製造方法では寄生容量Ｃｐｃ
ｂ、Ｃｐｂｃを充分に低減することが困難であり、超高
速のへテロ接合バイポーラトランジスタを実現すること
はできなかった。
ｂ、Ｃｐｂｃを充分に低減することが困難であり、超高
速のへテロ接合バイポーラトランジスタを実現すること
はできなかった。
本発明の目的は、従来のへテロ接合バイポーラトランジ
スタの製造方法のもつ前記の欠点を除去し、超高速動作
を実現する半導体装置の製造方法を提供することにある
。
スタの製造方法のもつ前記の欠点を除去し、超高速動作
を実現する半導体装置の製造方法を提供することにある
。
〔問題点を解決するための手段〕
本発明半導体装置の製造方法は、エミッタ、ベース、コ
レクタ領域を有する半導体装置の製造方法において、コ
レクタ領域を絶縁膜中に埋め込み、該コレクタ領域の一
部を絶縁膜の表面に露出させ、該コレクタ領域露出表面
を種として該露出表面及び絶縁体表面の一部に単結晶領
域を広げてベース領域を形成し、該ベース領域上の一部
にエミッタ領域を形成することを特徴とする。
レクタ領域を有する半導体装置の製造方法において、コ
レクタ領域を絶縁膜中に埋め込み、該コレクタ領域の一
部を絶縁膜の表面に露出させ、該コレクタ領域露出表面
を種として該露出表面及び絶縁体表面の一部に単結晶領
域を広げてベース領域を形成し、該ベース領域上の一部
にエミッタ領域を形成することを特徴とする。
本発明の製造方法においては、トランジスタ動作に関与
しないコレクタ層を絶縁体で覆うため、ベース・コレク
タ間寄生容量の発生が抑制される。
しないコレクタ層を絶縁体で覆うため、ベース・コレク
タ間寄生容量の発生が抑制される。
また、エミッタ・ベース間寄生容量もほとんど発生しな
い構造となる。したがって、超高速動作が可能な半導体
装置を作ることができる。
い構造となる。したがって、超高速動作が可能な半導体
装置を作ることができる。
以下、本発明による半導体装置の製造方法を図面を参照
して詳細に説明する。
して詳細に説明する。
第１図（ａ）〜（ｇ）は本発明による半導体装置の製造
プロセスを説明するための図で、各主要工程における半
導体装置の断面模式図である。
プロセスを説明するための図で、各主要工程における半
導体装置の断面模式図である。
第１図において、第２図と同じ番号のものは第２図と同
等物で同一機能を果たすものである。９は絶縁体からな
る絶縁膜、１０はコレクタ層２表面を種としてコレクタ
層２表面上および絶縁膜９表面上にも単結晶成長したラ
テラルエピ層である。
等物で同一機能を果たすものである。９は絶縁体からな
る絶縁膜、１０はコレクタ層２表面を種としてコレクタ
層２表面上および絶縁膜９表面上にも単結晶成長したラ
テラルエピ層である。
（ａ）は基板１上にコレクタ層２を単結晶成長させる工
程、（ｂ）は素子分離のために素子領域以外を基板に至
るまでエツチングし、トランジスタ動作に直接関係しな
い領域を基板までは至らないようにエツチングする工程
、（ｃ）は絶縁膜９を設は絶縁膜９およびコレクタ層２
の表面が平坦化するようにエツチングする工程、（ｄ）
はコレクタ層２表面を種とし、コレクタ層２表面および
絶縁膜９上にもラテラルエピ層１０を単結晶成長させる
工程、（ｅ）はラテラルエピ層１０上にベース層３およ
びエミッタＮ４を順次単結晶成長させる工程、＜ｒ＞は
エミッタ領域およびベース電極令頁域を残すようにエツ
チングする工程、（ｇ）はエミッタ電極、ベース電極お
よびコレクタ電極を形成する工程である。
程、（ｂ）は素子分離のために素子領域以外を基板に至
るまでエツチングし、トランジスタ動作に直接関係しな
い領域を基板までは至らないようにエツチングする工程
、（ｃ）は絶縁膜９を設は絶縁膜９およびコレクタ層２
の表面が平坦化するようにエツチングする工程、（ｄ）
はコレクタ層２表面を種とし、コレクタ層２表面および
絶縁膜９上にもラテラルエピ層１０を単結晶成長させる
工程、（ｅ）はラテラルエピ層１０上にベース層３およ
びエミッタＮ４を順次単結晶成長させる工程、＜ｒ＞は
エミッタ領域およびベース電極令頁域を残すようにエツ
チングする工程、（ｇ）はエミッタ電極、ベース電極お
よびコレクタ電極を形成する工程である。
基板ｌとして半絶縁性のＧａＡｓ基板、コレクタ層２と
してｎ型のＧａＡｓ、ベース層３としてｐ型のＧａＡｓ
、エミツタ層４としてｎ型のＡｊ！ｏ、３Ｇａｏ、７Ａ
ｓ、絶縁膜９としてＳｉｎ、、ラテラルエピ層１０とし
て不純物を含有しないＧａＡｓを用いた。次に、これら
半導体を成長する方法として分子線エピタキシー（ＭＢ
Ｅ。
してｎ型のＧａＡｓ、ベース層３としてｐ型のＧａＡｓ
、エミツタ層４としてｎ型のＡｊ！ｏ、３Ｇａｏ、７Ａ
ｓ、絶縁膜９としてＳｉｎ、、ラテラルエピ層１０とし
て不純物を含有しないＧａＡｓを用いた。次に、これら
半導体を成長する方法として分子線エピタキシー（ＭＢ
Ｅ。
Ｍｏ１ｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法を
用いて（ａ）〜（ｇ）の各工程を詳細に説明する。
用いて（ａ）〜（ｇ）の各工程を詳細に説明する。
工程（ａ）では、ＧａＡｓ基板１上にｎ型ＧａＡｓコレ
クタ層２を５０００人程度成長させる。
クタ層２を５０００人程度成長させる。
工程（ｂ）ではトランジスタ素子領域以外の部分を１μ
ｍ程度エツチングにより除去し、またトランジスタ動作
領域以外を２０００人程度エフチングする。エツチング
には例えば、硫酸系のエッチャントを用いればよい。工
程（ｃ）ではＳｉＯ□絶縁膜９を１μｍ程度化学気相成
長（ＣＶＤ）法で形成し、平坦化用のレジストを１μｍ
程度塗布した後、ドライエツチングによりコレクタ層２
表面が露出するまで削る。この時、全体が平坦になるよ
うにする。この状態でコレクタ層２の直接動作に関係す
るところ以外は絶縁物で囲まれる事になる。
ｍ程度エツチングにより除去し、またトランジスタ動作
領域以外を２０００人程度エフチングする。エツチング
には例えば、硫酸系のエッチャントを用いればよい。工
程（ｃ）ではＳｉＯ□絶縁膜９を１μｍ程度化学気相成
長（ＣＶＤ）法で形成し、平坦化用のレジストを１μｍ
程度塗布した後、ドライエツチングによりコレクタ層２
表面が露出するまで削る。この時、全体が平坦になるよ
うにする。この状態でコレクタ層２の直接動作に関係す
るところ以外は絶縁物で囲まれる事になる。
工程（ｄ）ではまずＭＢＥによりアモルファスのＧａＡ
ｓを１００人程変形成し、その後温度を上げてコレクタ
層２表面より絶縁膜表面に向かって単結晶化させ、ラテ
ラルエピ層１０とする。工程（ｅ）では工程（ｄ）に引
続き１０００人のｐ型ＧａＡｓベース層３および３００
０人程度０ｎ型Ａ７！６．ｚ Ｇａｏ、７ Ａｓエミッ
タ１！４をＭＢＥを用いて成長させる。工程（ｆ）では
エミッタ動作領域だけを残すようにエミツタ層４を３０
００人程度エフチングし、更にベース層３の動作領域及
び電極領域以外をエツチングして取り除く。この時、ラ
テラルエピ層１０も同時にエツチングする。
ｓを１００人程変形成し、その後温度を上げてコレクタ
層２表面より絶縁膜表面に向かって単結晶化させ、ラテ
ラルエピ層１０とする。工程（ｅ）では工程（ｄ）に引
続き１０００人のｐ型ＧａＡｓベース層３および３００
０人程度０ｎ型Ａ７！６．ｚ Ｇａｏ、７ Ａｓエミッ
タ１！４をＭＢＥを用いて成長させる。工程（ｆ）では
エミッタ動作領域だけを残すようにエミツタ層４を３０
００人程度エフチングし、更にベース層３の動作領域及
び電極領域以外をエツチングして取り除く。この時、ラ
テラルエピ層１０も同時にエツチングする。
工程（ｇ）では電極形成のために絶縁膜９の一部を削っ
てコレクタ層２を露出させ、コレクタ電極６、ベース電
極７及びエミッタ電極８を形成してヘテロ接合バイポー
ラトランジスタを完成させる。
てコレクタ層２を露出させ、コレクタ電極６、ベース電
極７及びエミッタ電極８を形成してヘテロ接合バイポー
ラトランジスタを完成させる。
上述の本発明による製造方法によれば寄生的なｐｎ接合
はできないので、エミッタ・ベース間およびベース・コ
レクタ間の寄生容１ｔ（ｃｐｅｂ。
はできないので、エミッタ・ベース間およびベース・コ
レクタ間の寄生容１ｔ（ｃｐｅｂ。
Ｃａｂｃ）は殆ど無視できる。従って、本発明により寄
生容量が少なく超高速動作が可能なヘテロ接合バイポー
ラトランジスタができた。本発明によるヘテロ接合バイ
ポーラトランジスタと同一層構造を有する従来の製造方
法で作成したものとの遅延時間を比較すると、本発明に
よるものは同じエミッタ面積（２５μｍ）の従来のもの
に比べ約半分の遅延時間（１５ｐｓ）が得られた。
生容量が少なく超高速動作が可能なヘテロ接合バイポー
ラトランジスタができた。本発明によるヘテロ接合バイ
ポーラトランジスタと同一層構造を有する従来の製造方
法で作成したものとの遅延時間を比較すると、本発明に
よるものは同じエミッタ面積（２５μｍ）の従来のもの
に比べ約半分の遅延時間（１５ｐｓ）が得られた。
以上述べた本発明の実施例ではｎｐｎ型のバイポーラト
ランジスタについてしか示さなかったが、本発明は半導
体の導電型を反対にしたｐｎｐ型のものに対しても同様
に適用できることは明らかである。また、本発明はバイ
ポーラトランジスタだけでなく、その他の縦型構造を存
するデバイスに適用でき、半導体の導電型や材料の組合
せに回答制限はない。
ランジスタについてしか示さなかったが、本発明は半導
体の導電型を反対にしたｐｎｐ型のものに対しても同様
に適用できることは明らかである。また、本発明はバイ
ポーラトランジスタだけでなく、その他の縦型構造を存
するデバイスに適用でき、半導体の導電型や材料の組合
せに回答制限はない。
半導体としてはＱａＡｓＬか示さなかったが、Ｓｉ、、
Ｇｅ等の元素半導体、［ｎＰ、ＩｎＡｓ。
Ｇｅ等の元素半導体、［ｎＰ、ＩｎＡｓ。
ＧａＰ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ等の■−■化合
物半導体、ＣｄＴｅ、ＺｎＴｅ等のＩＩ−Ｖｌ化合物半
導体およびその他の各種半導体も同様に用いられる。絶
縁膜としては３ｉ０．Ｌか示さなかったが、その他Ｓ
ｉ ３ Ｎａ 、Ａ １２０１等が同様に用いられる。
物半導体、ＣｄＴｅ、ＺｎＴｅ等のＩＩ−Ｖｌ化合物半
導体およびその他の各種半導体も同様に用いられる。絶
縁膜としては３ｉ０．Ｌか示さなかったが、その他Ｓ
ｉ ３ Ｎａ 、Ａ １２０１等が同様に用いられる。
本発明の構造を得るための結晶成長方法としては、原理
的にはどんな方法でも良く、ＭＢＥ法の他に、気相エピ
タキシー（Ｖ Ｐ Ｅ 、 Ｖａｐｏｕｒ Ｐｈａｓｅ
Ｅｐｉｔａｘｙ ） 、液相エピタキシー（Ｌ Ｐ Ｅ
、 ＬｉｑｕｉｄＰｈａｓｅ Ｅｐｉｔａｘｙ ） 、
有機金属化学気相成長（ＭＯＣＶ Ｄ、 Ｍｅｔａｌ
Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄ
ｅｐｏ−ｓｉｔｉｏｎ）法等が同様に用いられる。
的にはどんな方法でも良く、ＭＢＥ法の他に、気相エピ
タキシー（Ｖ Ｐ Ｅ 、 Ｖａｐｏｕｒ Ｐｈａｓｅ
Ｅｐｉｔａｘｙ ） 、液相エピタキシー（Ｌ Ｐ Ｅ
、 ＬｉｑｕｉｄＰｈａｓｅ Ｅｐｉｔａｘｙ ） 、
有機金属化学気相成長（ＭＯＣＶ Ｄ、 Ｍｅｔａｌ
Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄ
ｅｐｏ−ｓｉｔｉｏｎ）法等が同様に用いられる。
本発明の半導体装置の製造方法により、寄生容量を大幅
に減少させた超高速のデバイスが得られた。
に減少させた超高速のデバイスが得られた。
第１図（ａ）〜（ｇ）は本発明の半導体装置の製造方法
を説明するための各主要工程における断面模式図、 第２図（ａ）〜（ｄ）は従来技術を説明するための各主
要工程における断面模式図である。 １・・基板 ２・・コレクタ層 ３・・ベース層 ４・・エミツタ層 ５・・イオン注入領域 ６・・コレクタ電極 ７・・ベース電極 ８・・エミッタ電極 ９・・絶縁膜 １０・・ラテラルエピ層 代理人 弁理士 岩 佐 義 幸 第１図
を説明するための各主要工程における断面模式図、 第２図（ａ）〜（ｄ）は従来技術を説明するための各主
要工程における断面模式図である。 １・・基板 ２・・コレクタ層 ３・・ベース層 ４・・エミツタ層 ５・・イオン注入領域 ６・・コレクタ電極 ７・・ベース電極 ８・・エミッタ電極 ９・・絶縁膜 １０・・ラテラルエピ層 代理人 弁理士 岩 佐 義 幸 第１図
Claims (1)
- （１）エミッタ、ベース、コレクタ領域を有する半導体
装置の製造方法において、コレクタ領域を絶縁膜中に埋
め込み、該コレクタ領域の一部を絶縁膜の表面に露出さ
せ、該コレクタ領域露出表面を種として、該露出表面及
び絶縁体表面の一部に単結晶領域を広げてベース領域を
形成し、該ベース領域上の一部にエミッタ領域を形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11376086A JPS62271464A (ja) | 1986-05-20 | 1986-05-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11376086A JPS62271464A (ja) | 1986-05-20 | 1986-05-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62271464A true JPS62271464A (ja) | 1987-11-25 |
Family
ID=14620446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11376086A Pending JPS62271464A (ja) | 1986-05-20 | 1986-05-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62271464A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095966A (ja) * | 1983-10-31 | 1985-05-29 | Fujitsu Ltd | ヘテロ接合バイポ−ラトランジスタとその製造方法 |
| JPS6097670A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-05-20 JP JP11376086A patent/JPS62271464A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095966A (ja) * | 1983-10-31 | 1985-05-29 | Fujitsu Ltd | ヘテロ接合バイポ−ラトランジスタとその製造方法 |
| JPS6097670A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 半導体装置 |
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