JPS63272076A - ヘテロ接合型バイポーラトランジスタ及びその製造方法並びにそれを用いたメモリセル - Google Patents
ヘテロ接合型バイポーラトランジスタ及びその製造方法並びにそれを用いたメモリセルInfo
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- JPS63272076A JPS63272076A JP62107352A JP10735287A JPS63272076A JP S63272076 A JPS63272076 A JP S63272076A JP 62107352 A JP62107352 A JP 62107352A JP 10735287 A JP10735287 A JP 10735287A JP S63272076 A JPS63272076 A JP S63272076A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
〔発明の概要〕
本発明は、ヘテロ接合型バイポーラトランジスタにおい
て、エミッタ又はコレクタ領域と外部ベース領域とを互
に側面で接するように形成し、このエミッタ又はコレク
タ領域と外部ベース領域の境界を含む領域上に真性ベー
ス領域を形成し、さらに真性ベース領域上にコレクタ又
はエミッタ領域を形成することによってコレクタ容量、
エミッタ容量を減少して高速化を促進し、またＩＣ化を
容易にしたものである。
て、エミッタ又はコレクタ領域と外部ベース領域とを互
に側面で接するように形成し、このエミッタ又はコレク
タ領域と外部ベース領域の境界を含む領域上に真性ベー
ス領域を形成し、さらに真性ベース領域上にコレクタ又
はエミッタ領域を形成することによってコレクタ容量、
エミッタ容量を減少して高速化を促進し、またＩＣ化を
容易にしたものである。
（従来の技術〕
ヘテロ接合型バイポーラトランジスタは、シリコンなど
によるホモ接合型パイボーラトランジス夕が有する欠点
を克服することができるトランジスタである。即ち、エ
ミッタ（Ｅ）にＡｌ２ＧａＡｓ、ベース（Ｈ）及びコレ
クタ（Ｃ）にＧａＡｓを用いた場合のへテロ接合型バイ
ポーラトランジスタを例にとると、ベース中の多数キャ
リアである正孔は、Ｅ−１３間のバンドギャップ差（Δ
Ｅｇ）のエネルギー障壁のためエミッタ中に拡散するこ
とができず、ベース電流は減少し、エミッタからベース
への電子の注入効率が増加する。従って、ベース濃度を
大きくし、エミッタ濃度を小さくしても増中度（β＝
１ ｃ ／ ｌ ｅ ）を大きくすることができる。
によるホモ接合型パイボーラトランジス夕が有する欠点
を克服することができるトランジスタである。即ち、エ
ミッタ（Ｅ）にＡｌ２ＧａＡｓ、ベース（Ｈ）及びコレ
クタ（Ｃ）にＧａＡｓを用いた場合のへテロ接合型バイ
ポーラトランジスタを例にとると、ベース中の多数キャ
リアである正孔は、Ｅ−１３間のバンドギャップ差（Δ
Ｅｇ）のエネルギー障壁のためエミッタ中に拡散するこ
とができず、ベース電流は減少し、エミッタからベース
への電子の注入効率が増加する。従って、ベース濃度を
大きくし、エミッタ濃度を小さくしても増中度（β＝
１ ｃ ／ ｌ ｅ ）を大きくすることができる。
これは高速性に関係するベース胤抗とＥ−Ｂ間接合容量
を小さくできることを意味し、シリコン・バイポーラト
ランジスタより高速であることが理論的にも実験的にも
示されている。
を小さくできることを意味し、シリコン・バイポーラト
ランジスタより高速であることが理論的にも実験的にも
示されている。
第９図は、イオン注入技術と金属埋込み技術を駆使した
Ａｌ２ ＧａＡｓ層 ＧａＡｓプレーナ型へテロ接合型
バイポーラトランジスタの代表的な構造である。この構
造に係るトランジスタ（１３）の製法例を簡単に説明す
る。
Ａｌ２ ＧａＡｓ層 ＧａＡｓプレーナ型へテロ接合型
バイポーラトランジスタの代表的な構造である。この構
造に係るトランジスタ（１３）の製法例を簡単に説明す
る。
半絶縁性ＧａＡｓ晶坂（１１上に順次コレクタ電極取出
層（２）となるｎ”−ＧａＡｓ層、コレクタ領域（３）
となるｎ −ＧａＡｓ層、ベース領域（即ち真性ベース
領域）（４）となるｐ−ＧａＡｓ層、エミッタ領域（５
）となるＮ−Ａｌ２ＧａＡ５Ｊ−及びキャップ層（６）
となるｎ −ＧａＡｓ層、ｎ”−ＧａＡｓ層をエピタキ
シャル成長した後、先ずエミッタ領域を残すようにｎ”
−ＧａＡｓのキャップ層（６）をエツチング除去し、
５ｉＱ２をマスクとしてＭｇをイオン注入した後、アニ
ールによって外部ベース領域（７）を形成する０次に、
ボロン又はＨ＋のイオン注入によって素子分ｌｉＩ＆領
域（８）及びベース／コレクタ分離領域（９）を形成す
る。次に、コレクタ電極形成領域のＳ Ｌ０２層（１０
）の窓開け、トレンチ（４１部＞ （１１）の形成、
このトレンチ（１１＞への金属（１２）の埋込み、によ
ってトランジスタ（１３）を作製する。 （１４）は
ベース電極、（１５）はエミッタ電極、（１６）はコレ
クタ電極である。
層（２）となるｎ”−ＧａＡｓ層、コレクタ領域（３）
となるｎ −ＧａＡｓ層、ベース領域（即ち真性ベース
領域）（４）となるｐ−ＧａＡｓ層、エミッタ領域（５
）となるＮ−Ａｌ２ＧａＡ５Ｊ−及びキャップ層（６）
となるｎ −ＧａＡｓ層、ｎ”−ＧａＡｓ層をエピタキ
シャル成長した後、先ずエミッタ領域を残すようにｎ”
−ＧａＡｓのキャップ層（６）をエツチング除去し、
５ｉＱ２をマスクとしてＭｇをイオン注入した後、アニ
ールによって外部ベース領域（７）を形成する０次に、
ボロン又はＨ＋のイオン注入によって素子分ｌｉＩ＆領
域（８）及びベース／コレクタ分離領域（９）を形成す
る。次に、コレクタ電極形成領域のＳ Ｌ０２層（１０
）の窓開け、トレンチ（４１部＞ （１１）の形成、
このトレンチ（１１＞への金属（１２）の埋込み、によ
ってトランジスタ（１３）を作製する。 （１４）は
ベース電極、（１５）はエミッタ電極、（１６）はコレ
クタ電極である。
一方、８１０図に示すようにコレクタ領域を表面ｊ−側
にした所謂コレクタ・トップ型のへテロ接合型バイポー
ラトランジスタ（１７）も考えられている。このコレク
タ・トップ型のへテロ接合バイポーラトランジスタの作
製の手順は、エピタキシーの順序が変るだけで、はとん
ど第９図のエミッタ・トップ型のへテロ接合バイポーラ
トランジスタ（１３）と同じである。第１Ｏ図において
、第９図と対応する部分に同一符号を付すも、（１８）
はエミッタ電極取出層となるｎゝ−ＧａＡｓｊＭ、 （
５１はエミッタ領域となるＮ−Ａｌ２ＧａＡｓ層、（４
）はベース領域となるｐ −ＧａＡｓｌ−１（３）はコ
レクタ領域となるｎ −ＧａＡｓ層、（１９）はコレク
タキャップ層となるｎ４Ｐ−ＧａＡｓ層、（７）は外部
ベース領域である。
にした所謂コレクタ・トップ型のへテロ接合型バイポー
ラトランジスタ（１７）も考えられている。このコレク
タ・トップ型のへテロ接合バイポーラトランジスタの作
製の手順は、エピタキシーの順序が変るだけで、はとん
ど第９図のエミッタ・トップ型のへテロ接合バイポーラ
トランジスタ（１３）と同じである。第１Ｏ図において
、第９図と対応する部分に同一符号を付すも、（１８）
はエミッタ電極取出層となるｎゝ−ＧａＡｓｊＭ、 （
５１はエミッタ領域となるＮ−Ａｌ２ＧａＡｓ層、（４
）はベース領域となるｐ −ＧａＡｓｌ−１（３）はコ
レクタ領域となるｎ −ＧａＡｓ層、（１９）はコレク
タキャップ層となるｎ４Ｐ−ＧａＡｓ層、（７）は外部
ベース領域である。
ヘテロ接合型バイポーラトランジスタのスイッチング時
間τＳは、 で与えられる。但し、Ｒｂ；ベース砥抗、Ｃｃ：ベース
ーコレクタ間容量、ＲＬ：負荷砥抗、ｃＬ；負荷容量、
τｂ：ベース通過時間である。従ってτＳの低減化には
ＲｈとＣｃの低減化が必要となる。一般的にはコレクタ
・トップ型へテロ接合バイポーラトランジスタの方が、
エミッタ・トップ型へテロ接合バイポーラトランジスタ
に比較してＣｃの低減化に有利であるため、高速性は高
いと考えられている。即ち、（１）コレクタ・トップ型
へテロ接合バイポーラトランジスタはコレクタ面積が小
さいのでコレクターベース間接合容播が小さくなり、高
速性に有利である。一方逆にエミッタ面積は大きくなる
ので工ｔｙターベース間容量は大きくなる。これは短所
であるが、しがし、エミッターベース間はへテロ接合で
あり、ホモ接合に比べて小さくなる。又エミッタ濃度は
小さいので、本来エミッタ接合容量は小さくでき大きな
問題とはならない、コレクタ容置の減少による長所の方
がはるかに大きく、発表されているシミュレーシヨンで
もコレクタ・トップ型の方が速い。
間τＳは、 で与えられる。但し、Ｒｂ；ベース砥抗、Ｃｃ：ベース
ーコレクタ間容量、ＲＬ：負荷砥抗、ｃＬ；負荷容量、
τｂ：ベース通過時間である。従ってτＳの低減化には
ＲｈとＣｃの低減化が必要となる。一般的にはコレクタ
・トップ型へテロ接合バイポーラトランジスタの方が、
エミッタ・トップ型へテロ接合バイポーラトランジスタ
に比較してＣｃの低減化に有利であるため、高速性は高
いと考えられている。即ち、（１）コレクタ・トップ型
へテロ接合バイポーラトランジスタはコレクタ面積が小
さいのでコレクターベース間接合容播が小さくなり、高
速性に有利である。一方逆にエミッタ面積は大きくなる
ので工ｔｙターベース間容量は大きくなる。これは短所
であるが、しがし、エミッターベース間はへテロ接合で
あり、ホモ接合に比べて小さくなる。又エミッタ濃度は
小さいので、本来エミッタ接合容量は小さくでき大きな
問題とはならない、コレクタ容置の減少による長所の方
がはるかに大きく、発表されているシミュレーシヨンで
もコレクタ・トップ型の方が速い。
（１１）回路的にみると、ＥＣＬ （エミッタ・カップ
ルド・ロジック）の場合、いくつかのトランジスタのエ
ミッタが共通に接続されてゲートを構成するので ｎ＊
エミッタ層をアイソレーシッンなしで共通にすることで
素子面積の縮小化を計ることができる。
ルド・ロジック）の場合、いくつかのトランジスタのエ
ミッタが共通に接続されてゲートを構成するので ｎ＊
エミッタ層をアイソレーシッンなしで共通にすることで
素子面積の縮小化を計ることができる。
ところで、上述した従来のへテロ接合型バイポーラトラ
ンジスタにおいて、デバイスの面積を小さくしてゆくと
活性領域の周辺すなわちコレクタと外部ベース間及びエ
ミッタと外部ベース間のペリフェリが持つ容量が相対的
に大きくなってくる。
ンジスタにおいて、デバイスの面積を小さくしてゆくと
活性領域の周辺すなわちコレクタと外部ベース間及びエ
ミッタと外部ベース間のペリフェリが持つ容量が相対的
に大きくなってくる。
例えば第１０図のコレクタ・トップ型のへテロ接合バイ
ポーラトランジスタにおいて、コレクタ面積が１×１μ
＋ｄの場合を計算してみると、真性部分容量はエミッタ
ーベース間容ｆｉｆｃｏｂミ２．ＴｆＦ 、コレクター
ベース問答ＷｋＣｂｃ＝ ０．２７ｆＦ （空乏）ｉｉ
４０００人と仮定する）と小さいが、外部容緻即ち周
辺部のみの容１ｃｅｂ’及びＣｂｃ’はＣｅｂ’ミ３．
２ｆＦ、Ｃｂｃ’ ミ０．５ｆＦとかなり大きいことが
分る。従って、デバイス面積の縮小に伴い周辺部の寄与
が大きくならないような構造が望ましい、実際Ｓｔ系バ
イポーラトランジスタではそのような工夫がなされてい
る。
ポーラトランジスタにおいて、コレクタ面積が１×１μ
＋ｄの場合を計算してみると、真性部分容量はエミッタ
ーベース間容ｆｉｆｃｏｂミ２．ＴｆＦ 、コレクター
ベース問答ＷｋＣｂｃ＝ ０．２７ｆＦ （空乏）ｉｉ
４０００人と仮定する）と小さいが、外部容緻即ち周
辺部のみの容１ｃｅｂ’及びＣｂｃ’はＣｅｂ’ミ３．
２ｆＦ、Ｃｂｃ’ ミ０．５ｆＦとかなり大きいことが
分る。従って、デバイス面積の縮小に伴い周辺部の寄与
が大きくならないような構造が望ましい、実際Ｓｔ系バ
イポーラトランジスタではそのような工夫がなされてい
る。
例えば第１０図の構成のへテロ接合型バイポーラトラン
ジスタでは外部容量を小さくしようとすると、ベースコ
ンタクト領域が小さくなるのでベースコンタクト抵抗が
大きくなってしまい素子のスピードが制限されてしまう
。
ジスタでは外部容量を小さくしようとすると、ベースコ
ンタクト領域が小さくなるのでベースコンタクト抵抗が
大きくなってしまい素子のスピードが制限されてしまう
。
そして、上述のような点も含めて従来のイオン注入によ
り外部ベースを作るヘテロ接合型バイポーラトランジス
タにおいては、次のような欠点を有していた。
り外部ベースを作るヘテロ接合型バイポーラトランジス
タにおいては、次のような欠点を有していた。
（ｉ）外部ベース領域の濃度を大きくすることができな
い。
い。
（ｉｉ ）活性化アニール時の注入不純物のエミッタ領
域への拡散及び真性ベース領域中の不純物の拡散による
接合位置のずれが生じる。
域への拡散及び真性ベース領域中の不純物の拡散による
接合位置のずれが生じる。
（ｉｉ ）エミッター外部ベース間、コレクター外部ベ
ース間に生じるペリフェリの外部容量がデバイス面積が
小さくなるにつれて相対的に太き（なる、特にペリフェ
リのコレクタ容量をなくすことができない。
ース間に生じるペリフェリの外部容量がデバイス面積が
小さくなるにつれて相対的に太き（なる、特にペリフェ
リのコレクタ容量をなくすことができない。
（ｉｖ）コレクタ（又はエミッタ）電極の取り出しには
深いトレンチの形成、金属埋め込み技術が必要である。
深いトレンチの形成、金属埋め込み技術が必要である。
（ｖ）容量を増さずにベース、エミッタのコンタクト面
積を大きくすることができない。
積を大きくすることができない。
（ｖｌ）エミッタ領域から真性ベース領域に注入された
電子のうちペリフェリ （周辺）における電子が拡散長
（数μｍ）の長さだけ外部ベース領域に拡散して正札と
再結合し、無効ベース電流となる所謂ペリフェリ効果に
より、素子を小さくした場合に電流増巾率が下がる。
電子のうちペリフェリ （周辺）における電子が拡散長
（数μｍ）の長さだけ外部ベース領域に拡散して正札と
再結合し、無効ベース電流となる所謂ペリフェリ効果に
より、素子を小さくした場合に電流増巾率が下がる。
本発明は、上述の点に謹み、特にコレクタ容量、エミッ
タ容置を小さくして高速性に優れ、且つＩＣ化を容易に
したヘテロ接合型バイポーラトランジスタ及びその製造
方法を提供するものである。
タ容置を小さくして高速性に優れ、且つＩＣ化を容易に
したヘテロ接合型バイポーラトランジスタ及びその製造
方法を提供するものである。
本発明は、エミッタ（又はコレクタ）領域と外部ベース
領域とを互に側面で接するように形成し、このエミッタ
（又はコレクタ）領域と外部ベース領域の境界を含む＠
域上、即ちエミッタ（又はコレクタ）領域の一部と外部
ベース領域の一部に誇る領域上に真性ベース領域を形成
すると共に、この真性ベース領域上にコレクタ（又はエ
ミッタ）領域を形成してヘテロ接合型バイポーラトラン
ジスタを構成する。
領域とを互に側面で接するように形成し、このエミッタ
（又はコレクタ）領域と外部ベース領域の境界を含む＠
域上、即ちエミッタ（又はコレクタ）領域の一部と外部
ベース領域の一部に誇る領域上に真性ベース領域を形成
すると共に、この真性ベース領域上にコレクタ（又はエ
ミッタ）領域を形成してヘテロ接合型バイポーラトラン
ジスタを構成する。
エミッタ（又はコレクタ）＠域と外部ベース領域の接触
は一辺又は２辺で接触するようになす。
は一辺又は２辺で接触するようになす。
コレクタ（又はエミッタ）領域及び真性ベース領域はメ
サ構造に形成され、その周囲に絶縁層が形成される。
サ構造に形成され、その周囲に絶縁層が形成される。
製造に際しては、エミッタ（又はコレクタ）領域と外部
ベース領域とを互に、側面が接するように形成して後、
エミッタ（又はコレクタ）領域と外部ベース領域の境界
を含む領域上にエピタキシャル成長により真性ベース領
域及びコレクタ（又はエミッタ）領域を順次形成する。
ベース領域とを互に、側面が接するように形成して後、
エミッタ（又はコレクタ）領域と外部ベース領域の境界
を含む領域上にエピタキシャル成長により真性ベース領
域及びコレクタ（又はエミッタ）領域を順次形成する。
真性ベース領域上のコレクタ（又はエミッタ）領域は外
部ベース領域とほとんど接していないのでコレクタ（又
はエミッタ）容量は真性部分の容量のみとなり小さくな
る。又、エミッタ（又はコレクタ）領域と外部ベース領
域とは例えば１辺又は２辺の側面で接しているだけであ
るためにエミッタ（又はコレクタ）容量も小さくなる。
部ベース領域とほとんど接していないのでコレクタ（又
はエミッタ）容量は真性部分の容量のみとなり小さくな
る。又、エミッタ（又はコレクタ）領域と外部ベース領
域とは例えば１辺又は２辺の側面で接しているだけであ
るためにエミッタ（又はコレクタ）容量も小さくなる。
即ち、デバイス面積を縮小化していってもペリフェリで
の容！＃（外部容量）は小さくなる。又、外部ベース領
域はコレクタ（又は工？、−／夕）領域とほとんど接触
せず、エミッタ（又はコレクタ）領域法は側面でのみ接
触している。したがって外部ベース面積は容量を増すこ
となく大きくすることが可能となりベース・コンタクト
抵抗が低減される。一方、製造に際しては外部ベース領
域を形成した後、エピタキシャル成長で真性ベース領域
が形成されるので、真性ベース領域の厚みは極限まで薄
くできる。また、Ｉ！ｋｌ＆のエピタキシャル成長（熱
過程〜７００℃）で真性ベース領域が形成されるので、
接合の位置ずれは生じない。
の容！＃（外部容量）は小さくなる。又、外部ベース領
域はコレクタ（又は工？、−／夕）領域とほとんど接触
せず、エミッタ（又はコレクタ）領域法は側面でのみ接
触している。したがって外部ベース面積は容量を増すこ
となく大きくすることが可能となりベース・コンタクト
抵抗が低減される。一方、製造に際しては外部ベース領
域を形成した後、エピタキシャル成長で真性ベース領域
が形成されるので、真性ベース領域の厚みは極限まで薄
くできる。また、Ｉ！ｋｌ＆のエピタキシャル成長（熱
過程〜７００℃）で真性ベース領域が形成されるので、
接合の位置ずれは生じない。
第１図を参照して本発明によるコレクタ・トップ型のへ
テロ接合バイポーラトランジスタの一実施例をその製法
と共に説明する。
テロ接合バイポーラトランジスタの一実施例をその製法
と共に説明する。
先ず、第１図Ａに示すように半絶縁性のＧａＡｓ基＆
（３１）上にエミッタに対してバリア層（３２） とな
る高抵抗の広バンドギャップ層即ち厚さ０．３μｍの半
絶縁性のＡ１２ ａｓ Ｇ ａ ｏ、ｓ＾Ｓ（アンド−
１）層、エミッタ領域となる厚さ０．５μｍ、ｓｔドー
プによる不純物濃度２ Ｘ １０” ａｓ−’程度のＮ
−１１１Ｌ１２０．３ Ｇａｏ、ｖＡＳ層（３３）
、及びＮ −Ａｊ２ Ｘ Ｇａ１４＾３のＭ組成比Ｘを
０．３から０に順次変えてなる傾斜組成層（３４）をＭ
ＯＣＶＤ（有機金属気相成長）法により順次成長する。
（３１）上にエミッタに対してバリア層（３２） とな
る高抵抗の広バンドギャップ層即ち厚さ０．３μｍの半
絶縁性のＡ１２ ａｓ Ｇ ａ ｏ、ｓ＾Ｓ（アンド−
１）層、エミッタ領域となる厚さ０．５μｍ、ｓｔドー
プによる不純物濃度２ Ｘ １０” ａｓ−’程度のＮ
−１１１Ｌ１２０．３ Ｇａｏ、ｖＡＳ層（３３）
、及びＮ −Ａｊ２ Ｘ Ｇａ１４＾３のＭ組成比Ｘを
０．３から０に順次変えてなる傾斜組成層（３４）をＭ
ＯＣＶＤ（有機金属気相成長）法により順次成長する。
傾斜組成層（３４）は厚さ０．０３μ園、不純物濃度５
×１０１７ｃｍ−３程度で、下から上に向ってＸが０．
３から０に漸次変化するように形成される。さらに傾斜
組成層（３４）上に厚さ０．１μ−の窒化シリコン（Ｓ
ｉＮ ）層（３５）を被着形成する。
×１０１７ｃｍ−３程度で、下から上に向ってＸが０．
３から０に漸次変化するように形成される。さらに傾斜
組成層（３４）上に厚さ０．１μ−の窒化シリコン（Ｓ
ｉＮ ）層（３５）を被着形成する。
次に、第１図Ｂに示すように窒化シリコン層（３５）を
エミッタ領域に対応する部分を残すように選択エツチン
グして後、残った窒化シリコン層（３５）をマスクとし
てウェットエツチングにより傾斜組成層（３４）及びＮ
−Ｍｌ ａｊＧａｃＬｔ Ａｓ層（３３）を選択エツ
チングしてエミッタ領域（３３１りを形成する。
エミッタ領域に対応する部分を残すように選択エツチン
グして後、残った窒化シリコン層（３５）をマスクとし
てウェットエツチングにより傾斜組成層（３４）及びＮ
−Ｍｌ ａｊＧａｃＬｔ Ａｓ層（３３）を選択エツ
チングしてエミッタ領域（３３１りを形成する。
次に、ＷＳ１図Ｃに示すように窒化シリコン層（３５）
をマスクとして外部ベース領域となるｐ＋−ＧａＡｓ層
（３６）を窒化シリコン層（３５）と同じ高さまで選択
成長させる。
をマスクとして外部ベース領域となるｐ＋−ＧａＡｓ層
（３６）を窒化シリコン層（３５）と同じ高さまで選択
成長させる。
次に、第１図りに示すように窒化シリコン層（３５）を
除去した後、犀さ０．０１μ論のアンドープＧａＡｓよ
りなるスペーサ層（図示せず）、真性ベース領域となる
厚さ０．１μ−、不純物濃度２ Ｘ １０１”ｃｍ−３
程度のｐ”−ＧａＡｓ層（３Ｂ）、コレクタ領域となる
厚さ０．４μｍ、不純物濃度１０” ｃｔａ−３程度の
ｎ −ＧａＡｓ層（３９）及びコレクタキャップ層とな
る厚さ０．１／７１１、不純物濃度５ Ｘ １０１１０
１１Ｉ’程度のｎ ” −ＧａＡｓ１ｄ （４０）を順
次ＭＯＣＶＤ法にて成長させろ、ここで、アンドープＧ
ａＡｓのスペーサ１ｉ（３７）によりｐ ” −ＧａＡ
ｓＪｉｉｌ （３Ｂ）のｐ形不純物（例えばＺｎ）がＮ
−Ａｌ２ＧａＡｓのエミッタ領域（３３１りに拡散され
るのを防止することができる。
除去した後、犀さ０．０１μ論のアンドープＧａＡｓよ
りなるスペーサ層（図示せず）、真性ベース領域となる
厚さ０．１μ−、不純物濃度２ Ｘ １０１”ｃｍ−３
程度のｐ”−ＧａＡｓ層（３Ｂ）、コレクタ領域となる
厚さ０．４μｍ、不純物濃度１０” ｃｔａ−３程度の
ｎ −ＧａＡｓ層（３９）及びコレクタキャップ層とな
る厚さ０．１／７１１、不純物濃度５ Ｘ １０１１０
１１Ｉ’程度のｎ ” −ＧａＡｓ１ｄ （４０）を順
次ＭＯＣＶＤ法にて成長させろ、ここで、アンドープＧ
ａＡｓのスペーサ１ｉ（３７）によりｐ ” −ＧａＡ
ｓＪｉｉｌ （３Ｂ）のｐ形不純物（例えばＺｎ）がＮ
−Ａｌ２ＧａＡｓのエミッタ領域（３３１りに拡散され
るのを防止することができる。
次に、第１図Ｅに示すようにコレクタ領域及び外部ベー
ス領域に対応する部分を残して、ＲＩＥ（反応性イオン
エツチング）にてｎ” −ＧａＡｓ層（４０） 、
ｎ −ＧａＡｓ層 （３９） 、 ｐ” −Ｇａ
Ａｓ層 （３８）（３６）を選択的にエツチング除去す
る。これによって外部ベースｍ域（３８ｂ）が形成され
る。ＲＩＥではＡ１２ＧａＡｓはエツチングされないの
で、このＲＩ Ｌ（によってエミッタ領域の一部を構成
する傾斜組成ｍ（３４）の表面の露出及び素子間分離が
なされる。
ス領域に対応する部分を残して、ＲＩＥ（反応性イオン
エツチング）にてｎ” −ＧａＡｓ層（４０） 、
ｎ −ＧａＡｓ層 （３９） 、 ｐ” −Ｇａ
Ａｓ層 （３８）（３６）を選択的にエツチング除去す
る。これによって外部ベースｍ域（３８ｂ）が形成され
る。ＲＩＥではＡ１２ＧａＡｓはエツチングされないの
で、このＲＩ Ｌ（によってエミッタ領域の一部を構成
する傾斜組成ｍ（３４）の表面の露出及び素子間分離が
なされる。
このときの選択エツチングパターンは平面的にみて第１
図Ｅ′に示す如きパターンとする。即ち四角形のエミッ
タ領域（３３Ｂ）の−辺の中央部でエミッタ領域（３３
ｉの巾Ｗ１より小なる巾Ｗ２で直なる領域部（即ち後述
の真性部分の面積に対応する） （５１）と、この領
域部（５１）のエミッタ領域（３３１！ ）外に延長す
る延長部に連接して領域部（５１）の中Ｗ２により大な
る中Ｗ３（図示の例ではＷｌ−Ｗｌ）の領域部（即ち後
述の外部ベース領域の面積に対応する） （５２）を
有したパターンをもって選択エツチングされる。
図Ｅ′に示す如きパターンとする。即ち四角形のエミッ
タ領域（３３Ｂ）の−辺の中央部でエミッタ領域（３３
ｉの巾Ｗ１より小なる巾Ｗ２で直なる領域部（即ち後述
の真性部分の面積に対応する） （５１）と、この領
域部（５１）のエミッタ領域（３３１！ ）外に延長す
る延長部に連接して領域部（５１）の中Ｗ２により大な
る中Ｗ３（図示の例ではＷｌ−Ｗｌ）の領域部（即ち後
述の外部ベース領域の面積に対応する） （５２）を
有したパターンをもって選択エツチングされる。
次に、外部ベース領域（３６ｂ ）上のｎ” −ＧａＡ
ｓ層（４０） 、ｎ−ＧａＡｓ層（３９）及びｐ” −
ＧａＡｓ層（３８）をｌ（Ｉｇにより選択的に除去し、
コレクタキャップ層（４０ｃ）、コレクタ領域＜３９Ｃ
）及び真性ベース領域（３８Ｂ ）を形成する０次いで
、酸化シリコン（Ｓ １ｏ２）層（４Ｉ）を全面に形成
した後、平坦化してコレクタキャップ層（４０ｃ）を表
面に臨ましめる。そして、酸化シリコン層（４１）に対
してベース電極取出用及びエミッタ電極取出用の窓開け
を行って後、Ｎ −Ｎ２ ＧａＡｓによるエミッタ領域
即ちその表面の（頃斜組成層（３４）及びｎ＋−ＧａＡ
ｓによるキャップ層（４０ｃ）にＡｕＧｅ／ Ａｕによ
るエミッタ電極（４２）及びコレクタ電極（４３）を形
成し、またｐ”−ＧａＡｓによる外部ベース領域（３６
ｂ）にＴｉ／ ＰＬ／ Ａｕによるベース電極（４４）
を形成する。
ｓ層（４０） 、ｎ−ＧａＡｓ層（３９）及びｐ” −
ＧａＡｓ層（３８）をｌ（Ｉｇにより選択的に除去し、
コレクタキャップ層（４０ｃ）、コレクタ領域＜３９Ｃ
）及び真性ベース領域（３８Ｂ ）を形成する０次いで
、酸化シリコン（Ｓ １ｏ２）層（４Ｉ）を全面に形成
した後、平坦化してコレクタキャップ層（４０ｃ）を表
面に臨ましめる。そして、酸化シリコン層（４１）に対
してベース電極取出用及びエミッタ電極取出用の窓開け
を行って後、Ｎ −Ｎ２ ＧａＡｓによるエミッタ領域
即ちその表面の（頃斜組成層（３４）及びｎ＋−ＧａＡ
ｓによるキャップ層（４０ｃ）にＡｕＧｅ／ Ａｕによ
るエミッタ電極（４２）及びコレクタ電極（４３）を形
成し、またｐ”−ＧａＡｓによる外部ベース領域（３６
ｂ）にＴｉ／ ＰＬ／ Ａｕによるベース電極（４４）
を形成する。
斯くして、第１図Ｆ及びＦ′に示すように外部ベース領
域（３６ｂ ）とエミッタ領域（３３Ｂ）とが−辺の側
面を接して形成され、外部ベース領域（３６ｂ）及びエ
ミッタ領域（３３１１り下に半絶縁性のＭＧａＡｓより
なるバリア層（３２）が形成され、エミッタ領域（３３
１！ ）と外部ベース領域（３６ｂ ）の境界を含むよ
うに即ち一部外部ベース領域（３６ｂ）に接するように
エミッタ領域（３３ｔりの一部上に外部ベース巾Ｗ３及
びエミッタ領域の巾Ｗｔより小なる巾Ｗ２の真性ベース
領域（３８Ｂ ）及びコレクタ領Ｊｌ＃（３９Ｃ）が形
成され、従って外部ベースｆｊｔｉ域（３８ｂ ）と真
性ベース領域（３８Ｂ）とは−辺で接し、真性ベース領
域（３８Ｂ）の中Ｗ２が外部ベース領域（３６ｂ）の巾
Ｗ３より小とされて成る目的のコレクタ・トップ型のへ
テロ接合バイポーラトランジスタ（４５）を得る。
域（３６ｂ ）とエミッタ領域（３３Ｂ）とが−辺の側
面を接して形成され、外部ベース領域（３６ｂ）及びエ
ミッタ領域（３３１１り下に半絶縁性のＭＧａＡｓより
なるバリア層（３２）が形成され、エミッタ領域（３３
１！ ）と外部ベース領域（３６ｂ ）の境界を含むよ
うに即ち一部外部ベース領域（３６ｂ）に接するように
エミッタ領域（３３ｔりの一部上に外部ベース巾Ｗ３及
びエミッタ領域の巾Ｗｔより小なる巾Ｗ２の真性ベース
領域（３８Ｂ ）及びコレクタ領Ｊｌ＃（３９Ｃ）が形
成され、従って外部ベースｆｊｔｉ域（３８ｂ ）と真
性ベース領域（３８Ｂ）とは−辺で接し、真性ベース領
域（３８Ｂ）の中Ｗ２が外部ベース領域（３６ｂ）の巾
Ｗ３より小とされて成る目的のコレクタ・トップ型のへ
テロ接合バイポーラトランジスタ（４５）を得る。
第２図は本発明をコレクタ・トップ型のへテロ接合バイ
ポーラトランジスタに通用した場合の他の実施例である
。
ポーラトランジスタに通用した場合の他の実施例である
。
本例においては、先ず第２図Ａに示すように半絶縁性Ｇ
ａＡｓ基板（３１）上に、エミッタに対してバリア層（
３２） となる厚さ０．３μ厳の半絶縁性のＡｓ２ ａ
ｓ Ｇａｏ、ｓ Ａｓ （アンドープ）層、エミッタ領
域となる厚さ０，５μ−１Ｓｔドープによる不純物濃度
２×１０” ｃｍ−”程度のＮ −Ａｌ２ ａｊＧａｏ
、ｔ Ａｓ層（３３）、Ｎ−Ａｌ２ ｘ Ｇａｔ−ｘ
ＡｓのＭ組成比Ｘを０．３から０に順次変えてなる厚さ
０．０３μｍ、不純物濃度５ Ｘ １Ｇ” ｃｍ’″３
程度の傾斜組成層（３４） 、更にエミッタキャップ層
となる厚さ０．５μｍ、不純物濃度５ Ｘ １Ｇ” ｃ
ｍ−’程度のｎ” ＧａＡｓ層（４６）及び厚さ０．
０２μ−１不純物濃度５ Ｘ １０” ｃｓ＋−３程度
のＮ Ａｌ２Ｏ，３Ｇａｏ、ｖ Ａｓ層（４７）をＭ
ＯＣＶＤ法にて順次成長させる。このＮ −Ａｊ２ｏ３
ＧａａｔＡｓ層（４７）上に厚さ０．１μ譜の窒化シリ
コン（ＳｉＮ ）層（３５）を被着形成する。
ａＡｓ基板（３１）上に、エミッタに対してバリア層（
３２） となる厚さ０．３μ厳の半絶縁性のＡｓ２ ａ
ｓ Ｇａｏ、ｓ Ａｓ （アンドープ）層、エミッタ領
域となる厚さ０，５μ−１Ｓｔドープによる不純物濃度
２×１０” ｃｍ−”程度のＮ −Ａｌ２ ａｊＧａｏ
、ｔ Ａｓ層（３３）、Ｎ−Ａｌ２ ｘ Ｇａｔ−ｘ
ＡｓのＭ組成比Ｘを０．３から０に順次変えてなる厚さ
０．０３μｍ、不純物濃度５ Ｘ １Ｇ” ｃｍ’″３
程度の傾斜組成層（３４） 、更にエミッタキャップ層
となる厚さ０．５μｍ、不純物濃度５ Ｘ １Ｇ” ｃ
ｍ−’程度のｎ” ＧａＡｓ層（４６）及び厚さ０．
０２μ−１不純物濃度５ Ｘ １０” ｃｓ＋−３程度
のＮ Ａｌ２Ｏ，３Ｇａｏ、ｖ Ａｓ層（４７）をＭ
ＯＣＶＤ法にて順次成長させる。このＮ −Ａｊ２ｏ３
ＧａａｔＡｓ層（４７）上に厚さ０．１μ譜の窒化シリ
コン（ＳｉＮ ）層（３５）を被着形成する。
次に、第２図Ｂに示すように窒化シリコン層（３５）を
エミッタ領域に対応する部分を残すように選択エツチン
グして後、この窒化シリコン層（３５）をマスクとして
Ｎ Ａ１２ ａｊＧａｏ、ｔ Ａｓ層（４７）、ｎ”
−ＧａＡｓ層（４６） 、（ｌｉＪ斜組成層（３４）及
びＮ−Ｍ ｏ３Ｇａｏ、ｔ ＡｓＪｉｌ （３３）を選
択的にエツチング除去してエミッタ領域（３３Ｍ）を形
成する。
エミッタ領域に対応する部分を残すように選択エツチン
グして後、この窒化シリコン層（３５）をマスクとして
Ｎ Ａ１２ ａｊＧａｏ、ｔ Ａｓ層（４７）、ｎ”
−ＧａＡｓ層（４６） 、（ｌｉＪ斜組成層（３４）及
びＮ−Ｍ ｏ３Ｇａｏ、ｔ ＡｓＪｉｌ （３３）を選
択的にエツチング除去してエミッタ領域（３３Ｍ）を形
成する。
次に、第２図Ｃに示すように窒化シリコン層（３５）を
マスクとして外部ベース領域となるｐ３− ＧａＡｓ層
（３６）を窒化シリコン層（３５）と同じ高さまで選択
成長させる。
マスクとして外部ベース領域となるｐ３− ＧａＡｓ層
（３６）を窒化シリコン層（３５）と同じ高さまで選択
成長させる。
次に、第２図りに示すように窒化シリコン層（３５）を
除去して後、コレクタ領域に対応する部分を含む領域の
Ｎ Ａｌ２ ａｊＧａｏ、ｔ＾Ｓ層（４７）をウェッ
トエツチングで除去すると共に、続いてＲＩＥによりｐ
”−ＧａＡｓ層（３６）とｆｌ”−ＧａＡｓ層（４６）
との境界を含むようにｎ”−ＧａＡｓ層（４６）とｐ
＋−ＧａＡｓ層（３６）をｎ”−ＧａＡｓ層（４６）
の厚み分だけ選択的にエツチング除去する。
除去して後、コレクタ領域に対応する部分を含む領域の
Ｎ Ａｌ２ ａｊＧａｏ、ｔ＾Ｓ層（４７）をウェッ
トエツチングで除去すると共に、続いてＲＩＥによりｐ
”−ＧａＡｓ層（３６）とｆｌ”−ＧａＡｓ層（４６）
との境界を含むようにｎ”−ＧａＡｓ層（４６）とｐ
＋−ＧａＡｓ層（３６）をｎ”−ＧａＡｓ層（４６）
の厚み分だけ選択的にエツチング除去する。
次に、第２図已に示すように犀さ０．０１μ−のアンド
ープＧａＡｓよりなる一スペーサ層（図示せず）、真性
ベース領域となる厚さ０．１μ鱈、不純物濃度２ Ｘ
１０” ｃｍ−’程度の９”−ＧａＡｓ層（３Ｂ）、コ
レクタ電極となる厚さ０．４μ園、不純物濃度１０１１
０１７ａ程度のｎ” ＧａＡｓ層（３９）及びコレク
タキャップ層となる厚さ０．１μｍ、不純物濃度５ Ｘ
１０” ｃｓ−’程度のｎ”−ＧａＡｓ層（４０）を
ＭＯＣＶＤ法にて成長させる。
ープＧａＡｓよりなる一スペーサ層（図示せず）、真性
ベース領域となる厚さ０．１μ鱈、不純物濃度２ Ｘ
１０” ｃｍ−’程度の９”−ＧａＡｓ層（３Ｂ）、コ
レクタ電極となる厚さ０．４μ園、不純物濃度１０１１
０１７ａ程度のｎ” ＧａＡｓ層（３９）及びコレク
タキャップ層となる厚さ０．１μｍ、不純物濃度５ Ｘ
１０” ｃｓ−’程度のｎ”−ＧａＡｓ層（４０）を
ＭＯＣＶＤ法にて成長させる。
次に、第２図Ｆに示すようにマスク（４８）を介してｎ
” −ＧａＡｓ層（４０） 、ｎ−ＧａＡｓ層（３９）
、ｐ”−ＧａＡｓ層（３６）をそのコレクタ領域及び
外部ベース領域に対応する部分を残してＲＩＥにて選択
エツチングする。これによって外部ベース領域（３６ｂ
）及びエミッタキャップ層（４６ｅ）が形成される。
” −ＧａＡｓ層（４０） 、ｎ−ＧａＡｓ層（３９）
、ｐ”−ＧａＡｓ層（３６）をそのコレクタ領域及び
外部ベース領域に対応する部分を残してＲＩＥにて選択
エツチングする。これによって外部ベース領域（３６ｂ
）及びエミッタキャップ層（４６ｅ）が形成される。
このとき、Ａ１２ＧａＡＳ層はＲ１ｍ４によりエツチン
グされない、従ってエミッタキャップ層（４６ｅ ）上
に％ＧａＡＳ層（４７）が設けられているために、エミ
ッタキャップ１１（４６ｅ）はエツチングされない。
グされない、従ってエミッタキャップ層（４６ｅ ）上
に％ＧａＡＳ層（４７）が設けられているために、エミ
ッタキャップ１１（４６ｅ）はエツチングされない。
次に、第２図Ｇに示すように外部ベース領域（３６ｂ）
上のｎ” ＧａＡｓ層（４０）及びｎ −ＧａＡｓ層
（３９）を選択的にエツチング除去する。これによリコ
レクタのキャップ層（４０ｃ ） 、コレクタ領域（３
９Ｇ）及び属性ベース領域（３８１ｍ）が形成される。
上のｎ” ＧａＡｓ層（４０）及びｎ −ＧａＡｓ層
（３９）を選択的にエツチング除去する。これによリコ
レクタのキャップ層（４０ｃ ） 、コレクタ領域（３
９Ｇ）及び属性ベース領域（３８１ｍ）が形成される。
次に全面にＣＶＬ）法により酸化シリコン（Ｓｉ２０）
層（４１）を被着形成し、平坦化して外部ベース領Ｍ
（３６ｂ ） 、コレクタキャップ層（４０ｃ）及びエ
ミッタキャップ層（４６ｅ）の表面を臨ましめる。
層（４１）を被着形成し、平坦化して外部ベース領Ｍ
（３６ｂ ） 、コレクタキャップ層（４０ｃ）及びエ
ミッタキャップ層（４６ｅ）の表面を臨ましめる。
しかる後、コレクタキャップ層（４０ｃ）上及びエミッ
タキャップ層（４６ｅ）上に＾（＋Ｇｅ／ Ａｕよりな
るコレクタ電極（４３）及びエミッタ容量（４２）を形
成し、また外部ベース領域（３６ｂ ）上にＴｉ／Ｐｔ
／Ａｕよりなるベース電極（４４）を形成して第２図Ｈ
に示す目的のコレクタ・トップ型のへテロ接合バイポー
ラトランジスタ（４９）を得る。第２図Ｈ′はこのヘテ
ロ接合バイポーラトランジスタ（４９）の平面図である
。
タキャップ層（４６ｅ）上に＾（＋Ｇｅ／ Ａｕよりな
るコレクタ電極（４３）及びエミッタ容量（４２）を形
成し、また外部ベース領域（３６ｂ ）上にＴｉ／Ｐｔ
／Ａｕよりなるベース電極（４４）を形成して第２図Ｈ
に示す目的のコレクタ・トップ型のへテロ接合バイポー
ラトランジスタ（４９）を得る。第２図Ｈ′はこのヘテ
ロ接合バイポーラトランジスタ（４９）の平面図である
。
かかる構成のコレクタ・トップ型へテロ接合バイポーラ
トランジスタによれば、次のような利点を有する。
トランジスタによれば、次のような利点を有する。
コレクタ領域（３９Ｃ）がメサ型に形成され側面が酸化
シリコン層（４１）によって被覆されているためにペリ
フェリでのコレクタ容量は生ぜずコレクタ容量としては
真性コレクタ容量しか含まない。
シリコン層（４１）によって被覆されているためにペリ
フェリでのコレクタ容量は生ぜずコレクタ容量としては
真性コレクタ容量しか含まない。
従って、コレクタ容量がきわめて小さくなる。
外部ベース領域（３６ｂ）は厚さ０．５μ鴎で不純物濃
度２ Ｘ １０” ｃｍ−”以上のエビタキャル層で形
成されており、従来構造のＮ−／ｕ２ＧａＡｓ層へのイ
オン注入で形成する場合より、不純物濃度で１桁程度、
そして移動度でも上まわることができ、外部ベース抵抗
が小さくなる。また、ベース・コンタクト抵抗を低減す
るには外部ベース領域（３６ｂ）の不純物濃度を増加さ
せることの他に、コンタクト面積を大きくすればよい、
しかし従来構造ではコレクタ容量の増大を伴ってしまう
、これに対し、本構成では外部ベース領域（３６ｂ）は
コレクタ領域（３９Ｃ）とほとんど接触せず、エミッタ
領域（３３ｍりとも１つの側面の巾Ｗ２で接触している
だけであるため、外部容量を増さずに外部ベース領域（
３６ｂ）の面積を大きく形成することが可能となり、ベ
ース・コンタクト抵抗を小さくすることができる。
度２ Ｘ １０” ｃｍ−”以上のエビタキャル層で形
成されており、従来構造のＮ−／ｕ２ＧａＡｓ層へのイ
オン注入で形成する場合より、不純物濃度で１桁程度、
そして移動度でも上まわることができ、外部ベース抵抗
が小さくなる。また、ベース・コンタクト抵抗を低減す
るには外部ベース領域（３６ｂ）の不純物濃度を増加さ
せることの他に、コンタクト面積を大きくすればよい、
しかし従来構造ではコレクタ容量の増大を伴ってしまう
、これに対し、本構成では外部ベース領域（３６ｂ）は
コレクタ領域（３９Ｃ）とほとんど接触せず、エミッタ
領域（３３ｍりとも１つの側面の巾Ｗ２で接触している
だけであるため、外部容量を増さずに外部ベース領域（
３６ｂ）の面積を大きく形成することが可能となり、ベ
ース・コンタクト抵抗を小さくすることができる。
第１図Ｈ′及び第２図Ｈ′に示すようにエミッタ領域（
３３１りと外部ベース領域（３６ｂ）との接触は１つの
側面の巾Ｗ２の範囲だけであり、従ってエミッタ容量も
小さくなる。
３３１りと外部ベース領域（３６ｂ）との接触は１つの
側面の巾Ｗ２の範囲だけであり、従ってエミッタ容量も
小さくなる。
本構成では、デバイス面積の縮小に伴ってエミτＩター
外部ベース間及びコレクター外部ベース間に生じるペリ
フェリの容量は相対的に大きくならず、しかもベース・
コンタクト抵抗も小さくすることができるので、高速性
に優れ、且つＩＣ化が容易なヘテロ接合型バイポーラト
ランジスタが得られる。
外部ベース間及びコレクター外部ベース間に生じるペリ
フェリの容量は相対的に大きくならず、しかもベース・
コンタクト抵抗も小さくすることができるので、高速性
に優れ、且つＩＣ化が容易なヘテロ接合型バイポーラト
ランジスタが得られる。
エミッタ領域（３３Ｈ）と外部ベース領＠（３６ｂ）と
は−辺でのみ接触した構造になっているため、エミッタ
領域（３３１りから真性ベース領域（３８Ｂ）に注入さ
れた電子の外部ベース領域（３６ｂ）への拡散は少ない
、これはペリフェリにおける電子の損失が少なくなるこ
とであり（即ちペリフェリ効果が原理的に減少し）活性
領域ＩＸＩμ−と小さくなっても、又低電流領域におい
ても高い電流増巾率が得られる。
は−辺でのみ接触した構造になっているため、エミッタ
領域（３３１りから真性ベース領域（３８Ｂ）に注入さ
れた電子の外部ベース領域（３６ｂ）への拡散は少ない
、これはペリフェリにおける電子の損失が少なくなるこ
とであり（即ちペリフェリ効果が原理的に減少し）活性
領域ＩＸＩμ−と小さくなっても、又低電流領域におい
ても高い電流増巾率が得られる。
半絶縁性ＧａＡｓ基板（３１） とエミッタ領域（３３
１及び外部ベース領域（３６ｂ）との間に広バンドギ゛
ヤップの半絶縁性のＭＧａＡｓによるバリア層（３２）
が設けられているので、ｐ” ＧａＡｓの外部ベース
領域（３６ｂ）とＮ −Ａｃ１ ＧａＡｓのエミッタ領
域（３３１りとの間の基板（３１）を通してのリーク電
流が防止できる。またエミッタ領域（３３Ｂ）と真性ベ
ース領域（３８Ｂ）間に Ｎ −Ａｌ１ Ｘ Ｇａ１−
ｘＡｓによる傾斜組成層（３４）が設けられることによ
って電子の流れがよくなり、所謂エミッタ電流が流れ易
くなる。
１及び外部ベース領域（３６ｂ）との間に広バンドギ゛
ヤップの半絶縁性のＭＧａＡｓによるバリア層（３２）
が設けられているので、ｐ” ＧａＡｓの外部ベース
領域（３６ｂ）とＮ −Ａｃ１ ＧａＡｓのエミッタ領
域（３３１りとの間の基板（３１）を通してのリーク電
流が防止できる。またエミッタ領域（３３Ｂ）と真性ベ
ース領域（３８Ｂ）間に Ｎ −Ａｌ１ Ｘ Ｇａ１−
ｘＡｓによる傾斜組成層（３４）が設けられることによ
って電子の流れがよくなり、所謂エミッタ電流が流れ易
くなる。
本構成ではベース、コレクタ及びエミッタがほぼプレー
ナ構造（上面から電極をとる構造）で形成されるので従
来のようなエミッタ電極又はコレクタ電極取出しのため
のトレンチの形成は不要となる。また素子分離もＲＩＥ
によるコレクタ領域形成のときに自動的になされる。イ
オン注入及びアニール技術も不要であり、素子の再現性
が高まる。
ナ構造（上面から電極をとる構造）で形成されるので従
来のようなエミッタ電極又はコレクタ電極取出しのため
のトレンチの形成は不要となる。また素子分離もＲＩＥ
によるコレクタ領域形成のときに自動的になされる。イ
オン注入及びアニール技術も不要であり、素子の再現性
が高まる。
厚い外部ベース領域（３６ｂ）を形成した後に、最後の
エピタキシャル成長で真性ベース領域（３８Ｂ）が形成
される。従って、異性ベース領域（３８Ｂ）の厚みは極
限まで薄く例えば２〜３００人厚みでも精度よく作製で
きる。同時に接合の位置ずれが生じない。負荷抵抗をエ
ミッタ領域（３３ｆ！ ）を構成するＮ−Ａｌ２ＧａＡ
ｓ層（３３）又は外部ベース領域（３６ｂ）を構成する
ｐ ” −ＧａＡｓ （３６）で容易に実現できる。
エピタキシャル成長で真性ベース領域（３８Ｂ）が形成
される。従って、異性ベース領域（３８Ｂ）の厚みは極
限まで薄く例えば２〜３００人厚みでも精度よく作製で
きる。同時に接合の位置ずれが生じない。負荷抵抗をエ
ミッタ領域（３３ｆ！ ）を構成するＮ−Ａｌ２ＧａＡ
ｓ層（３３）又は外部ベース領域（３６ｂ）を構成する
ｐ ” −ＧａＡｓ （３６）で容易に実現できる。
高速バイポーラ回路としてＣＭＬが一般的であるが、本
発明のコレクタ・トップ型のへテロ接合バイポーラトラ
ンジスタ構造ではエミッタがトランジスタ間で共有でき
るのでＣＭＬ構造が簡単に作製できる０例えば図示せざ
るも３人力ＮＯＲＯＲ回路２ゲートの場合、負荷抵抗を
例えばエミッタ領域を構成するＡｌ２６ａＡ３層で一体
に形成することがヤきる。これによれば従来のエミッタ
・トップ型のへテロ接合バイポーラトランジスタと比較
して配線の引き回しがなく構造が簡単となる。
発明のコレクタ・トップ型のへテロ接合バイポーラトラ
ンジスタ構造ではエミッタがトランジスタ間で共有でき
るのでＣＭＬ構造が簡単に作製できる０例えば図示せざ
るも３人力ＮＯＲＯＲ回路２ゲートの場合、負荷抵抗を
例えばエミッタ領域を構成するＡｌ２６ａＡ３層で一体
に形成することがヤきる。これによれば従来のエミッタ
・トップ型のへテロ接合バイポーラトランジスタと比較
して配線の引き回しがなく構造が簡単となる。
第３図は本発明をエミッタ・トップ型のへテロ接合バイ
ポーラトランジスタに通用した場合の一実施例である。
ポーラトランジスタに通用した場合の一実施例である。
本例は、第３図Ａに示すように半絶縁性のＧａＡｓ基板
（６１）上にコレクタ領域となる厚さ０．６μｍ、不純
物濃度１０１１０ｌ７’程度のｎ −ＧａＡｓ層（６２
）をＭＯＣＶＤ法にて成長し、さらにこの上にＣＶＤ
（化学気相成長）法により厚さ０．１μ−の窒化シリコ
ン層（６３）を被着形成する。
（６１）上にコレクタ領域となる厚さ０．６μｍ、不純
物濃度１０１１０ｌ７’程度のｎ −ＧａＡｓ層（６２
）をＭＯＣＶＤ法にて成長し、さらにこの上にＣＶＤ
（化学気相成長）法により厚さ０．１μ−の窒化シリコ
ン層（６３）を被着形成する。
次に、第３図Ｂに示すようにレジスト層（５３）を介し
てコレクタ領域に対応する部分を残して他の窒化シリコ
ン層（６３）及びその下のｎ −ＧａＡｓ層（６２）を
ＲＩＥにて選択的にエツチング除去し、コレクタ領域（
６２Ｃ）を形成する。
てコレクタ領域に対応する部分を残して他の窒化シリコ
ン層（６３）及びその下のｎ −ＧａＡｓ層（６２）を
ＲＩＥにて選択的にエツチング除去し、コレクタ領域（
６２Ｃ）を形成する。
次に、第３図Ｃに示すように残っている窒化シリコン層
（６３）をマスクとして外部ベース領域となる厚さ０．
６μｍ、不純物濃度２ Ｘ １０” ｃｍ−’程度のｐ
” ＧａＡｓ層（６４）をコレクタ領域（６２Ｃ）と
ほぼ同じ厚さまで選択成長する。
（６３）をマスクとして外部ベース領域となる厚さ０．
６μｍ、不純物濃度２ Ｘ １０” ｃｍ−’程度のｐ
” ＧａＡｓ層（６４）をコレクタ領域（６２Ｃ）と
ほぼ同じ厚さまで選択成長する。
次に、第３図りに示すように窒化シリコン層（６３）を
ＨＦ溶液で除去して後、コレクタ領域（６２Ｃ）及びｐ
”−ＧａＡｓ層（６４）上に真性ベース領域となる厚さ
０．０５μ糟、不純物濃度２ Ｘ １０” ｃｓ””程
度の１）”−ＧａＡｓ層（６５）、厚さ０．０１μ−の
アンドープＧａＡｓよりなるスペーサ層（図示せず）、
エミッタ領域となる厚さ０．１５μ讃、不純物濃度５×
１０１１０ｌ７”程度のＮ Ａ１２ ａｊＧａｏ、ｔ
Ａｓ層（６６）及びエミッタのキャップ層となる厚さ
０．０５μ腸、不純物濃度５ Ｘ １０１１１０１１Ｉ
程度のｎ”−Ｇａ６３層（６７）を順次成長させる。
ＨＦ溶液で除去して後、コレクタ領域（６２Ｃ）及びｐ
”−ＧａＡｓ層（６４）上に真性ベース領域となる厚さ
０．０５μ糟、不純物濃度２ Ｘ １０” ｃｓ””程
度の１）”−ＧａＡｓ層（６５）、厚さ０．０１μ−の
アンドープＧａＡｓよりなるスペーサ層（図示せず）、
エミッタ領域となる厚さ０．１５μ讃、不純物濃度５×
１０１１０ｌ７”程度のＮ Ａ１２ ａｊＧａｏ、ｔ
Ａｓ層（６６）及びエミッタのキャップ層となる厚さ
０．０５μ腸、不純物濃度５ Ｘ １０１１１０１１Ｉ
程度のｎ”−Ｇａ６３層（６７）を順次成長させる。
次に、第３図Ｅに示すようにエミッタ領域に対応する部
分をレジスト層（５４）にてマスクし、ＲＩＢＩ（（反
応性イオンビームエツチング）にて０．４μ−エツチン
グし、即ちｎ”−ＧａＡｓ層（６７）、Ｎ−Ａｌ２Ｇａ
Ａｓ層層（６６） 、ｌ）”−ＧａＡｓ層（６５）及び
外部ベース領域となるＰ”−ＧａＡｓ層（６４）、コレ
クタ領域（６２Ｃ）の一部に達するように之等を選択エ
ツチングし、９”−ＧａＡｓ層（６４）の面及びコレク
タ領域（６２Ｇ）の面を臨ましめる。これによりエミッ
タキャップ層（６７ｅ ） 、エミッタ領域（６６１り
、真性ベース領域（６５Ｂ ）が形成される。なお、１
１８１！装置がない場合にはウェット・エツチングでも
回部である。 ゛ 次に、第３図Ｆに示すようにレジスト層（５５）にて素
子領域をマスクし、素子分離のためのエツチングを基板
（６１）まで行う、これによって外部ベース領域（６４
ｂ ）が形成される。
分をレジスト層（５４）にてマスクし、ＲＩＢＩ（（反
応性イオンビームエツチング）にて０．４μ−エツチン
グし、即ちｎ”−ＧａＡｓ層（６７）、Ｎ−Ａｌ２Ｇａ
Ａｓ層層（６６） 、ｌ）”−ＧａＡｓ層（６５）及び
外部ベース領域となるＰ”−ＧａＡｓ層（６４）、コレ
クタ領域（６２Ｃ）の一部に達するように之等を選択エ
ツチングし、９”−ＧａＡｓ層（６４）の面及びコレク
タ領域（６２Ｇ）の面を臨ましめる。これによりエミッ
タキャップ層（６７ｅ ） 、エミッタ領域（６６１り
、真性ベース領域（６５Ｂ ）が形成される。なお、１
１８１！装置がない場合にはウェット・エツチングでも
回部である。 ゛ 次に、第３図Ｆに示すようにレジスト層（５５）にて素
子領域をマスクし、素子分離のためのエツチングを基板
（６１）まで行う、これによって外部ベース領域（６４
ｂ ）が形成される。
次に、第３図Ｇに示すように上面に酸化シリコン（Ｓｉ
ｌｈ）層（６８）を形成し、平坦化を行って後、酸化シ
リコン層（６８）に対してベース電極及びコレクタ電極
の取出しのための窓開けを行う６次でエミッタキャップ
層（６７ｅ）上及びコレクタ領域（６２Ｃ）上に夫々Ａ
ｕＧｅ／Ａｕによるエミッタ電極（６９）及びコレクタ
電極（７０）を形成し、４５０℃、１０秒間のアニール
を行った後、外部ベース領域（６４ｂ）上にｌ’ｉ／
ＰＬ／ Ａｕによるベース塩４ｆｔ（７１）を形成し、
目的のエミッタ・トップ型の・＼テロ接合バイポーラト
ランジスタ（７２）を得る。第３図Ｇ′はこのヘテロ接
合バイポーラトランジスタ（７２）の平面図である。な
お、ｎ −ＧａＡｓのコレクタ領域（６２Ｃ）の下にｎ
“−ＧａＡｓ層を埋め込むと真性コレクタ領域と外部コ
レクタ＠域間の抵抗値が減少するので効果がある。この
ｎ”−ＧａＡｓ層はＳｔのイオン注入によって最初のエ
ピタキシャル成長の前にけうを可とする。
ｌｈ）層（６８）を形成し、平坦化を行って後、酸化シ
リコン層（６８）に対してベース電極及びコレクタ電極
の取出しのための窓開けを行う６次でエミッタキャップ
層（６７ｅ）上及びコレクタ領域（６２Ｃ）上に夫々Ａ
ｕＧｅ／Ａｕによるエミッタ電極（６９）及びコレクタ
電極（７０）を形成し、４５０℃、１０秒間のアニール
を行った後、外部ベース領域（６４ｂ）上にｌ’ｉ／
ＰＬ／ Ａｕによるベース塩４ｆｔ（７１）を形成し、
目的のエミッタ・トップ型の・＼テロ接合バイポーラト
ランジスタ（７２）を得る。第３図Ｇ′はこのヘテロ接
合バイポーラトランジスタ（７２）の平面図である。な
お、ｎ −ＧａＡｓのコレクタ領域（６２Ｃ）の下にｎ
“−ＧａＡｓ層を埋め込むと真性コレクタ領域と外部コ
レクタ＠域間の抵抗値が減少するので効果がある。この
ｎ”−ＧａＡｓ層はＳｔのイオン注入によって最初のエ
ピタキシャル成長の前にけうを可とする。
かかるエミッタ・トップ型のへテロ接合バイポーラトラ
ンジスタ（７２）においても、上述と同様に外部ベース
領域（６４ｂ）とコレクタ領域（６２Ｇ）との接触は１
辺だけであり、また外部ベース領域（６４ｂ）とエミッ
タ領域（６６Ｂ）とはほとんど接触していないので、コ
レクタ容量及びエミッタ容量を小さくすることができる
。又、外部ベース抵抗を小さくすることができ且つコレ
クタ容置を増加させることなくベース・コンタクト抵抗
を小さくすることができる。又、最後のエビタキャル成
長で真性ベース領域が形成されるので、真性ベース領域
の厚みは極限まで薄く形成でき、且つ接合の位置ずれも
生じない、素子分離も第３図Ｆのエツチング工程でなさ
れるために、従来のイオン注入、アニール技術は不要と
なる。負荷抵抗を、コレクタ領域を構成するｎ −Ｇａ
Ａｓ層（６２）又は外部ベース領域を構成するｐ” −
Ｇａ＾５ｉｌｌ （６４）で容易に実現できる。
ンジスタ（７２）においても、上述と同様に外部ベース
領域（６４ｂ）とコレクタ領域（６２Ｇ）との接触は１
辺だけであり、また外部ベース領域（６４ｂ）とエミッ
タ領域（６６Ｂ）とはほとんど接触していないので、コ
レクタ容量及びエミッタ容量を小さくすることができる
。又、外部ベース抵抗を小さくすることができ且つコレ
クタ容置を増加させることなくベース・コンタクト抵抗
を小さくすることができる。又、最後のエビタキャル成
長で真性ベース領域が形成されるので、真性ベース領域
の厚みは極限まで薄く形成でき、且つ接合の位置ずれも
生じない、素子分離も第３図Ｆのエツチング工程でなさ
れるために、従来のイオン注入、アニール技術は不要と
なる。負荷抵抗を、コレクタ領域を構成するｎ −Ｇａ
Ａｓ層（６２）又は外部ベース領域を構成するｐ” −
Ｇａ＾５ｉｌｌ （６４）で容易に実現できる。
第４図は本発明によるコレクタ・トップ型のへテロ接合
バイポーラトランジスタのさらに他の実施例である。こ
の例においては、前述の第１図りの工程の後、第４図Ａ
及びＡ′に示すようにＲＩＭにてｎ” −ＧａＡｓ層（
４０） 、ｎ−ＧａＡｓ層（３９） 、ｐ”−ＧａＡｓ
層（３Ｂ） 、 （３Ｂ）を選択的にｘ７チング除去
し、コレクタ領域及び外部ベース領域に対応する領域（
５７）を形成するとき、領域（５７）が下地のエミッタ
領域（３３１りと１つの角部のみが重なるようになす０
次に第４図Ｂ及びＢ′に示すようにこの虫なり部分を覆
うようにマスクしく図示せず） 、ＲＩＥによりｎ”−
ＧａＡｓ層（４０）及びｎ−ＧａＡｓ層（３９）を選択
エツチングし、コレクタキャップ層（４０ｃ）及びコレ
クタ領域（３９Ｃ）を形成すると共に外部ベース領域（
３６ｂ）の表面を臨ましめる。ここで、例えば外部ベー
ス領域（３６ｂ）の縦寸法２１ ｗ ３μ網、横寸法ｂ
−５μｍ、エミッタ領域（３３１の縦寸法ｃ−３μ−１
横寸法ｄ−３μ−、コレクタ領域（３９Ｃ）の縦及び横
寸法ｅ−１，５μ鍋とすることができ、従って真性部分
はサブミクロンとなる０次に、第４図Ｃ及びＣ′に示す
ように酸化シリコン層（４１）を全面に形成し、平坦化
し、キャンプ層（４０ｃ）を表面に臨ましめる。そして
、酸化シリコン層（４１）に窓開けを行って後、傾斜組
成層（３４）及びキャップ層（４０ｃ）に夫々エミフタ
電１（４２）及びコレクタ電極（４３）を形成し、また
外部ベース領域＜３６ｂ）上にベース電極（４４）を形
成して、目的のコレクタ・トップ型のへテロ接合バイポ
ーラトランジスタ（７３）を得る。このトランジスタ（
７３）によれば、特に真性コレクタ領域、真性エミッタ
領域が最小線中よりも小さくできる。なお、第４図はコ
レクタ・トップ型のへテロ接合バイポーラトランジスタ
に通用したが、その他国示せざるも例えば第３図を利用
してエミッタ・トップ型のへテロ接合バイポーラトラン
ジスタにも同様に通用することができる。
バイポーラトランジスタのさらに他の実施例である。こ
の例においては、前述の第１図りの工程の後、第４図Ａ
及びＡ′に示すようにＲＩＭにてｎ” −ＧａＡｓ層（
４０） 、ｎ−ＧａＡｓ層（３９） 、ｐ”−ＧａＡｓ
層（３Ｂ） 、 （３Ｂ）を選択的にｘ７チング除去
し、コレクタ領域及び外部ベース領域に対応する領域（
５７）を形成するとき、領域（５７）が下地のエミッタ
領域（３３１りと１つの角部のみが重なるようになす０
次に第４図Ｂ及びＢ′に示すようにこの虫なり部分を覆
うようにマスクしく図示せず） 、ＲＩＥによりｎ”−
ＧａＡｓ層（４０）及びｎ−ＧａＡｓ層（３９）を選択
エツチングし、コレクタキャップ層（４０ｃ）及びコレ
クタ領域（３９Ｃ）を形成すると共に外部ベース領域（
３６ｂ）の表面を臨ましめる。ここで、例えば外部ベー
ス領域（３６ｂ）の縦寸法２１ ｗ ３μ網、横寸法ｂ
−５μｍ、エミッタ領域（３３１の縦寸法ｃ−３μ−１
横寸法ｄ−３μ−、コレクタ領域（３９Ｃ）の縦及び横
寸法ｅ−１，５μ鍋とすることができ、従って真性部分
はサブミクロンとなる０次に、第４図Ｃ及びＣ′に示す
ように酸化シリコン層（４１）を全面に形成し、平坦化
し、キャンプ層（４０ｃ）を表面に臨ましめる。そして
、酸化シリコン層（４１）に窓開けを行って後、傾斜組
成層（３４）及びキャップ層（４０ｃ）に夫々エミフタ
電１（４２）及びコレクタ電極（４３）を形成し、また
外部ベース領域＜３６ｂ）上にベース電極（４４）を形
成して、目的のコレクタ・トップ型のへテロ接合バイポ
ーラトランジスタ（７３）を得る。このトランジスタ（
７３）によれば、特に真性コレクタ領域、真性エミッタ
領域が最小線中よりも小さくできる。なお、第４図はコ
レクタ・トップ型のへテロ接合バイポーラトランジスタ
に通用したが、その他国示せざるも例えば第３図を利用
してエミッタ・トップ型のへテロ接合バイポーラトラン
ジスタにも同様に通用することができる。
尚、上述の例においては／ｕＧａＡｓ／ ＧａＡｓ糸の
へテロ接合型バイポーラトランジスタに通用したが、そ
の他例えばＧａＡｓ層 １ｎＧａＡｓ系のものにも適用
できる。ＧａＡｓ （エミッタ） ／ ＩｎＧａＡｓ
（ベース）／Ｇ８八Ｓへコレクタ）構成では、コレクタ
・トップ型或はエミッタ・トップ型のいずれの構成でも
可能である。
へテロ接合型バイポーラトランジスタに通用したが、そ
の他例えばＧａＡｓ層 １ｎＧａＡｓ系のものにも適用
できる。ＧａＡｓ （エミッタ） ／ ＩｎＧａＡｓ
（ベース）／Ｇ８八Ｓへコレクタ）構成では、コレクタ
・トップ型或はエミッタ・トップ型のいずれの構成でも
可能である。
！８５図は本発明によるコレクタ・トップ型のへテロ接
合バイポーラトランジスタを用いたメモリセルの例を示
す、第６図は第５図のＡ−Ａ線上の断面図、第７図は第
５図のＢ−Ｂ線上の断面図である。又第８図はこのメモ
リセルの等価回路図を示す、同図において、’Ｉ’ｒ１
及びＴ’ｒｚは夫々第１及ひ第２のへテロ接合バイポー
ラトランジスタを示す。第１のトランジスタＴｒ１はＮ
Ａ１２ＧａＡｓよりなる第１及び第２のエミッタ領
域（３３Ｈａ）及び（３３Ｈｂ）（即ちＥｓ及びＢ３）
と、ｐ” ＧａＡｓ層よりなる真性ベース領域（３８
Ｂ） （即ちＢ１）とｎ −ＧａＡｓよりなるコレク
タ領域（３９Ｃ）（即ちＣｚ）とを有して成る。第２の
トランジスタＴｒ２は同様にＮ−Ａ６ＧａＡｓよりなる
第１及び第２のエミッタ領域（３３ｔ！ａ’）及び（３
３Ｈｂ’） （即ちＢ２及びＢ３）とｐ”−ＧａＡｓよ
りなる真性ベース領域（３ＢＢ’）（即ちＢ２）とｎ
−ＧａＡｓよりなるコレクタ領域（３９Ｃ’）（即ちＣ
２）とを有して成る。 （４０ｃ ） （４０ｃ
’）はｎゝ−ＧａＡｓよりなるコレクタキャップ層、（
３６ｂ）（３６ｂ’）はｐ” −ＧａＡｓよりなる外部
ベース領域である。両トランジスタ・’ｌ’ ｒｌ
及び Ｔ ｒ２ の互の第２のエミッタＥ３．Ｅ３は
エミッタ領域を構成するＮ−Ａ１２ＧａＡｓによって共
通接続され、その接続部分において電極配線によるワー
ド線（点線図ボ） （８１）が接続される。第１のト
ランジスタＴｒ１の第１のエミッタＥ１と第２のトラン
ジスタ’Ｉ’ ｒｔの第２のエミッタＥ２は夫々電極配
線によるビット線（点線図示＞ （８２）及び（８３
）が接続される。又、第１のトランジスタＴ”ｒｘのコ
レクタＣ１と第２のトランジスタ’ｒ ｒｚのベースＢ
２は電極配線（点線図示） （８４）により共通接続
され、第１のトランジスタ’ｒｒ１のベースＢ１と第２
のトランジスタ１゛ｒ２のコレクタＣ２は電極配線（点
線図示）（８５）により共通接続される。一方、第１の
トランジスタＴ’ｒｔのベースＢ１には低抵抗素子ＲＬ
□を介してショットキーダイオードＤ１が接続されると
共に、これらＲＬｌ、 Ｌ）、に並列して高抵抗素子Ｒ
ＨＩが接続される。同様に第２のトランジスタ゛ｌ″ｒ
２のベースＢ２には低抵抗素子ＲＬ２を介してショット
キーダイオードＤ２が接続され、これらＲＬ２１ Ｂ２
に並列して高抵抗素子ＲＨ２が接続される。ショットキ
ーダイオードＤＩＤ２及び高抵抗素子Ｒ８１＋ Ｒ１２
の夫々の他端は電極配線によるワード線（点線図示）
（８Ｂ）に接続される。そして、この場合ショットキ
ーダイオードＤ２はｎ＋ −ＧａＡｓのキャップ層（４
０ｃ ’）を除いたコレクタ領域（３９Ｃ’）より延長
するｎ −ＧａＡｓ層（３９’）の一端上にＡｕ又はＭ
によるショットキーメタル（８７）を蒸着して形成され
、低抵抗素子ＲＬ２はコレクタ領域（３９（、’）とシ
ョットキーダイオードＤ２を構成するｎ −ＧａＡｓ層
との間のｎ −ＧａＡｓ層（３９’）によって形成され
る。即ちコレクタ領域（３９Ｃ’）低抵抗素子ＲＬ２及
びショットキーダイオードＤ２は共通のｎ −ＧａＡｓ
層（３９’）によって一体に構成される。また高抵抗素
子ＲＨ２は外部ベース領域（３８ｂ’）より延長せるｐ
” ＧａＡｓ層（３Ｂ’）により一体に形成される。
合バイポーラトランジスタを用いたメモリセルの例を示
す、第６図は第５図のＡ−Ａ線上の断面図、第７図は第
５図のＢ−Ｂ線上の断面図である。又第８図はこのメモ
リセルの等価回路図を示す、同図において、’Ｉ’ｒ１
及びＴ’ｒｚは夫々第１及ひ第２のへテロ接合バイポー
ラトランジスタを示す。第１のトランジスタＴｒ１はＮ
Ａ１２ＧａＡｓよりなる第１及び第２のエミッタ領
域（３３Ｈａ）及び（３３Ｈｂ）（即ちＥｓ及びＢ３）
と、ｐ” ＧａＡｓ層よりなる真性ベース領域（３８
Ｂ） （即ちＢ１）とｎ −ＧａＡｓよりなるコレク
タ領域（３９Ｃ）（即ちＣｚ）とを有して成る。第２の
トランジスタＴｒ２は同様にＮ−Ａ６ＧａＡｓよりなる
第１及び第２のエミッタ領域（３３ｔ！ａ’）及び（３
３Ｈｂ’） （即ちＢ２及びＢ３）とｐ”−ＧａＡｓよ
りなる真性ベース領域（３ＢＢ’）（即ちＢ２）とｎ
−ＧａＡｓよりなるコレクタ領域（３９Ｃ’）（即ちＣ
２）とを有して成る。 （４０ｃ ） （４０ｃ
’）はｎゝ−ＧａＡｓよりなるコレクタキャップ層、（
３６ｂ）（３６ｂ’）はｐ” −ＧａＡｓよりなる外部
ベース領域である。両トランジスタ・’ｌ’ ｒｌ
及び Ｔ ｒ２ の互の第２のエミッタＥ３．Ｅ３は
エミッタ領域を構成するＮ−Ａ１２ＧａＡｓによって共
通接続され、その接続部分において電極配線によるワー
ド線（点線図ボ） （８１）が接続される。第１のト
ランジスタＴｒ１の第１のエミッタＥ１と第２のトラン
ジスタ’Ｉ’ ｒｔの第２のエミッタＥ２は夫々電極配
線によるビット線（点線図示＞ （８２）及び（８３
）が接続される。又、第１のトランジスタＴ”ｒｘのコ
レクタＣ１と第２のトランジスタ’ｒ ｒｚのベースＢ
２は電極配線（点線図示） （８４）により共通接続
され、第１のトランジスタ’ｒｒ１のベースＢ１と第２
のトランジスタ１゛ｒ２のコレクタＣ２は電極配線（点
線図示）（８５）により共通接続される。一方、第１の
トランジスタＴ’ｒｔのベースＢ１には低抵抗素子ＲＬ
□を介してショットキーダイオードＤ１が接続されると
共に、これらＲＬｌ、 Ｌ）、に並列して高抵抗素子Ｒ
ＨＩが接続される。同様に第２のトランジスタ゛ｌ″ｒ
２のベースＢ２には低抵抗素子ＲＬ２を介してショット
キーダイオードＤ２が接続され、これらＲＬ２１ Ｂ２
に並列して高抵抗素子ＲＨ２が接続される。ショットキ
ーダイオードＤＩＤ２及び高抵抗素子Ｒ８１＋ Ｒ１２
の夫々の他端は電極配線によるワード線（点線図示）
（８Ｂ）に接続される。そして、この場合ショットキ
ーダイオードＤ２はｎ＋ −ＧａＡｓのキャップ層（４
０ｃ ’）を除いたコレクタ領域（３９Ｃ’）より延長
するｎ −ＧａＡｓ層（３９’）の一端上にＡｕ又はＭ
によるショットキーメタル（８７）を蒸着して形成され
、低抵抗素子ＲＬ２はコレクタ領域（３９（、’）とシ
ョットキーダイオードＤ２を構成するｎ −ＧａＡｓ層
との間のｎ −ＧａＡｓ層（３９’）によって形成され
る。即ちコレクタ領域（３９Ｃ’）低抵抗素子ＲＬ２及
びショットキーダイオードＤ２は共通のｎ −ＧａＡｓ
層（３９’）によって一体に構成される。また高抵抗素
子ＲＨ２は外部ベース領域（３８ｂ’）より延長せるｐ
” ＧａＡｓ層（３Ｂ’）により一体に形成される。
なお、第１のトランジスタ１゛ｒ１に接続されているシ
ョットキーダイオード Ｄｌ、低抵抗素子ＲＬ１及び高
抵抗素子ＲＨ１の構成は上述の０２゜ＲＬ２及びＲＨ２
と同様であるので説明を省略する。
ョットキーダイオード Ｄｌ、低抵抗素子ＲＬ１及び高
抵抗素子ＲＨ１の構成は上述の０２゜ＲＬ２及びＲＨ２
と同様であるので説明を省略する。
Ｍホライン／スペース、１μ園のルールでメモリセルを
構成した場合、１セル当りＩＩＸ １３μｄ程度となり
、同一回路の複合化されたＳｉバイポーラメモリと同程
度以下と非常に小さい０通常のエミッタ・トップ型のへ
テロ接合パイボーラトランジ １スタ構造では、エピ
タキシャル層を利用して抵抗 ｉ素子を形成すること
は一般に難しい、これは下層のｎ −ＧａＡｓ層を抵抗
素子として用いる場合、ｎ＋−ＧａＡｓのサブコレクタ
層がその下にあるので、数１００Ω以上の抵抗素子を作
るのは使用面積が大きくなりすぎるし、又ｐ” −Ｇａ
Ａｓイオン注入層を用いる場合、その下にｎ −ＧａＡ
ｓ層があるので寄生容祉成分が悪影響する場合がある。
構成した場合、１セル当りＩＩＸ １３μｄ程度となり
、同一回路の複合化されたＳｉバイポーラメモリと同程
度以下と非常に小さい０通常のエミッタ・トップ型のへ
テロ接合パイボーラトランジ １スタ構造では、エピ
タキシャル層を利用して抵抗 ｉ素子を形成すること
は一般に難しい、これは下層のｎ −ＧａＡｓ層を抵抗
素子として用いる場合、ｎ＋−ＧａＡｓのサブコレクタ
層がその下にあるので、数１００Ω以上の抵抗素子を作
るのは使用面積が大きくなりすぎるし、又ｐ” −Ｇａ
Ａｓイオン注入層を用いる場合、その下にｎ −ＧａＡ
ｓ層があるので寄生容祉成分が悪影響する場合がある。
これに対し、本発明によるペテロ接合バイポーラトラン
ジスタ構造ではこのような困難さはない。
ジスタ構造ではこのような困難さはない。
本発明によれば、外部容量が小さくなるのでコレクタ容
量、エミッタ容量を小さくすることができる。又、外部
ベース領域がエピタキシャル成長によって高濃度に形成
されるので外部ベース抵抗が小さくなる共に、ベース・
コンタクト面積が容ｌを増さずに大きくできるので、ベ
ース・コンタクト抵抗を下げることができる。従って、
高速性こ優れたヘテロ接合型バイポーラトランジスタが
建られる。
量、エミッタ容量を小さくすることができる。又、外部
ベース領域がエピタキシャル成長によって高濃度に形成
されるので外部ベース抵抗が小さくなる共に、ベース・
コンタクト面積が容ｌを増さずに大きくできるので、ベ
ース・コンタクト抵抗を下げることができる。従って、
高速性こ優れたヘテロ接合型バイポーラトランジスタが
建られる。
コレクタ、ベース及びエミッタの各領域が全て表面に臨
むように構成されるので、従来の如き電極付けのトレン
チの形成が不要となる。またイオン注入技術も不要とな
り、素子の再現性が高まる。
むように構成されるので、従来の如き電極付けのトレン
チの形成が不要となる。またイオン注入技術も不要とな
り、素子の再現性が高まる。
さらに最後のエピタキシャル成長で真性ベース領域を形
成するので、ベース厚を極限まで薄く形成でき、且つ接
合の位置ずれかない、従って、この種へテロ接合型バイ
ポーラトランジスタの高集積化が可能となり、Ｉｃ化が
容易となる。
成するので、ベース厚を極限まで薄く形成でき、且つ接
合の位置ずれかない、従って、この種へテロ接合型バイ
ポーラトランジスタの高集積化が可能となり、Ｉｃ化が
容易となる。
第１図Ａ−Ｆは本発明によるコレクタ・トップ型のへテ
ロ接合バイポーラトランジスタの一例を示す工程順の断
面図、第１図Ｆ′及びＦ′は夫々第１図Ｅ及びドの平面
図、第２図Ａ−Ｈは本発明によるコレクタ・トップ型の
へテロ接合バイポーラトランジスタの他の例を示す工程
順の断面図、第２図Ｈ′は第２図Ｈの平面図、第３図Ａ
−Ｇは本発明によるエミッタ・トップ型のへテロ接合バ
イポーラトランジスタの一例を示す工程順の断面図、第
３図Ｇ′は第３図Ｇの平面図、第４図Ａ〜Ｃは本発明に
よるコレクタ・トップ型のへテロ接合バイポーラトラン
ジスタのさらに他の例を示す工程順の断面図、第４図Ａ
′〜Ｃ′は第４図Ａ〜Ｃの平面図、１１８５図は本発明
のへテロ接合型バイポーラトランジスタを用いたメモリ
セルの例を示す平面図、第６図は第５図のＡ−Ａ線上の
断面図、第７図は第５図のＢ−Ｂ線上の断面図、第８図
は第５図の等価回路図、′！Ａ９図は従来のエミッタ・
トップ型のへテロ接合バイポーラトランジスタの断面図
、第１０図は従来のコレクタ・トップ型のへテロ接合バ
イポーラトランジスタの断面図である。 （３１）は半絶縁性ＧａＡｓ基扱、（３２） はバリア
層、（３３１ｉ）はエミッタ領域、（３４）は１すを斜
組成層、（３６ｂ）は外部ベース領域、（３８８）は真
性ベース領域、（３９Ｇ ）はコレクタ領域である。
ロ接合バイポーラトランジスタの一例を示す工程順の断
面図、第１図Ｆ′及びＦ′は夫々第１図Ｅ及びドの平面
図、第２図Ａ−Ｈは本発明によるコレクタ・トップ型の
へテロ接合バイポーラトランジスタの他の例を示す工程
順の断面図、第２図Ｈ′は第２図Ｈの平面図、第３図Ａ
−Ｇは本発明によるエミッタ・トップ型のへテロ接合バ
イポーラトランジスタの一例を示す工程順の断面図、第
３図Ｇ′は第３図Ｇの平面図、第４図Ａ〜Ｃは本発明に
よるコレクタ・トップ型のへテロ接合バイポーラトラン
ジスタのさらに他の例を示す工程順の断面図、第４図Ａ
′〜Ｃ′は第４図Ａ〜Ｃの平面図、１１８５図は本発明
のへテロ接合型バイポーラトランジスタを用いたメモリ
セルの例を示す平面図、第６図は第５図のＡ−Ａ線上の
断面図、第７図は第５図のＢ−Ｂ線上の断面図、第８図
は第５図の等価回路図、′！Ａ９図は従来のエミッタ・
トップ型のへテロ接合バイポーラトランジスタの断面図
、第１０図は従来のコレクタ・トップ型のへテロ接合バ
イポーラトランジスタの断面図である。 （３１）は半絶縁性ＧａＡｓ基扱、（３２） はバリア
層、（３３１ｉ）はエミッタ領域、（３４）は１すを斜
組成層、（３６ｂ）は外部ベース領域、（３８８）は真
性ベース領域、（３９Ｇ ）はコレクタ領域である。
Claims (1)
- 【特許請求の範囲】 １、エミッタ又はコレクタ領域と外部ベース領域とが互
に側面を接して形成され、 前記エミッタ又はコレクタ領域と外部ベース領域の境界
を含む領域上に真性ベース領域が形成され、 該真性ベース領域上にコレクタ又はエミッタ領域が形成
されて成るヘテロ接合型バイポーラトランジスタ。 ２、基板上にエミッタ又はコレクタ領域と外部ベース領
域を互に側面が接するように形成する工程、 次で前記エミッタ又はコレクタ領域と前記外部ベース領
域の境界を含む領域上にエピタキシャル成長により真性
ベース領域及びコレクタ又はエミッタ領域を順次形成す
る工程を有することを特徴とするヘテロ接合型バイポー
ラトランジスタの製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107352A JP2581071B2 (ja) | 1987-04-30 | 1987-04-30 | ヘテロ接合型バイポーラトランジスタ及びその製造方法並びにそれを用いたメモリセル |
| KR1019880002868A KR0120927B1 (ko) | 1987-04-30 | 1988-03-18 | 헤테로접합형 바이폴라트랜지스터 |
| EP88303920A EP0289343B1 (en) | 1987-04-30 | 1988-04-29 | Heterojunction bipolar transistors |
| CA000565494A CA1315017C (en) | 1987-04-30 | 1988-04-29 | Heterojunction bipolar transistor and the manufacturing method thereof |
| DE8888303920T DE3874949T2 (de) | 1987-04-30 | 1988-04-29 | Heterouebergang-bipolartransistor. |
| US07/675,018 US5140399A (en) | 1987-04-30 | 1991-03-25 | Heterojunction bipolar transistor and the manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107352A JP2581071B2 (ja) | 1987-04-30 | 1987-04-30 | ヘテロ接合型バイポーラトランジスタ及びその製造方法並びにそれを用いたメモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63272076A true JPS63272076A (ja) | 1988-11-09 |
| JP2581071B2 JP2581071B2 (ja) | 1997-02-12 |
Family
ID=14456880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62107352A Expired - Fee Related JP2581071B2 (ja) | 1987-04-30 | 1987-04-30 | ヘテロ接合型バイポーラトランジスタ及びその製造方法並びにそれを用いたメモリセル |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0289343B1 (ja) |
| JP (1) | JP2581071B2 (ja) |
| KR (1) | KR0120927B1 (ja) |
| CA (1) | CA1315017C (ja) |
| DE (1) | DE3874949T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5159423A (en) * | 1988-11-02 | 1992-10-27 | Hughes Aircraft Company | Self-aligned, planar heterojunction bipolar transistor |
| GB2243716B (en) * | 1988-11-02 | 1993-05-05 | Hughes Aircraft Co | Self-aligned,planar heterojunction bipolar transistor and method of forming the same |
| US5068756A (en) * | 1989-02-16 | 1991-11-26 | Texas Instruments Incorporated | Integrated circuit composed of group III-V compound field effect and bipolar semiconductors |
| DE4000599A1 (de) * | 1990-01-11 | 1991-07-18 | Standard Elektrik Lorenz Ag | Heterobipolar-transistor mit reduzierter basis-kollektor-kapazitaet |
| FR2726125A1 (fr) * | 1994-10-25 | 1996-04-26 | Thomson Csf | Composant semiconducteur a transistors bipolaires, stabilises thermiquement |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187271A (ja) * | 1985-02-14 | 1986-08-20 | Sony Corp | ヘテロ接合型バイポ−ラトランジスタ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE621467A (ja) * | 1961-08-17 | |||
| DE3016553A1 (de) * | 1980-04-29 | 1981-11-05 | Siemens AG, 1000 Berlin und 8000 München | Planartransistor, insbesondere fuer i(pfeil hoch)2(pfeil hoch) l-strukturen |
| JPH0616552B2 (ja) * | 1984-09-21 | 1994-03-02 | アメリカン テレフオン アンド テレグラフ カムパニ− | 新半導体デバイス |
-
1987
- 1987-04-30 JP JP62107352A patent/JP2581071B2/ja not_active Expired - Fee Related
-
1988
- 1988-03-18 KR KR1019880002868A patent/KR0120927B1/ko not_active IP Right Cessation
- 1988-04-29 DE DE8888303920T patent/DE3874949T2/de not_active Expired - Fee Related
- 1988-04-29 EP EP88303920A patent/EP0289343B1/en not_active Expired - Lifetime
- 1988-04-29 CA CA000565494A patent/CA1315017C/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187271A (ja) * | 1985-02-14 | 1986-08-20 | Sony Corp | ヘテロ接合型バイポ−ラトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1315017C (en) | 1993-03-23 |
| EP0289343A1 (en) | 1988-11-02 |
| KR880013256A (ko) | 1988-11-30 |
| JP2581071B2 (ja) | 1997-02-12 |
| EP0289343B1 (en) | 1992-09-30 |
| KR0120927B1 (ko) | 1997-10-20 |
| DE3874949T2 (de) | 1993-04-01 |
| DE3874949D1 (de) | 1992-11-05 |
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| JPS63278369A (ja) | ヘテロ接合型バイポ−ラトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |