JP3042853B2 - 集積回路 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体電子集積回路に関し、特に電界効果お
よびバイポーラの両デバイスを含むIII−Ｖ化合物半導
体製の集積回路に関する。

同じチップの上にNPNおよびPNP両バイポーラ・トラン
ジスタを集積することによって、性能改善と同時に回路
柔軟性の増大が可能になる。シリコン・ディジタル回路
は、入力論理、電流源およびレベル・シフト用に縦方向
NPNスイッチング・トランジスタならびに横方向PNPトラ
ンジスタを利用する。シリコン・バイポーラ・トランジ
スタと共に接合電界効果トランジスタ（JFET）を追加す
ると、極めて高い入力インピーダンスを与えながら高速
で作動するアナログ回路を応じる。集積回路におけるバ
イポーラ回路とJFETとの組合せの多能性は良く知られて
いる。さらに、CMOSの密度をバイポーラの高ドライブと
組み合わせるシリコンCMOSとバイポーラ・トランジスタ
（BICMOS）との集積は市販製品に出現している。

歴史的には、GaAs/AlCaAs ヘテロ接合バイポーラ・
トランジスタ（HBT）は、コレクタ、ベースおよびエミ
ッタ・エピタキシャル層が単一エピタキシャル・デポジ
ションの実行中に順次生長されるメサ技術を用いて組み
立てられている。エミッタおよびベース・エピタキシャ
ル層は、ベースならびにコレクタ面積にそれぞれ電流を
通じる２つのエッチ段階を用いて選択的に除去される。
これらのエッチは、標準のメサHBTについては0.4ミクロ
ンと1.0ミクロンとの間の高さにわたりGaAsにおいて段
階的に行われる。例えば、第35回IEEE会報電子第２部
（1988年）におけるK.ナガタらの、InGaAsキャップ層を
利用する低エミッタ抵抗を有する自己整合AlGaAs/GaAs
HBT参照。高品位HBTはこの方法で組み立てることがで
きるが、出来上りのメサ構造物は極めて厳しい形状を要
求し、ハイ・レベルの集積に必要な多レベル金属システ
ムを組み込むのが困難になる。

プレーナ・ヘテロ接合バイポーラ・トランジスタは、
集積回路の素子としてエミッタ・ダウン構造に組み立て
られている。例えば、マックレビー（McLevige）らの米
国特許第4,573,064号およびエル・トラン（L.Tran）ら
の第８回IEEE電子部門書簡50（1987年）参照。これはメ
サ技術を回避するが、制限されたNPNベース・ドーピン
グおよび制限された多重デバイス集積の可能性という欠
点を備えている。コレクタによる深いベース注入は、高
ベース・シート抵抗および「フラット」ドーピング・プ
ロファイルを生じるベース・ドーピングを制限する。エ
ミッタ・アップ型はガブリエル（Gabriel）らの米国特
許第4,672,414号に見られる。また集積可能性は1987年
６月18日出願の同時係属出願第083,554（L.トラン）に
見られるが、この場合Ｎ−チャネルJFETはNPNと共に集
積されている。少しでもより多くのデバイスを集積する
には、エピタキシャルおよび多くの追加の処理段階に多
大の変更を必要とする。さらに、この技術はNPNトラン
ジスタのすべてを共通エミッタ構造に接続させることを
要求し、これはその応用を著しく制限する。

上記のメサHBTおよびエミッタ・ダウンHBTに使用され
たような単一エピタキシャル・デポジション実行は組立
て工程を簡潔化するが、それは単一チップ上に一緒に集
積し得る構造物の形式を制限する。

ジェー・チュリー（J.Tully）の第７回IEEE電子部門
書簡203（1986年）およびジェー・チュリーらの第７回I
EEE電子部門書簡615（1986年）は、高マスおよび低注入
レンジの理由でベース・ドープ材料としてZnを持つ被注
入ベースの上にエミッタ・エピ層を成長させる。しか
し、被注入Znは低温での活性化が困難である。良好な活
性化のために温度を十分に上げると、Znの大きな拡散係
数により過度の拡散を生じ、ベースの幅および横方向の
寸法を著しく増すとともに周波数レスポンスを低下させ
る。さらに、チュリーは１種類のデバイス、すなわちNP
N HBTのみを集積している。

本発明は２個以上のエピタキシャル・デポジションを
含むデバイス、集積回路、および組立て工程を提供する
が、同時に本質的にはプレーナ回路に電界効果上（MESF
ET）およびNPNならびにPNPバイポーラの両トランジスタ
を提供する。好適な実施例では、GaAsウエーハはいくつ
かの順次ドープ処理された層で作られるエピタキシャル
膜と共にデポジットされる。次にウエーハは適当なドー
プ材料を選択的に注入されたり、エピタキシャル層はメ
サ・デバイスの場合のように選択的にエッチされる。こ
の処理の後で、ウエーハが清掃され、また第２エピタキ
シャル層がデポジットされる。エピタキシャル・デポジ
ションを伴う注入／エッチは、多数回繰り返すことがあ
る。特殊のエピタキシャル・デポジション工程はMBEで
あったりMOCVDであり、または他のデポジション工程で
あるかもしれない。

本発明、ベース・ドープ材料としてBeの使用を可能に
する注入スペーサ層を使用する方法をも提案する。さら
に、BeClを用いて浅い注入プロファイルを得ることがで
き、またドープ材料として良好なBeを用いることができ
る。

本発明の実施例を付図に関して以下に詳しく説明す
る。

本発明はHI²Lに役立つエミッタ・アップまたはエミッ
タ・ダウンおよび共通エミッタ・ダウンのいずれかと共
にMESFET（エンハンスメントおよびディプレッションの
両モード）、ＮチャネルならびにＰ−チャネルJFET、お
よびNPNならびにPNPアイオレート（ヘテロ接合）バイポ
ーラ・トランジスタの集積を提供する。好適な実施例の
デバイスおよび集積回路ならびにその組立て方法はデバ
イス組立ての段階について主として説明されるが、相互
接続のメタライゼーション、パッシベーション、および
パッケージングは説明を簡単にするため省略される。

NPNおよびPNPヘテロ接合バイポーラ・トランジスタ
（HBT）ならびにＮ−チャネルとＰ−チャネルのJFETを
同時に組み立てる第１好適実施例の方法は、第１図〜第
10図の断正面図に示される下記段階を含む： （ａ）この工程の開始材料は第１図に示されている。そ
れは、NPN HBT′ｓのコレクタ領域を形成する厚さ約１
ミクロンのＮ＋GaAsの層104および厚さ0.6ミクロンのＮ
−GaAsの層106を伴ってGaAsのバッファ層102が成長され
る半絶縁GaAs基板から成っている。Ｎ＋層104のドーピ
ングは普通２×10¹⁸/cm³であるが、約２×10¹⁷/cm³を越
えるどんな値でもそれがコレクタ抵抗要求に合致するな
らば使用することができる。Ｎ層108の厚さおよびドー
ピングは、NPN HBTの降伏電圧要求によって決定され
る。厚さを増すと、降伏電圧が増大する一方でコレクタ
抵抗が増大する。Ｎ−層のドーピングを増すと、NPNコ
レクタ・ベース・キャパシタンスが増大し、最大ftが増
大し、かつコレクタ抵抗が減少する。特定の各応用につ
いてかね合い分析が必要とさるる。第１図およびすべて
の図は明白のため縦方向に誇張されており、例えばNPN
HBTのエミッタは約７ミクロン×７ミクロンの面積を
有するが厚さは0.2ミクロン未満である（下記の段階
（ｃ）参照）。

（ｂ）層状基板は次に400Aの厚い窒化シリコン（Si
₃N₄）108の層を被覆され、ホトレジストが塗布されてパ
ターン化され、そして窒化物108は整合マークが作られ
るべき領域110のエッチ・マスクとしてパターン化され
たホトレジストと共にプラズマ・エッチされる。ホトレ
ジスト・マスクはその次に除去される。

（ｃ）層状基板もまたそのときパターン化されるホトレ
ジストで被覆される。パターン化されたホトレジスト11
2はそのとき注入マスクとして使用され、またドープ材
料は薄い窒化物を通してNPNベースを形成する領域114お
よびＮ−チャネルJFETを形成すべき、領域116を構成す
るベリリウムのようなＰ形ドープ材料を注入される。Ｐ
形被注入領域116はＮ−チャネルJFET用のバックゲート
を形成する。Ｐ形ドープ材料のエネルギーおよび段階
（ｂ）で限定された窒化物層108の厚さは、所望のベー
ス・ドーピング・プロファイルを与えるように調節され
るが、注入の濃度は窒化物108とGaAsとの境界付近で最
大となり、合成接合深さは約2000A未満となる。第２図
参照。注入エネルギーは普通30KeV〜120KeVの範囲であ
るが、標準の用量は５×10¹²/cm³〜１×10¹⁴/cm³の範囲
である。Be⁺はかなり軽いイオンであるが、BeCl⁺または
Beの他のイオン化ハロゲン化合物を用いて注入イオンの
質量を増加することができ、それによって一般と浅い注
入が可能となる。

（ｄ）NPNベース注入マスク112を定位置にしておくと、
層状基板は次に（1:8:160H2SO4:H202:H20のような）GaA
sエッチを受けて、GaAs内の整合マークを定める。エッ
チされる唯一の面積は、窒化物108レベルに前もってエ
ッチされたホール110の内側にも組み重ねられるベース
・レベル注入マスク112にパターンが存在する面積であ
るGaAs106にエッチされたこれらのパターンは以後のレ
ベルをNPNベースに整合させる永久整合マークを提供す
る。これらの整合マーク120は適当な工程変化を持つ任
意な他のレベルに組み入れられて、臨界形状を最高臨界
レベルに整合することを可能にする。

（ｅ）ホトレジスト112をストリップしてから、NPNコレ
クタ接触面積124を露出する新しいパターン化されたホ
トレジスト122が窒化物108の上に形成される。層状基板
は次に、注入マスクとしてホトレジスタ122を用いるシ
リコン・ドープ材料で窒化物108に注入される。注入エ
ネルギーおよび用量は、低い内部NPNコレクタ抵抗を保
証するために、Ｎ−エピ層106を経てＮ＋エピ層104まで
下って低い抵抗率接続を形成するように調節される。第
３図参照。

（ｆ）ホトレジスト122はストリップされかつもう１つ
のパターン化されたホトレジスト126は窒化物108の上に
形成される。ベリリウムのようなＰ形ドープ材料はその
ときPNPコレクタ領域128を形成するように第４図に示さ
れる通り注入マスクとしてパターン化ホトレジスト126
を用いて窒化物108を通して注入される。エネルギーお
よびドープ材料フラックスはＮ−エピ層106が注入領域1
28でＰ形に変換されることを保証するように調節され
る。エネルギーとドープ材料の流れは、Ｎ−エピ領域を
Ｐ形に変換するだけではなくＮ＋エピ104の部分をPNPコ
レクタ抵抗のさらに低いＰ形にも変換し得るように調節
することができる。最適のｐ−ドープ材料のプロファイ
ルは、深さと共に増大するｐ形ドーピング密度によって
境界面でｎ−ドープ材料を完全に補償するに違いない。
このプロファイルはPNPのベース−コレクタ・キャパシ
タンスを最小にしかつその降伏電圧を最大にする。PNP
コレクタ領域の深さはｐ形ドープ材料の注入範囲に制限
される。400KeVの注入器を用いると、ベリリウムの範囲
は約１ミクロンである。１つ以上の注入用量およびエネ
ルギーを用いることによって、コレクタ・ドーピング・
プロファイルは所要の降伏電圧およびコレクタ抵抗を生
じるように仕上げることができる。PNPコレクタのシー
ト抵抗を下げる１つの別の工程は、他の好適な実施例の
１つとして説明することにする。

（ｇ）ホトレジスト126がストリップされて、パターン
化されたホトレジスト130が窒化物108の上に形成され、
第５図に示されるようなＰチャネルJEFT用のＰチャネル
132を形成するように窒化物108を経てＮ−エピ層106に
ベリリウムのようなＰ形ドープ材料を注入するための注
入マスクとして使用される。注入範囲およびフラックス
は、所望のIdssおよびピンチ・オフ電圧を得るように調
節される。BeCl＋、Mgおよび亜鉛のようなドープ材料
は、より低いピンチ・オフ電圧用のベリリウムによって
得られるよりも浅いＰチャネルを得るのに使用すること
ができる。

（ｈ）ホトレジスト130がストリップされ、層状基板が
完全に清浄にされ、フッ化水素酸でエッチすることによ
って窒化物層108が除去され、さらに層状基板が次のデ
ポジション工程に備えて再び清浄にされる。本質的に
は、層状基板の表面にどんな窒化物その他の異物もない
ことが、第２エピ・デポジションで高品位のエピタキシ
ャル成長の達成を保証する。

（ｉ）ヒ素の過圧力において700℃を越える温度で行わ
れる第2MOCVDエピ・デポジションは、良好な電気活性化
を生じる前述の注入を熱処理する。１つの別な熱処理工
程として、基板を後続のエピ・デポジションに先立って
従来の炉の中でまたは高速熱処理装置の中で熱処理する
ことができる。

第２エピ・デポジション中にデポジットされる特定の
層組成は、４つの形のデバイスすなわちNPN、PNP、Ｎ−
JFETおよびＰ−JFETのどれによって組み立てるべきか、
またどの形のデバイスがその性能を最適化されなければ
ならないかに左右される。一般規則として、デバイスの
形をすべて同時に最適にし得ないのは、それらがある場
合に要求条件と相容れないからである。一例の目的で、
NPN HBTおよびＮチャネルJFET性能が特定の応用で最適
化されなければならないものと想定する。この場合、原
Ｎエピ層に隣接する層で始まる第２エピ・デポジション
の標準組成は下記の通りである： 層 厚さ 解説／機能 140 300A アルミニウム組成ｘが０から 0.3まで変化されかつシリコン ・ドーピングが2E17/cm³で 一定に保たれる傾斜 Al_xGa_1-xAs領域。機能は GaAsとAlGaAsとの間の バンドギャップ遷移をなめらかに することである。

142 1000A 2E17/cm³までシリコンで ドープされたｘ＝0.3のＮ形 Al_xGa_1-xAs層。この層は NPN HBT用のエミッタを形 成し、ＮチャネルJFET用の チャネルの部分であり、またＰ チャネルJFET用のゲートを形 成する。

144 1000A 2E17/cm³までシリコンで ドープされたＮ形GaAs層。こ の層はNPNエミッタおよびコレ クタにオーム接触させるのに使用 されるとともに、Ｎチャネル用の 導通チャネルおよびPNP用の ベースを形成する。

146 300A Ｐ材料（普通は亜鉛）の濃 度が2E17/cm³で一定に保た れている間、前のＮ−GaAs表 面での０と0.3との間で変化さ れるアルミニウム濃度を持つ傾斜 Ｐ形Al_xGa_1-xAs。機能は GaAsとAlGaAsとの間の バンドギャップ遷移をなめらかに することである。

140 1000A 2E17/cm³の濃度まで亜鉛で ドープされたｘ＝0.3のＰ形 Al_xGa_1-xAs層。この層は PNPトランジスタのエミッタを 形成するとともに、Ｎチャネル JFET用のトップ・ゲートを形 成する。

150 300A アルミニウム濃度がｘ＝0.3か らｘ＝０まで層の成長につれて変 化される傾斜Ｐ形 Al_xGa_1-xAs層。Ｐ形ドー ピングは2E17/cm³で一定に 保たれる。機能はAlGaAsと GaAsとの間のバンドギャップ 遷移をなめらかにすることである。

152 1000A 2E17/cm³の亜鉛濃度でドー プされたＰ形GaAs。この層は PNPエミッタおよびコレクタ、 ＮチャネルJFETのゲートなら びにNPNのベースにオーム接触 させるのに使用される。

HBTベース層とエミッタ層との間に薄い（100−300A
の）未ドープ・バッファ層を追加することがあるが、こ
の表には簡潔性のために与えられていない。これらの層
の厚さおよびドーピング密度はすべて例として与えられ
るに過ぎない。層厚さの２倍以上の増減は十分利用範囲
内である。範囲１×10¹⁷/cm³〜２×10¹⁸/cm³にあるいろ
いろな層のＮ形ドーピング密度、および範囲１×10¹⁷/c
m³〜２×10¹⁹/cm³にあるＰ形ドーピング密度を用いて、
いろいろなデバイスのパラメータを最適化することがで
きる。例えば、もしＮチャネルJFETを犠牲にしてNPN,PN
PおよびＰチャネルJFETのパラメータを最適化しようと
するならば、Ｎ形ドーピング・レベルは２×10¹⁷/cm³か
ら１−２×10¹⁸/cm³まで増加されるであろう。Ｐ形層の
ドーピング密度は、亜鉛の高拡散速度によるキャパシタ
ンスおよび電位汚染の増加を犠牲にしてオーム接触なら
びにPNPエミッタ効率を改善するように増加することが
できる。第６図参照。

（ｉ）エピタキシャル層140,142,…,152の成長が終って
から、層状基板は再び400Aの厚い窒化物層158で被覆さ
れる。次に基板は、NPN外因性ベース面積、Ｐチャネル
・ソースおよびドレーン領域、ならびにＮチャネル・バ
ックゲート用接触面積を露出するホトレジスト160によ
ってパターン化される。ベリリウムのようなＰ形ドープ
材料は、表面から下ってNPNベース領域114まで延びる厚
くドープされたＰ＋領域162、表面から下ってPNPコレク
タ領域128まで延びるＰ＋領域168、表面から下ってＮチ
ャネル・バックゲート116まで延びるＰ＋領域164、およ
び表面から下ってＰチャネル132まで延びるＰ＋領域166
を形成するマスクとしてホトレジスト160を使用しなが
ら窒化物層158を通して注入され、層状基板の表面にＰ
形ソースならびにドレーン接触領域が形成される。この
注入は、良好なオーム接触用の高い表面Ｐ形ドープ材料
濃度を保証するプロファイルに合う異なるエネルギーお
よび用量での数回の異なる注入から成ることがある。第
７図参照。

（ｋ）ホトレジスト160は層状基板からストリップさ
れ、またパターン化されたホトレジスト170はＰ形領域
が表面で所望されるすべての領域に適用される。これは
PNPエミッタおよびコレクタ面積、NPNベース接触領域、
Ｐチャネル・ソースおよびドレーンおよびドレーン、な
らびにＮチャネル・ゲート面積を含んでいる。窒化物15
8の露出部分は次に、Ｐ形GaAs152の表面の部分を露出す
る（CF4/02のような）プラズマ工程を用いてエッチして
除去される。（1:8:160）のエッチング試薬を用いてＰ
形GaAs/AlGaAs層152,150,148、および146が次に露出表
面からエッチされる。このエッチの深さな厳密ではな
く、ｐ層のある過エッチングが行われてＰ形層の露出部
分のすべてが除去されることおよび残りの露出GaAs表面
がＮ形GaAs144のみから成ることが保証される。第８図
参照。

（ｌ）残りのホトレジスト170および窒化物158が次に層
状基板からストリップされて、新しい400Aに厚い等角の
プラズマ窒化物を層178がデポジットされる。

（ｍ）段階（ｊ）のＰ＋注入は高速熱処理装置の中で熱
処理されるのが普通であるが、炉熱処理が使用されるこ
ともある。高速熱処理装置（RTA）の使用は良好な活性
化を提供するが、上昇された温度での時間は拡散による
ドープ材料の運動を最小にするため二、三分未満に制限
される。米国特許第4,743,569号に開示された２段階RTA
工程はこの熱処理工程に使用される。

（ｎ）層状基板はアイソレーション注入のためのホトレ
ジスト180と共にパターン化される。ホトレジスト180は
いろいろなトランジスタの活性領域のみをカバーし、ま
たホウ素は注入マスクとしてホトレジスト180と共に窒
化物178を通して注入される。注入はホトレジスト180に
よって保護されない領域にあるGaAs/AlGaAsの結晶格子
を損傷させて、注入された領域を半絶縁領域182に変え
る。

（ｏ）ホトレジスト180はストリップされて層状基板が
次に清浄され、そして新しい等角のプラズマ窒化物層18
4（2000〜3000A）がデポジットされる。サーメット（Cr
SiO₂）のような抵抗性材料の3000Aの厚い層が窒化物184
の上にスパッタされて、高速熱処理装置を用いて熱処理
され、そして所要の抵抗器を形成するようにパターン化
される。熱処理の後で、サーメット186のシート抵抗は
約300Ω/cm²であるが、他の材料およびシート抵抗は回
路の要求条件次第で使用することができる。第９図参
照。

（ｐ）次にホトレジスト・マスク層190は、NPNエミッタ
およびコレクタ、PNPべース、Ｐ−JFETゲート領域、な
らびにＮチャネルJFETエミッタおよびコレクタ、PNPベ
ース、Ｐ−JFETゲート領域、およびＮチャネルJFETソー
スならびにドレーンを含むＮ表面領域に対するオーム接
触を形成することを所望する領域のすべてにおいて窒化
物178/184を露出する層状基板上にパターン化される。
窒化物178/184は、エッチ・マスクとしてのホトレジス
ト190と共にCF4/02のプラズマ・エッチを使用してこれ
らの領域から除去される。エッチに続いて、ホトレジス
ト190に手をつけずにおく湿性化学浄化が使用される。
金／ゲルマニウム（また他の接触金属系）のオーム接触
メタライゼーションは層状基板上にデポジットされ、か
つホトレジスト190援助のリフト・オフを用いてオーム
金属は接触開口が窒化物にエッチされた領域を除き除去
される。高速熱処理工程を用いて、接触金属は400〜500
℃で熱処理され、かつNPNエミッタ接点192およびコレク
タ接点194、PNPベース接点196、Ｎチャネル・ソース198
ならびにドレーン200、そしてＰチャネル・バックゲー
ト接点202およびゲート接点204を形成する。第10図参
照。

（ｑ）ホトレジスト190がストリップされ、かつ層状基
板はNPNベース領域、PNPエミッタおよびコレクタ、Ｐ−
JFETソースおよびドレーン領域ならびにＮ−JFETゲート
領域を含むＰ形オーム接触が行われるべき領域を露出す
るホトレジスト208と共にパターン化される。窒化物178
/184は接点清浄を伴いプラズマ・エッチされる。これに
続いて、デポジットされたメタルが金／亜鉛の層の組合
せである点を除き、前述のＮオーム工程に似たＰオーム
・メタライゼーション工程が行われる。これは、NPNベ
ース接点210、PNPコレクタ接点212およびエミッタ接点2
14、Ｎチャネル・バックゲート接点216およびゲート接
点218、ならびにＰチャネル・ソース接点220およびドレ
ーン接点222を形成する。接点熱処理およびサーメット
熱処理に用いられる温度は、フィールド面積を半絶縁に
変えるのに用いられる注入損傷が熱処理されないだけの
低い温度である。もし他のメタライゼーション装置や抵
抗器材料について一段と高い熱処理温度が要求されるな
らば、すべての熱サイクルが終るまで工程の中でホウ酸
を損傷する注入を遅らせることができる。第10図参照。

（ｒ）接触メタル・システムは、ショットキー・バリヤ
・ダイオードを組み立てるべき領域において再び繰り返
される。プラチナおよび金を伴うチタンがデポジットさ
れ、前述の工程を用いてリフト・オフされる。ショット
キー・ダイオードの場合には接触熱処理は用いられな
い。

（ｓ）工程のこの点において、NPNトランジスタのすべ
てのコレクタおよびＰチャネルJFETのバックゲートはＮ
＋ならびにＮ−エピ領域に共に接続される。いろいろな
トランジスタをアイソレートするために、狭い１〜２ミ
クロン幅のモート（溝）がいろいろなエピ層を経て、各
トランジスタを完全に囲む半絶縁GaAs基板にエッチされ
る。（注意：トランジスタを相互に電気アイソレートす
る必要がなければ、面積を節約するために２個以上のト
ランジスタを同じモートの内側に置くことができる。）
次に溝は窒化物で埋められるので、いろいろなトランジ
スタを所要回路に一緒に接続するメタル相互接続装置を
使用することができる。この溝工程は下記の方法で達成
することができる： （S.1）オームおよびショットキー・メタル工程に続い
て、層状基板は前のメタル・デポジションを保護する50
0Aのプラズマ窒化物を被覆される。次にアルミニウムの
層がデポジットされる。ホトレジストを用いて、溝マス
クがアルミニウムの上にパターン化される。層状基板の
後ろ側は保護されて、アルミニウムは溝領域からエッチ
される。露出した窒化物（標準厚さ3500A）は溝領域か
らプラズマ・エッチされる。マスクとしてホトレジスト
を用いると、露出されたGaAsはエピタキシャル層の全厚
さを越える深さ（普通３〜3.5ミクロン）までイオン・
ミルされる。次にレジストが除去される。窒化物または
酸化物もしくはその両方が、溝エッチの間にマスク用の
アルミニウムの代りに使用できる。

（S.2）イオン・ミルで溝をエッチしてから、層状基板
は清浄にされかつ溝およびアルミニウム層はプラズマ窒
化物の厚い層（普通10,000〜15,000A）の厚い層で被覆
される。この窒化物は75゜の軸はずれでイオン・ミルさ
れ、アルミニウム表面から窒化物が除去される。この工
程は一部プレーナ化された表面のみを生じ、溝は一部し
か満たさない。

（s.3）窒化物のデポジションがホトレジストの未パタ
ーン化層を伴う反復工程サイクル、およびホトレジスト
と窒化物のエッチ速度がほぼ等しい反応イオン・エッチ
ング工程を使用すると、溝は窒化物で満たされる。アル
ミニウム層は、RIEエッチ工程の間に下にある窒化物が
エッチされないようにするエッチ止めとして作用する。
この工程を２回繰り返すと、表面は実質上平らな面とな
る。プラナー化工程の後、アルミニウムは層状基板から
ストリップされる。１つの溝230を示す第10図参照。

（ｔ）層状基板は次に清浄されて、プラズマ酸化物が窒
化物の上にデポジットされる。ホトレジストはパターン
化されて、第１のバイアスがオーミックメタルにエッチ
される。この点より、一般的なツーレベルメタルプロセ
スが、所要回路の組立てを完成させるのに用いられる。

これは第１の好適な実施工程の説明を含む。規定のド
ーピング・レベルおよび膜厚さは標準でありかつ規定の
応用についての工程を最適化するようにパラメータの変
化である。

第２の好適な実施例方法はNPNトランジスタ用の成長
したベースを使用しかつ第11図〜第21図に断正面図で示
される下記段階を含む： （ａ）第１の好適な実施例の段階（ａ）〜（ｃ）は開始
材料およびＰ形ドープ材料の注入によるNPNベースの形
成を説明している。この注入工程の代わりに、第２好適
実施例用の開始材料は第11図に示されたようなトップＰ
形ドープ式GaAs層を含んでいる。

層 厚さ 解説／機能 302 15〜25 半絶縁GaAs基板 （0.38〜 0.64mm） ミル 304 10,000A ２×10¹⁸/cm³シリコンまで ドープ処理されたＮ＋GaAs 層。この層はNPNトランジス タ用の低抵抗埋込みコレクタお よびＰチャネルJFETバック ゲートに対する低抵抗接続を形 成する。

306 5,000A デバイスの要求次第で５× 10¹⁵/cm³から５×10¹⁷/ cm³までシリコンでドープ処理 されたＮ−GaAs層。Ｎエピ ・ドーピングを減少するとコレ クタ・ベース・キャパシタンス が減少し、コレクタ・ベース降 伏電圧が増加する一方、コレク タ抵抗が増大する可能性がある。

Ｎエピ・ドーピング・レベルを 増加すると、最大ftが増加する 傾向がある一方、コレクタ抵抗 が減少する。Ｎエピ層の厚さは ドーピング密度および降伏電圧 要求次第で約1000Aより大 きい任意の値であることができ る。

308 1,000A 亜鉛、ベリリウムまたは他のＰ 形ドープ材料でドープ処理され たＰ形GaAs層。この領域の ドーピング密度は５×10¹⁷/ cm³〜２×10¹⁹/cm³で成長 される。この層はNPNトラン ジスタのベースならびにＮチャ ネルJFET用のバックゲート を形成する。ドーピングを増加 するとNPNトランジスタの利 得およびベース抵抗が低下する。

この層はPNPトランジスタの コレクタをも形成し得るが、最 適なPNP性能は得られない。

310 150A 第２のエピ・デポジション工程 中に引続きデポジットされる AlGaAsエミッタ層に拡散 するＰ形ドーピングの影響を最 小にするバッファとして作用す る未ドープGaAs層。この層 はオプションでありかつベース ・エミッタ冶金接合が原エピ表 面と再成長エピとの間の境界に 生じないことを保証するドープ 処理されたｎ形であることがで きる。層310は簡略の目的に より第11図には示されていな い。

（ｂ）層状基板は次に、NPNトランジスタのベースおよ
びＮチャネルJFETならびに整合マークを含む領域をカバ
ーするホトレジスト・マスク314でパターン化された厚
さ400Aの窒化物層312によって被覆されている。露出さ
れた窒化物312は次に、Ｐ形GaAs308の表面を露出する残
りの面積から（CF4/02のような）プラズマ工程を用いて
エッチされる。（1:8:160）のようなGaAs湿式エッチを
用いて、Ｐ形GaAs領域は露出表面からエッチされる。Ｐ
形GaAs領域の湿式エッチングの１つの別法として、CC12
F2のようなプラズマ・エッチを使用することができる。
このエッチの深さは厳密ではなく、Ｎ形層へのある過エ
ッチングは、露出したＰ形層のすべてが除去されかつ残
りの露出したGaAs表面がＮ形GaAs306によってのみ構成
されることを保証するために行われる。このエッチは、
残りのホトレジスト・レベルを引き続き整合するための
永久整合マークを提供する。残りのＰ形エピ領域はＮチ
ャネルJFET用のバックゲートおよびNPNトランジスタ用
のベース領域を形成し、おそらくPNPトランジスタのコ
レクタ領域に使用できると思われる。NPNベース308のみ
を示す第12図参照。

（ｃ） ホトレジスト314および残りの窒化物312はスト
リップされてから湿式清浄および薄い窒化物318デポジ
ションを施される。その後、第13図〜第21図に示される
ような段階（ｄ）で始まる第１好適実施例の方法が行わ
れるが、Ｎ形Al_xGa_1-xAsエピ層320およびＮ形GaAsキャ
ップ層322のみが成長されるようにNPN HBTおよびＰチ
ャネルJFETのみが示されている。第１実施例に規定され
た通りPNPおよびＮチャネルJFETは所望ならば追加する
ことができる。

第22図は第１好適実施例の方法によって組み立てられ
たNPN HBTおよびＮチャネルJFETの断正面図を示し、ま
た第23図〜第24図は第22図のデバイスの電流・電圧特性
を示す。

第25図〜第27図は、第28図の平面図でNPN HBTを組み
立てる第２好適実施例の方法の諸段階を示す追加の断正
面図である。

第３好適実施例の方法は、NPNトランジスタと共に集
積されるときそれに必要とされる極めて低いコレクタ抵
抗を持つPNPトランジスタを提供するとともに、追加の
エピディポジションを含んでいる。このオプションは、
高エネルギーＰ形ドープ材料注入工程が第１および第２
好適実施例の方法のようにPNPコレクタ領域の形成に利
用できない場合に魅力あるものと思われる。本方法は下
記の諸段階を含む： （ａ）開始材料はＮ＋GaAsエピ層を持つ半絶縁基板から
成る。エピ層の厚さは所要のNPNコレクタ・シート抵抗
によって決定される。PNPトランジスタを組み立てるべ
き領域はホトレジストによってパターン化され、またＮ
＋GaAs領域はこれらの領域から選択的にエッチされる
が、それが必要でないのは、下記の注入がＮ＋不純物を
過補償するとともに表面プレーナを残すことができるか
らである。

（ｂ）この同じレジスト・パターンまたはエッチされた
ん領域内の第２パターンを用いると、ベリリウム、マグ
ネシウム、亜鉛などのようなＰ形不純物はGaAs内に注入
される。この注入は、これらの領域を厚くドープ処理さ
れたＰ形GaAsに変換する以後のエピ・デポジションの間
活性化される。

（ｃ）注入の間表面を保護するのに用いられたホトレジ
ストおよびどんな誘電層でもストリップしてから、第２
エピ・デポジションが行われる。この第２エピ・デポジ
ションには、第２の好適な方法の層306のＮエピ領域に
似たＮエピ領域が含まれると思われ、さらに第１好適実
施例の方法のように第２好適実施例の方法または注入NP
Nベース工程として成長したNPNベースが使用されるかど
うかにより、層308のＰ形ベース層に似たＰ形ベース層
がデポジットされる。

工程は次に第１好適実施例の段階（ｄ）〜（ｔ）また
は第２好適実施例の段階（ｂ）〜（ｃ）に略述される通
りに進む。第１好適実施例の方法の段階（Ｆ）に略述さ
れたPNPコレクタ注入は、Ｐ＋埋込み層を明らかにする
ために変更されるであろう。第３好適実施例は３つのエ
ピ・デポジションのすべてを要求し、その１つは開始材
料の部分として、１つはNPN Ｎコレクタ領域用に、そ
して１つはエミッタ層をデポジットすることを要求され
る。

第４好適実施例の方法はNPNおよびPNPコレクタ領域を
選択的に注入し、開始材料は半絶縁GaAsであったであろ
う。NPN Ｎ＋コレクタ領域またはPNP Ｐ＋コレクタ領
域もしくはその両方は第１エピ層を成長する前に選択的
に注入される。この方法では、個々のNPNトランジスタ
・コレクタ領域は第１好適実施例の方法のように成長さ
れたＮ＋層を通して最初は一緒に接続されていない。こ
れは活性トランジスタを組み立てるべき領域の外側の損
傷注入から成るアイソレーション工程を簡潔化する。第
１好適実施例の方法に示された連続Ｎ＋層を除去するこ
とによって、いろいろな電極のキャパシタンスが減少さ
れるのは、それらが誘電体として働く半絶縁GaAsの上に
いま存在するからである。第４好適実施例の方法は下記
段階を含む（簡略の目的によりNPNのみが示されている
が、他の３つのデバイス形式も前述の通り含めることが
できる）： （ａ）開始材料は半導体GaAs基板402である。基板を清
浄にしてから、窒化シリコン404または他の誘電体材料
の薄い層が表面上にデポジットされる。基板は次にホト
レジストによってパターン化され、窒化物の層は整合マ
ークを形成すべき領域から選択的に除去される。ホトレ
ジスト・マスクが次に取り除かれる。

（ｂ）基板402は次にホトレジスト406でパターン化さ
れ、NPNコレクタを形成する領域408および金属相互接続
を簡潔化する拡散式トンネルとして使用すべき領域、な
らびにＮ形GaAs抵抗器を形成すべき領域に、シリコンの
ようなＮ形ドープ材料を注入される。Ｎ形ドープ材料の
エネルギーおよび段階（ａ）に規定された窒化物の層の
厚さは、所望のＮ＋コレクタ・ドーピング・プロファイ
ルを与えるように調節される。第29図参照。

（ｃ）NPNコレクタ注入マスクを依然として定位置に置
くと、基板は次にGaAsの整合マークを形成するように
（1:8:160 H2S04:H202:H20またはCH4/H2プラズマ工程
のような）GaAsエッチを受ける。エッチされる唯一の面
積は、窒化物レベルに前もってエッチされたホールの内
側に組み重ねにされているパターンがNPNコレクタ・レ
ベルに存在するような面積である（上記の段階（ａ）参
照）。GaAsにエッチされたこれらのパターンは、以後の
レベルをNPNコレクタに整合させる永久整合マークを提
供する。これらの整合マークは、臨界形状を最大臨界レ
ベルに整合可能にする適当な工程変更によって、PNPコ
レクタのような他のレベルに組み入れられることができ
る。整合マークをエッチしてから、ホトレジストはスト
リップされるが、整合マークは示されていない。

（ｄ）基板が次にパターン化されて、第３好適実施例の
方法は説明された工程に似たPNP Ｐ＋コレクタ領域409
を形成するように、ベリリウム、マグネシウム、亜鉛な
どのようなＰ形不純物によって注入される。この注入
は、これらの領域を厚くドープ処理されたＰ形GaAsに変
換しながら以後のエピ・デポジションの間活性化され
る。

（ｅ）注入の際に表面を保護するために使用されたかも
しれないホトレジストならびに誘電体層404をストリッ
プしてから、第２エピ・デポジションが行われる。この
第２エピ・デポジションは、第２好適実施例の層306に
似たNH領域410を含み、かつ第１好適実施例の方法に説
明された注入されるNPNベースまたは第２好適実施例の
方法のような成長されるNPNベースが使用されるかどう
かによって、第２好適実施例の方法の層308に似たＰ形
ベース層412がデポジットされることがある。

次に工程は段階（ｂ）で始まる第１好適実施例に略記
された通り基本的に進む。NPN HBTの組立て断正面図を
示す第30図〜第35図、および平面図の第36図参照。溝ア
イソレーションは工程簡潔化のために省略することがで
きる。段階（ｆ）に略記されたようなPNPコレクタ注入
は、Ｐ＋埋込層409を説明するために変更されるであろ
う。第４好適実施例は下記２つのエピ・デポジションの
合計を要求するが、その１つはNPN Ｎコレクタ領域を
デポジットし、もう１つはエミッタ層をデポジットする
ことである。

第５好適実施例の方法は、選択形成された埋込式のＮ
＋およびＰ＋ドープ処理層を持つメサ構造物を利用す
る。第１、第２、および第４好適実施例の方法は２つの
エピ・デポジションを要求する。第１エピ層は厚くドー
プ処理されたコレクタ領域の形成後にデポジットされ
る。第２エピ層は、第１好適実施例の方法に説明された
ように注入するが、第２好適実施例の方法に説明された
ように選択エッチされるかのどちらかによってベースが
形成されてからデポジットされる。エピ・デポジション
の段階数を減らす努力の中で、第５好適実施例の方法は
唯一のエピ・デポジションが下記の通り要求される工程
を与える： （ａ）埋込式NPNおよびPNP重厚ドープ処理済コレクタ領
域は、第４好適実施例の方法のような半絶縁GaAsに選択
形成される。これに続いて、NPN Ｎ−コレクタ層、NPN
Ｐ形ドープ処理済ベース層、Ｎ形AlGaAs、Ｎ形GaAs、
Ｐ形AlGaAs、そして最後にＰ形GaAs層を、下記の表に略
記される通りに含むエピ・デポジションが行われる： 層 厚さ 解説／機能 １ 5000A デバイス要求次第の、10¹⁵中間 から10¹⁷中間までのシリコンで ドープ処理されたGaAs層。Ｎ エピ・ドーピングの低下はコレク タ・ベース・キャパシタンスを減 少し、コレクタ・ベース降伏を増 加する一方、コレクタ抵抗を増加 する可能性がある。Ｎエピ・ドー ピング・レベルの増加は最大ftを 増加するとともにコレクタ抵抗を 減少する傾向がある。Ｎエピ層の 厚さはドーピング密度および降伏 電圧要求次第で約1000Aより 大きい任意な値であることができ る。

２ 1000A 亜鉛、ベリリウムまたは他のＰ形 ドープ材料でドープ処理されたＰ 形GaAs層。この領域のドーピ ング密度は10¹⁷中間から２×１ 0¹⁹/cm³で成長される。この層 はNPNトランジスタのベースを 形成するとともにＮチャネル JFET用のバックゲートを形成 する。ドーピングの増加はNPN トランジスタの利得およびベース 抵抗を減少する。この層もPNP トランジスタのコレクタを形成し 得るが最適PNP性能は得られな い。

３ 150A 第２エピ・デポジション工程の際 にＰ形ドーピングが以後デポジッ トされるAlGaAsエミッタ層 に拡散される影響を最小にするバッ ファとして作用する未ドープ処理 のGaAs層。この層は、原エピ 表面と再成長エピとの間の境界に ベース・エミッタ冶金接合が生じ ないことを保証するドープ処理済 のＮ形である。

４ 300A アルミニウム組成が０から30％ まで変化されかつシリコン・ドー ピングが２×10¹⁷/cm³で一定 に保たれる傾斜AlGaAs領域。

機能はGaAsとAlGaAsと の間のバンドギャップ遷移をなめ らかにすることである。

５ 1000A ２×10¹⁷/cm³までシリコンで ドープ処理された30％アルミニ ウムを有するＮ形AlGaAs。

この層はNPN HBT用のエ ミッタを形成し、かつＮチャネル JFET用のチャネルの一部であ り、そしてＰチャネルJFET用 のゲートを形成する。

６ 1000A ２×10¹⁷/cm³までシリコンで ドープ処理されたＮ形GaAs層。

この層はNPNエミッタおよびコ レクタへのオーム接触を作るのに 用いられるとともに、Ｎチャネル JFET用の導通チャネルおよび PNP用のベースを形成する。こ の層の厚さおよびドーピングは PNPまたはＮチャネルJFET 性能を最適化するように調節する ことができる。

７ 300A 前のＮ−GaAs表面での０から 30％まで変化されるアルミニウ ム濃度を持つ傾斜Ｐ形 AlGaAsであるが、Ｐ形ドー プ材料（普通は亜鉛）の濃度は２ ×10¹⁷/cm³で一定に保たれて いる。機能はGaAsと AlGaAsとの間のバンド ギャップ遷移をなめらかにするこ とである。

８ 1000A ２×10¹⁷/cm³亜鉛でドープ処 理された30％アルミニウム濃度 を持つＰ形AlGaAs層。この 層はPNPトランジスタのエミッ タおよびＮチャネルJFET用の トップゲートを形成する。

９ 300A 層が成長されるにつれてアルミニ ウム濃度が30％から０まで変化 される傾斜Ｐ形AlGaAs層。

Ｐ形ドーピングは２×10¹⁷/ cm³で一定に保たれる。機能は AlGaAsとGaAsとの間の バンドギャップをなめらかにする ことである。

10 1000A ２×10¹⁸/cm³亜鉛でドープ処 理されたＰ形GaAs層。この層 はPNPエミッタおよびコレクタ、 ＮチャネルJFETのゲート、お よびNPNのベースに対するオー ム接触を作るのに用いられる。

アルミニウム濃度がAlGaAsに用いられる濃度と０との
間で傾斜される薄いバッファ領域は、GaAsからAlGaAsま
での、そしてその逆のいろいろなトランジスタ間で使用
することができる。もしPNPトランジスタが組み立てら
れるべきでないならば、Ｐ形AlGaAs層は省略することが
でき、またもしＮ−JFETやPNPが要求されないならば、
Ｐ形GaAs層も省略されよう。

（ｂ）エピ層をデポジットしてから、工程は第１実施例
の方法の段階（ｊ）〜（ｌ）に略記されたように続行す
る。

（ｃ）NPNコレクタ領域に頂部表面から接近するため
に、ウエーハはパターン化されかつ窒化物は埋込式NPN
コレクタの上の所望の面積からプラズマ・エッチされ
る。GaAs/AlGa/As層はＮ−NPNコレクタ層まで下ってエ
ッチされる。このエッチによりNPNベースおよびエミッ
タ接点が頂部レベルにあるがNPNコレクタ接点がより低
いレベルで作られるメサ構造物を生じる。この同じホト
レジスト・マスクは、Ｎ＋プラグを接触領域の埋込式NP
Nコレクタまで下って形成するようにシリコンを注入す
るマスクとして使用することができる。次に窒化物はウ
エーハからストリップされて、新しいプラズマ窒化物層
が標準厚さ400Aでデポジットされる。

（ｄ）工程は第１好適実施例の方法における段階（ｍ）
〜（ｒ）に略記されたように続行される。工程を著しく
簡潔化する段階（ｓ）〜（s.3）に記載されたような溝
工程は要求されない。次にウエーハは、工程を完了する
段階（ｔ）に簡潔に説明されたような相互接続レベルを
通して処理される。

第６好適実施例の方法は、NPNベース・プロファイル
を制御する犠牲的な層としてかつ注入されたベースの熱
処理用キャップ層として、AlGaAs層を使用する。第１好
適実施例の方法の段階（ｂ）および（ｃ）のようにベー
ス注入プロファイルの位置を決定する犠牲的な層として
窒化物層を使用する代わりに、AL_xGa_1-xAsの追加層を初
度エピ成長段階中にデポジットさせることができる。こ
のAl_xGa_1-xAs層の厚さは、NPNベース用の所望のドーピ
ング・プロファイルを生じる注入用量およびエネルギー
と共に調節される。Al濃度はｘ＝0.5でセットされ、こ
の後で下にあるGaAs層を除去せずにホットHFで選択除去
することができる。Al_xGa_1-xAs層もまた注入熱処理用の
キャップ層として作用する。この方法が窒化物の使用に
勝る点は、Al_xGa_1-xAsの熱特性がGaAsのそれと窒化物の
ものよりも良く合致しかつ作られるひずみが少ない点で
ある。さらに、Al_xGa_1-xAsはヒ素リッチ表面を初度処理
の際にベース層と接触状態に保つ。これは、熱処理がヒ
素リッチ環境の外側で行われる場合に特に当てはまる。

第７好適実施例はAlGaAsで作られた第１エピにNPN
Ｎ−またはＮ＋コレクタ層のいずれか一方あるいは両方
を有するので、NPNは二重ヘテロ接合デバイスである。

第８好適実施例はＮ＋GaAs基板の上にあるNPNエミッ
タ・ダウン構造である。Ｎ＋GaAs基板の上で、NPNは共
通エミッタ結合されかつHI²L技術を使用することがで
き、それによってトランジスタのパッケージを密にする
ことができる。さらに、NJFET、PJFETおよびPNPデバイ
スを含むことにより回路の可能性に協力な新しい次元を
加える。処理は第37図〜第48図に示されているが、ここ
で示される基板はＮ＋GaAsであり、下記段階を含んでい
る： （ａ）Ｎ＋GaAs基板802の上にある始動エピ構造物は、
厚さ〜１μｍでかつ高ドープ〜×10¹⁸cm^-3処理されたＮ
＋AlGaAs層804であり、エミッタ抵抗を最小にする。次
のエピ層806は活性エミッタ、Ｎ−AlGaAsであり、これ
は通常〜２×10¹⁷cm^-3にドープ処理されて、厚さ〜3000
Åでエミッタ・ベース・キャパシタンスを最小にする。
最初の始動エピ層808は〜５×10¹⁶cm^-3でありかつ厚さ
〜1500Åである。第37図参照。NPNベース、NJFETバッグ
ゲート、PJFETチャネル、およびPNPベースは層808に形
成されるので、その厚さおよびドーピングは所望のデバ
イスを最適化するように調節されなければならない。さ
らに、層808が重要であるのは、GaAs層上の過成長がAlG
aAs上よりも容易であり、この場合表面をカバーするAl₂
O₃が単結晶成長を禁止する傾向があるという問題がある
からである。注意すべきことは、ＮチャネルおよびＰチ
ャネルJFETが最初の７つの好適実施例と基本的に同じ方
法で形成される点である。

（ｂ）第38図の最初のＰ形注入は、Ｎ−GaAs層808にお
いてNPNのベース810およびNJFETのバックゲート812を形
成する。BeCl、Zn、またはMgのような浅い注入は正しい
プロファイルを与える。注入は薄い（400A）窒化物デポ
ジションによって先行されることがある。ベリリウムも
Ｐ形ドープ材料として使用することができ、特にそれが
エピ層に注入の尾を残すに足るだけの窒化物を通して注
入される場合に適している。

（ｃ）第39図のPNPエミッタの形成は、傾斜Ｐ形領域814
を得るために多重注入によって行われる。NPNエミッタ8
14用の注入用量およびエネルギーは、PNPエミッタ抵抗
を減少するように深い重ドープ処理された〜×10¹⁸cm^-3
の領域816を生じるように、かつエミッタ・ベース・キ
ャパシタンスを最小にするように一段と浅い軽ドープ処
理された〜２−５×10¹⁸cm^-3の領域818を生じるように
調節される。浅いＰ形ドーピングは以後のPNPベース820
注入による補償を回避するに足るだけ高くなければなら
ない。PNPエミッタ層用の最小注入エネルギーはトップ
Ｎ−GaAs層808の補償を最小にするように調節される。

（ｄ）PNPベース820は、主Ｐ形注入である用量Beと同じ
温度範囲内で十分活性化するSiのような浅いＮ形ドープ
材料によって、第40図のＮ−GaAs層808に形成される。P
JFETが不要であるならば、Ｎ−GaAs層808は第40図にお
いてこの注入を不要にする一段と高密ドープ処理されて
〜１×10¹⁸cm^-3になるであろう。もしＮ−GaAs層808が
より高密ドープ処理されるならば、領域810および812用
のＰ＋GaAs注入は層808を完全に変換しなければならな
いであらう。問題の大部分のNPNベース・ドーピングは
２×10¹⁸cm^-3であり、またBeは極めて良好に働くので
Ｎ形〜１×10¹⁸cm^-3のＰ形への変換は容易である。

（ｅ）PJFETチャネル822は、〜１×10¹⁷cm^-3のドーピン
グ密度で、BeClのような浅いＰ形注入によって、第41図
の通りＮ−GaAs層808に形成される。

（ｆ）第42図の過成長エピは、〜２−20×10¹⁶cm^-3のド
ーピング密度で厚さ〜4000AのGaAs NPNコレクタ層824
と、ドーピング密度〜２×10¹⁸cm^-3で厚さ〜2000Aのオ
ームＮ＋GaAsキャップ層826とによって構成される簡単
なMOCVDエピである。過成長は、エピより前にまたは元
の場所で熱処理を必要とし、その場合表面はNPNおよびP
NPベース／コレクタの境界面に再結合の余地ならびに欠
陥を置かないように良好できれいな状態に保たれなけれ
ばならない。このエミッタ・ダウン構造物がエミッタ・
アップ過成長構造物に対して有利な点は、エミッタ・ダ
ウンHBTでは過成長境界面が臨界接合ではないベース／
コレクタ接合でそのときベース・エミッタ接合であるこ
とである。

（ｇ）第43図のPNPコレクタ828は、過成長境界面（ベー
ス／コレクタ境界面）に〜２×10¹⁷cm^-3で薄くドープ処
理されたＰ領域830、および表面で〜５×10¹⁸cm^-3の厚
くドープ処理されたＰ領域834を与える多重Ｐ形注入に
よって作られる。

（ｈ）第44図のＰ＋注入は、領域836によってNPNベース
810を、領域838によってPNPエミッタ814を、領域840に
よってNJFETバックゲート812を、そして領域846および8
48によってPJFETソース842ならびにドレーン844を再上
部表面に接続する。

（ｉ）第45図のＮ＋注入はPNPベース接点850の抵抗を減
少させる。この注入がなくてもベース接点は依然として
作られるが、導通はＮ＋GaAsではなくＮ−GaAsを介して
行われるであろう。Ｎ＋注入は、（第44図のNPNに関す
るＰ＋ベース接続に似た）PNPベース領域を完全に囲む
ように横方向に延長し、それによってPNPベース抵抗を
さらに減少させ、かつPNPエミッタおよびコレクタ領域
をより良く分離することができる。

（ｉ）第46図のNJFETゲート852は、ゲート・ディプレッ
ションがNJFETチャネル内に十分に延びるようにＮ＋オ
ーム・キャップ層826をＰ形に変換するBeClのような浅
いＰ形注入によって作られる。これはＰ形拡散によって
も行うことができる。Ｐ注入の深さは所望のＮチャネル
しきい値電圧を生じるように調節される。

（ｋ）第47図の注入損傷アイソレーションは、相互から
デバイスを分離するほか、PNPエミッタ接点838をもPNP
ベース接点850から分離する。注入損傷パターンの横方
向の寸法は、良好なアイソレーションを保証する整合公
差を十分考慮に入れていろいろな形状を重ねる。

（ｌ）オーム接触は第48図のように標準の方法で窒化物
援助のリフト・オフによって行われる。Ｐ−オーミクス
はAuZnであるが、Ｎ−オーミクスはAuGeNiである。デバ
イス接点はプレーナ表面上にあるので、以後のメタル相
互接続は容易に達成される。

第９好適実施例は第８好適実施例の変形であり、この
場合NPNは２つの異なる形のトランジスタに分けられ
る。第１の形はHI²Lに使用されるような後ろ側の接点を
通る共通エミッタを持つ標準のNPNである。他の形のNPN
は分離式エミッタ・トランジスタであり、これはNPN A
lGaAsエミッタ層とＮ＋基板との間にＰ層を挿入しかつN
PNを溝アイソレーションで囲むことによって達成され
る。本工程は両NPNと１つのPNPとの集積化のみが示され
ている第49図〜第51図に略示される。NJFETおよびPJFET
も、前の実施例に略示された通り所望ならば集積化する
ことができる。

アイソレート式エミッタNPNの追加は現在のHI²L技術
のI/O問題の多くを解決する。現在のHI²L電圧レベルは
シリコン集積回路のI/O標準（ECL,TTL,CMOS,…）と両立
し得ないが、それはHI²Lエミッタがすべて共通でレベル
・シフトを得ることが困難だからである。アイソレート
式エミッタ・トランジスタでは、ソース・ホロワ、差動
I/Oを作ることができ、また強力な２方向I/Oを有するこ
とができる。

NPNおよびPNPの集積化は相補式の直線およびディジタ
ル応用を可能にする。PNPは高速／低出力のOp−Amps用
に望ましい。PNPは電流源としてかつNPNと共に相補対と
して使用され、回路の可能性を大きく拡大する。

第９好適実施例は下記段階を含む： （ａ）第49図の始動Ｎ＋GaAs基板は、どんなエピ・デポ
ジションの前でも処理される。Ｐ＋注入はNPN用のエミ
ッタ・アイソレーションを与えるとともにPNP用のエミ
ッタ抵抗を下げる。Ｐ＋アイソレーション注入の正確な
ドーピング／幅は非臨界であり、ちょうど漏洩電流がブ
ロックされるようになっている。アイソレート式エミッ
タ寄生キャパシタンスと、降伏電圧と、基板によって形
成される寄生NPNトランジスタの性能との間の釣合分析
は、いろいろな応用でのＰ＋ドーピング・プロファイル
を決定するのに使用される。

（ｂ）第50図に示される通り、第１エピはＰ＋アイソレ
ーション・タンクの上にデポジットされる。過成長はエ
ピの前にまたは元の場所で熱処理を要求するが、その場
合表面は良好な表面の形態を得て欠陥を最小にする良好
／鮮明な状態を維持しなければならない。このエピは、
第37図の第８好適実施例における始動エピと同じであ
る。そのときNPNおよびPNPを集積する必要な処理段階は
第38図〜第40図、第42図〜第45図、および第47図〜第48
図に示されるものと同じである。

（ｃ）オーム接触がデポジットされてから、アイソレー
ト式エミッタNPNおよびPNPのまわりの横方向アイソレー
ションは、第１好適実施例に開示された通り、第51図の
溝エッチングおよび窒化物再充填によって行われる。メ
タル相互接続用の以後の処理はそのとき標準処理であ
る。

（ｄ）図は単一アイソレート式NPNトランジスタを示す
が、エミッタが共通であるような回路では、共通アイソ
レート式エミッタ領域を延長することによって数個のNP
Nトランジスタを結合することができる。これは比較器
によく使われる差動対のような回路のエミッタ抵抗の変
動を最小にする。

第９好適実施例の変化は、第49図の注入前に第50図の
エピ層成長を行うべきであろう。この変化において、注
入はＰ形ドープ材料がＮ形エピ層より下で終ることを保
証する十分高いエネルギー（ベリリウムでは約800KeV）
でなければならいであろう。

第10好適実施例は、第８および第９好適実施例に似た
工程の基板についてＮ＋GaAsの代わりに半絶縁GaAsを使
用する。半絶縁GaAsで処理されたとき、基板内へのＰ＋
アイソレーション注入は不要である。アイソレート式エ
ミッタNPNおよびPNP・トランジスタは、第８および第９
好適実施例に説明した通り他の方法で処理されよう。第
52図〜第57図は第10好適実施例の諸段階を示す。共通エ
ミッタNPNは底部Ｎ＋AlGaAsエピ層、すなわちエミッタ
を通して接触を作る。このエミッタはＮ＋注入によって
接触されるので、HI²Lエミッタ接触は後ろ側からではな
く、最初の７個の好適実施例に使用されたように最上部
表面から作られる。

第11好適実施例はNJFETの代わりに、またはNJFETのほ
かに、MESFETを備えている。MESFETは、Ｐ＋ゲート注入
までNJFETと全く同様に作られる。第46図参照。この点
でＰ＋ゲート注入の代わりに、GaAs Ｎ＋層がＮ−NPN
コレクタ層まで下方にエッチされる。これによってショ
ットキー・ゲートは薄くドープ処理されるＮ−GaAsの上
に形成することができ、その結果良好なショットキー・
ダイオードおよび良好なMESFET特性が生じる。さらに、
NJFETのようにゲートの上にＰオームを置く代わりに、
ショットキー・メタルがTiPtAuのようにデポジットされ
る。しきい値調節注入は、エンハンスメントおよびディ
プレッションの両モードMESFETを生じるように組み入れ
ることができる。全体の集積化可能性はそのときNPN
（共通エミッタ）、NPN（アイソレート式エミッタ）、P
NP、NJFET、PJFET、およびMESFETである。

第12好適実施例にはエミッタ・アップHBT（第７好適
実施例）、およびエミッタ・ダウンHBT（第８、第11好
適実施例）の集積化が含まれている。この集積化は、第
２エピ・デポジションの間にデポジットされた第42図の
4,000ÅのＮ−GaAs層を、組合せ式傾斜バンドギャップ
層を持つ4,000ÅのＮ−AlGaAs層に代えることによって
達成させる。このAlGaAs層はエミッタ・アップHBT用の
エミッタとして働く。さもなければ、本工程は第10実施
例と同じでよい。この構造物は、エミッタ・アップまた
はエミッタ・ダウンのいずれかのモードでどんなNPNを
も使用できるようにする。デバイス性能改善について、
NPNベース注入マスクは下記２つのマスクに分けられる:
1つのマスクはNPNエミッタ・アップ・トランジスタ用で
もう１つのマスクはNPNエミッタ・ダウン・トランジス
タ用である。これらの二重ヘテロ接合構造物を組み立て
ることによって、オフセット電圧VCE_satは最小にするこ
とができ、これは性能をさらに改善する。

共通エミッタ・ダウン・ヘテロ接合バイポーラ・トラ
ンジスタ（HI²L用）およびアイソレート式エミッタ・ダ
ウン・ヘテロ接合パイポーラ・トランジスタ（HBT）を
同時に組み立てる第13好適実施例は、第58図〜第65図に
断正面図で示される下記段階を含んでいる： （ａ）この工程用の始動材料は第58図に示されている。
それは、Ｎ＋GaAsの厚さ約1.0μｍの層1104および半絶
縁またはＰ−GaAaの厚さ0.5μｍの層1106が金属有機化
学蒸気デポジション（MOCVD）によってエピタキシャル
成長される。層1106はアイソレート式エミッタHBT用の
アイソレーション層を形成し、また層1104ドーピングは
普通２×10¹⁸/cm³であるが約２×10¹⁷/cm³を越えるどん
な値でも使用することができる。層1106の厚さおよびド
ーピング（もしあれば）は、アイソレート式エミッタHB
Tのアイソレーション抵抗および所要降伏電圧によって
決定される。厚さが増加すると降伏電圧が増加する傾向
がある一方、HI²Lトランジスタ用のエミッタ抵抗が増加
する。各特定の応用について釣合分析が要求される。第
58図および図のすべては明白にするために垂直方向に誇
張されており；例えばアイソレート式エミッタHBTの固
有ベースの面積は約７μｍ×７μｍであるが厚さは0.2
ミクロン未満である（下記の段階（ｃ）参照）。

（ｂ）層状基板は次に窒化シリコン（Si₃N₄）の厚さ400
Aの層で被覆され、ホトレジストは被覆されてパターン
化され、窒化物1108は整合マークを形成すべき領域のエ
ッチ・マスクとしてパターン化されたホトレジストによ
ってプラズマ・エッチされる。次にホトレジスト・マー
クが除去される。整合マークは簡略の目的により図面に
は示されていない。

（ｃ）層状基板はそのときパターン化されるホトレジス
トによって再びカバーされる。パターン化されたホスト
レジスト1112はそのとき注入マスクとして使用され、ま
たドープ材料はHI²LHBTの面積を囲むＮ＋領域1114を形
成するシリコンのようなＮ形ドープ材料によって窒化物
1108を通して注入される。層1106の未ドープの残部は参
照数字1110によって表わされる。Ｎ形ドープ材料の注入
エネルギーおよび段階（ｂ）に規定された窒化物層1108
の厚さは、HI²Lエミッタ・抵抗を最小にする一様なドー
ピング・プロファイルを層106に与えるように調節され
る。第59図参照。注入エネルギーは普通、30KeVと120Ke
Vとの間を変化するが、約10³⁸/cm³のドーピング密接を
得る標準用量は約１×10¹⁴/cm³である。

（ｄ）注入マスク1112を依然として定位置に置いておく
と、層状基板はそのときGaAs1106の整合マークを形成す
るGaAsエッチ（1:8:160 H₂SO₄:H₂O₂:H₂O₂のようなも
の）を受ける。エッチされる唯一の面積は、窒化物1108
において前にエッチされた開口の内側にも組み重ねられ
るベース・レベルの注入マスク1112にパターンが存在す
るような面積である。GaAs1106でエッチされたこれらの
パターンは、以後のレベルを整合させる永久整合マーク
を提供する。これらの整合マークは、臨界形状を最大の
臨界レベルに整合することを可能にする適当な工程変更
によって任意な他のレベルに組み入れることができる。

（ｅ）ホトレジスト1112がストリップされ、層状基板は
完全に清浄にされ、窒化物層1108はフッ化水素酸の中で
エッチすることによって除去され、そして層状基板は次
に第２エピタキシャル・デポジション成長に備えて再清
浄される。基本的には、層状基板の表面にはどんな窒化
物その他の異物があってはならず、それによって第２エ
ピ・デポジションは高品位エピタキシャル成長をもたら
す。

（ｆ）ヒ素の過圧力の中で700℃を越える温度で行われ
る第2MOCVDエピタキシャル・デポジション成長は、良好
な電気活性化をもたらす前述の注入を熱処理する。１つ
の別な熱処理工程として、基板は従来の炉または高速熱
処理装置の中で第２エピ・デポジション前に熱処理する
ことができる。

第２エピ・デポジション中にデポジットされる特定の
層の組成は、最適化されているHBTの特性次第である。
原始の層1106に隣接する層で始まる第２エピ・デポジシ
ョンの代表的な組成は下記の通りである： 層 厚さ 解説／機能 1140 300A アルミニウム組成ｘがＯから 0.3まで変化されかつシリコ ン・ドーピングか２×10¹⁷/ cm³に一定に保たれる傾斜 Al_XGAa_1-XAs領域。機能 はGaAsとAlGaAsとの 間のバンドギャップ遷移をなめ らかにすることである。

1142 10,000A ２×10¹⁷/cm³までシリコン でドープ処理されたｘ＝0.3 を有するＮ形 Al_XGa_1-XAs層。この層 は全HBT用のエミッタ、アイソレート
式およびHI²L共通 用の両エミッタを形成する。

1146 200A 前のＮ−AL_XGa_1-XAs表 面での0.3から０まで変化さ れるアルミニウム濃度を持つ傾 斜未ドープ処理の Al_XGa_1-XAs。機能は AlGaAsとGaAsとの間 のバンドギャップ遷移をなめら かにすることである。

1148 1000A ２×10¹⁷/cm³亜鉛でドープ 処理された濃度を持つＰ形 GaAs層。この層は全HBT 用の固有ベースを形成する。

1150 3000A ２×10¹⁶/cm³シリコンで ドープ処理されたＮ形GaAs 層。この層は全HBTのコレク タを形成する。

1152 1000A ２×17¹⁷/cm³シリコンで ドープ処理されたＮ形GaAs 層。この層は全HBTのコレク タに対するオーム接触を作るの に用いられる。

これらの層の厚さおよびドーピング密度はすべて、例
としてのみ与えられる。層の厚さの５倍以上または1/5
以上は十分に有効な範囲内である。１×10¹⁷/cm³〜２×
10¹⁸/cm³の範囲内でのいろいろな層に関するＮ形ドーピ
ング密度および１×10¹⁷/cm³〜２×10¹⁹/cm³の範囲内で
のＰ形ドーピング密度は、いろいろなデバイスのパラト
ータを最適化するのに用いられる。ドーピングは成長の
間元の場所で行われる。第60図参照。

（ｇ）エピタキシャル層1140,1142,…,1152の成長が終
ってから、層状基板は厚さ400Aの窒化物層1158で再度被
覆される。次に基板は全HBT用の外因性ベース面積を露
出するホトレジスト1160でパターン化される。ベリリウ
ムのようなＰ形ドープ材料は、表面から下方にアイソレ
ート式エミッタHBT用の層1148までわたる濃くドープ処
理されたＰ＋領域1162、ならびに表面から下方にHI²L
HBT用の層1148までわたるＰ＋領域1164を形成する形成
するマスクとしてホトレジスト1160を用いて窒化物層11
58を通して注入される。この注入は、良好なオーム接触
に必要な濃い表面Ｐ形ドープ材料濃度を保証するプロフ
ァイルに合うように、異なるエネルギーと用量を持つい
くつかの異なる注入材料から成ることができる。第61図
参照。領域1162および1164の深さは約0.5μｍであるの
で、ベリリウムは200KeVまでのエネルギーおよび約５×
10¹⁴cm²の用量で注入される。

（ｈ）ホトレジスト1160は次に層状基板からストリップ
され、そしてそれはアイソレータ式エミッタHBT用の最
上部表面エミッタ接触面積を露出するホトレジスト1170
でパターン化される。シリコンのようなＮ形ドープ材料
は、表面から下方にアイソレート式エミッタHBT用のAl_X
Ga_1-XAs層1142までわたる濃くドープ処理されたＮ＋領
域1172を形成するマスクとしてホトレジスト1170を用い
て窒化物層1158を通して注入される。領域1172の深さは
約0.6μｍであるので、シリコンは400KeV以上までのエ
ネルギーで注入される。注入の用量が層のドーピング・
レベル次第であるのは、それがＰ＋からＮ＋に変換され
なければならないからである。

（ｉ）残りのホトレジスト1170および窒化物1158は次に
層状基板からストリップされて、新しい厚さ400Aの等角
プラズマ窒化物層1178がデポジットされる。

（ｊ）段階（ｊ）のＰ＋注入および段階（ｈ）のＮ＋注
入は普通高速熱処理装置で熱処理されるが、炉熱処理が
使用されることがある。高速熱処理装置（Ｒ＋Ａ）の使
用は良好な活性化を提供するが、拡散によるドープ材料
の運動を最小にするため２〜３分未満昇温の時間を制限
する。米国特許第4,743,569号に開示されたような２段
階RTA工程はこの熱処理工程用に使用される。

（ｋ）層状基板はアイソレート注入用のホトレジスト11
80によってパターン化される。ホトレジスト1180はいろ
いろなトランジスタの活性領域のみをカバーし、ホウ素
は注入マスクとしてのホトレジスト1180によって窒化物
1178を通して注入される。注入はホトレジスト1180によ
り保護されていない領域のGaAs/AlGaAs結晶格子を損傷
し、注入された領域を半絶縁領域1182に変換する。領域
1182は約0.8μｍの深さまで延び、別の領域1172はＰ＋
領域1162から分離する。第62図参照。

（ｌ）ホトレジスト1180はストリップされて、そのとき
層状基板は清浄にされて新しい等角プラズマ窒化物層11
84（厚さ2000〜3000）がデポジットされる。サーメット
（CrSiO₂）のような抵抗性材料の厚さ1000Aの層1186は
窒化物1184の上にスパッタされ、高速熱処理装置を用い
て熱処理され、そして所要の抵抗器を形成するようにパ
ターン化されエッチされる。熱処理後、サーメット1180
のシート抵抗は約300Ω/cm²であるが、他の材料および
シート抵抗は回路要求次第で使用することができる。

（ｍ）ホトレジスト・マスク層1190は次に、全領域の窒
化物1178/1184を露出する層状基板にパターン化され、
ここでアイソレート式エミッタおよびコレクタを含むＮ
−表面領域に対するオーム接触を形成することが望まし
く、HI²Lエミッタはエミッタ接点1172に似た道によって
基板の周辺にある表面にもたらされ、またHI²Lコレクタ
はショットキー・バリヤであり、後に形成される。HI²L
エミッタ接触はなおも、低エミッタ抵抗および良好なト
ランジスタ・パッキング密度を保つようにウエーハの後
ろ側を作ることもできる。窒化物1178/1184はエッチ・
マスクとしてのホトレジスタ1190によってCF₄/O₂のプラ
ズマ・エッチを使用するこれらの領域から除去される。
エッチに続いて、ホトレジスト1190をそのままに保つ湿
式化学清浄が使用される。金／ゲルマニウム（または他
の接触金属システム）オーム接触メタライゼーションは
層状基板の上にホトレジスト1190支援のリフト・オフを
用いてデポジットされる。オーム金属は、接触開口が窒
化物にエッチされた領域を除き除去される。高速熱処理
工程を用いて、接触金属は380〜500Cで熱処理され、か
つアイソレート式エミッタ接点1192およびコレクタ接点
1194を形成する。第63図参照。

（ｎ）層状基板は、全ベース領域、両アイソレータ式エ
ミッタHBTおよびHI²L HBTを含むＰ形オーム接触が作ら
れるべき領域を露出するホトレジスト208によってパタ
ーン化される。窒化物1178/1184は接触清浄を伴ってプ
ラズマ・エッチされる。これは、デポジットされた金属
が金／亜鉛の層の組合せであることのほか、前述のＮオ
ーム工程に似たＰオーム・メタライゼーション工程を伴
う。これはベース接触1210および1212を形成する。接触
熱処理およびサーメット熱処理に用いられる温度は十分
低温であり、フィールド面積を半絶縁に変換するのに用
いられる注入損傷は熱処理されない。他のメタライゼー
ション・システムまたは抵抗材料用に一段と高い熱処理
温度が必要とされるならば、ホウ素損傷注入はすべての
熱サイクルが完了する後まで工程中に遅延されることが
ある。

（ｏ）接触金属システムは、ショットキー・バリヤ・ダ
イオードがHI²Lコレクタ接触1214のように組み立てられ
るべき領域で再度繰り返される。プラチナおよび金を伴
うチタンがデポジットされ、前述の工程を用いてリフト
・オフされる。接触熱処理はショットキー・ダイオード
の場合に使用される。

（ｐ）工程中のこの点で、全HBTのエミッタはエミッタ
層1142を通して一緒に接続される。いろいろなトランジ
スタをアイソレートするために、狭い１〜２ミクロン幅
のモート（溝）がエピ層を通して、各アイソレート式エ
ミッタHBTを完全に囲むGaAs層1106の半絶縁部分1110に
エッチされるであろう。（注意：もしトランジスタが相
互に電気アイソレートされる必要がなければ、面積節約
のために同じモートの内側に２個以上のトランジスタを
置くことができる）。そのとき溝は窒化物で充填される
ので、金属相互接続はいろいろなトランジスタを所要回
路に一緒に接続するのに用いることができる。十分に高
いエネルギ注入も、数MeVの酸素のような溝工程をとり
代える所要深さまで損傷を与えることができる。この溝
工程は下記の方法で達成することができる： （P.1）オームおよびショットキー金属工程に続き、層
状基板は前の金属デポジションを保護するためにプラズ
マ窒化物の500A層で被覆される。次にアルミニウムの層
がデポジットされる。ホトレジストを用いて、溝マスク
がアルミニウムの上にパターン化される。層状基板の後
ろ側は保護され、アルミニウムは溝領域からエッチされ
る。露出した窒化物（普通は厚さ3500A）は溝領域から
プラズマエッチされる。マスクとしてホトレジストを用
いて、露出したGaAsはエピタキシャル層の全厚さを越え
る深さ（普通２μｍ）までイオン・ミルされる。レジス
トが次に除去される。窒化物または酸化物もしくはその
両方は、溝エッチの間マスキング用にアルミニウムに代
わって使用することができる。

（P.2）イオン・ミルで溝をエッチしてから、層状基板
は清浄にされかつ溝およびアルミニウム層はプラズマ窒
化物の厚い層（普通は10,000〜15,000A）で被覆され
る。この窒化物は軸から75゜ずれてイオン・ミルされ
て、アルミニウム表面から窒化物が除去される。この工
程は一部プレーナ形の表面のみを生じ、溝は一部だけ充
填される。

（P.3）窒化物のデポジションがホトレジストの末パタ
ーン層を伴う反復工程サイクル、およびホトレジストな
らびに窒化物用のエッチ速度がほぼ等しい反応性イオン
・エッチング工程を使用して、溝に窒化物を充填する。
アルミニウム層は、下にある窒化物がRIFエッチ工程の
際にエッチされないようにするエッチ止めとして働く。
この工程の２回の反復後、表面は基本的にプレーナとな
る。プレーナ化の工程後、アルミニウムが層状基板から
ストリップされる。アイソレート式エミッタHBT1232を
囲む溝1230を示す第64図参照。

（ｑ）次に層状基板は清浄にされ、酸化プラズマの6000
〜8000Aが窒化物の上にデポジットされる。ホトレジス
トがパターン化されて、最初の道がオーム金属まで下方
にエッチされる。この点から、標準の２レベル金属工程
が使用されて、所要回路の組立てが完成される。これに
より、第13好適実施例の工程説明を終る。規定されたド
ーピング・レベルおよび膜厚さは代表的なものであり、
特定の応用に関する工程を最適にするようにパラメータ
の変化が含まれる。一例として、もし半絶縁層1106が厚
さ0.5μｍでありかつアイソレート式エミッタHBT1232用
のエミッタの面積が20μｍ×50μｍであるならば、アイ
ソレーション層1106の部分1110は約5MΩである。

第13好適実施例の変形は、第１好適実施例の段階
（ｃ）のＮ＋注入を、HI²L HBTが組み立てられるべき
面積にある層1106のエッチングに代える。こうして、Al
_XGa_1-XAsおよびGaAs層11401142,…,1152の第２エピ・デ
ポジションは非プレーナ表面上に作られるが、もちろん
段の高さは層1106の厚さ次第である。第２エピ・デポジ
ション後の断正面図を示す第65図参照。段は最後の溝ア
イソレーションの位置に生じ、したがってそれはデバイ
スの組立てを妨げない。

以下に説明されるいろいろな好適実施例は次のように
ほぼ要約される： 好適実施例 要約 １ 注入式ベースと過成長エミッタの PNP、注入式コレクタと過成長ベー スとエミッタのPNP、注入式バック ゲートと過成長チャネルとゲートの NJFETと、注入式チャネルと過成 長ゲートPJFETとを利用する NPNおよびPNPバイポーラと、 PJFETならびにNJFETとの集積化。

２ 第１好適実施例と同じだが、パターン 化されかつエッチされているNPN用 の第１過成長ベースを具備。

３ 第１または第２好適実施例と同じだが、 PNP用のＰ＋埋込層（サブコレクタ） を持つ特別エピ・デポジションを具備。

４ NPNおよびPNPのアイソレート式、 注入式、埋込式コレクタ領域の利用そ してさらに第１または第２好適実施例 のいずれかと同じだが特別エピ・デポ ジションを具備。

５ メサ・エッチングによる単一エピ・デ ポジション工程を利用するNPNと PNPおよびNJFETとPJEFTとの集積化。

６ 第１好適実施例におけるベース注入プ ロファイルおよび熱処理動作を最適化 するためのAlGaAs犠牲スペーサ層の利用。

７ 性能改善のためのエミッタおよびコレ クタ組立てについて AlGaAs/GaAs二重ヘテロ接 合を利用するエミッタ・アップNPN およびPNPの第１好適実施例による集積化。

８ エミッタ・ダウンNPNおよびPNP と、Ｎ＋基板を利用するJFETとの 集積化。NPNは共通エミッタ構造で Ｎ＋基板に接続されるがPNPと JFETは個別にアイソレートされる。

９ エミッタ・ダウンNPNおよびPNP と、Ｎ＋基板を利用するJFETとの 集積化であり、これによってそれらの エミッタをHI²Lの場合のように Ｎ＋基板に接続可能。第８好適実施例 の１つの変形。

10 エミッタ・ダウンNPNおよびPNP と、半絶縁基板を利用するJFETと の集積化であり、これによってアイソ レート式NPN、PNPおよび JFETを第８ならびに第９実施例に 暫時似させることが可能。

11 MESFETとNPN,PNP、およ びJFETとの第８好適実施例による集積化。

12 エミッタ・ダウンNPNおよびPNP と、半絶縁基板を利用するエミッタ・ アップNPNならびにJFETとの集 積化であり、これによってアイソレー ト式エミッタ・ダウンNPNおよび PNP、エミッタ・アップNPNなら びにJFETが可能。

13 アイソレート式エミッタ・ダウンと HI²Lとの集積化。

第66図は集積NPNおよびPNP HBTのエミッタ結合論理
（EGL）ゲートにおける応用の概略図を示し、第（ａ）
部はNPNと抵抗器およびコンデンサのみを使用する従来
のECLゲートを示し、また第（ｂ）部はエミッタ抵抗器R
_Eに代わるPNPの使用を示す。従来のECL設計では、NPNエ
ミッタ・ホロワ・トランジスタはこの負荷キャパシタン
スを高速充電する低インピーダンス・ソースを表す。放
電サイクル中に、エミッタ・ホロワはターン・オフし
て、キャパシタンスを放電するエミッタ抵抗器のみを残
す。RC時定数が重要であるのは、RC積を低くするために
エミッタ抵抗の値を低くするとそれに比例してゲートの
消費電力が増大するからである。これとは逆にPNP負荷
の使用は充放電の両サイクルに能動エミッタ・ホロワを
もたらす。放電サイクル中に、PNPロー「オン」インピ
ーダンスは出力結節点負荷キャパシタンスの高速放電を
招く。

第67図は集積NPNおよびPJFETの演算増幅器（オプアン
プ）における応用の概略図を示す。この集積化の利点
は、PJFETが高入力インピーダンスを供給する一方、HBT
が大電流処理能力を具備することである。さらにPJFET
は、NPN HBTおよび抵抗器のみを使用した場合に得られ
るよりも所要電力が少なくかつ電圧利得が大きくなるHB
T用の能動負荷として用いることができる。

好適実施例のデバイスおよび方法のいろいろな変形
は、NPN、PNP、JFET、およびMESFETを集積化する多重エ
ピ成長工程の特徴を保持しながら作ることができる。

例えば、与えられたドーピング・レベルおよびエピ層
の厚さは、特定の応用に最適な大きさの程度によって増
減される一般値を示す。Ｎ形ドープ処理済の領域はＰ形
ドープ処理済の領域と共に互換することができ、また組
立て手順は一般に好適実施例に従い、その結果PNPデバ
イスはNPNに代わりかつその逆も成り立つ。第２好適実
施例のNPN成長ベース工程は、残りの好適実施例に示さ
れる注入式NPNベースの代わりに用いられることがあ
る。本工程により、回路性能や費用もしくはその両方を
最適にするように集積化したいと思う好適実施例ならび
に開示された諸デバイスのどれかを取り出して選択する
ことができる。

本発明はNPNおよびPNPの両バイポーラ技術をFET技
術、すなわちJFETまたはMESFETのいずれかと共に集積化
する利点を提供するとともに、各特徴を十分利用するも
のである。例えば、FETは増幅器の入力インピーダンス
を増加するのに用いられる一方、バイポーラ・デバイス
は所要電流を回路に供給しかつ所要の高速I/Oでは大電
流を供給することができる。MESFETまたはJFETもしくは
その両方は、メモリ回路記憶セルに迅速に使用される一
方、バイポーラ・デバイスはその高速かつ低作動電圧に
より高感度増幅器および駆動回路に使用される。NPNお
よびPNPトランジスタは、回路の所要電力を最小にする
相補対を与えるように回路内で組み合わせることができ
る。同様に、NPNはＰチャネルJFETと組み合わせたり、
ＮチャネルJFETと組み合わせて低電圧、低電力用とする
ことができる。FETはディジタル・アナログ変換器およ
びアナログ・ディジタル回路のような応用でバイポーラ
回路を供給する定電流源として使用することができる。

説明された好適実施例の大部分は、基本的に言って、
LSIおよびVLSI用としてより高い産出量を生じるプレー
ナ表面を作る。さらにプレーナ表面は、一段と従来式の
GaAs二重メサ工程で得られる技術を金属が通り越すにつ
れて薄さを最小にすることによって、金属相互接続の信
頼性をも改良する。

以上の説明に関してさらに以下の項を開示する。

（１）（ａ） 半導体層と、 （ｂ） 前記半導体層にある少なくとも１個のNP
Nヘテロ接合バイポーラ・トランジスタと、 （ｃ） 前記半導体層にある少なくとも１個のPN
Pヘテロ接合バイポーラ・トランジスタと、そして （ｄ） 前記トランジスタ間の電気結合とを含
む、 ことを特徴とする集積回路。

（２）（ａ） 前記NPNトランジスタは前記半導体層の
表面にそのエミッタを有し、そして （ｂ） 前記PNPトランジスタは前記半導体層の
表面にそのエミッタを有する、 ことを特徴とする第（１）項記載の集積回路。

（３）（ａ） 前記NPNトランジスタは前記半導体層の
表面にそのコレクタを有し、そして （ｂ） 前記PNPトランジスタは前記半導体層の
表面にそのエミッタを有する、 ことを特徴とする第（１）項記載の集積回路。

（４）（ａ） 前記半導体層はGaAsおよびGa_1-xAsの副
層を含む、 ことを特徴とする第（１）項記載の集積回路。

（５）（ａ） 前記半導体層は前記NPNトランジスタの
エミッタおよび前記PNPトランジスタのベースを囲む一
様な副層を含む、 ことを特徴とする第（１）項記載の集積回路。

（６）（ａ） 前記半導体層にある少なくとも１個の電
界効果トランジスタをさらに含む、 ことを特徴とする第（１）項記載の集積回路。

（７）（ａ） 前記少なくとも１個の電界効果トランジ
スタはＰチャネルJFETおよびＮチャネルJFETを含み、そ
して （ｂ） 前記半導体層は前記NPNトランジスタの
エミッタ、前記PNPトランジスタのベース、前記Ｎチャ
ネルJFETのチャネル領域、および前記ＰチャネルJFETの
ゲート領域を囲む一様な副層を含む、 ことを特徴とする集積回路。

（８）（ａ） 半導体層と、 （ｂ） 前記半導体層にある少なくとも１個のNP
Nヘテロ接合エミッタ・アップ・バイポーラ・トランジ
スタと、 （ｃ） 前記半導体層にある少なくとも１個のＰ
チャネル接合電界効果トランジスタと、そして （ｄ） 前記トランジスタ間の電気結合と、 を含むことを特徴とする集積回路。

（９）（ａ） 半導体層と、 （ｂ） 前記半導体層にある少なくとも１個のPN
Pヘテロ接合エミッタ・アップ・バイポーラ・トランジ
スタと、 （ｃ） 前記半導体にある少なくとも１個のＮチ
ャネル接合電界効果トランジスタと、そして （ｃ） 前記半導体にある少なくとも１つのＮチ
ャネル接合電界効果トランジスタと、そして （ｄ） 前記トランジスタ間の電気結合とを含む ことを特徴とする集積回路。

（10）（ａ） 半絶縁基板と、 （ｂ） 前記基板の上にある少なくとも１個のエ
ミッタ・プ・ヘテロ接合バイポーラ・トランジスタと、
そして （ｃ） 前記基板上にある少なくとも１個のエミ
ッタ・ダウン・ヘテロ接合バイポーラ・トランジスタと
を含む ことを特徴とする集積回路。

（11）（ａ） 半導体層と、 （ｂ） 前記半導体層の上にあるエミッタ・ベー
ス、およびコレクタ接点と、 （ｃ） 前記半導体層はコレクタ副層と、前記コ
レクタ副層の上にあるベース副層と、前記ベース副層お
よび前記ベース副層から離れて前記コレクタ副層の上に
あるエミッタ副層と、もとの位置のドーピングによる前
記ベース副層のエピタキシャル成長で特徴づけられる前
記コレクタ副層と前記ベース副層との間の境界面と、も
との位置のドーピングによる前記エミッタ副層のエピタ
キシャル成長で特徴づけられる前記エミッタ副層と前記
ベース副層との間の境界面とを含む、前記半導体層と、
そして （ｄ） 前記ベース接点を前記ベース副層に接続
しかつ前記コレクタ接点を前記コレクタ層に接続するド
ープ処理された領域とを含む、 ことを特徴とするヘテロ接合エミッタ・アップ・バイポ
ーラ・トランジスタ。

（12）（ａ） 前記コレクタ副層はドープ処理された副
コレクタ域を含み、前記副コレクタ領域は前記コレクタ
副層内に制限される、 ことを特徴とする第（11）項記載のトランジスタ。

（13）（ａ） 前記半導体層にあって前記トランジスタ
を囲む誘電体充填溝をさらに含む、 ことを特徴とする第（11）項記載のトランジスタ。

（14）（ａ） 半導体層と、 （ｂ） 前記半導体層の上のエミッタ・ベース、
およびコレクタ接点と、 （ｃ） エミッタ副層と、前記エミッタ副層の上
のベース副層と、前記ベース副層の上にありかつ前記ベ
ース副層から離れた前記エミッタ副層の上にあるコレク
タ副層と、前記もとの位置のドーピングによる前記ベー
ス副層のエピタキシャル成長で特徴づけられる前記エミ
ッタ副層と前記ベース副層との間の境界面と、もとの位
置のドーピングによる前記コレクタ副層のエピタキシャ
ル成長で特徴づけられる前記コレクタ副層と前記ベース
副層との間の境界面とを含む前記半導体層と、そして （ｄ） 前記ベース接点を前記ベース副層に接続
するとともに前記エミッタ接点を前記エミッタ層に接続
するドープ処理された領域とを含む、 ことを特徴とするヘテロ接合エミッタ・ダウン・バイポ
ーラ・トランジスタ。

（15）（ａ） プレーナ半導体層と、 （ｂ） 前記半導体層の上にあるソース、ドレー
ン、ゲートおよびバックゲート接点と、 （ｃ） 前記半導体層にあるアイソレート式バッ
クゲートと、そして （ｄ） 前記バックゲート接点から前記バックゲ
ートにわたるドープ処理された領域とを含む ことを特徴とする電界効果トランジスタ。

（16）（ａ） 前記ゲートは前記半導体層と共にショッ
トキー・バリヤを形成する、 ことを特徴とする第（15）項記載のトランジスタ。

（17）（ａ） 前記ゲート接点は、前記半導体層の残り
と共にPN接合を形成するう前記半導体層にあるドープ処
理された領域に接する、 ことを特徴とする第（15）項記載のトランジスタ。

（18） 前記半導体層は前記ゲート接点に隣接するヘテ
ロ接合ゲートおよび前記バックゲートでのホモ接合バッ
クゲートを含む、 ことを特徴とする第（15）項記載のトランジスタ。

（19）（ａ） 第１導電率形のドープ材料を半導体材料
の第１層に注入し、 （ｂ） 前記第１導電率形と反対の第２導電率形
の半導体材料の第２層を前記第１層の上に形成し、 （ｃ） NPNヘテロ接合バイポーラ、PNPヘテロ接
合バイポーラ、Ｎチャネル電界効果、およびＰチャネル
電界効果から成る群からとられた異なる形の少なくとも
２個のトランジスタであり、おのおのは前記注入された
ドープ材料の領域を含む前記少なくとも２個のトランジ
スタを形成し、そして （ｄ） 前記トランジスタ間の電気結合を形成す
る、 諸段階を含むことを特徴とする集積回路組立方法。

（20）（ａ） ベリリウムとハロゲンの両方を含むイオ
ン化合物を基板に注入する段階を含む、 ことを特徴とするベリリウム注入方法。

（21）（ａ） 前記化合物はBeClである、 ことを特徴とする第（20）項記載の方法。

（22） 第10図に示されるような単一基板の上に、NPN
（192,194,210）およびPNP（196,121,124）の両ヘテロ
接合バイポーラ・トランジスタを、Ｎチャネル（198,20
0,216,218）ならびにＰチャネル（202,204,220,222）JF
ETと共に組み込む集積回路ならびに組立方法。

MESFETも基板上に集積化されることがある。

【図面の簡単な説明】

第１図から第10図までは第１好適実施例の方法の諸段階
の断正面図、第11図から第21図までは第２好適実施例の
方法の諸段階の断正面図、第22図から第24図までは第１
好適実施例のデバイスの断面および電流・電圧特性を示
す図。第25図から第28図までは第２好適実施例の方法の
追加の諸段階を示す図、第29図から第36図までは第４好
適実施例の方法の諸段階を示す図、第37図から第48図ま
では第８好適実施例の方法の諸段階を示す図、第49図か
ら第51図までは第９好適実施例の方法の諸段階を示す
図、第52図から第57図までは第10好適実施例の方法の諸
段階を示す図、第58図から第64図までは第13好適実施例
の方法および構造物の諸段階の断正面図、第65図は第13
好適実施例の変形の断正面図、第66図から第67図までは
好適実施例を応用する完成集積回路の概略図を示す図
面。 符号の説明： 102……基板;192,194,210……NPNヘテロ接合バイポーラ
・トランジスタ;196,121,124……PNPヘテロ接合バイポ
ーラ・トランジスタ;198,200,216,218……ＮチャネルJF
ET;202,204,220,222……ＰチャネルJFET。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/205 29/73 (72)発明者 ジャウ―ユアーン ヤング アメリカ合衆国テキサス州 リチャード ソン，プロビンスタウン レーン 429 (72)発明者 ハン―ツオング ユアン アメリカ合衆国テキサス州 ダラス，, バーチウッド ドライブ 7131 (56)参考文献 特開 昭49−124990（ＪＰ，Ａ) 特開 昭62−214671（ＪＰ，Ａ) 特開 平１−71178（ＪＰ，Ａ) 特開 平１−198068（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8222 H01L 21/331 H01L 21/8226 H01L 27/082 H01L 27/095 H01L 29/205 H01L 29/73

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】（ａ）半導体層と、 （ｂ）前記半導体層にあるエミッタを有する少なくとも
   １個のNPNヘテロ接合バイポーラ・トランジスタと、 （ｃ）前記半導体層にあるベースを有する少なくとも１
   個のPNPヘテロ接合バイポーラ・トランジスタと、そし
   て （ｄ）前記トランジスタ間の電気接合とを含む、 ことを特徴とする集積回路。
2. 【請求項２】（ａ）半導体層と、 （ｂ）前記半導体層にあるエミッタを有する少なくとも
   １個のNPNヘテロ接合バイポーラ・トランジスタと、 （ｃ）前記半導体層にあるベースを有する少なくとも１
   個のPNPヘテロ接合バイポーラ・トランジスタと、そし
   て （ｄ）前記トランジスタ間の電気接合とを含み、 （ｅ）前記半導体層にある少なくとも１個の電界効果ト
   ランジスタをさらに含む、 ことを特徴とする集積回路。
3. 【請求項３】（ａ）前記少なくとも１個の電界効果トラ
   ンジスタはＰチャネルJFETおよびＮチャネルJFETを含
   み、そして （ｂ）前記半導体層は前記NPNトランジスタのエミッ
   タ、前記PNPトランジスタのベース、前記ＮチャネルJFE
   Tのチャネル領域、および前記ＰチャネルJFETのゲート
   領域を囲む一様な副層を含む、 ことを特徴とする集積回路。
4. 【請求項４】ソース領域、ドレーン領域とチャンネル領
   域とを有する電界効果型トランジスタであって、 （ａ）プレーナ半導体層、 （ｂ）前記半導体層の共通表面に設けられ、個々に隔て
   られたソース接点、ドレーン接点、ゲート接点及びバッ
   クゲート接点、 （ｃ）前記トランジスタの前記ソース領域、前記ドレー
   ン領域と前記チャンネル領域から分離され、前記半導体
   層に設けられたバックゲート領域、 （ｄ）バックゲート接点からバックゲート領域に伸びる
   ドープ領域を有し、 （ｅ）前記ゲート接点が、前記半導体層とショットキー
   障壁を形成する ことを特徴とする前記電界効果型トランジスタ。