JPH0332219B2 - - Google Patents
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- JPH0332219B2 JPH0332219B2 JP7459387A JP7459387A JPH0332219B2 JP H0332219 B2 JPH0332219 B2 JP H0332219B2 JP 7459387 A JP7459387 A JP 7459387A JP 7459387 A JP7459387 A JP 7459387A JP H0332219 B2 JPH0332219 B2 JP H0332219B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
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Description
【発明の詳細な説明】
Ａ 産業上の利用分野
この発明は、１枚の基板上に複数個の相互接続
したデバイスを実装した半導体集積回路の製造に
関するものである。
したデバイスを実装した半導体集積回路の製造に
関するものである。
Ｂ 従来技術およびその問題点
ｎ形およびｐ形の両半導体デバイスを、１つの
回路に使用することは、性能上の利点があり、こ
のような回路は、相補形回路と呼ばれている。こ
のような回路は、他の形式の回路と比較して、電
力損失が少なく、ノイズに対する余裕が大きいと
いう利点を有する。
回路に使用することは、性能上の利点があり、こ
のような回路は、相補形回路と呼ばれている。こ
のような回路は、他の形式の回路と比較して、電
力損失が少なく、ノイズに対する余裕が大きいと
いう利点を有する。
これまで、上記のような相補形デバイスの各部
品は、位置合わせのため基板上で分離することが
必要で、実質的に加工方法を変えなければならな
い。
品は、位置合わせのため基板上で分離することが
必要で、実質的に加工方法を変えなければならな
い。
ｎ形とｐ形の半導体デバイスを両方同一基板上
に集積させた構造がある。このような構造の１つ
は、米国特許第4475279号明細書に開示されてい
る。
に集積させた構造がある。このような構造の１つ
は、米国特許第4475279号明細書に開示されてい
る。
相補形デバイスを有する回路中のｐ形デバイス
の性能は、通常ｎ形デバイスより低速であるが、
最近は、変調ドーピング（Modulation Doped）
電界効果トランジスタと呼ばれる構造を使用する
ことにより、ｐ形デバイスの性能が改善されてい
る。この構造は、２次元ホール・ガス（hole
gas）をキヤリアとして使用することにより、ｐ
形の特徴が得られる。これは、IEEE Electron
Device Letters，Vol.EDL−５，No.8，1984年
８月．p.333に記載されている。
の性能は、通常ｎ形デバイスより低速であるが、
最近は、変調ドーピング（Modulation Doped）
電界効果トランジスタと呼ばれる構造を使用する
ことにより、ｐ形デバイスの性能が改善されてい
る。この構造は、２次元ホール・ガス（hole
gas）をキヤリアとして使用することにより、ｐ
形の特徴が得られる。これは、IEEE Electron
Device Letters，Vol.EDL−５，No.8，1984年
８月．p.333に記載されている。
Ｃ 問題点を解決するための手段
この発明により、集積回路基板が改良され、相
補形デバイスの密度、集積度および製造技術に利
点が得られる。
補形デバイスの密度、集積度および製造技術に利
点が得られる。
基板には、指数の低い結晶面と、該面に隣接
し、該面に対して指数を少なくとも１つ高くした
結晶面を持つてオフ・プレーナ（off−planar）
構造をなす垂直方向に関して区別された領域とが
設けられる。
し、該面に対して指数を少なくとも１つ高くした
結晶面を持つてオフ・プレーナ（off−planar）
構造をなす垂直方向に関して区別された領域とが
設けられる。
指数の低い結晶面上のエピタキシヤル成長によ
り、ｎ形が形成され、これと同時に指数の高い結
晶面上にｐ形が形成される。
り、ｎ形が形成され、これと同時に指数の高い結
晶面上にｐ形が形成される。
相補形のｎ形およびｐ形デバイスが高密度で得
られるとともに、相補形のｎ形およびｐ形デバイ
スは、それぞれ二次元のキヤリア・ガスを有す
る。
られるとともに、相補形のｎ形およびｐ形デバイ
スは、それぞれ二次元のキヤリア・ガスを有す
る。
上記の原理を考慮して、多くの変形および代替
が可能であることは明らかであるが、この発明
は、第〜族の金属間化合物半導体、ガリウ
ム・ヒ素を用いて説明する。
が可能であることは明らかであるが、この発明
は、第〜族の金属間化合物半導体、ガリウ
ム・ヒ素を用いて説明する。
この発明によれば、まずGaAs、InP等の第
〜族の金属間化合物半導体またはこれらの合金
（例えばGa1-xAlxAs）の結晶が製造される。その
主要面では指数の低い結晶面が露出されるととも
に、該面に隣接して、該面に対して指数を少なく
とも１つ高くした結晶面を持つてオフ・プレーナ
構造をなす垂直方向に関して区別された領域が設
けられる。
〜族の金属間化合物半導体またはこれらの合金
（例えばGa1-xAlxAs）の結晶が製造される。その
主要面では指数の低い結晶面が露出されるととも
に、該面に隣接して、該面に対して指数を少なく
とも１つ高くした結晶面を持つてオフ・プレーナ
構造をなす垂直方向に関して区別された領域が設
けられる。
このような基板には、デバイスがオフ・プレー
ナ構造をなす結晶指数の高い領域に位置するとい
う利点がある。これらのオフ・プレーナ構造は、
与えられた表面寸法に対して、プレーナ構造より
もゲート長が短かくなる。ゲート長が短かくなる
と、速度が増大する。さらに、結晶面指数が高い
場所か低い場所かによつて、エピタキシヤル層中
のデバイスの導電形が異なるという利点もある。
半導体材料が、GaAsの場合、Si等両性導電形決
定不純物をエピタキシヤル層内に成長させると、
該層は、指数の低い露出結晶面に隣接した部分で
はｎ形を示し、指数の高い露出結晶面に隣接した
部分ではｐ形を示す。ｎ形およびｐ形のチヤネル
を、相互に極めて近接した相補対として、１工程
で製作することができる。
ナ構造をなす結晶指数の高い領域に位置するとい
う利点がある。これらのオフ・プレーナ構造は、
与えられた表面寸法に対して、プレーナ構造より
もゲート長が短かくなる。ゲート長が短かくなる
と、速度が増大する。さらに、結晶面指数が高い
場所か低い場所かによつて、エピタキシヤル層中
のデバイスの導電形が異なるという利点もある。
半導体材料が、GaAsの場合、Si等両性導電形決
定不純物をエピタキシヤル層内に成長させると、
該層は、指数の低い露出結晶面に隣接した部分で
はｎ形を示し、指数の高い露出結晶面に隣接した
部分ではｐ形を示す。ｎ形およびｐ形のチヤネル
を、相互に極めて近接した相補対として、１工程
で製作することができる。
Ｄ 実施例
第１図は、基板（図示されていない）上の層と
なる結晶１を示す。結晶１は、第〜族の金属
間化合物半導体材料、たとえばGaAs、InPまた
はそれらの合金、たとえばGa1-xAlxAsであつて、
１つの表面２は、〔100〕等の指数の低い結晶面の
結晶方位を有する。該表面２には、そのような結
晶面から窪んだ凹部３が設けられている。該凹部
３は、垂直な方向に関する弁別
（differentiation）の好適な態様であり、小面
（切り子面、fucet）４および５に〔１、１、１〕
等の結晶面指数の高い面を露出させている。
なる結晶１を示す。結晶１は、第〜族の金属
間化合物半導体材料、たとえばGaAs、InPまた
はそれらの合金、たとえばGa1-xAlxAsであつて、
１つの表面２は、〔100〕等の指数の低い結晶面の
結晶方位を有する。該表面２には、そのような結
晶面から窪んだ凹部３が設けられている。該凹部
３は、垂直な方向に関する弁別
（differentiation）の好適な態様であり、小面
（切り子面、fucet）４および５に〔１、１、１〕
等の結晶面指数の高い面を露出させている。
結晶面指数の高い平面を露出する垂直方向に関
する凹部３は、各種の周知の方法で容易に形成す
ることができる。第２図は〔111〕Ａの結晶面を
有する３つのようなＶ字形の溝を生成する傾向の
ある、通常の湿式異方性エツチング、または反応
性イオン・エツチングの使用を示すものである。
異方性エツチングは、明らかに〔111〕Ａの結晶
面を区別し、かつ〔111〕Ａの結晶面で停止する
ことのできるものでなければならない。
する凹部３は、各種の周知の方法で容易に形成す
ることができる。第２図は〔111〕Ａの結晶面を
有する３つのようなＶ字形の溝を生成する傾向の
ある、通常の湿式異方性エツチング、または反応
性イオン・エツチングの使用を示すものである。
異方性エツチングは、明らかに〔111〕Ａの結晶
面を区別し、かつ〔111〕Ａの結晶面で停止する
ことのできるものでなければならない。
次に、第３図ないし第５図は、高い指数の結晶
面を有する垂直方向に関して区別された領域を生
成する別の方法としての反応性イオン・エツチン
グ技術の使用を示したものである。
面を有する垂直方向に関して区別された領域を生
成する別の方法としての反応性イオン・エツチン
グ技術の使用を示したものである。
第３図は、基板を（100）の方向に向けて、
（011）の方向から見た図である。15.8゜の浅い角
度の反応性イオン・エツチング操作を使用するこ
とにより、溝３の１つの小面は、〔111〕Ａの面、
他の小面は〔211〕Ａの面となり、これらの面は
直角に交差する。
（011）の方向から見た図である。15.8゜の浅い角
度の反応性イオン・エツチング操作を使用するこ
とにより、溝３の１つの小面は、〔111〕Ａの面、
他の小面は〔211〕Ａの面となり、これらの面は
直角に交差する。
次に第４図は、表面２に露出した〔100〕の面
に19゜の浅い角度の反応性イオン・エツチングを
使用すると、溝３の１つの小面に〔111〕Ａの面
が、他の小面〔411〕Ａの面が露出することを示
す。この状態では、小面の交差は直角にならな
い。
に19゜の浅い角度の反応性イオン・エツチングを
使用すると、溝３の１つの小面に〔111〕Ａの面
が、他の小面〔411〕Ａの面が露出することを示
す。この状態では、小面の交差は直角にならな
い。
第５図は、〔411〕Ａの面が平面２に露出したも
ので、5.7゜の浅い反応性イオン・エツチングを行
うと、溝３の１つの小面に〔111〕Ａの面が、他
の小面に〔311〕Ａの面が露出する。これらの小
面も直角には交差しない。
ので、5.7゜の浅い反応性イオン・エツチングを行
うと、溝３の１つの小面に〔111〕Ａの面が、他
の小面に〔311〕Ａの面が露出する。これらの小
面も直角には交差しない。
浅い角度の凹部形成に伴う初期の結晶方位の各
種の組合わせにより、製造中の特異な工程に対す
る考慮に適合する指数の高い、または低い結晶面
が得られる。
種の組合わせにより、製造中の特異な工程に対す
る考慮に適合する指数の高い、または低い結晶面
が得られる。
第６図は、第１図の基板中に製作したｎ形およ
びｐ形の相補形電界効果トランジスタ・デバイス
の略図である。
びｐ形の相補形電界効果トランジスタ・デバイス
の略図である。
第６図の構造は、半絶縁領域上にｐで示した外
因性の伝導度の低い緩衝結晶層１を有する。層１
の表面２には、ソース７およびドレイン８のオー
ム電極の間、オーム接触入力端子１０を有するゲ
ート９の下に、ｎ形チヤネル６がある。溝３に
は、ｐ形のエピタキシヤル領域１１があり、オー
ム接点１２から１３への小面４および５に沿つた
ｐチヤネルとして作用する。オーム・ゲート接点
１４は、絶縁体１５によりｐチヤネル１１から分
離され、絶縁ゲートを形成する。導体１６は、ｎ
チヤネル・デバイスのソース８と、ｐチヤネル・
デバイスのドレイン１３とを接続し、導体１７は
ｎチヤネル・デバイスのゲート９と、ｐチヤネ
ル・デバイスのゲート１４とを接続する。
因性の伝導度の低い緩衝結晶層１を有する。層１
の表面２には、ソース７およびドレイン８のオー
ム電極の間、オーム接触入力端子１０を有するゲ
ート９の下に、ｎ形チヤネル６がある。溝３に
は、ｐ形のエピタキシヤル領域１１があり、オー
ム接点１２から１３への小面４および５に沿つた
ｐチヤネルとして作用する。オーム・ゲート接点
１４は、絶縁体１５によりｐチヤネル１１から分
離され、絶縁ゲートを形成する。導体１６は、ｎ
チヤネル・デバイスのソース８と、ｐチヤネル・
デバイスのドレイン１３とを接続し、導体１７は
ｎチヤネル・デバイスのゲート９と、ｐチヤネ
ル・デバイスのゲート１４とを接続する。
第６図では、GaAs等の、単結晶の第〜族
の金属間化合物結晶基板１が、表面２に〔100〕
の面を露出し、小面４，５を持つ垂直分離帯すな
わち溝３が高い指数の結晶面、たとえば材料が
GaAsの場合は、〔111〕Ａの面を露出している。
p-型の領域１では、ゲート９の形成前にドーパ
ンSiを、GaAsの分子線エピタキシ層、すなわち
結晶１のp-領域にエピタキシヤル成長させると、
このSiは、ゲート９の下では、オーム・ソースお
よびドレイン領域７および８の間で、ｎ形電界効
果トランジスタのチヤネルとして作用するｎ形領
域６を生成する。しかし、溝３の中では、同じSi
不純物は、指数の高い面４および５の上で成長し
たエピタキシヤル層１１において、ｐ形を生成す
る。このデバイスは、ｐチヤネル１１、オーム・
ソースおよびドレイン１２および１３、ならびに
絶縁ゲート１４および１５を有するｐ形電界効果
トランジスタとして作用する。得られた構造は、
非常に小さい基板面積中に、相補形電界効果トラ
ンジスタを形成する。
の金属間化合物結晶基板１が、表面２に〔100〕
の面を露出し、小面４，５を持つ垂直分離帯すな
わち溝３が高い指数の結晶面、たとえば材料が
GaAsの場合は、〔111〕Ａの面を露出している。
p-型の領域１では、ゲート９の形成前にドーパ
ンSiを、GaAsの分子線エピタキシ層、すなわち
結晶１のp-領域にエピタキシヤル成長させると、
このSiは、ゲート９の下では、オーム・ソースお
よびドレイン領域７および８の間で、ｎ形電界効
果トランジスタのチヤネルとして作用するｎ形領
域６を生成する。しかし、溝３の中では、同じSi
不純物は、指数の高い面４および５の上で成長し
たエピタキシヤル層１１において、ｐ形を生成す
る。このデバイスは、ｐチヤネル１１、オーム・
ソースおよびドレイン１２および１３、ならびに
絶縁ゲート１４および１５を有するｐ形電界効果
トランジスタとして作用する。得られた構造は、
非常に小さい基板面積中に、相補形電界効果トラ
ンジスタを形成する。
この発明によれば、第１図に示すような、この
発明の基板中に露出した指数の高い領域と、低い
領域とを使用することにより、単一のドーパント
によりｎ形およびｐ形チヤネルの両方のデバイス
をエピタキシヤル成長によりin situ（元の場所
で）製作することができる。
発明の基板中に露出した指数の高い領域と、低い
領域とを使用することにより、単一のドーパント
によりｎ形およびｐ形チヤネルの両方のデバイス
をエピタキシヤル成長によりin situ（元の場所
で）製作することができる。
第７図は、第６図と同じ番号を使用した、代表
的な従来技術の相補形電界効果トランジスタを示
す回路図で、完全な集積回路の形成において、第
１図を基板を利用する利点を示す。第７図で、印
加した電圧VDDとアースとの間に接続されるのは
ソースからドレインへ直列に接続され、接続部に
中央出力を有する相補形要なすｎおよびｐ形の２
つの電界効果トランジスタである。信号入力は、
両方のゲート電圧に与えられる。
的な従来技術の相補形電界効果トランジスタを示
す回路図で、完全な集積回路の形成において、第
１図を基板を利用する利点を示す。第７図で、印
加した電圧VDDとアースとの間に接続されるのは
ソースからドレインへ直列に接続され、接続部に
中央出力を有する相補形要なすｎおよびｐ形の２
つの電界効果トランジスタである。信号入力は、
両方のゲート電圧に与えられる。
第６図および第７図で、ｎチヤネル６を持つデ
バイスでは、ソース電極は７、ドレインは８であ
り、ゲート９は入力信号コネクシヨン１０を有す
る。ｐチヤネル１１を持つデバイスの場合、ソー
ス電極は１３、ドレインは１２であり、ゲート１
４は導体１７により、ゲート９に接続されてい
る。出力端子は１６である。
バイスでは、ソース電極は７、ドレインは８であ
り、ゲート９は入力信号コネクシヨン１０を有す
る。ｐチヤネル１１を持つデバイスの場合、ソー
ス電極は１３、ドレインは１２であり、ゲート１
４は導体１７により、ゲート９に接続されてい
る。出力端子は１６である。
相補形ｎ形およびｐ形デバイスの使用は、ｐ形
デバイス中のホールの移動度により制限されてい
る。IEEE Electron Device Letters，Vol.EDL
−５，No.8，1984年８月．p.333に、ｐキヤリア
が二次元ホール・ガスと呼ばれる形をなす。ポテ
ンシヤル井戸中のホールであるｐ形デバイスが提
案されており、これによりデバイスの速度が飛躍
的に増大する。
デバイス中のホールの移動度により制限されてい
る。IEEE Electron Device Letters，Vol.EDL
−５，No.8，1984年８月．p.333に、ｐキヤリア
が二次元ホール・ガスと呼ばれる形をなす。ポテ
ンシヤル井戸中のホールであるｐ形デバイスが提
案されており、これによりデバイスの速度が飛躍
的に増大する。
本発明によれば、相補回路中において、指数の
高い面のホール・ガスｐチヤネル・デバイスが提
供される。
高い面のホール・ガスｐチヤネル・デバイスが提
供される。
次に、第８図は、二次元（2D）ホール・ガス
を説明するための、材料GaAs−Ga1-xAlxAsの異
種接合バンド・エネルギ図である。第８図は、バ
ンド・エネルギ・ギヤツプの異なる２つの半導体
の接触面におけるエネルギ・バンドの不連続性を
示す。材料がｐ形であるAlGaAs−GaAs接触面
では、ポジテイブ・キヤリアの二次元凝縮
（concentration）を含む位置１８があり、原子価
バンドは、キヤリアが位置井戸（location well）
１８におけるポテンシヤルに限定されるようなオ
フセツトを有する。位置１８の幅は、界面に沿つ
た動きだけが著しくなるような大きさであり、し
たがつてホール・ガスは二次元であると考えられ
る。キヤリア・ガスが電子である、導電形の異な
る材料についても、類似の状態となることは、こ
の技術に熟達したものには明らかに理解できるで
あろう。
を説明するための、材料GaAs−Ga1-xAlxAsの異
種接合バンド・エネルギ図である。第８図は、バ
ンド・エネルギ・ギヤツプの異なる２つの半導体
の接触面におけるエネルギ・バンドの不連続性を
示す。材料がｐ形であるAlGaAs−GaAs接触面
では、ポジテイブ・キヤリアの二次元凝縮
（concentration）を含む位置１８があり、原子価
バンドは、キヤリアが位置井戸（location well）
１８におけるポテンシヤルに限定されるようなオ
フセツトを有する。位置１８の幅は、界面に沿つ
た動きだけが著しくなるような大きさであり、し
たがつてホール・ガスは二次元であると考えられ
る。キヤリア・ガスが電子である、導電形の異な
る材料についても、類似の状態となることは、こ
の技術に熟達したものには明らかに理解できるで
あろう。
第９図は、第７図の回路を集積した形の、この
発明の１実施例を示すもので、ｐチヤネル・デバ
イスは、高指数面二次元ホール・ガス・チヤネ
ル・デバイスである。
発明の１実施例を示すもので、ｐチヤネル・デバ
イスは、高指数面二次元ホール・ガス・チヤネ
ル・デバイスである。
第９図を参照して、エレメントの機能および製
作について説明するため、デバイス製造の説明を
使用する。伝導度の低いGaAsのp-緩衝層をエピ
タキシヤル成長させる半絶縁GaAs領域を有する
結晶ウエーハ１を使用する。緩衝層を有する結晶
１は、表面２において〔100〕面が露出するよう
に配向する。次に、ウエーハのうちｐ形デバイス
が望まれる部分に適当なマスキングを行い、ベリ
リウム・イオンを注入する領域２０が形成され
る。次に、注入した領域２０をアニーリングす
る。次に表面２全体を、窒化シリコンまたは他の
適当なマスキング材料２１の層で被覆する。次に
ｐ形のゲートを製作する。ベリリウムを注入した
領域２０の上の窒化シリコン・マスキング層２１
の一般的には中心位置に、第１図の垂直方向に関
して区別された溝３を形成するためのウインドウ
を開ける。次にウエーハ１を、湿式化学エツチン
グまたは反応性イオン・エツチングにより異方性
エツチングを行い、溝３中に〔111〕Ａの面２２
および２３を露出させる。次に、窒化シリコンの
マスキング層２１にウインドウを開け、ｎ形
FETデバイスを置く位置に、それぞれ必要な、
表面を露出させる。これにより、窒化シリコン層
２１が除去され、ｎ形デバイスを製作すべき、 〔100〕という結晶面指数の低い表面２を露出さ
せる。
作について説明するため、デバイス製造の説明を
使用する。伝導度の低いGaAsのp-緩衝層をエピ
タキシヤル成長させる半絶縁GaAs領域を有する
結晶ウエーハ１を使用する。緩衝層を有する結晶
１は、表面２において〔100〕面が露出するよう
に配向する。次に、ウエーハのうちｐ形デバイス
が望まれる部分に適当なマスキングを行い、ベリ
リウム・イオンを注入する領域２０が形成され
る。次に、注入した領域２０をアニーリングす
る。次に表面２全体を、窒化シリコンまたは他の
適当なマスキング材料２１の層で被覆する。次に
ｐ形のゲートを製作する。ベリリウムを注入した
領域２０の上の窒化シリコン・マスキング層２１
の一般的には中心位置に、第１図の垂直方向に関
して区別された溝３を形成するためのウインドウ
を開ける。次にウエーハ１を、湿式化学エツチン
グまたは反応性イオン・エツチングにより異方性
エツチングを行い、溝３中に〔111〕Ａの面２２
および２３を露出させる。次に、窒化シリコンの
マスキング層２１にウインドウを開け、ｎ形
FETデバイスを置く位置に、それぞれ必要な、
表面を露出させる。これにより、窒化シリコン層
２１が除去され、ｎ形デバイスを製作すべき、 〔100〕という結晶面指数の低い表面２を露出さ
せる。
GaAs／AlGaAs／GaAsからなる分子線エピタ
キシヤル層２４を表面２の全面に成長させる。層
２４は結晶面指数の高い〔111〕Ａの面２２およ
び２３と、同指数の低い〔100〕の面上に成長さ
せる。シリコン・ドーピングを導入し、ベリリウ
ムとのコ・ドーピング（co−doping）も使用す
ることができる。
キシヤル層２４を表面２の全面に成長させる。層
２４は結晶面指数の高い〔111〕Ａの面２２およ
び２３と、同指数の低い〔100〕の面上に成長さ
せる。シリコン・ドーピングを導入し、ベリリウ
ムとのコ・ドーピング（co−doping）も使用す
ることができる。
垂直に区別された溝３において、層２４は、エ
レメント２５として点線で示すｐ形部分を含む。
該ｐ形部分は、第８図で説明したGaAsと
AlGaAsの界面の位置１８にあり、二次元ホー
ル・ガスから成る。
レメント２５として点線で示すｐ形部分を含む。
該ｐ形部分は、第８図で説明したGaAsと
AlGaAsの界面の位置１８にあり、二次元ホー
ル・ガスから成る。
層２４のうち窒化シリコンのマスキング層２１
の上面に成長させた部分は、エレメント２６とし
て示した多結晶GaAs／AlGaAs／GaAsになる。
層２４のうち結晶表面２上および溝３中に成長さ
せた部分は、単結晶エピタキシヤル層である。指
数の低い100面上の部分はｎ型で、GaAsと
AlGaAsの界面において、点線で示した二次元電
子ガス（エレメント２７）を含む。
の上面に成長させた部分は、エレメント２６とし
て示した多結晶GaAs／AlGaAs／GaAsになる。
層２４のうち結晶表面２上および溝３中に成長さ
せた部分は、単結晶エピタキシヤル層である。指
数の低い100面上の部分はｎ型で、GaAsと
AlGaAsの界面において、点線で示した二次元電
子ガス（エレメント２７）を含む。
導通に影響する関係で、ｎチヤネル２７上にゲ
ート２８を置き、このゲート２８をマスクとし
て、標準の自己整合技術により、シリコン・イオ
ンを注入してソース２９およびドレイン３０のオ
ーム電極を形成する。
ート２８を置き、このゲート２８をマスクとし
て、標準の自己整合技術により、シリコン・イオ
ンを注入してソース２９およびドレイン３０のオ
ーム電極を形成する。
第９図の構造の完成は、溝３中のｐチヤネル・
デバイスの製作の完成を含む。ソースおよびドレ
インのオーム接点３１および３２は、多結晶層２
６および窒化シリコン層２１を通してベリリウム
を注入した領域２０に至る、バイヤ・ホール
（via hole）中に形成させる。ゲートのオーム接
点３３は、溝３中の層２４上に形成させる。
デバイスの製作の完成を含む。ソースおよびドレ
インのオーム接点３１および３２は、多結晶層２
６および窒化シリコン層２１を通してベリリウム
を注入した領域２０に至る、バイヤ・ホール
（via hole）中に形成させる。ゲートのオーム接
点３３は、溝３中の層２４上に形成させる。
次に第１０図は、第９図の構造の平面図で、第
７図のような回路のための接続を示すものであ
る。第１０図で、ｐ形デバイスのベリリウムを注
入したソースおよびドレイン領域２０は点を打つ
て示している。オーム接点３１および３２は、第
７図のデバイス１１の１２および１３に対応し、
３１は接地されている。ゲート３３は、第７図の
導体に対応する導体１７により、ｎ形デバイスの
ゲート２８に接続されている。ｎ形デバイスのソ
ースおよびドレインのためのシリコンを注入した
領域は、オーム接点２９および３０の下に点を打
つて示す。接点２８は電圧VDDに接続されてい
る。ドレイン３０およびソース３２の接点は、第
７図でエレメント８と１３とを接続する導体に対
応する導体３４により接続されている。接続はす
べてメタライゼーシヨンにより行われる。
７図のような回路のための接続を示すものであ
る。第１０図で、ｐ形デバイスのベリリウムを注
入したソースおよびドレイン領域２０は点を打つ
て示している。オーム接点３１および３２は、第
７図のデバイス１１の１２および１３に対応し、
３１は接地されている。ゲート３３は、第７図の
導体に対応する導体１７により、ｎ形デバイスの
ゲート２８に接続されている。ｎ形デバイスのソ
ースおよびドレインのためのシリコンを注入した
領域は、オーム接点２９および３０の下に点を打
つて示す。接点２８は電圧VDDに接続されてい
る。ドレイン３０およびソース３２の接点は、第
７図でエレメント８と１３とを接続する導体に対
応する導体３４により接続されている。接続はす
べてメタライゼーシヨンにより行われる。
次に、第１１図は、GaAs結晶方位に関する分
子線エピタキシヤル成長中の両性ドーパントSiの
レスポンスを示す。シリコンは、〔111〕Ａを含む
領域すなわちｐ形が生成される結晶面指数の高い
面を除いて、ｎ形を生成する。図は、基板の結晶
方位の関数としてのシリコン・ドーピングの挙動
を示す。シリコンは〔100〕方位に、ほとんどが
ドナーとして混入される。方位が〔100〕から
〔111〕Ａに向つて傾くにつれて、アクセプタとし
て混在するSiが多くなる。結晶指数の高い〔111〕
Ａの面に関しては、Siドーパント原子はアクセプ
タとして混在する。
子線エピタキシヤル成長中の両性ドーパントSiの
レスポンスを示す。シリコンは、〔111〕Ａを含む
領域すなわちｐ形が生成される結晶面指数の高い
面を除いて、ｎ形を生成する。図は、基板の結晶
方位の関数としてのシリコン・ドーピングの挙動
を示す。シリコンは〔100〕方位に、ほとんどが
ドナーとして混入される。方位が〔100〕から
〔111〕Ａに向つて傾くにつれて、アクセプタとし
て混在するSiが多くなる。結晶指数の高い〔111〕
Ａの面に関しては、Siドーパント原子はアクセプ
タとして混在する。
第１２図は、エピタキシヤル成長中に用いられ
るシリコンおよびベリリウムのフラツクスが同時
に与えられ、Siのみで得られるよりも〔100〕に
近い方位において、ｐ形成長が得られる。
るシリコンおよびベリリウムのフラツクスが同時
に与えられ、Siのみで得られるよりも〔100〕に
近い方位において、ｐ形成長が得られる。
第１３図は、第９図のｐ形デバイスに用いられ
る2Dホール・ガスに代替のオーム接点を与える
エピタキシヤル成長およびイオン注入の技術を用
いた成長後の処理を示すフロー・チヤートであ
る。工程１では、基板に異方性エツチングまたは
反応性イオン・エツチングにより、溝３を形成し
た後、溝３の中、および基板のマスキングされて
いない部分に層を成長させる。このことを溝３が
結晶１中に〔100〕の表面を通じてエツチングさ
れて〔111〕の小面を露出する位置について、第
１４図に示す。たとえばSi3N4のマスク３６は、
溝３において開口しており、GaAsのエピタキシ
ヤル層３０と、GaAlAsのエピタキシヤル層３１
が成長し、成長の結果、層３６上に多結晶層３７
が形成される。
る2Dホール・ガスに代替のオーム接点を与える
エピタキシヤル成長およびイオン注入の技術を用
いた成長後の処理を示すフロー・チヤートであ
る。工程１では、基板に異方性エツチングまたは
反応性イオン・エツチングにより、溝３を形成し
た後、溝３の中、および基板のマスキングされて
いない部分に層を成長させる。このことを溝３が
結晶１中に〔100〕の表面を通じてエツチングさ
れて〔111〕の小面を露出する位置について、第
１４図に示す。たとえばSi3N4のマスク３６は、
溝３において開口しており、GaAsのエピタキシ
ヤル層３０と、GaAlAsのエピタキシヤル層３１
が成長し、成長の結果、層３６上に多結晶層３７
が形成される。
工程３では、溝がポリイミド３８等の材料で平
坦化された後、層３７中でエツチ・バツクされ、
第１５図に示すように、マスク層３６と、層３０
および３１上にポリイミド３８で充填された溝３
が残る平滑な面を形成する。
坦化された後、層３７中でエツチ・バツクされ、
第１５図に示すように、マスク層３６と、層３０
および３１上にポリイミド３８で充填された溝３
が残る平滑な面を形成する。
工程４では、ベリリウムの注入を行い、ポリイ
ミド層３８を除去した後、構造をアニーリングす
る。注入のエネルギは、３４のような低漏洩の金
属ゲート電極が製作できるように、深くイオンを
注入するのに十分大きいものとする。このような
条件下で、第１６図に示すような構造が得られ
る。
ミド層３８を除去した後、構造をアニーリングす
る。注入のエネルギは、３４のような低漏洩の金
属ゲート電極が製作できるように、深くイオンを
注入するのに十分大きいものとする。このような
条件下で、第１６図に示すような構造が得られ
る。
Ｅ 発明の効果
本発明によれば、ｐ形領域とｎ形領域を同一の
ドーパントを用いて形成するようにしたので、導
電形の異なる領域毎にドーパントを変えていた従
来法に比べて製造工程が簡略化され、しかも異な
るドーパント同士が拡散しあうことによる幣害も
防ぐことができるという優れた効果が得られる。
ドーパントを用いて形成するようにしたので、導
電形の異なる領域毎にドーパントを変えていた従
来法に比べて製造工程が簡略化され、しかも異な
るドーパント同士が拡散しあうことによる幣害も
防ぐことができるという優れた効果が得られる。
第１図は、一部は結晶指数が低く、他の一部は
結晶指数が高い半導体集積回路基板を示す図、第
２図ないし第５図は、一部は結晶指数が低く、他
の一部は結晶指数が高い基板の製作に関して、そ
のような結晶面を有する半導体材料GaAsの略
図、第６図は、第１図の集積回路基板上に製作し
たｎ形・ｐ形相補形電界効果トランジスタを示す
図、第７図は、ｎ形およびｐ形電界効果トランジ
スタの代表的な相補回路を示す従来技術の回路
図、第８図は、ホール・ガスとして、周知のポジ
テイブ・キヤリアの二次元凝縮を示す、GaAs−
Ga1-xAlxAsの異種接合エネルギ・バンドの図、
第９図は、ｐ形デバイスが二次元ホール・ガスを
用い、デバイスが第７図の回路の場合と同様に接
続される。第７図の構造の一実施例を示す側面
図、第１０図は、第９図の構造の平面図、第１１
図は、GaAs材料に対する、エピタキシヤル成長
中のSiドーピング挙動を基板の結晶方位の関数と
して示す図、第１２図は、結晶指数が高い面
〔111〕Ａに沿つてのｐ形生成を示す。結晶指数が
低い面〔100〕を通じて導入した時のSiおよびBe
のGaAs材料に対するドーピング特性の図、第１
３図は、エピタキシヤル成長およびイオン注入技
術を用いて、この発明の構造を製造する工程を示
す流れ図、第１４図、第１５図および第１６図
は、第１３図の構造の層の成長、平坦化、および
注入工程をそれぞれ示す図、である。
結晶指数が高い半導体集積回路基板を示す図、第
２図ないし第５図は、一部は結晶指数が低く、他
の一部は結晶指数が高い基板の製作に関して、そ
のような結晶面を有する半導体材料GaAsの略
図、第６図は、第１図の集積回路基板上に製作し
たｎ形・ｐ形相補形電界効果トランジスタを示す
図、第７図は、ｎ形およびｐ形電界効果トランジ
スタの代表的な相補回路を示す従来技術の回路
図、第８図は、ホール・ガスとして、周知のポジ
テイブ・キヤリアの二次元凝縮を示す、GaAs−
Ga1-xAlxAsの異種接合エネルギ・バンドの図、
第９図は、ｐ形デバイスが二次元ホール・ガスを
用い、デバイスが第７図の回路の場合と同様に接
続される。第７図の構造の一実施例を示す側面
図、第１０図は、第９図の構造の平面図、第１１
図は、GaAs材料に対する、エピタキシヤル成長
中のSiドーピング挙動を基板の結晶方位の関数と
して示す図、第１２図は、結晶指数が高い面
〔111〕Ａに沿つてのｐ形生成を示す。結晶指数が
低い面〔100〕を通じて導入した時のSiおよびBe
のGaAs材料に対するドーピング特性の図、第１
３図は、エピタキシヤル成長およびイオン注入技
術を用いて、この発明の構造を製造する工程を示
す流れ図、第１４図、第１５図および第１６図
は、第１３図の構造の層の成長、平坦化、および
注入工程をそれぞれ示す図、である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の少なくとも１つの表面に、第１
の結晶面と、該第１の結晶面よりも高い結晶面指
数を持つ第２の結晶面とを露出させ、 共通のドーパントを用いて前記第１および第２
の結晶面上にエピタキシヤル層を同時に成長させ
ることにより、 前記第１の結晶面上にｎ形デバイスの形成され
る領域を設け、かつ前記第２の結晶面上にｐ形デ
バイスの形成される領域を設ける、 ことを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US85847286A | 1986-04-30 | 1986-04-30 | |
| US858472 | 1986-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62261178A JPS62261178A (ja) | 1987-11-13 |
| JPH0332219B2 true JPH0332219B2 (ja) | 1991-05-10 |
Family
ID=25328390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7459387A Granted JPS62261178A (ja) | 1986-04-30 | 1987-03-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0243609A1 (ja) |
| JP (1) | JPS62261178A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156446A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5100831A (en) * | 1990-02-16 | 1992-03-31 | Sumitomo Electric Industries, Ltd. | Method for fabricating semiconductor device |
-
1987
- 1987-02-27 EP EP87102786A patent/EP0243609A1/en not_active Withdrawn
- 1987-03-30 JP JP7459387A patent/JPS62261178A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62261178A (ja) | 1987-11-13 |
| EP0243609A1 (en) | 1987-11-04 |
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