KR100440508B1 - 집적cmos회로장치및그제조방법 - Google Patents

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Abstract

반도체 섬(island)은 각각 적어도 Si1-xGex층과 상기 Si1-xGex층과 동일한 격자 상수를 나타내고 캐리어 플레이트상에 배치된 절연층상에 형성되는 왜곡된 실리콘층을 포함한다. 상기 반도체 섬은 바람직하게 선택적 에피택시에 의해 형성되고 p-채널 MOS 트랜지스터 및/또는 n-채널 MOS 트랜지스터를 포함한다.

Description

집적 ＣＭＯＳ 회로 장치 및 그 제조 방법{INTEGRATED CMOS CIRCUIT ARRANGEMENT AND METHOD FOR THE MANUFACTURE THEREOF"}
본 발명은 일반적으로 반도체 장치의 분야에 관한 것으로서, 특히 개선된 CMOS 회로에 관한 것이다.
MOS 기술의 구조적 소형화 때문에, MOS 트랜지스터와 CMOS 회로의 특성은 미크로미터 범위로 유지되어야 한다. 그러나, 100㎚ 미만의 채널 길이를 갖는 MOS 트랜지스터에서, 단채널(short channel) 효과 및 펀치(punch) 효과가 발생한다. 이런 효과는 사실상 기판의 증가된 도핑에 의해 부분적으로 보상될 수 있지만, 요구되는 기판의 고도핑은 특히 채널에서의 전하 캐리어 이동도의 악화를 초래한다. 부가적으로, 100㎚ 미만의 채널 길이를 갖는 MOS 트랜지스터에서, 인식하지 못하는 경사도(d ln(I드레인)/d V게이트)는 낮은 동작 전압에서도 도전 및 비도전 상태의 전류가 명확히 구분될 수 있도록 최대화되어야 한다. 결국, 극도의 단채널 효과를 방지하기 위해, 100Ω㎛ 정도의 낮은 특정 직렬 저항을 나타내는 평면 소스/드레인 영역이 사용되어야 한다.
전하 캐리어 이동도를 증가시키기 위하여, 적어도 트랜지스터의 채널 영역에 왜곡된(distorted) 실리콘을 포함하는 기판내에 n-채널 및 p-채널 트랜지스터를 구현하는 것이 문헌에 제시되어 있다(K. Rim등, IEEE IEDM Tech. Dig., 517쪽(1995) 참조). 왜곡된 실리콘은 비왜곡된 실리콘과 비교하여 2개의 공간 방향으로 증가되는 격자 상수를 가지는 실리콘이다. 왜곡된 실리콘은 더 높은 격자 상수를 가지는 기판에 격자가 정합되도록 실리콘을 성장시킴으로써 제조된다. Si1-xGex층은 이러한 기판 재료로서 적당하다. Si1-xGex기판의 높은 결함 밀도는 왜곡된 실리콘의 제조시 문제가 된다.
SOI 기판의 얇은 실리콘층상에 Si1-xGex층을 성장시키는 것이 제시되었다(A. R. Powell 등, Appl. Phys. Lett. 64, 1856쪽(1994) 참조). Si1-xGex층내의 게르마늄 함량이 15% 미만인 경우에, Si1-xGex층의 스트레스는 그 아래에 놓이는 얇은 실리콘층내로 릴랙스(relax)된다.
낮은 직렬 저항을 갖는 매우 평탄한 소스/드레인 영역을 제조하기 위해, 상기 소스/드레인 영역이 기판의 표면내의 함몰부 에칭, 비정질 실리콘의 선택적 인-시튜 도핑된 성장 후의 비정질 실리콘의 재결정화에 의한 제조가 제시되었다(Y. Mitani 등, IEEE VLSI Tech. Dig., 91쪽(1996) 참조). 그러나, 이런 설계는 물론 단점이 있다.
본 발명의 목적은 단채널 효과와 펀치 효과가 방지되고 높은 전하 캐리어 이동도가 보장되는 집적 CMOS 회로 장치 및 그 제조 방법을 제공하는 것이다.
도 1은 반도체 섬을 갖는 기판을 도시한 도면.
도 2는 상보형 MOS 트랜지스터를 수용하기 위한 웰 형성후 기판을 도시한 도면.
도 3은 제 2 보조층으로부터 스페이서의 형성후 기판을 도시한 도면.
도 4는 p-채널 트랜지스터의 소스/드레인 영역을 위한 제 1 서브영역의 형성후 기판을 도시한 도면.
도 5는 스페이서의 제거 및 제 2 서브영역의 형성후 기판을 도시한 도면.
도 6은 반도체 섬에서 p-채널 트랜지스터의 영역을 에칭한후 기판을 도시한 도면.
도 7은 선택적 인-시튜 도핑 에피택시에 의해 p-채널 트랜지스터용 소스/드레인 영역의 제 2 서브 영역의 형성후 기판을 도시한 도면.
도 8은 실리콘의 선택적 성장후 기판을 도시한 도면.
도 9는 소스/드레인 영역과 게이트 전극의 표면에 실리콘층의 형성후 기판을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 지지 기판 4 : Si1-xGex층
5 : 왜곡된 실리콘층 6 : 반도체 섬
본 발명의 CMOS 회로에서, 트랜지스터는 절연층 상에 형성된 반도체 섬(island)에 배열된다. 각각의 반도체 섬은 Si1-xGex층과 그 위에 형성된 왜곡된 실리콘층을 포함한다. Si1-xGex층은 실리콘층에 의해 절연층으로부터 분리될 수 있다. 상기 왜곡된 실리콘층은 실질적으로 Si1-xGex층과 동일한 격자 상수를 나타낸다. 모든 반도체 섬에서, Si1-xGex층의 기계적 스트레스는 입증된 바와 같이 반도체 섬의 양쪽에 열적 연성 절연 재료 아래 또는 관통하여 형성된 실리콘층을 통해 릴랙스된다. 따라서, Si1-xGex층은 실제로 40% 이상의 게르마늄 함량을 사용하더라도 결함을 나타내지 않는다. 예를 들면, 15% 이상의 게르마늄 함량을 갖는 Si1-xGex층의 사용은 그 위의 왜곡된 실리콘층에서 매우 높은 전자 및 정공의 이동도가 유지된다는 장점을 가진다.
예를 들어 40%의 게르마늄 함량이 주어진다면, 상기 실리콘 층의 두께는 10㎚가 될 수 있다. Si1-xGex층의 두께는 20㎚가 될 수 있고 왜곡된 실리콘 층의 두께는 10㎚가 될 수 있다. 0 내지 대략 20㎚ 두께의 실리콘층, 10 내지 50㎚ 두께와 20 내지 50%의 게르마늄 함량을 가지는 Si1-xGex층 및 5 내지 20㎚ 두께의 왜곡된 실리콘층을 제조하는 것은 본 발명의 범위내에 있다.
도전 채널은 n-채널과 p-채널 트랜지스터 모두를 위해 도전 상태로 MOS 트랜지스터의 왜곡된 실리콘 층 표면에 형성된다. Si1-xGex층과 왜곡된 실리콘층 사이의 경계 표면에서의 매립 채널 형성을 방지하기 위하여, Si1-xGex층과 왜곡된 실리콘층 사이에 버퍼 층을 제공하는 것은 본 발명의 범위내에 있다. 버퍼 층은 y = x이고 게르마늄 부분이 감소하는 Si1-yGey을 포함한다. 버퍼 층은 왜곡된 실리콘층의 경계 표면에서 최저의 게르마늄 몫을 나타낸다.
n-채널 트랜지스터의 임계 전압이 p-채널 트랜지스터의 임계 전압과 동일한 대칭적 CMOS 회로를 구현하기 위하여, p+-도핑된 게르마늄을 포함하는 게이트 전극을 MOS 트랜지스터에 제공하는 것이 유리하다. 상기 게이트 전극은 순수 다결정 게르마늄 또는 다결정 혼합물(SixGe1-X)층으로 구성될 수 있다. p+-도핑된 다결정 게르마늄은 대략적으로 왜곡된 실리콘 밴드 갭의 중앙에 존재하는 방출 에너지를 가진다. 따라서, n과 p 표면 채널 MOS 트랜지스터가 모두 뛰어난 특성으로 구현될 수 있다. 인버터로서 p-채널 트랜지스터와 n-채널 트랜지스터를 포함하는 반도체 섬에 상보형 MOS 트랜지스터 쌍을 구현하는 것이 특히 유리하다.
반도체 섬의 제조는 바람직하게 캐리어 웨이퍼상에서 실리콘층과 실리콘층 아래에 배열된 절연층을 포함하는 SOI 기판에 기초하고 있다. 상기 실리콘층은 섬처럼 구조화되고, 그 결과 절연층의 표면은 부분적으로 커버되지 않는다. Si1-xGex은 상기 구조화된 실리콘층상의 선택적 에피택시 및 상기 구조화된 실리콘층으로 주입 또는 확산에 의한 게르마늄 유입에 의해 형성될 수 있다. 선택적 에피택시는한정된 층두께의 관점에서 유리하다.
그 다음에, 왜곡된 실리콘층이 선택적 에피택시에 의해 성장된다. 에피택시 성장 동안, Si1-xGex층의 격자 상수는 왜곡된 실리콘층내로 전가된다.
평면 소스/드레인 영역에 있어서, 제 1 서브영역과 제 2 서브영역의 소스/드레인 영역을 개별적으로 형성하는 것이 유리하다. 따라서, 제 2 서브영역은 제 1 서브영역보다 더 얕은 깊이와 더 낮은 도판트 농도를 나타낸다. 유효 채널 길이는 제 2 서브영역의 측면 간격에 의해 결정된다. 문헌에서, 제 1 서브 영역에 대해서 HDD 프로파일이라는 용어와 제 2 서브 영역에 대해서 LDD 프로파일이라는 용어가 표준 용어로 사용된다.
제 1 서브영역을 우선 제조하여 게이트 전극의 측벽에 있는 스페이서가 게이트 전극 에지로부터 제 1 서브영역의 공간을 한정하도록 하는 것이 유리하다. 상기 스페이서의 제거후, 소스/드레인 영역의 제 2 서브영역이 형성된다. 제 2 서브영역이 제 1 서브영역 다음에 형성되기 때문에, 제 2 서브영역은 온도 부하와 제 1 서브영역을 형성하기 위한 단계를 겪지 않고, 따라서, 이들은 더 경사진 도판트 프로파일로 제조될 수 있다.
p-채널 트랜지스터의 소스/드레인 영역을 위한 제 2 서브영역은 바람직하게 적어도 왜곡된 실리콘층내에 에칭에 의해 형성된 후에, 선택적 인-시튜 도핑 에피택시가 수행된다. 상기 인-시튜 도핑 에피택시가 수행된다면, 도판트는 에피택시 성장된 결정 영역내로 유입된다. 상기 도판트의 순차적 활성화는 주어진 인-시튜도핑 에피택시에 요구되지 않는다. 따라서, 계단형 도판트 프로파일이 형성될 수 있다.
본 발명은 이제 도면에 도시되는 예시적 실시예를 참조하여 보다 상세히 설명될 것이다.
400㎚ 두께를 가지는 SiO2의 절연층(2)이 실리콘 또는 사파이어 베이스(1)상에 형성된다. 0 내지 10㎚의 두께를 가지는 구조화된 실리콘층(3), 15㎚ 두께의 층과 35%의 게르마늄 함량을 갖는 Si1-xGex층(4), 및 5㎚ 두께의 층을 갖는 왜곡된 실리콘층(5)이 상기 절연층(2)상에 형성된다. 상기 구조화된 실리콘층(3), 상기 Si1-xGex층(4) 및 상기 왜곡된 층(5)은 함께 반도체 섬(6)을 형성한다(도 1 참조).
SOI 기판은 바람직하게 상기 반도체 섬(6)을 제조하는데 사용된다. 상기 SOI 기판은 실리콘의 캐리어 플레이트(1)와 SiO2의 상기 절연층으로 이루어지고, 그위에 단결정 실리콘층이 형성된다. 우선, 상기 단결정 층은 예를 들어 산화와 HF를 사용한 에칭에 의해 요구된 두께까지 감소된다. 그 다음에, 상기 구조화된 실리콘층(3)은 포토리소그래피 처리 단계에 의해 형성된다. 상기 Si1-xGex층(4)은 500 내지 900℃의 온도와 1 내지 760 Torr의 압력에서 처리 가스로서 H2, SiH2Cl2, GeH4를 사용한 선택적 에피택시에 의해 성장된다. 상기 Si1-xGex층에서 발생하는 기계적 스트레스는 커버되지 않은 측면을 통해 상기 구조화된 실리콘층(3)내로 릴랙스된다. 선택적 에피택시로 형성된 상기 Si1-xGex층(4)은 대부분 기계적 스트레스가 없다. 또한 상기 왜곡된 실리콘 층(5)은 선택적 에피택시에 의해 성장된다. H2, SiH2Cl2가 처리 가스로서 사용된다. 처리 온도는 600 내지 800℃이고, 압력은 1 내지 760Torr가 된다.
상기 반도체 섬(6)은 상기 절연층(2)의 표면에 평행한 2㎛ × 5㎛의 치수를 가진다.
상기 Si1-xGex층을 제조하기 위한 선택적 에피택시 동안, 처리 가스 혼합을 변경함으로써 상기 왜곡된 실리콘층(5)에 대한 경계면에서 게르마늄 비율이 지속적으로 감소하는 Si1-yGey의 버퍼층이 얻어질 수 있다. 간략화를 위해, 상기 버퍼층은 도 1에 도시되지 않는다. 상기 버퍼층은 10㎚의 두께를 가진다. 상기 게르마늄 함량(y)은 예를 들어 0 내지 35 퍼센트에 달한다.
상기 반도체 섬(6)내에 n-채널 트랜지스터와 p-채널 트랜지스터를 제조하기 위해, TEOS SiO2의 스캐터(scatter) 산화층이 우선 20㎚의 두께로 증착된다(도시안됨). 상기 n-채널 트랜지스터를 위한 p-도핑된 웰(7)과 p-채널 트랜지스터를 위한 n-도핑된 웰(8)은 마스크 주입에 의해 형성된다(도 2 참조). 상기 p-도핑된 웰(7)의 주입은 7 keV에서 2 × 1012㎝-2의 도우즈로 수행된다. 상기 n-도핑된 웰(8)을 형성하기 위한 주입은 15 keV에서 3 × 1012㎝-2의 도우즈의 인으로 수행된다.
마지막으로, 수직인 섬의 에지가 포토리소그래피 방법으로 한정되고 CHF3/CF4(스캐터 산화물) 또는 HBr(Si/SiGe 스택)을 사용하여 이방적으로 에칭된다.상기 절연층(2)은 에칭 정지물이다. 상기 반도체 섬 측벽의 포텐셜 패시베이션후, 측벽 스페이서(9)가 Si3N4로 형성되며 상기 스캐터 산화물층이 제거된다(도 2 참조).
n-채널 트랜지스터와 p-채널 트랜지스터용 게이트 유전체(10), 게이트 전극(11) 및 커버층(12)을 형성하기 위해, 예시적 실시예에서 3㎚ 두께의 SiO2층이 플라즈마 증착 또는 600℃의 열산화에 의해 증착된다. 다결정 게르마늄 또는 x가 0.15인 다결정 Si1-xGex의 다결정 게이트 전극층이 증착된 후에, 200㎚ 두께를 갖는 SiO2의 커버층이 증착되고 포토리소그래피 처리 단계와 HBr를 사용한 이방성 에칭에 의해 구조화된다. 선택적으로, 상기 게이트 전극(11)은 전자빔 리소그래피 또는 스페이서 기술에 의해 형성될 수 있다. 상기 게이트 길이는 100㎚가 될 수 있다.
TEOS SiO2또는 Si3N4의 제 1 보조층(13)은 본질적으로 등각 에지 커버리지를 갖는 10㎚의 층 두께로 표면 전체에 증착된다. 60㎚의 층 두께를 갖는 폴리실리콘의 제 2 보조층(14)이 그 위에 형성된다. 상기 제 2 보조층(14)은 상기 제 1 보조층에 대해 선택적으로 에칭될 수 있다.
스페이서(140)(도 3 참조)는 HBr를 사용한 상기 제 1 보조층(13)에 대해 선택적인 상기 제 2 보조층(14)의 이방성 에칭에 의해 상기 게이트 전극(11)의 측벽 영역에 형성된다. 포토레지스트의 제 1 마스크(15)는 상기 n-도핑된 웰(8)을 커버하도록 형성된다. 30 KeV의 에너지로 2 × 1015㎝-2의 도우즈의 비소를 주입하여 n-채널 트랜지스터용 소스/드레인 영역의 제 1 서브영역(16)을 형성하기 위해 수행된다. 그 다음에, 상기 제 1 마스크(15)가 제거되고 템퍼링 단계가 주입 손상을 완화하며, 상기 n-채널 트랜지스터의 상기 제 1 서브영역(16)에서의 드라이브-인과 도판트 활성화를 위해 수행된다. 상기 템퍼링 단계는 800℃에서 60초동안 수행된다.
제 2 마스크(17)는 상기 p-도핑된 웰(7)을 커버하도록 형성된다. p-채널 트랜지스터용 소스/드레인 영역의 제 1 서브영역(18)이 10 KeV의 에너지로 2 × 1015㎝-2의 도우즈의 붕소를 주입하여 형성된다. n-채널 트랜지스터용 제 1 서브영역(16)와 p-채널 트랜지스터용 제 2 서브영역(18)을 형성하기 위한 주입에서 다소 높은 에너지를 사용함으로써, 상기 절연층(2)이 소정의 높은 에너지와 도우즈로 연성화(softened)되고 상기 반도체 섬(6)이 기계적 스트레스를 방산(dissipate)하도록 슬라이딩하는 것이 더욱 쉽기 때문에 발생하는 기계적 스트레스는 더욱 많이 방산될 수 있다.
상기 제 2 마스크(17)가 제거된다. 상기 스페이서(140)는 콜린(choline)을 사용한 습식 화학 에칭에 의해 상기 제 1 보조층(13)에 대해 선택적으로 제거된다(도 5 참조).
포토레지스트의 제 3 마스크(19)는 상기 n-도핑된 웰(8)을 커버하도록 형성된다. 상기 n-채널 트랜지스터용 소스/드레인 영역의 제 2 서브영역(20)은 2 × 1014㎝-2의 비소를 주입하여 형성된다(도 5참조). 상기 소스/드레인의 제 2 서브영역(20)의 깊이와 도판트 농도는 상기 제 1 서브영역(16)보다 낮다. 그러나, 상기 제 2 서브영역(20)의 측면 치수는 상기 스페이서(140)가 이전에 제거되기 때문에 상기 제 1 서브영역(16)보다 크다.
상기 제 3 마스크(19)의 제거후, 공통 템퍼링 단계가 p-채널 트랜지스터용 제 1 서브영역(18)과 n-채널 트랜지스터를 위한 제 2 서브영역(20)의 주입 손상을 완화하고 이런 영역내부로의 도판트 드라이브-인 및 그것의 활성화를 위해 수행된다. 상기 템퍼링 단계는 750℃에서 30초동안 수행된다. 이런 조건하에서, 상기 도판트 프로파일은 특히 상기 n-채널 트랜지스터를 위한 제 2 서브영역(20)에서 분산되지 않는다.
포토레지스트의 제 4 마스크(21)가 상기 p-도핑된 웰(7)을 커버하도록 형성된다. 상기 제 1 보조층(13)은 이방성 CHF3와 CF4에칭 처리를 사용하여 이방성 에칭에 의해 p-채널 트랜지스터 영역에서 에칭된다. 그 결과 상기 게이트 전극(11)의 측벽 스페이서(130)는 상기 제 1 보조층(13)으로부터 형성된다(도 6 참조).
함몰부(22)는 상기 스페이서(130)에 대해 선택적으로 실리콘을 침식하는 에칭에 의해 상기 p-채널 트랜지스터 영역내의 상기 게이트 전극(11)의 측면에 형성된다. 상기 에칭은 바람직하게 상기 함몰부가 상기 스페이서(130) 아래로 연장되도록 이방적으로 뒤이어 발생한다. 상기 함몰부(22)는 15㎚의 깊이를 나타낸다. 상기 함몰부는 상기 Si1-xGex층(4)내로 연장된다. 상기 함몰부(22)의 에칭에서 정지 신호로서 Si1-xGex층(4)으로부터의 게르마늄 신호를 사용하는 것이 유리하다. 예를들면, 상기 에칭은 콜린을 사용하여 습식 화학적으로 수행된다.
상기 제 4 마스크(21)의 제거와 상기 함몰부(22)의 영역에서 커버되지 않은 다결정 표면의 HF 담금을 이용한 습식 세정후, 상기 함몰부(22)는 선택적 인-시튜 도핑 에피택셜 증착에 의해 p-채널 트랜지스터를 위한 소스/드레인의 제 2 서브영역(23)으로 채워진다. 그것에 의해 GeH4또는 SiH4의 소량 첨가에 의한 750℃에서 인-시튜 표면의 저온 세정을 수행하여 자연 산화물이 Si 표면으로부터 제거되도록 하는 것이 유리하다.
선택적 인-시튜 도핑 에피택셜 실리콘 증착은 750℃와 10 Torr에서 H2, SiH2Cl2, HCl 및 B2H6의 가스 혼합물을 사용하여 수행된다. 상기 처리 온도는 상기 구조물 및 구조화된 실리콘층(3), Si1-xGex층(4) 및 왜곡된 실리콘층의 구성이 변형되지않고 유지되도록 선택된다. 상기 제 2 서브영역(23)에 대한 계단형 도판트 프로파일이 처리 가스 혼합물에 대한 B2H6의 첨가에 의해 양호한 근사치로 형성된다. 상기 도판트는 인-시튜 도핑 에피택시에 의해 상기 제 2 서브영역(23)의 결정 격자내로 유입되며, 그 결과 상기 도판트의 활성화를 위한 어떠한 템퍼링 단계도 요구되지 않는다. 따라서, 상기 선택적 에피택시로 형성된 상기 계단형 도핑 프로파일은 상기 p-채널 트랜지스터를 위한 제 2 서브영역(23)의 팽창을 한정한다. 상기 p-채널 트랜지스터를 위한 제 2 서브 영역(23)은 15㎚의 깊이를 가진다(도 7참조).
그 다음에, 이방성 CHF3와 CF4에칭 처리를 사용한 스페이서 에칭 또한 상기n-채널 트랜지스터 영역에서 수행되며, 그결과 상기 제 1 보조층(13)이 에칭되고 스페이서(130)가 상기 게이트 전극(6)의 측벽에서 형성된다. 상기 n-채널 트랜지스터 영역에서의 스페이서 에칭동안, 도시되지는 않았지만 상기 p-채널 트랜지스터 영역은 추가 마스크로 커버된다.
다음에, 커버되지 않은 실리콘 표면에 Si1-zGez층(24)이 제공된다. 상기 Si1-zGez층(24)은 도핑되지 않고 성장된다. 끝으로, HF 담금을 사용한 습식 세정과 750℃에서의 저온 세정이 우선 수행된다. 그 후에, 상기 Si1-zGez의 에피택셜 증착은 H2, SiH2Cl, HCl 및 GeH4를 포함하는 가스 혼합물을 사용하여 650℃와 10 Torr에서 발생한다. 그결과 상기 결정 조성물은 Si1-zGez층(24)의 격자 상수가 Si1-XGex층(4)의 격자 상수와 동일하여, 추가 스트레스가 형성되지 않도록 선택된다.
실리사이드 터미널은 상기 게이트 전극(11)으로부터 상기 커버층(12)을 제거한 후에 형성된다. 끝으로, 티타늄층이 증착되고 템퍼링 단계는 티타늄 실리사이드 터미널(25)의 형성동안 수행된다. 상기 Si1-zGez층(24)은 완전히 소모되고, 그결과 원치않는 pn-접합부는 어느 곳에도 발생하지 않는다. 상기 티타늄 실리사이드 터미널(24)은 상기 제 1 서브 영역(16, 18)과 제 2 서브영역(20, 23)의 표면 및 게이트 전극(11)의 표면과 이웃하는 n-채널과 p-채널 트랜지스터 사이의 노출된 반도체 표면상에 발생한다. 결과적으로, p-채널 트랜지스터의 소스/드레인 영역은 상기 n-채널 트랜지스터 중 하나에 접속된다. 자기 정렬된 인버터는 이런 식으로제조된다.
150㎚ 미만의 단채널 길이가 주어진다면, 상기 게이트 전극(11)의 터미널 임피던스를 개선하기 위해 T-모양 단면을 갖는 게이트 전극(11)을 제조하는 것도 본 발명의 범위내에 있다. 이런 예에서, Si3N4의 측벽 스페이서(9)는 상기 반도체 섬(6)의 측벽을 따라 기생 MOS 트랜지스터가 형성되는 것을 방지한다. 상기 측벽 스페이서(9)는 선택적으로 SiO2로 형성된다. 상기 게이트 전극(10)의 구조화동안 반도체 섬(6)의 코너가 에칭되는 것을 방지하기 위해, 연속적으로 증착되고 구조화되는 적어도 2개 층의 게이트 전극(11)을 제조하며, 그결과 추가 SiO2스페이서가 2개층 사이에 형성되는 것도 본 발명의 범위내에 있다.
바람직한 실시예에서, 인버터로서 상호 접속되는 p-채널 트랜지스터와 n-채널 트랜지스터는 반도체 섬에 형성된다. 물론, 본 발명은 단지 하나의 트랜지스터 타입, 예를 들어 n-채널 또는 p-채널 트랜지스터, 또는 단지 단일 트랜지스터가 제공되는 반도체 섬에 적용될 수 있다.
반도체 섬(6)이 절연층의 표면에 형성되기 때문에, 캐리어 플레이트(1)에 대한 소스/드레인 영역의 제 1 서브영역(16, 18)과 제 2 서브영역(20, 23)의 캐패시턴스는 절연층(2) 두께에 역비례한다. 이런 캐패시턴스는 절연층(2)의 두께에 의해 설정될 수 있다. 절연층(2)이 400㎚의 두께를 나타낼 때, 이런 캐패시턴스는 반절연 GaAs의 MOS 트랜지스터의 캐패시턴스에 필적한다. CMOS 회로 장치에서, Ⅲ-Ⅴ 반도체 회로를 갖는 Si-MOS에 필적하는 캐패시턴스, GaAs와 비교하여 아주양호한 낮은 필드 이동도, 높은 필드로 주어진 더 나은 포화 드리프트 속도가 얻어진다.
이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.
적어도 Si1-xGex층 및 상기 Si1-xGex층과 동일한 격자 상수를 나타내는 왜곡된 실리콘층을 각각 구비하는 절연층상에 형성된 다수의 반도체 섬에 기초하여, 단채널 효과 및 펀치 효과가 방지되고 높은 전하 캐리어 이동도가 보장되는 집적 CMOS 회로를 제공할 수 있다.

Claims (13)

  1. - 지지 기판(1) 상에 배치된 절연층(2) 상에 반도체 섬(6)이 배치되고, 상기 반도체 섬(6)이 각각 적어도 하나의 Si1-xGex층(4) 및 실리콘층(5)을 포함하고,
    - 상기 반도체 섬(6), p-채널 MOS 트랜지스터 및 n-채널 MOS 트랜지스터가 제공된 집적 CMOS 회로 장치에 있어서,
    - 적어도 하나의 상기 반도체 섬(6)에 적어도 상기 p-채널 MOS 트랜지스터 및 상기 n-채널 MOS 트랜지스터가 제공되며,
    - 상기 p-채널 MOS 트랜지스터는 n-전도성 웰(8) 내에 배치되고, 상기 n-채널 MOS 트랜지스터는 상기 n-전도성 웰(8) 옆에 배치된 p-전도성 웰(7) 내에 배치되며,
    - 상기 실리콘층(5)은 선택적 에피택시에 의해 상기 Si1-xGex층(4) 상에서 성장되고, 상기 Si1-xGex층(4)과 동일한 격자 상수를 갖는 것을 특징으로 하는 집적 CMOS 회로 장치.
  2. 제 1 항에 있어서, 실리콘층(3)은 상기 Si1-xGex층(4)과 상기 절연층(2) 사이에 배치된 것을 특징으로 하는 집적 CMOS 회로 장치.
  3. 제 2 항에 있어서,
    - 상기 구조화된 실리콘층(3)은 0 내지 20㎚ 사이의 두께를 가지고,
    - 상기 Si1-xGex층(4)은 10 내지 50㎚ 사이의 두께와 20 내지 50 퍼센트의 게르마늄 조성물을 가지며,
    - 상기 왜곡된 실리콘층(5)은 5 내지 20㎚ 사이의 두께를 가지는 것을 특징으로 하는 집적 CMOS 회로.
  4. 제 1 항, 제 2 항 또는 제 3 항중 어느 한 항에 있어서, Si1-yGey를 포함하며 게르마늄 함량이 감소하는 버퍼층이 상기 Si1-xGex층(4)과 상기 왜곡된 실리콘층(5) 사이에 형성된 것을 특징으로 하는 집적 CMOS 회로.
  5. 제 1 항, 제 2 항 또는 제 3 항중 어느 한 항에 있어서, 상기 MOS 트랜지스터들의 상기 게이트 전극(11)은 다결정 게르마늄을 포함하는 것을 특징으로 하는 집적 CMOS 회로.
  6. 실리콘층(3) 및 상기 실리콘층(3) 아래에 배치된 절연층(2)을 지지 기판(1) 상에서 포함하는 SOI 기판의 실리콘층(3)이 섬 형태로 구조화되고, 상기 절연층(2)의 표면은 부분적으로 노출되며,
    - 상기 구조화된 실리콘층(3) 상에 반도체 섬(6)을 형성하기 위해서 Si1-xGex층(4) 및 실리콘층(5)이 형성된 집적 CMOS 회로 장치를 제조하기 위한 방법에 있어서,
    - 상기 왜곡된 실리콘층(5)은 선택적 에피택시에 의해 상기 Si1-xGex층(4) 상에서 성장되고,
    - 상기 구조화된 실리콘층(3)의 격자 상수는 상기 Si1-xGex층(4)의 격자 상수에 매칭되도록, 상기 Si1-xGex층(4)의 두께가 상기 구조화된 실리콘층(3)의 두께에 맞추어 조절되며,
    - 상기 반도체 섬(6) 내에 p-전도성 웰(7)이 형성되고, 상기 p-전도성 웰(7) 옆에 n-전도성 웰(8)이 형성되며,
    - 상기 p-전도성 웰(7) 내에는 n-채널 MOS 트랜지스터가 형성되고, 상기 n-전도성 웰(8) 내에는 p-채널 MOS 트랜지스터가 형성되는 것을 특징으로 하는 집적 CMOS 회로 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 구조화된 실리콘층(3)은 5 내지 20㎚의 두께를 가지고,
    상기 Si1-xGex층(4)은 10 내지 50㎚의 두께로 형성되고 게르마늄 함량(x)은 20 내지 50 퍼센트이며,
    상기 왜곡된 실리콘층(5)은 5 내지 50㎚의 두께로 형성되는 것을 특징으로 하는 집적 CMOS 회로 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 반도체 섬(6)을 형성하기 위해서, 상기 Si1-xGex층(4)은 선택적 에피택시에 의해 상기 구조화된 실리콘층(3) 상에서 성장되는 것을 특징으로 하는 집적 CMOS 회로 제조 방법.
  9. 제 6항 또는 제 7 항에 있어서,
    상기 반도체 섬(6)을 형성하기 위해서, 게르마늄은 Si1-xGex층(4)을 형성하기 위해 주입 또는 확산에 의해 상기 구조화된 실리콘층(3) 내부로 유입되는 것을 특징으로 하는 집적 CMOS 회로 제조 방법.
  10. 제 6 항 또는 제 7 항에 있어서,
    y = x를 갖는 Si1-yGey으로 이루어지고 게르마늄 함량이 감소하는 버퍼층은 선택적 에피택시에 의해 상기 Si1-xGex층(4)과 상기 왜곡된 실리콘층(5) 사이에서 성장되는 것을 특징으로 하는 집적 CMOS 회로 제조 방법.
  11. 제 6 항 또는 제 7 항에 있어서,
    - 게이트 유전체(10), 게이트 전극(11) 및 커버층(12)을 각각 포함하는 게이트 스택이 적어도 하나의 p-채널 MOS 트랜지스터와 적어도 하나의 n-채널 MOS 트랜지스터를 제조하기 위해 상기 반도체 섬(6)의 표면 상에 형성되고,
    - 등각 에지 커버리지를 갖는 보조층(13)이 증착되고,
    - 상기 보조층(13)에 대해 선택적으로 에칭될 수 있는 스페이서(140)가 상기 게이트 스택의 측벽 영역에 형성되며,
    - 상기 n-채널 MOS 트랜지스터와 상기 p-채널 MOS 트랜지스터를 위한 소스/드레인 영역의 제 1 서브영역(16,18)은 마스킹 주입에 의해 각각 형성되고,
    - 상기 스페이서(140)가 제거되며,
    - 상기 n-채널 MOS 트랜지스터와 상기 p-채널 MOS 트랜지스터를 위한 소스/드레인 영역의 제 2 서브영역(20,23)은 연속적으로 형성되며, 상기 제 2 서브 영역(20,23)의 깊이와 도판트 농도가 각각 상기 제 1 서브영역(16,18)의 깊이와 도판트 농도보다 낮은 것을 특징으로 하는 집적 CMOS 회로 제조 방법.
  12. 제 11 항에 있어서,
    적어도 상기 p-채널 MOS 트랜지스터를 위한 소스/드레인 영역의 제 2 서브영역(23)은 적어도 상기 왜곡된 실리콘층(5) 내로의 에칭 및 선택적 인-시튜 도핑 에피택시에 의해 형성되는 것을 특징으로 하는 집적 CMOS 회로 제조 방법.
  13. 제 11 항에 있어서,
    상기 MOS 트랜지스터의 상기 게이트 전극(11)은 다결정 게르마늄을 포함하는 것을 특징으로 하는 집적 CMOS 회로 제조 방법.
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