JPS62261178A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62261178A JPS62261178A JP7459387A JP7459387A JPS62261178A JP S62261178 A JPS62261178 A JP S62261178A JP 7459387 A JP7459387 A JP 7459387A JP 7459387 A JP7459387 A JP 7459387A JP S62261178 A JPS62261178 A JP S62261178A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明は、１枚の基板上に複数個の相互接続したデバ
イスを実装した半心体集積回路の製造に関するものであ
る。
イスを実装した半心体集積回路の製造に関するものであ
る。
Ｂ、従来技術およびその問題点
ｎ形およびｐ形の両生導体デバイスを、１つの回路に使
用することは、性能上の利点があり、このような回路は
、相補形回路と呼ばれている。このような回路は、他の
形式の回路と比較して、電力損失が少なく、ノイズに対
する余裕が大きいという利点を有する。
用することは、性能上の利点があり、このような回路は
、相補形回路と呼ばれている。このような回路は、他の
形式の回路と比較して、電力損失が少なく、ノイズに対
する余裕が大きいという利点を有する。
これまで、上記のような相補形デバイスの各部品は１位
置合わせのため基板上で分離することが必要で、実質的
に加工方法を変えなければならない。
置合わせのため基板上で分離することが必要で、実質的
に加工方法を変えなければならない。
ｎ形とｐ形の半導体デバイスを両方同一基板上に集積さ
せた構造がある。このような構造の１つは、米国特許第
４４７５２７９号明細書に開示されている。
せた構造がある。このような構造の１つは、米国特許第
４４７５２７９号明細書に開示されている。
相補形デバイスを有する回路中のｐ形デバイスの性能は
１通常ｎ形デバイスより低速であるが、最近は！変調ド
ーピング（Ｍｏｄｕｌａｔｉｏｎ Ｄｏｐｅｄ） 電界
効果トランジスタと呼ばれる構造を使用することにより
、ｐ形デバイスの性能が改善されている。
１通常ｎ形デバイスより低速であるが、最近は！変調ド
ーピング（Ｍｏｄｕｌａｔｉｏｎ Ｄｏｐｅｄ） 電界
効果トランジスタと呼ばれる構造を使用することにより
、ｐ形デバイスの性能が改善されている。
この構造は、２次元ホール・ガス（ｈｏｌｅ ｇａｓ）
をキャリアとして使用することにより、ｐ形の特徴カ得
うレル。これは、Ｉ Ｅ Ｅ Ｅ Ｅｌｅｃｔｒｏｎ
ＤｅｖｉｃｅＬｅｔｔｅｒｓ、Ｖｏｌ、ＥＤＬ−５，Ｎ
ｏ、 ８．１９８４年８月、ｐ、３３３に記載されてい
る。
をキャリアとして使用することにより、ｐ形の特徴カ得
うレル。これは、Ｉ Ｅ Ｅ Ｅ Ｅｌｅｃｔｒｏｎ
ＤｅｖｉｃｅＬｅｔｔｅｒｓ、Ｖｏｌ、ＥＤＬ−５，Ｎ
ｏ、 ８．１９８４年８月、ｐ、３３３に記載されてい
る。
Ｃ０問題点を解決するための手段
この発明により、集積回路基板が改良され、相補形デバ
イスの密度、集積度および製造技術に利点が得られる。
イスの密度、集積度および製造技術に利点が得られる。
基板には、指数の低い結晶面と、該層に隣接し、該層に
対して指数を少なくとも１つ高くした結晶面を持ってオ
フ・プレーナ（ｏｆｆ−ｐｌａｎａｒ）構造をなす垂直
方向に関して区別された領域とが設けられる。
対して指数を少なくとも１つ高くした結晶面を持ってオ
フ・プレーナ（ｏｆｆ−ｐｌａｎａｒ）構造をなす垂直
方向に関して区別された領域とが設けられる。
指数の低い結晶面上のエピタキシャル成長により、ｎ形
が形成され、これと同時に指数の高い結晶面上にｐ形が
形成される。
が形成され、これと同時に指数の高い結晶面上にｐ形が
形成される。
相補形のｎ形およびｐ形デバイスが高密度で得られると
ともに、相補形のｎ形およびｐ形デバイスは、それぞれ
二次元のキャリア・ガスを有する。
ともに、相補形のｎ形およびｐ形デバイスは、それぞれ
二次元のキャリア・ガスを有する。
上記の原理を考慮して、多くの変形および代替が可能で
あることは明らかであるが、この発明は、第■〜■族の
金属間化合物半導体、ガリウム・ヒ素を用いて説明する
。
あることは明らかであるが、この発明は、第■〜■族の
金属間化合物半導体、ガリウム・ヒ素を用いて説明する
。
この発明によれば、まずＧａＡｓ、ＩｎＰ等の第■〜Ｖ
族の金属間化合物半導体またはこれらの合金（例えばＧ
ａ ＡＱ Ａｓ）の結晶が製−ｘｘ 造される。その主要面では指数の低い結晶面が露出され
るとともに、該層に隣接して、該層に対して指数を少な
くとも１つ高くした結晶面を持ってオフ・プレーナ構造
をなす垂直方向に関して区別された領域が設けられる。
族の金属間化合物半導体またはこれらの合金（例えばＧ
ａ ＡＱ Ａｓ）の結晶が製−ｘｘ 造される。その主要面では指数の低い結晶面が露出され
るとともに、該層に隣接して、該層に対して指数を少な
くとも１つ高くした結晶面を持ってオフ・プレーナ構造
をなす垂直方向に関して区別された領域が設けられる。
このような基板には、デバイスがオフ・プレーナ構造を
なす結晶指数の高い領域に位置するという利点がある。
なす結晶指数の高い領域に位置するという利点がある。
これらのオフ・プレーナ構造は。
与えられた表面寸法に対して、プレーナ構造よりもゲー
ト長が短かくなる。ゲート長が短かくなると、速度が増
大する。さらに、結晶面指数が高い場所か低い場所かに
よって、エピタキシャル層中のデバイスの導電形が異な
るという利点もある。
ト長が短かくなる。ゲート長が短かくなると、速度が増
大する。さらに、結晶面指数が高い場所か低い場所かに
よって、エピタキシャル層中のデバイスの導電形が異な
るという利点もある。
半導体材料が、Ｇ ａ Ａ ｓの場合、Ｓｉ等両性導電
形決定不純物をエピタキシャル層内に成長させると、該
層は、指数の低い露出結晶面に隣接した部分ではｎ形を
示し、指数の、高い露出結晶面に隣接した部分ではｐ形
を示す、ｎ形およびｐ形のチャネルを、相互に極めて近
接した相補対として、１工程で製作することができる。
形決定不純物をエピタキシャル層内に成長させると、該
層は、指数の低い露出結晶面に隣接した部分ではｎ形を
示し、指数の、高い露出結晶面に隣接した部分ではｐ形
を示す、ｎ形およびｐ形のチャネルを、相互に極めて近
接した相補対として、１工程で製作することができる。
Ｄ、実施例
第１図は、基板（図示されていない）上の層となる結晶
１を示す。結晶１は、第■〜■族の金属間化合物半導体
材料、たとえばＧａＡｓ、ＩｎＰまたはそれらの合金、
たとえばＧａ□−ｘＡＱＸＡｓであって、１つの表面２
は、（１００）等の指数の低い結晶面の結晶方位を有す
る。該表面２には、そのような結晶面から窪んだ凹部３
が設けられている。該凹部３は、垂直な方向に関する弁
別（ｄｉｆｆｅｒｅｎｔｉａｔｉｏｎ）の好適な態様で
あり、小面（切り平面、ｆｕｃｅｔ） ４および５に〔
１，１，１〕等の結晶面指数の高い面を露出させている
。
１を示す。結晶１は、第■〜■族の金属間化合物半導体
材料、たとえばＧａＡｓ、ＩｎＰまたはそれらの合金、
たとえばＧａ□−ｘＡＱＸＡｓであって、１つの表面２
は、（１００）等の指数の低い結晶面の結晶方位を有す
る。該表面２には、そのような結晶面から窪んだ凹部３
が設けられている。該凹部３は、垂直な方向に関する弁
別（ｄｉｆｆｅｒｅｎｔｉａｔｉｏｎ）の好適な態様で
あり、小面（切り平面、ｆｕｃｅｔ） ４および５に〔
１，１，１〕等の結晶面指数の高い面を露出させている
。
結晶面指数の高い平面を露出する垂直方向に関する凹部
３は、各種の周知の方法で容易に形成することができる
。第２図は、（１１１）Ａの結晶面を有する３つのよう
なＶ字形の溝を生成する傾向のある、通常の湿式異方性
エツチング、または反応性イオン・エツチングの使用を
示すものである。異方性エツチングは、明らかに［１１
１］Ａの結晶面を区別し、かつ（１１１）Ａの結晶面で
停止することのできるものでなければならない。
３は、各種の周知の方法で容易に形成することができる
。第２図は、（１１１）Ａの結晶面を有する３つのよう
なＶ字形の溝を生成する傾向のある、通常の湿式異方性
エツチング、または反応性イオン・エツチングの使用を
示すものである。異方性エツチングは、明らかに［１１
１］Ａの結晶面を区別し、かつ（１１１）Ａの結晶面で
停止することのできるものでなければならない。
次に、第３図ないし第５図は、高い指数の結晶面を有す
る垂直方向に関して区別された領域を生成する別の方法
としての反応性イオン・エツチング技術の使用を示した
ものである。
る垂直方向に関して区別された領域を生成する別の方法
としての反応性イオン・エツチング技術の使用を示した
ものである。
第３図は、基板を（１００）の方向に向けて、（０１１
）の方向から見た図である。１５．８゜の浅い角度の反
応性イオン・エツチング操作を使用することにより、溝
３の１つの小面は、〔１１１〕Ａの面、他の小面は（２
１１）Ａの面となり。
）の方向から見た図である。１５．８゜の浅い角度の反
応性イオン・エツチング操作を使用することにより、溝
３の１つの小面は、〔１１１〕Ａの面、他の小面は（２
１１）Ａの面となり。
これらの面は直角に交差する。
次に第４図は、表面２に露出した（１００）の面に１９
°の浅い角度の反応性イオン・エッチングを使用すると
、溝３の１つの小面に［１１１）Ａの面が、他の小面に
（４１１）Ａの面が露出することを示す。この状態では
、小面の交差は直角にならない。
°の浅い角度の反応性イオン・エッチングを使用すると
、溝３の１つの小面に［１１１）Ａの面が、他の小面に
（４１１）Ａの面が露出することを示す。この状態では
、小面の交差は直角にならない。
第５図は、（４１１）Ａの面が平面２に露出したもので
、５．７°の浅い反応性イオン・エツチングを行うと、
溝３の１つの小面に（１１１）Ａの面が、他の小面に（
３１１）Ａの面が露出する。
、５．７°の浅い反応性イオン・エツチングを行うと、
溝３の１つの小面に（１１１）Ａの面が、他の小面に（
３１１）Ａの面が露出する。
これらの小面も直角には交差しない。
浅い角度の凹部形成に伴う初期の結晶方位の各種の組合
わせにより、製造中の特異な工程に対する考慮に適合す
る指数の高い、または低い結晶面が得られる。
わせにより、製造中の特異な工程に対する考慮に適合す
る指数の高い、または低い結晶面が得られる。
第６図は、第１図の基板中に製作したｎ形およびｐ形の
相補形電界効果トランジスタ・デバイスの略図であ乞。
相補形電界効果トランジスタ・デバイスの略図であ乞。
第６図の構造は、半絶縁領域上にｐで示した外因性の伝
導度の低い緩衝結晶層１を有する。層１の表面２には、
ソース７およびドレイン８のオーム電極の間、オーム接
触入力端子１ｏを有するゲート９の下に、ｎ形チャネル
６がある。溝３には、ｐ形のエピタキシャル領域１１が
あり、オーム接点１２から１３への小面４および５に沿
ったｐチャネルとして作用する。オーム・ゲート接点１
４は、絶縁体１５によりｐチャネル１１から分離され、
絶縁ゲートを形成する。導体１６は、ｎチャネル・デバ
イスのソース８と、ｐチャネル・デバイスのドレイン１
３とを接続し、導体１７はｎチャネル・デバイスのゲー
ト９と、ｐチャネル・デバイスのゲート１４とを接続す
る。
導度の低い緩衝結晶層１を有する。層１の表面２には、
ソース７およびドレイン８のオーム電極の間、オーム接
触入力端子１ｏを有するゲート９の下に、ｎ形チャネル
６がある。溝３には、ｐ形のエピタキシャル領域１１が
あり、オーム接点１２から１３への小面４および５に沿
ったｐチャネルとして作用する。オーム・ゲート接点１
４は、絶縁体１５によりｐチャネル１１から分離され、
絶縁ゲートを形成する。導体１６は、ｎチャネル・デバ
イスのソース８と、ｐチャネル・デバイスのドレイン１
３とを接続し、導体１７はｎチャネル・デバイスのゲー
ト９と、ｐチャネル・デバイスのゲート１４とを接続す
る。
第６図では、ＧａＡｓ等の、単結晶の第■〜■族の金属
間化合物結晶基板１が１表面２に〔１００〕の面を露出
し、小面４，５を持つ垂直分離帯すなわち溝３が高い指
数の結晶面、たとえば材料がＧ ａ Ａ ｓの場合は、
（１１１）Ａの面を露出している。ｐ−型の領域１では
、ゲート９の形成前にドーパントＳｉを、Ｇ ａ Ａ
ｓの分子線エピタキシ層、すなわち結晶１のＰ−領域に
エピタキシャル成長させると、このＳｉは、ゲート９の
下では。
間化合物結晶基板１が１表面２に〔１００〕の面を露出
し、小面４，５を持つ垂直分離帯すなわち溝３が高い指
数の結晶面、たとえば材料がＧ ａ Ａ ｓの場合は、
（１１１）Ａの面を露出している。ｐ−型の領域１では
、ゲート９の形成前にドーパントＳｉを、Ｇ ａ Ａ
ｓの分子線エピタキシ層、すなわち結晶１のＰ−領域に
エピタキシャル成長させると、このＳｉは、ゲート９の
下では。
オーム・ソースおよびドレイン領域７および８の間で、
ｎ形電界効果トランジスタのチャネルとして作用するｎ
影領域６を生成する。しかし、溝３の中では、同じＳｉ
不純物は、指数の高い面４お４ よび５の上で成長した
エピタキシャル層１１において、ｐ形を生成する。この
デバイスは、ｐチャネル１１．オーム・ソースおよびド
レイン１２および１３、ならびに絶縁ゲート１４および
１５を有するｐ形電界効果トランジスタとして作用する
。
ｎ形電界効果トランジスタのチャネルとして作用するｎ
影領域６を生成する。しかし、溝３の中では、同じＳｉ
不純物は、指数の高い面４お４ よび５の上で成長した
エピタキシャル層１１において、ｐ形を生成する。この
デバイスは、ｐチャネル１１．オーム・ソースおよびド
レイン１２および１３、ならびに絶縁ゲート１４および
１５を有するｐ形電界効果トランジスタとして作用する
。
得られた構造は、非常に小さい基板面積中に、相補形電
界効果１〜ランジスタを形成する。
界効果１〜ランジスタを形成する。
この発明によれば、第１図に示すような、この発明の基
板中に露出した指数の高い領域と、低い領域とを使用す
ることにより、単一のドーパントによりｒ１形およびｐ
形チャネルの両方のデバイスをエピタキシャル成長によ
りｉｎ ５ｉｔｕ （元の場所で）ＨＢ作することがで
きる。
板中に露出した指数の高い領域と、低い領域とを使用す
ることにより、単一のドーパントによりｒ１形およびｐ
形チャネルの両方のデバイスをエピタキシャル成長によ
りｉｎ ５ｉｔｕ （元の場所で）ＨＢ作することがで
きる。
第７図は、第６図と同じ番号を使用した、代表的な従来
技術の相補形電界効果トランジスタを示す回路図で、完
全な集積回路の形成において、第１図の基板を利用する
利点を示す。第７図で、印加した電圧■ とアースとの
間に接続されるのはソースからドレインへ直列に接続さ
れ、接続部に中央出力を有する相補形要なすｎおよびｐ
形の２つの電界効果トランジスタである。信号入力は、
両方のゲート電圧に与えられる。
技術の相補形電界効果トランジスタを示す回路図で、完
全な集積回路の形成において、第１図の基板を利用する
利点を示す。第７図で、印加した電圧■ とアースとの
間に接続されるのはソースからドレインへ直列に接続さ
れ、接続部に中央出力を有する相補形要なすｎおよびｐ
形の２つの電界効果トランジスタである。信号入力は、
両方のゲート電圧に与えられる。
第６図および第７図で、ｎチャネル６を持つデバイスで
は、ソース電極は７、ドレインは８であり、ゲート９は
入力信号コネクション１ｏを有する。Ｐチャネル１１を
持つデバイスの場合、ソース電極は１３．ドレインは１
２であり、ゲート１４は導体１７により、ゲート９に接
続されている。
は、ソース電極は７、ドレインは８であり、ゲート９は
入力信号コネクション１ｏを有する。Ｐチャネル１１を
持つデバイスの場合、ソース電極は１３．ドレインは１
２であり、ゲート１４は導体１７により、ゲート９に接
続されている。
出力端子は１６である。
相補形ｎ形およびｐ形デバイスの使用は、ｐ形デバイス
中のホールの移動度により制限されている。Ｉ Ｅ Ｅ
Ｅ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ
ｓ、Ｖｏｌ、 ＥＤＬ−５，Ｎｏ、８．１９８４年８月
、ｐ、３３３に、ｐキャリアが二次元ホール・ガスと呼
ばれる形をなす。ポテンシャル井戸中のホールであるｐ
形デバイスが提案されており、これによりデバイスの速
度が飛躍的に増大する。
中のホールの移動度により制限されている。Ｉ Ｅ Ｅ
Ｅ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ
ｓ、Ｖｏｌ、 ＥＤＬ−５，Ｎｏ、８．１９８４年８月
、ｐ、３３３に、ｐキャリアが二次元ホール・ガスと呼
ばれる形をなす。ポテンシャル井戸中のホールであるｐ
形デバイスが提案されており、これによりデバイスの速
度が飛躍的に増大する。
本発明によれば、相補回路中において、指数の高い面の
ホール・ガスＰチャネル・デバイスが提供される。
ホール・ガスＰチャネル・デバイスが提供される。
次に、第８図は、二次元（２Ｄ）ホール・ガスを説明す
るための、材料ＧａＡｓ−ＧａエーエＡＱ Ａｓの異種
接合バンド・エネルギ図である。第８図は、バンド・エ
ネルギ・ギャップの異なる２つの半導体の接触面におけ
るエネルギ・バンドの不連続性を示す。材料がｐ形であ
るＡＱＧ ａ Ａ ｓ −Ｇ ａ Ａ ｓ接触面では、
ポジティブ・キャリアの二次元凝縮（ｃｏｎｃｅｎｔｒ
ａｔｉｏｎ）を含む位置１８があり、原子価バンドは、
キャリアが位置井戸（ｌｏｃａｔｉｏｎ ｗｅｌｌ）
１８におけるポテンシャルに限定されるようなオフセッ
トを有する。位置１８の幅は、界面に沿った動きだけが
著しくなるような大きさであり、したがってホール・ガ
スは二次元であると考えられる。キャリア・ガスが電子
である、導電形の異なる材料についても、類似の状態と
なることは、この技術に熟達したものには明らかに理解
できるであろう。
るための、材料ＧａＡｓ−ＧａエーエＡＱ Ａｓの異種
接合バンド・エネルギ図である。第８図は、バンド・エ
ネルギ・ギャップの異なる２つの半導体の接触面におけ
るエネルギ・バンドの不連続性を示す。材料がｐ形であ
るＡＱＧ ａ Ａ ｓ −Ｇ ａ Ａ ｓ接触面では、
ポジティブ・キャリアの二次元凝縮（ｃｏｎｃｅｎｔｒ
ａｔｉｏｎ）を含む位置１８があり、原子価バンドは、
キャリアが位置井戸（ｌｏｃａｔｉｏｎ ｗｅｌｌ）
１８におけるポテンシャルに限定されるようなオフセッ
トを有する。位置１８の幅は、界面に沿った動きだけが
著しくなるような大きさであり、したがってホール・ガ
スは二次元であると考えられる。キャリア・ガスが電子
である、導電形の異なる材料についても、類似の状態と
なることは、この技術に熟達したものには明らかに理解
できるであろう。
第９図は、第７図の回路を集積した形の、この発明の１
実施例を示すもので、ｐチャネル・デバイスは、高指数
面二次元ホール・ガス・チャネル・デバイスである。
実施例を示すもので、ｐチャネル・デバイスは、高指数
面二次元ホール・ガス・チャネル・デバイスである。
第９図を参照して、エレメントの機能および製作につい
て説明するため、デバイス製造の説明を使用する。伝導
度の低いＧａＡｓのｐ″″緩衝層をエピタキシャル成長
させる半組＠ＱａＡｓ領域を有する結晶ウェーハ１を使
用する。緩衝層を有する結晶１は、表面２において（１
００）面が露出するように配向する０次に、ウェーハの
うちのｐ形デバイスが望まれる部分に適当なマスキング
を行い、ベリリウム・イオンを注入する領域２０が形成
される。次に、注入した領域２０をアニーリングする０
次に表面２全体を、窒化シリコンまたは他の適当なマス
キング材料２１の層で被覆する。
て説明するため、デバイス製造の説明を使用する。伝導
度の低いＧａＡｓのｐ″″緩衝層をエピタキシャル成長
させる半組＠ＱａＡｓ領域を有する結晶ウェーハ１を使
用する。緩衝層を有する結晶１は、表面２において（１
００）面が露出するように配向する０次に、ウェーハの
うちのｐ形デバイスが望まれる部分に適当なマスキング
を行い、ベリリウム・イオンを注入する領域２０が形成
される。次に、注入した領域２０をアニーリングする０
次に表面２全体を、窒化シリコンまたは他の適当なマス
キング材料２１の層で被覆する。
次にｐ形のゲートを製作する。ベリリウムを注入した領
域２０の上の窒化シリコン・マスキング層２１の一般的
には中心位置に、第１図の垂直方向に関して区別された
溝３を形成するためのウィンドウを開ける。次にウェー
ハ１を、湿式化学エツチングまたは反応性イオン・エツ
チングにより異方性エツチングを行い、溝３中に（１１
１）Ａの面２２および２３を露出させる。次に、窒化シ
リコンのマスキング層２１にウィンドウを開け、ｎ形Ｆ
ＥＴデバイスを匝く位置に、それぞれ必要な。
域２０の上の窒化シリコン・マスキング層２１の一般的
には中心位置に、第１図の垂直方向に関して区別された
溝３を形成するためのウィンドウを開ける。次にウェー
ハ１を、湿式化学エツチングまたは反応性イオン・エツ
チングにより異方性エツチングを行い、溝３中に（１１
１）Ａの面２２および２３を露出させる。次に、窒化シ
リコンのマスキング層２１にウィンドウを開け、ｎ形Ｆ
ＥＴデバイスを匝く位置に、それぞれ必要な。
表面を露出させる。これにより、窒化シリコン層２１が
除去され、ｎ形デバイスを製作すべき、（１００）とい
う結晶面指数の低い表面２を露出させる。
除去され、ｎ形デバイスを製作すべき、（１００）とい
う結晶面指数の低い表面２を露出させる。
Ｇ ａ Ａ ｓ ／ Ａ Ｑ Ｇ ａ Ａ ｓ ／ Ｇ
ａ Ａ ｓからなる分子線エピタキシャル層２４を表
面２の全面に成長させる。層２４は結晶面指数の高い（
１１１）Ａの面２２および２３と、同指数の低い（１０
０１の面上に成長させる。シリコン・ドーピングを導入
し、ベリリウムとのコ・ドーピング （ｃｏ−ｄｏｐｉｎｇ）も使用することができる。
ａ Ａ ｓからなる分子線エピタキシャル層２４を表
面２の全面に成長させる。層２４は結晶面指数の高い（
１１１）Ａの面２２および２３と、同指数の低い（１０
０１の面上に成長させる。シリコン・ドーピングを導入
し、ベリリウムとのコ・ドーピング （ｃｏ−ｄｏｐｉｎｇ）も使用することができる。
垂直に区別された溝３において、層２４は、エレメント
２５として点線で示すｐ形部分を含む。
２５として点線で示すｐ形部分を含む。
該ｐ形部分は、第８図で説明したＧ ａ Ａ ｓとＡＱ
Ｇ ａ Ａ ｓの界面の位置１８にあり、二次元ホール
・ガスから成る。
Ｇ ａ Ａ ｓの界面の位置１８にあり、二次元ホール
・ガスから成る。
暦２４のうち窒化シリコンのマスキング層２１の上面に
成長させた部分は、エレメント２６として示した多結晶
Ｇ ａ Ａ ｓ ／ Ａ Ｑ Ｇ ａ Ａ ｓ ／ Ｇ
ａ ＡＳになる。層２４のうち結晶表面２上および溝
３中に成長させた部分は、単結晶エピタキシャル層であ
る。指数の低い１００面上の部分はｎ型で、ＧａＡｓと
ＡｆｌＧａＡｓの界面において、点線で示した二次元電
子ガス（エレメント２７）を含む。
成長させた部分は、エレメント２６として示した多結晶
Ｇ ａ Ａ ｓ ／ Ａ Ｑ Ｇ ａ Ａ ｓ ／ Ｇ
ａ ＡＳになる。層２４のうち結晶表面２上および溝
３中に成長させた部分は、単結晶エピタキシャル層であ
る。指数の低い１００面上の部分はｎ型で、ＧａＡｓと
ＡｆｌＧａＡｓの界面において、点線で示した二次元電
子ガス（エレメント２７）を含む。
導通に影響する関係で、ｎチャネル２７上にゲ−１−２
８を置き、このゲート２８をマスクとして。
８を置き、このゲート２８をマスクとして。
ＪｆＡ準の自己整合技術により、シリコン・イオンを注
入してソース２９およびドレイン３０のオーム電極を形
成する。
入してソース２９およびドレイン３０のオーム電極を形
成する。
第９図の構造の完成は、溝３中のｐチャネル・デバイス
の製作の完成を含む。ソースおよびドレインのオーム接
点３１および３２は、多結晶層２６および窒化シリコン
層２１を通してベリリウムを注入した領域２０に至る、
バイヤ・ホール（ｖｉａ ｈｏｌｅ）中に形成させる。
の製作の完成を含む。ソースおよびドレインのオーム接
点３１および３２は、多結晶層２６および窒化シリコン
層２１を通してベリリウムを注入した領域２０に至る、
バイヤ・ホール（ｖｉａ ｈｏｌｅ）中に形成させる。
ゲートのオーム接点３３は、溝３中のＭ２４上に形成さ
せる。
せる。
次に第１０図は、第９図の構造の平面図で、第７図のよ
うな回路のための接続を示すものである。
うな回路のための接続を示すものである。
第１０図で、ｐ形デバイスのベリリウムを注入したソー
スおよびドレイン領域２０は点を打って示している。オ
ーム接点３１および３２は、第７図のデバイス１１の１
２および１３に対応し、３１は接地されている。ゲート
３３は、第７図の導体に対応する導体１７により、ｎ形
デバイスのゲート２８に接続されている。ｎ形デバイス
のソースおよびドレインのためのシリコンを注入した領
域は、オーム接点２９および３０の下に点を打って示す
、接点２８は電圧ｖＤＤに接続されている。ドレイン３
０およびソース３２の接点は、第７図でエレメント８と
１３とを接続する導体に対応する導体３４により接続さ
れている。接続はすべてメタライゼーシ目ンにより行わ
れる。
スおよびドレイン領域２０は点を打って示している。オ
ーム接点３１および３２は、第７図のデバイス１１の１
２および１３に対応し、３１は接地されている。ゲート
３３は、第７図の導体に対応する導体１７により、ｎ形
デバイスのゲート２８に接続されている。ｎ形デバイス
のソースおよびドレインのためのシリコンを注入した領
域は、オーム接点２９および３０の下に点を打って示す
、接点２８は電圧ｖＤＤに接続されている。ドレイン３
０およびソース３２の接点は、第７図でエレメント８と
１３とを接続する導体に対応する導体３４により接続さ
れている。接続はすべてメタライゼーシ目ンにより行わ
れる。
次に、第１１図は、ＧａＡｓ結晶方位に関する分子線エ
ピタキシャル成長中の両性ドーパントＳｉのレスポンス
を示す、シリコンは、（１１１）Ａを含む領域すなわち
ｐ形が生成される結晶面指数の高い面を除いて、ｎ形を
生成する。図は、基板の結晶方位の関数としてのシリコ
ン・ドーピングの挙動を示す、シリコンは（１００）方
位に。
ピタキシャル成長中の両性ドーパントＳｉのレスポンス
を示す、シリコンは、（１１１）Ａを含む領域すなわち
ｐ形が生成される結晶面指数の高い面を除いて、ｎ形を
生成する。図は、基板の結晶方位の関数としてのシリコ
ン・ドーピングの挙動を示す、シリコンは（１００）方
位に。
はとんどがドナーとして混入される。方位が〔１００）
から（１１１）Ａに向って傾くにつれて、アクセプタと
して混在するＳｉが多くなる。結晶指数の高い（１１１
）Ａの面に関しては、Ｓｉドーパント原子はアクセプタ
として混在する。
から（１１１）Ａに向って傾くにつれて、アクセプタと
して混在するＳｉが多くなる。結晶指数の高い（１１１
）Ａの面に関しては、Ｓｉドーパント原子はアクセプタ
として混在する。
第１２図は、エピタキシャル成長中に用いられるシリコ
ンおよびベリリウムのフラックスが同時に与えられ、Ｓ
ｉのみで得られるよりも（１００）に近い方位において
、Ｐ形成長が得られる。
ンおよびベリリウムのフラックスが同時に与えられ、Ｓ
ｉのみで得られるよりも（１００）に近い方位において
、Ｐ形成長が得られる。
第１３図は、第９図のｐ形デバイスに用いられる２Ｄホ
ール・ガスに代替のオーム接点を与えるエピタキシャル
成長およびイオン注入の技術を用いた成長後の処理を示
すフロー・チャートである。
ール・ガスに代替のオーム接点を与えるエピタキシャル
成長およびイオン注入の技術を用いた成長後の処理を示
すフロー・チャートである。
工程１では、基板に異方性エツチングまたは反応性イオ
ン・エツチングにより、ｒｉ＋４！３を形成した後。
ン・エツチングにより、ｒｉ＋４！３を形成した後。
溝３の中、および基板のマスキングされていない部分に
層を成長させる。このことを溝３が結晶１中に（１００
）の表面を通じてエツチングされて（１１１）の小面を
露出する位置について、第１４図に示す。たとえばＳｉ
、Ｎ４のマスク３６は、溝３において開口しており、０
ａＡｓのエピタキシャル層３ｏと、ＧａＡＱＡｓのエピ
タキシャル層３１が成長し、成長の結果、暦３６上に多
結晶層３７が形成される。
層を成長させる。このことを溝３が結晶１中に（１００
）の表面を通じてエツチングされて（１１１）の小面を
露出する位置について、第１４図に示す。たとえばＳｉ
、Ｎ４のマスク３６は、溝３において開口しており、０
ａＡｓのエピタキシャル層３ｏと、ＧａＡＱＡｓのエピ
タキシャル層３１が成長し、成長の結果、暦３６上に多
結晶層３７が形成される。
工程３では、溝がポリイミド３８等の材料で平坦化され
た後、層３７中でエッチ・バックされ、第１５図に示す
ように、マスク層３６と、層３０および３１上にポリイ
ミド３８で充填された溝３が残る平滑な面を形成する。
た後、層３７中でエッチ・バックされ、第１５図に示す
ように、マスク層３６と、層３０および３１上にポリイ
ミド３８で充填された溝３が残る平滑な面を形成する。
工程４では、ベリリウムの注入を行い、ポリイミド層３
８を除去した後、構造をアニーリングする。注入のエネ
ルギは、３４のような低漏洩の金属ゲート電極が製作で
きるように、深くイオンを注入するのに十分大きいもの
とする。このような条件下で、第１６図に示すような構
造が１！；られる。
８を除去した後、構造をアニーリングする。注入のエネ
ルギは、３４のような低漏洩の金属ゲート電極が製作で
きるように、深くイオンを注入するのに十分大きいもの
とする。このような条件下で、第１６図に示すような構
造が１！；られる。
Ｅ０発明の効果
本発明によれば、ｐ影領域とｎ影領域を同一のドーパン
トを用いて形成するようにしたので、導電形の異なる領
域毎にドーパントを変えていた従来法に比べて製造工程
が簡略化され、しかも異なるドーパント同士が拡散しあ
うことによる常置も防ぐことができるという優れた効果
が得られる。
トを用いて形成するようにしたので、導電形の異なる領
域毎にドーパントを変えていた従来法に比べて製造工程
が簡略化され、しかも異なるドーパント同士が拡散しあ
うことによる常置も防ぐことができるという優れた効果
が得られる。
第１図は、一部は結晶指数が低く、他の一部は結晶指数
が高い半導体集積回路基板を示す図。 第２図ないし第５図は、一部は結晶指数が低く。 他の一部は結晶指数が高い基板の製作に関して、そのよ
うな結晶面を有する半導体材料Ｇ ａ Ａ ｓの略図、 第６図は、第１図の集積回路基板上に製作したｎ形・ｐ
形相補形電界効果トランジスタを示す図。 第７図は、ｎ形およびｐ形電界効果トランジスタの代表
的な相補回路を示す従来技術の回路図、第８図は、ホー
ル・ガスとして、周知のポジティブ・キャリアの二次元
凝縮を示す、ＧａＡｓ−Ｇａ１−ｘＡＱＸＡｓの異種接
合エネルギ・バンドの図、 第９図は、ｐ形デバイスが二次元ホール・ガスを用い、
デバイスが第７図の回路の場合と同様に接続される。第
７図の構造の一実施例を示す側面図、 第１０図は、第９図の構造の平面図。 第１１図は、ＧａＡｓ材料に対する、エピタキシャル成
長中のＳｉドーピング挙動を基板の結晶方位の関数とし
て示す図、 第１２図は、結晶指数が高い面（１１１）Ａに沿っての
ｐ形生成を示す、結晶指数が低い面〔１００）を通じて
導入した時のＳｉおよびＢｅのＧ ａ Ａ ｓ材料に対
するドーピング特性の図。 第１３回は、エピタキシャル成長およびイオン注入技術
を用いて、この発明の構造を製造する工程を示す流れ図
。 第１４図、第１５図および第１６図は、第１３図の構造
の層の成長、平坦化、および注入工程をそれぞれ示す図
。 である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 −（外玉名）
が高い半導体集積回路基板を示す図。 第２図ないし第５図は、一部は結晶指数が低く。 他の一部は結晶指数が高い基板の製作に関して、そのよ
うな結晶面を有する半導体材料Ｇ ａ Ａ ｓの略図、 第６図は、第１図の集積回路基板上に製作したｎ形・ｐ
形相補形電界効果トランジスタを示す図。 第７図は、ｎ形およびｐ形電界効果トランジスタの代表
的な相補回路を示す従来技術の回路図、第８図は、ホー
ル・ガスとして、周知のポジティブ・キャリアの二次元
凝縮を示す、ＧａＡｓ−Ｇａ１−ｘＡＱＸＡｓの異種接
合エネルギ・バンドの図、 第９図は、ｐ形デバイスが二次元ホール・ガスを用い、
デバイスが第７図の回路の場合と同様に接続される。第
７図の構造の一実施例を示す側面図、 第１０図は、第９図の構造の平面図。 第１１図は、ＧａＡｓ材料に対する、エピタキシャル成
長中のＳｉドーピング挙動を基板の結晶方位の関数とし
て示す図、 第１２図は、結晶指数が高い面（１１１）Ａに沿っての
ｐ形生成を示す、結晶指数が低い面〔１００）を通じて
導入した時のＳｉおよびＢｅのＧ ａ Ａ ｓ材料に対
するドーピング特性の図。 第１３回は、エピタキシャル成長およびイオン注入技術
を用いて、この発明の構造を製造する工程を示す流れ図
。 第１４図、第１５図および第１６図は、第１３図の構造
の層の成長、平坦化、および注入工程をそれぞれ示す図
。 である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 −（外玉名）
Claims (1)
- 【特許請求の範囲】 半導体基板の少なくとも１つの表面に、第１の結晶面と
、該第１の結晶面よりも高い結晶面指数を持つ第２の結
晶面とを露出させ、 共通のドーパントを用いて前記第１および第２の結晶面
上にエピタキシャル層を同時に成長させることにより、 前記第１の結晶面上にｎ形デバイスの形成される領域を
設け、かつ前記第２の結晶面上にｐ形デバイスの形成さ
れる領域を設ける、 ことを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US85847286A | 1986-04-30 | 1986-04-30 | |
| US858472 | 1986-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62261178A true JPS62261178A (ja) | 1987-11-13 |
| JPH0332219B2 JPH0332219B2 (ja) | 1991-05-10 |
Family
ID=25328390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7459387A Granted JPS62261178A (ja) | 1986-04-30 | 1987-03-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0243609A1 (ja) |
| JP (1) | JPS62261178A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4971926A (en) * | 1984-08-28 | 1990-11-20 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5100831A (en) * | 1990-02-16 | 1992-03-31 | Sumitomo Electric Industries, Ltd. | Method for fabricating semiconductor device |
-
1987
- 1987-02-27 EP EP87102786A patent/EP0243609A1/en not_active Withdrawn
- 1987-03-30 JP JP7459387A patent/JPS62261178A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4971926A (en) * | 1984-08-28 | 1990-11-20 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0243609A1 (en) | 1987-11-04 |
| JPH0332219B2 (ja) | 1991-05-10 |
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