JPH0359579B2 - - Google Patents
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- JPH0359579B2 JPH0359579B2 JP9808882A JP9808882A JPH0359579B2 JP H0359579 B2 JPH0359579 B2 JP H0359579B2 JP 9808882 A JP9808882 A JP 9808882A JP 9808882 A JP9808882 A JP 9808882A JP H0359579 B2 JPH0359579 B2 JP H0359579B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
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Description
【発明の詳細な説明】
本発明は半導体装置、特に多数のしきい値を持
つ新規な半導体装置に関するものである。
つ新規な半導体装置に関するものである。
従来使用されている能動半導体装置はすべて単
一のしきい値を持つものであり、演算処理の高速
化を目差し、これら装置の動作の高速化が計られ
ている。高速動作半導体装置の１つとしてGaAs
MES FET（Metal Semiconductor Field Effect
Transistor）があり、高速化及び集積化をすべく
素子寸法の縮小が計られている。演算処理の高速
化を計る他の方法としては、２進法の替りに３進
法以上の論理回路を構成すればよい。この実現の
ためには、多数のしきい値を持つ能動半導体装置
が必要である。
一のしきい値を持つものであり、演算処理の高速
化を目差し、これら装置の動作の高速化が計られ
ている。高速動作半導体装置の１つとしてGaAs
MES FET（Metal Semiconductor Field Effect
Transistor）があり、高速化及び集積化をすべく
素子寸法の縮小が計られている。演算処理の高速
化を計る他の方法としては、２進法の替りに３進
法以上の論理回路を構成すればよい。この実現の
ためには、多数のしきい値を持つ能動半導体装置
が必要である。
第１図に従来構造のMES FETの概略断面図を
示す。第１図において、１は半絶縁性半導体基
板、２は動作層とするべく該基板１にエピタキシ
ヤル成長して形成した一導電型を有する不純物含
有領域、３は該動作層２とシヨツトキ接触を形成
するゲート電極、４は該ゲート電極３下に広がる
空乏層、５，６は前記動作層２とオーミツク接触
を形成するソース電極、ドレイン電極である。
示す。第１図において、１は半絶縁性半導体基
板、２は動作層とするべく該基板１にエピタキシ
ヤル成長して形成した一導電型を有する不純物含
有領域、３は該動作層２とシヨツトキ接触を形成
するゲート電極、４は該ゲート電極３下に広がる
空乏層、５，６は前記動作層２とオーミツク接触
を形成するソース電極、ドレイン電極である。
次に動作層２にｎ型半導体を用いることとし、
このMES FETの動作を説明する。ソース電極５
を零電位とし、ドレイン電極６には正電圧が印加
されている。いま、ゲート電極３の電圧が0Vの
とき、空乏層４が半絶縁性半導体基板１まで広が
つていないとすると、空乏層４と半絶縁性半導体
基板１との間にはキヤリア（電子）が通過できる
チヤネルが形成されており、キヤリアはソース電
極５からチヤネルを通りドレイン電極６に達する
ことができ、ドレイン電流が流れる。ゲート電極
３に負電圧を印加すると空乏層４は広がりチヤネ
ルは狭まり、ドレイン電流は減少する。そして空
乏層４が半絶縁性半導体基板１まで達するとチヤ
ネルは消滅し、ドレイン電流は流れなくなる。こ
のときのゲート電圧がしきい値電圧である。なお
ゲート電極３に正電圧を印加すると空乏層４は狭
まりチヤネルが広がつてドレイン電流が増大する
が、あまり高い正電圧を印加するとゲート電流が
流れるようになつてしまう。
このMES FETの動作を説明する。ソース電極５
を零電位とし、ドレイン電極６には正電圧が印加
されている。いま、ゲート電極３の電圧が0Vの
とき、空乏層４が半絶縁性半導体基板１まで広が
つていないとすると、空乏層４と半絶縁性半導体
基板１との間にはキヤリア（電子）が通過できる
チヤネルが形成されており、キヤリアはソース電
極５からチヤネルを通りドレイン電極６に達する
ことができ、ドレイン電流が流れる。ゲート電極
３に負電圧を印加すると空乏層４は広がりチヤネ
ルは狭まり、ドレイン電流は減少する。そして空
乏層４が半絶縁性半導体基板１まで達するとチヤ
ネルは消滅し、ドレイン電流は流れなくなる。こ
のときのゲート電圧がしきい値電圧である。なお
ゲート電極３に正電圧を印加すると空乏層４は狭
まりチヤネルが広がつてドレイン電流が増大する
が、あまり高い正電圧を印加するとゲート電流が
流れるようになつてしまう。
第２図にゲート電圧に対するドレイン電流の特
性の模式図を示す。図において、VGはゲート電
圧、IDはドレイン電流、VTはしきい値電圧であ
る。しきい値電圧VT以下ではドレイン電圧IDは流
れず、しきい値電圧VT以上でドレイン電流IDが流
れる。従つて、ドレイン電流IDの状態としては、
しきい値電圧を境にして大きく２つに分けられ
る。すなわちドレイン電流が流れない状態と流れ
る状態である。この２つの状態を用いて２進法の
論理回路が構成される訳であるが、３進法以上の
論理回路の構成には不適当である。
性の模式図を示す。図において、VGはゲート電
圧、IDはドレイン電流、VTはしきい値電圧であ
る。しきい値電圧VT以下ではドレイン電圧IDは流
れず、しきい値電圧VT以上でドレイン電流IDが流
れる。従つて、ドレイン電流IDの状態としては、
しきい値電圧を境にして大きく２つに分けられ
る。すなわちドレイン電流が流れない状態と流れ
る状態である。この２つの状態を用いて２進法の
論理回路が構成される訳であるが、３進法以上の
論理回路の構成には不適当である。
この場合ドレイン電流IDが急激に変わるような
第２、第３のしきい値電圧が存在すれば３進法以
上の論理回路の構成に極めて有効である。
第２、第３のしきい値電圧が存在すれば３進法以
上の論理回路の構成に極めて有効である。
本発明の目的は、従来の能動半導体装置にない
複数のしきい値を持ち、３進数以上の論理演算回
路に使用可能な新しい構造を持つ新規な半導体装
置を提供することにある。
複数のしきい値を持ち、３進数以上の論理演算回
路に使用可能な新しい構造を持つ新規な半導体装
置を提供することにある。
本発明によれば、半導体基板上に高濃度に不純
物を含有した第１の層と、該第１の層と同一導電
型の低濃度に不純物を含むかまたは不純物を含ま
ない第２の層とからなる混成層を複数個積層した
動作層と、該動作層表面に設けられたゲート電極
と、該ゲート電極をはさんで前記動作層とオーミ
ツク接触を形成する一対の電極とを含んで構成さ
れる。
物を含有した第１の層と、該第１の層と同一導電
型の低濃度に不純物を含むかまたは不純物を含ま
ない第２の層とからなる混成層を複数個積層した
動作層と、該動作層表面に設けられたゲート電極
と、該ゲート電極をはさんで前記動作層とオーミ
ツク接触を形成する一対の電極とを含んで構成さ
れる。
すなわち本発明は、高濃度不純物含有層と低濃
度不純物含有層とでは空乏層の広がりの程度が異
なることを利用して、ゲート電圧に対するドレイ
ン電流が階段状に変わる新規な半導体装置を提供
するものである。
度不純物含有層とでは空乏層の広がりの程度が異
なることを利用して、ゲート電圧に対するドレイ
ン電流が階段状に変わる新規な半導体装置を提供
するものである。
以下本発明について実施例を示す図面を参照し
て詳細に説明する。
て詳細に説明する。
第３図は本発明の一実施例を示す断面模式図で
ある。第３図において第１図と同じ番号のものは
第１図と同等物で同一機能を果すものである。２
１は一導電型を有する高濃度不純物含有層、２２
は該高濃度不純物含有層２１と同一導電型を有す
る低濃度不純物含有層、２３はゲート電極３とシ
ヨツトキ接合を形成でき、ソース電極５およびド
レイン電極６とオーミツク接触を形成できる前記
高濃度不純物含有層２１と同一導電型の不純物含
有層である。
ある。第３図において第１図と同じ番号のものは
第１図と同等物で同一機能を果すものである。２
１は一導電型を有する高濃度不純物含有層、２２
は該高濃度不純物含有層２１と同一導電型を有す
る低濃度不純物含有層、２３はゲート電極３とシ
ヨツトキ接合を形成でき、ソース電極５およびド
レイン電極６とオーミツク接触を形成できる前記
高濃度不純物含有層２１と同一導電型の不純物含
有層である。
高濃度不純物含有層２１の不純物濃度は１×
1018cm-3以上で、該層の厚さは100Å以下である
ことが望ましい。低濃度不純物含有層２２の不純
物濃度は１×1016cm-3以下で、該層の厚さは数百
Å以上であることが望ましい。不純物含有層２３
の不純物濃度は１×1017cm-3程度で、該層の厚さ
は数百Å程度が望ましい。これらの層の形成には
エピタキシヤル成長技術を用いて行なうのが望ま
しく、MBE（Molecular Beam Epitaxy），MO
−CVD（Metal Organic Chemricnl Vapor
Deposition）等によりこの構造を実現することが
できる。
1018cm-3以上で、該層の厚さは100Å以下である
ことが望ましい。低濃度不純物含有層２２の不純
物濃度は１×1016cm-3以下で、該層の厚さは数百
Å以上であることが望ましい。不純物含有層２３
の不純物濃度は１×1017cm-3程度で、該層の厚さ
は数百Å程度が望ましい。これらの層の形成には
エピタキシヤル成長技術を用いて行なうのが望ま
しく、MBE（Molecular Beam Epitaxy），MO
−CVD（Metal Organic Chemricnl Vapor
Deposition）等によりこの構造を実現することが
できる。
第３図に示した本発明の一実施例の製造方法に
ついて、半導体としてGaAsを用い、ｎ型の動作
層を例にとり説明する。半絶縁性GaAs基板に、
まず５×1018cm-3程度のｎ型不純物を含有した
GaAs層２１ａを50Å程度エピタキシヤル成長さ
せ、続いて１×1016cm-3程度のｎ型不純物を含有
したGaAs層２２ａを200Å程度エピタキシヤル
成長させる。この不純物濃度の異なる２層を交互
に３回成長させた後、５×1017cm-3程度のｎ型不
純物を含有する最上部のGaAs層２３を300Å程
度エピタキシヤル成長させる。これにより1050Å
程度の動作層が形成されることになる。次に最上
部のGaAs層２３とシヨツトキ接合を作る金属を
蒸着した後、パターニングによりゲート電極３を
形成する。さらに、レジストを全面に塗布してソ
ース電極およびドレイン電極を形成するべく当該
領域のレジストを選択除去し、最上部のGaAs層
２３とオーミツク接触を形成する金属を蒸着した
後リフトオフ法によりソース電極５およびドレイ
ン電極６を形成する。以上の製造方法によりシヨ
ツトキ接合を有する本発明による半導体装置が実
現できる。
ついて、半導体としてGaAsを用い、ｎ型の動作
層を例にとり説明する。半絶縁性GaAs基板に、
まず５×1018cm-3程度のｎ型不純物を含有した
GaAs層２１ａを50Å程度エピタキシヤル成長さ
せ、続いて１×1016cm-3程度のｎ型不純物を含有
したGaAs層２２ａを200Å程度エピタキシヤル
成長させる。この不純物濃度の異なる２層を交互
に３回成長させた後、５×1017cm-3程度のｎ型不
純物を含有する最上部のGaAs層２３を300Å程
度エピタキシヤル成長させる。これにより1050Å
程度の動作層が形成されることになる。次に最上
部のGaAs層２３とシヨツトキ接合を作る金属を
蒸着した後、パターニングによりゲート電極３を
形成する。さらに、レジストを全面に塗布してソ
ース電極およびドレイン電極を形成するべく当該
領域のレジストを選択除去し、最上部のGaAs層
２３とオーミツク接触を形成する金属を蒸着した
後リフトオフ法によりソース電極５およびドレイ
ン電極６を形成する。以上の製造方法によりシヨ
ツトキ接合を有する本発明による半導体装置が実
現できる。
次に本発明による半導体装置の動作を、第３図
に示した構造を例にとり説明する。熱平衡状態で
はシヨツトキ接合の空乏層４の端部は第３図に示
すようにGaAs表面に一番近い高濃度不純物含有
層２１ｃにあるとする。高濃度不純物含有層２１
ｃの電子は低濃度不純物含有層２２ｃへも拡散し
て広がつており、この２層間の電子濃度の差は小
さくなつている。ソース電極５を零電位としドレ
イン電極６を正電位としておくと、ゲート電圧に
よりドレイン電流を制御することができる。
に示した構造を例にとり説明する。熱平衡状態で
はシヨツトキ接合の空乏層４の端部は第３図に示
すようにGaAs表面に一番近い高濃度不純物含有
層２１ｃにあるとする。高濃度不純物含有層２１
ｃの電子は低濃度不純物含有層２２ｃへも拡散し
て広がつており、この２層間の電子濃度の差は小
さくなつている。ソース電極５を零電位としドレ
イン電極６を正電位としておくと、ゲート電圧に
よりドレイン電流を制御することができる。
第４図にゲート電圧−ドレイン電流特性の模式
図を示す。図において、第２図と同じ記号は第２
図と同一物を示し、V0は第３図の状態に対応す
るゲート電圧、VT1，VT2，VT3はしきい値電圧を
示している。キヤリアはソース電極５から空乏層
４の端部と半絶縁性基板１との間のチヤネルを通
り、ドレイン電極６に達する。VG＝V0の場合、
空乏層端はGaAs表面に一番近い高濃度不純物含
有層２１ｃ内にあるので、ドレイン電流が流れて
いる。このゲート電圧よりゲート電圧を負側に大
きくしてゆくと、空乏層４の端部は広がる傾向に
あるが、空乏層端が高濃度不純物層２１ｃ内にあ
る場合は、空乏層の広がり方が小さいため、ドレ
イン電流の変化は小さい。一方、空乏層端が低濃
度不純物層２２ｂ内に入り込むと、空乏層の広が
り方が大きくなり、ドレイン電流は大きく変化す
る。さらに空乏層端が再び高濃度不純物含有層２
１ｂに入り込むと、ドレイン電流の変化は小さく
なる。この移り変わるゲート電圧がVT2である。
さらに負電圧を大きくしてゆくと、同様にして
VT1が現われ、空乏層端が半絶縁性基板１に達す
るとドレイン電流が流れなくなる。ゲート電圧を
V0より正側に大きくしていつても同様にしてVT3
が現われる。このように本発明半導体装置では多
数のしきい値が存在することとなる。
図を示す。図において、第２図と同じ記号は第２
図と同一物を示し、V0は第３図の状態に対応す
るゲート電圧、VT1，VT2，VT3はしきい値電圧を
示している。キヤリアはソース電極５から空乏層
４の端部と半絶縁性基板１との間のチヤネルを通
り、ドレイン電極６に達する。VG＝V0の場合、
空乏層端はGaAs表面に一番近い高濃度不純物含
有層２１ｃ内にあるので、ドレイン電流が流れて
いる。このゲート電圧よりゲート電圧を負側に大
きくしてゆくと、空乏層４の端部は広がる傾向に
あるが、空乏層端が高濃度不純物層２１ｃ内にあ
る場合は、空乏層の広がり方が小さいため、ドレ
イン電流の変化は小さい。一方、空乏層端が低濃
度不純物層２２ｂ内に入り込むと、空乏層の広が
り方が大きくなり、ドレイン電流は大きく変化す
る。さらに空乏層端が再び高濃度不純物含有層２
１ｂに入り込むと、ドレイン電流の変化は小さく
なる。この移り変わるゲート電圧がVT2である。
さらに負電圧を大きくしてゆくと、同様にして
VT1が現われ、空乏層端が半絶縁性基板１に達す
るとドレイン電流が流れなくなる。ゲート電圧を
V0より正側に大きくしていつても同様にしてVT3
が現われる。このように本発明半導体装置では多
数のしきい値が存在することとなる。
第５図は本発明の他の実施例を示す断面模式図
である。第５図において第１図および第３図と同
じ番号のものは第１図および第３図と同等物で同
一機能を果す。７は高濃度不純物含有層２１とは
異る第２の導電型を有する高濃度不純物含有層、
３１は該不純物含有層７とオーミツク接触する金
属電極である。この不純物含有層７と金属電極３
１でゲート電極を形成している。第２の導電型を
有する不純物含有層７は、半導体表面からの不純
物の拡散あるいは不純物のイオン注入により実現
できる。この構造においては空乏層４はｐ−ｎ接
合によるものであり、第３図のシヨツトキ接合に
よるものより障壁が高くなり、ゲート電極にはよ
り高い順方向電圧が印加できる。本実施例の動作
原理および動作上の特徴は第３図で示した本発明
の実施例と同一である。
である。第５図において第１図および第３図と同
じ番号のものは第１図および第３図と同等物で同
一機能を果す。７は高濃度不純物含有層２１とは
異る第２の導電型を有する高濃度不純物含有層、
３１は該不純物含有層７とオーミツク接触する金
属電極である。この不純物含有層７と金属電極３
１でゲート電極を形成している。第２の導電型を
有する不純物含有層７は、半導体表面からの不純
物の拡散あるいは不純物のイオン注入により実現
できる。この構造においては空乏層４はｐ−ｎ接
合によるものであり、第３図のシヨツトキ接合に
よるものより障壁が高くなり、ゲート電極にはよ
り高い順方向電圧が印加できる。本実施例の動作
原理および動作上の特徴は第３図で示した本発明
の実施例と同一である。
第６図は本発明の他の実施例を示す断面模式図
である。第６図において第１図および第３図と同
じ番号のものは第１図および第３図と同等物で同
一機能を果す。８は絶縁膜、３２は金属または導
電性を有する半導体からなるゲート電極である。
絶縁膜８は半導体との界面において界面準位が少
なく絶縁性に優れていることが必要であり、酸化
シリコン膜や窒化シリコン膜が望ましい。この構
造においてはゲート電極３２には絶縁膜の絶縁破
壊に至るまでの高い電圧が印加できるが、空乏層
４は不純物含有層２３表面に反転層が形成される
とそれ以上広がらなくなるので、空乏層４の広が
る範囲は第３図、第５図に示すものより狭い。本
実施例の動作原理および動作上の特徴は第３図で
示した本発明の実施例と同一である。
である。第６図において第１図および第３図と同
じ番号のものは第１図および第３図と同等物で同
一機能を果す。８は絶縁膜、３２は金属または導
電性を有する半導体からなるゲート電極である。
絶縁膜８は半導体との界面において界面準位が少
なく絶縁性に優れていることが必要であり、酸化
シリコン膜や窒化シリコン膜が望ましい。この構
造においてはゲート電極３２には絶縁膜の絶縁破
壊に至るまでの高い電圧が印加できるが、空乏層
４は不純物含有層２３表面に反転層が形成される
とそれ以上広がらなくなるので、空乏層４の広が
る範囲は第３図、第５図に示すものより狭い。本
実施例の動作原理および動作上の特徴は第３図で
示した本発明の実施例と同一である。
以上、本発明による半導体装置の構造および動
作についてｎチヤネルを用いて説明してきたが、
Ｐチヤネルにした場合も同様に実現できる。また
ソース電極およびドレイン電極の下に半絶縁性基
板１まで達する高濃度不純物含有層２１と同一導
電型の高濃度不純物領域を拡散あるいはイオン注
入法等の手段で形成しても良いことは明らかであ
る。さらに、高濃度不純物含有層２１と低濃度不
純物含有層２２との組の重ねる段数は目的に合わ
せ何段でも良いことが明らかである。
作についてｎチヤネルを用いて説明してきたが、
Ｐチヤネルにした場合も同様に実現できる。また
ソース電極およびドレイン電極の下に半絶縁性基
板１まで達する高濃度不純物含有層２１と同一導
電型の高濃度不純物領域を拡散あるいはイオン注
入法等の手段で形成しても良いことは明らかであ
る。さらに、高濃度不純物含有層２１と低濃度不
純物含有層２２との組の重ねる段数は目的に合わ
せ何段でも良いことが明らかである。
また本発明による半導体装置においては、キヤ
リアの大部分は厚い不純物濃度の低い低濃度不純
物層２２を通るので、不純物散乱の影響が少な
く、キヤリアの移動度は高い。したがつて、本発
明による半導体装置は高速動作にも適している。
リアの大部分は厚い不純物濃度の低い低濃度不純
物層２２を通るので、不純物散乱の影響が少な
く、キヤリアの移動度は高い。したがつて、本発
明による半導体装置は高速動作にも適している。
本発明によると、従来の能動半導体装置にない
複数のしきい値を持ち、３進数以上の論理演算回
路に使用可能な新しい構造を持つ半導体装置が得
られる。
複数のしきい値を持ち、３進数以上の論理演算回
路に使用可能な新しい構造を持つ半導体装置が得
られる。
第１図は従来のMES FETの断面図、第２図は
従来のMES FETにおけるゲート電圧−ドレイン
電流特性の模式図、第３図、第５図、第６図は本
発明の実施例の断面図、第４図は第３図に示す実
施例のもののゲート電圧−ドレイン電流特性の模
式図である。 １……半絶縁性基板、２……一導電型を有する
動作層、３……ゲート電極、４……空乏層、５…
…ソース電極、６……ドレイン電極、７……後記
の高濃度不純物含有層２１とは異なる第２の導電
型を有する高濃度不純物含有層、８……絶縁膜、
２１……一導電型を有する高濃度不純物含有層、
２２……該高濃度不純物含有層２１と同一導電型
を有する低濃度不純物含有層、２３……前記高濃
度不純物含有層２１と同一導電型を有する不純物
含有層、３１……金属電極、３２……ゲート電
極。
従来のMES FETにおけるゲート電圧−ドレイン
電流特性の模式図、第３図、第５図、第６図は本
発明の実施例の断面図、第４図は第３図に示す実
施例のもののゲート電圧−ドレイン電流特性の模
式図である。 １……半絶縁性基板、２……一導電型を有する
動作層、３……ゲート電極、４……空乏層、５…
…ソース電極、６……ドレイン電極、７……後記
の高濃度不純物含有層２１とは異なる第２の導電
型を有する高濃度不純物含有層、８……絶縁膜、
２１……一導電型を有する高濃度不純物含有層、
２２……該高濃度不純物含有層２１と同一導電型
を有する低濃度不純物含有層、２３……前記高濃
度不純物含有層２１と同一導電型を有する不純物
含有層、３１……金属電極、３２……ゲート電
極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に高濃度に不純物を含有した第
１の層と、該第１の層と同一導電型の低濃度に不
純物を含むかまたは不純物を含まない第２の層と
からなる混成層を複数個積層した動作層と、該動
作層表面に設けられたゲート電極と、該ゲート電
極をはさんで前記動作層とオーミツク接触を形成
する一対の電極とを含むことを特徴とする半導体
装置。 ２ ゲート電極が動作層との間にシヨツトキ接合
を形成する金属からなる特許請求の範囲第１項記
載の半導体装置。 ３ ゲート電極が前記高濃度に不純物を含有した
層とは異なる第２の導電型を有する高濃度不純物
含有層と該高濃度不純物含有層上に設けた金属と
からなる特許請求の範囲第１項に記載の半導体装
置。 ４ ゲート電極が動作層表面に絶縁層を介して設
けられた特許請求の範囲第１項に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9808882A JPS58215077A (ja) | 1982-06-08 | 1982-06-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9808882A JPS58215077A (ja) | 1982-06-08 | 1982-06-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58215077A JPS58215077A (ja) | 1983-12-14 |
| JPH0359579B2 true JPH0359579B2 (ja) | 1991-09-11 |
Family
ID=14210583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9808882A Granted JPS58215077A (ja) | 1982-06-08 | 1982-06-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215077A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE33693E (en) * | 1985-06-05 | 1991-09-17 | At&T Bell Laboratories | Device using ordered semiconductor alloy |
| US4661829A (en) * | 1985-06-05 | 1987-04-28 | American Telephone And Telegraph Company, At&T Bell Laboratories | Device using ordered semiconductor alloy |
| US4882608A (en) * | 1987-02-09 | 1989-11-21 | International Business Machines Corporation | Multilayer semiconductor device having multiple paths of current flow |
| US4812886A (en) * | 1987-02-09 | 1989-03-14 | International Business Machines Corporation | Multilayer contact apparatus and method |
| EP0436089A3 (en) * | 1989-12-19 | 1992-08-05 | International Business Machines Corporation | Superlattice multistate circuits |
| US5602501A (en) * | 1992-09-03 | 1997-02-11 | Sumitomo Electric Industries, Ltd. | Mixer circuit using a dual gate field effect transistor |
| JPH0685286A (ja) * | 1992-09-03 | 1994-03-25 | Sumitomo Electric Ind Ltd | 電界効果トランジスタおよびその製造方法 |
-
1982
- 1982-06-08 JP JP9808882A patent/JPS58215077A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58215077A (ja) | 1983-12-14 |
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