JPS58215077A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58215077A JPS58215077A JP9808882A JP9808882A JPS58215077A JP S58215077 A JPS58215077 A JP S58215077A JP 9808882 A JP9808882 A JP 9808882A JP 9808882 A JP9808882 A JP 9808882A JP S58215077 A JPS58215077 A JP S58215077A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に多数のしきい値を持つ新規な
半導体装置に関するものである。
半導体装置に関するものである。
従来使用されている能動半導体装置はすべて単一のしき
い値金持つものであシ、演算処理の高速化全月差し、こ
れら装置の動作の高速化が計られている。高速動作半導
体装置の１つとしてＧ ａ Ａ ５ＩｖｌＥＳ ＦＥＴ
（Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）があジ、高
速化及び集積化をすべく素子寸法の縮小が計られている
。演算処理の高速化を計る他の方法としては、２進法の
替りに３進法以上の論理回路を栴成すれはよい。
い値金持つものであシ、演算処理の高速化全月差し、こ
れら装置の動作の高速化が計られている。高速動作半導
体装置の１つとしてＧ ａ Ａ ５ＩｖｌＥＳ ＦＥＴ
（Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）があジ、高
速化及び集積化をすべく素子寸法の縮小が計られている
。演算処理の高速化を計る他の方法としては、２進法の
替りに３進法以上の論理回路を栴成すれはよい。
この実損のためには、多数のしきい値を持つ能動半導体
装置が必要である。
装置が必要である。
第１図に従来構造のＬＩＥＳ ＦＥＴ の概略断面
図を示す。第１図において、１は半絶縁性半導体基板、
２は動作層とする付べく該基板ｌにエピタキシャル成長
して形成した一導電型を有する不ａｔ＋、物含有佃域、
３は該動作層２と７ヨツトキ接触を形成するゲート電極
、４は該ゲート電極３下に広がる空乏層、５，６は前記
動作Ｎ２とオーミック接触を形成するソース電極、ドレ
イン電極である。
図を示す。第１図において、１は半絶縁性半導体基板、
２は動作層とする付べく該基板ｌにエピタキシャル成長
して形成した一導電型を有する不ａｔ＋、物含有佃域、
３は該動作層２と７ヨツトキ接触を形成するゲート電極
、４は該ゲート電極３下に広がる空乏層、５，６は前記
動作Ｎ２とオーミック接触を形成するソース電極、ドレ
イン電極である。
次に動作層２にｎ型半導体を用いることとし、このＭＥ
Ｓ ＦＥ’ｌ’の動作を説、明する。ソース電極５を零
電位とし、ドレイン電極、極６には正電圧が印加されて
いる。いま、ゲート電極３の電圧がＯＶのとき、空乏層
４が半絶縁性半導体基板１壕で広がっていないとすると
、空乏層４と半絶縁性半導体基板ｌとの間にはキャリア
（電子）が通過できるチャネルが形成されており、キャ
リアはソース電極５からチャネルを通りドレイン電極６
に達することができ、ドレイン電流が流れる。ゲート電
極３に負電圧を印加すると空乏層４は広が９チヤネルは
挟まり、ドレイン電流は減少する。そして空乏層４が半
絶縁性半導体基板１まで達するとチャネルは消滅し、ド
レイン電流は流、れなくなる。このときのゲート電圧が
しきい値電圧である。なおゲート電極３に正電圧を印加
すると空乏層４は狭まｐチャネルが広がってドレイン電
流が増大するが、あまり高い正電圧を印加するとゲート
電流が流れるようになってしまう。
Ｓ ＦＥ’ｌ’の動作を説、明する。ソース電極５を零
電位とし、ドレイン電極、極６には正電圧が印加されて
いる。いま、ゲート電極３の電圧がＯＶのとき、空乏層
４が半絶縁性半導体基板１壕で広がっていないとすると
、空乏層４と半絶縁性半導体基板ｌとの間にはキャリア
（電子）が通過できるチャネルが形成されており、キャ
リアはソース電極５からチャネルを通りドレイン電極６
に達することができ、ドレイン電流が流れる。ゲート電
極３に負電圧を印加すると空乏層４は広が９チヤネルは
挟まり、ドレイン電流は減少する。そして空乏層４が半
絶縁性半導体基板１まで達するとチャネルは消滅し、ド
レイン電流は流、れなくなる。このときのゲート電圧が
しきい値電圧である。なおゲート電極３に正電圧を印加
すると空乏層４は狭まｐチャネルが広がってドレイン電
流が増大するが、あまり高い正電圧を印加するとゲート
電流が流れるようになってしまう。
第２図にゲート市、圧に対するドレイン軍、流の特性の
模式図を示す。図において、Ｖｃはゲート電圧、ＩＤは
ドレイン電流、ＶＴはしきい値電圧である。しきい値電
圧Ｖｒ以下で１．ドレイン電流ＩＩ）は流れず、しきい
値電圧ＶＴ以上でドレイン電流ＩＤが流れる。従って、
ドレイン電流ＩＤの状態としては、しきい値電圧を境に
して大きく２つに分けられる。すなわちドレイン電流が
流れない状態と流れる状態である。この２つの状態を用
いて２進法の論理回路が構成される訳であるが、３進法
以上の論理回路の構成には不適当である。
模式図を示す。図において、Ｖｃはゲート電圧、ＩＤは
ドレイン電流、ＶＴはしきい値電圧である。しきい値電
圧Ｖｒ以下で１．ドレイン電流ＩＩ）は流れず、しきい
値電圧ＶＴ以上でドレイン電流ＩＤが流れる。従って、
ドレイン電流ＩＤの状態としては、しきい値電圧を境に
して大きく２つに分けられる。すなわちドレイン電流が
流れない状態と流れる状態である。この２つの状態を用
いて２進法の論理回路が構成される訳であるが、３進法
以上の論理回路の構成には不適当である。
この場合ドレイン電流■Ｄが急激に変わるような第２．
第３のしきい値電圧が存在すれは３進法以上の論理回路
の構成に極めて有効である。
第３のしきい値電圧が存在すれは３進法以上の論理回路
の構成に極めて有効である。
本発明の目的は、従来の能動半導体装置にない検数のし
きい値を持ち、３進数以上の論理演算回路に使用可能な
新しい構造を持つ新規な半導体装置を提供することにあ
る。
きい値を持ち、３進数以上の論理演算回路に使用可能な
新しい構造を持つ新規な半導体装置を提供することにあ
る。
本発明によれば、半導体基板上に高濃度に不純物を含有
した第１の層と、該第１の層と同一導電型の低濃度に不
Ｆｐ物を含むかまたは不純物を含まない第２の層とから
なる混成層を複数個積層した動作層と、該動作層表面に
設けられたゲート電極と、該ゲート電極をはさんで前記
動作層とオーミック接触を形成する一対の電極とを含ん
で構成される。
した第１の層と、該第１の層と同一導電型の低濃度に不
Ｆｐ物を含むかまたは不純物を含まない第２の層とから
なる混成層を複数個積層した動作層と、該動作層表面に
設けられたゲート電極と、該ゲート電極をはさんで前記
動作層とオーミック接触を形成する一対の電極とを含ん
で構成される。
すなわち本発明は、高濃度不純物含有層と低濃度不純物
含有層とでは空乏層の広がりの程度が異なることを利用
して、ゲート電圧に対するドレイン電流が階段状に変わ
る新規な半導体装置を提供するものである。
含有層とでは空乏層の広がりの程度が異なることを利用
して、ゲート電圧に対するドレイン電流が階段状に変わ
る新規な半導体装置を提供するものである。
以下本発明について実施例を示す図面を参照して詳細に
説明する。
説明する。
第３図は本発明の一実施例を示す断面模式図である。第
３図において第１図と同じ番号のものは第１図と同等物
で同一機能を果すものである。２１は一導電型を有する
高濃度不純物含有層、２２は該高濃度不純物含有層２１
と同一導電型を有する低濃度不純物含有層、２３はゲー
ト電極３とショットキ接合を形成でき、ソース＠極５お
よびドレイン電極６とオーミック接触を形成できる前記
高濃度不純物含有層２１と同一導電型の不純物含有層で
るる。
３図において第１図と同じ番号のものは第１図と同等物
で同一機能を果すものである。２１は一導電型を有する
高濃度不純物含有層、２２は該高濃度不純物含有層２１
と同一導電型を有する低濃度不純物含有層、２３はゲー
ト電極３とショットキ接合を形成でき、ソース＠極５お
よびドレイン電極６とオーミック接触を形成できる前記
高濃度不純物含有層２１と同一導電型の不純物含有層で
るる。
高濃度不純物含有〜２１の不純＠濃度はＩ Ｘ １０１
８α−３以上で、該層の厚さはｘｏｏＡ以下であること
が望ましい。低濃度不純物含有層２２の不純物濃度は１
×１０１６ｃｎＬ 以下で、該層の厚さは数百Ａ以上
であることが望ましい。不純物含有層２３の不純物濃度
は１×１０１７ｃｔｒＬ−３程度で、該層の厚さは数百
へ程度が望ましい。これらの層の形成にはエピタキシャ
ル成長技術を用いて行なうのが９１しく、ＭＢＥ （Ｍ
ｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉ ｔａｘｙ） 、
ＭＯ−ＣＶＤ （Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈ
ｅｍｉｃｎｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等
によりこの構造を実現することができる。
８α−３以上で、該層の厚さはｘｏｏＡ以下であること
が望ましい。低濃度不純物含有層２２の不純物濃度は１
×１０１６ｃｎＬ 以下で、該層の厚さは数百Ａ以上
であることが望ましい。不純物含有層２３の不純物濃度
は１×１０１７ｃｔｒＬ−３程度で、該層の厚さは数百
へ程度が望ましい。これらの層の形成にはエピタキシャ
ル成長技術を用いて行なうのが９１しく、ＭＢＥ （Ｍ
ｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉ ｔａｘｙ） 、
ＭＯ−ＣＶＤ （Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈ
ｅｍｉｃｎｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等
によりこの構造を実現することができる。
第３図に示した本発明の一実施例の製造方法について、
半導体としてＧａＡｓ ’Ｆｒ：用い、ｎ型の動作層を
例にとり説明する。半Ｐ！縁性Ｇ ａ Ａ ｓ基板に、
甘ず５ Ｘ １０１８の一３程度のｎ型不純物を含有し
たＧａＡｓ ｂ ２ ｌ ａ全５０Ａ程度エビタキンヤ
ル成長させ、続いて１ ×１０”ＣＴＬ−”程度のｎ型
不純物を含有したＧａＡｓ層２２ａを２００Ａ程度エビ
タキンヤル成長させる。この不純物類度の異なる２層を
父方に３回成長させた後、５Ｘ１ｏ１７Ｃ１ｒＬ−３程
ｆ （７） ｎ ｆＪｉ不純物を含有する最上部のＧａ
Ａｓ層２３を３００Ａ栓度エピタキシャル成長させる。
半導体としてＧａＡｓ ’Ｆｒ：用い、ｎ型の動作層を
例にとり説明する。半Ｐ！縁性Ｇ ａ Ａ ｓ基板に、
甘ず５ Ｘ １０１８の一３程度のｎ型不純物を含有し
たＧａＡｓ ｂ ２ ｌ ａ全５０Ａ程度エビタキンヤ
ル成長させ、続いて１ ×１０”ＣＴＬ−”程度のｎ型
不純物を含有したＧａＡｓ層２２ａを２００Ａ程度エビ
タキンヤル成長させる。この不純物類度の異なる２層を
父方に３回成長させた後、５Ｘ１ｏ１７Ｃ１ｒＬ−３程
ｆ （７） ｎ ｆＪｉ不純物を含有する最上部のＧａ
Ａｓ層２３を３００Ａ栓度エピタキシャル成長させる。
こ１１により１０５０八程度の動作層が形成されること
になる。次に最上部の（ｌ）ａＡｓ 層２３と７ヨツト
キ接合を作る金属を蒸着した後、パターニングによりゲ
ート電極３を形成する。さらに、レジスト全全面に塗布
してソース電極およびドレイン電極を形成するべく当該
領域のレジストを選択除去し、最上部のＧ ａＡ ｓ層
２３とオーミック接触を形成する金属を蒸着した後リフ
トオフ法によりソース電極５およびドレイン電ｊ６を形
成する。以上の型造方法によりショットキ接合を有する
本発明による半導体装『が実現できる。
になる。次に最上部の（ｌ）ａＡｓ 層２３と７ヨツト
キ接合を作る金属を蒸着した後、パターニングによりゲ
ート電極３を形成する。さらに、レジスト全全面に塗布
してソース電極およびドレイン電極を形成するべく当該
領域のレジストを選択除去し、最上部のＧ ａＡ ｓ層
２３とオーミック接触を形成する金属を蒸着した後リフ
トオフ法によりソース電極５およびドレイン電ｊ６を形
成する。以上の型造方法によりショットキ接合を有する
本発明による半導体装『が実現できる。
次に本発明による半導体装置の動作を、Ｗ３図に示した
構造を例にとジ説明する。熱平衡状態ではショットキ接
合の空乏Ｎ４の端部は第３図に示すようにＧａＡｓｐ面
に一番近い高濃度不純物含有〜２１Ｃにあるとする。冒
濃反不純物含有層２１ｃの電子は低濃度不純物含有〜２
２Ｃへも拡散して広がっており、この２層間の電子ｍ１
度の差は小さくなっている。ソース電極５全苓電位とし
ドレイン電極６を正電位としておぐと、ゲーＦＮ圧によ
Ｑドレイン電流を制御することができる。
構造を例にとジ説明する。熱平衡状態ではショットキ接
合の空乏Ｎ４の端部は第３図に示すようにＧａＡｓｐ面
に一番近い高濃度不純物含有〜２１Ｃにあるとする。冒
濃反不純物含有層２１ｃの電子は低濃度不純物含有〜２
２Ｃへも拡散して広がっており、この２層間の電子ｍ１
度の差は小さくなっている。ソース電極５全苓電位とし
ドレイン電極６を正電位としておぐと、ゲーＦＮ圧によ
Ｑドレイン電流を制御することができる。
第４図にゲート電圧−ドレイン電流特性の柾弐図を示す
。図において、第２図と同じ記号は第２図と同一物を示
し、■、は第゛３図のせ態に対尼するケート電圧、ＶＴ
Ｉ 、ＶＴ２ 、ＶＴ３はしきい値電圧を示している。
。図において、第２図と同じ記号は第２図と同一物を示
し、■、は第゛３図のせ態に対尼するケート電圧、ＶＴ
Ｉ 、ＶＴ２ 、ＶＴ３はしきい値電圧を示している。
キャリアはソース電極５から空乏層４の端部と半絶縁性
基板ｌとの間のチャイルを通り、ドレイン電極６に達す
る。Ｖ Ｃ＝ Ｖ、 の場合、空乏層端はＧ ａＡ ｓ
表面に一番近い高さ度不純物含有層２ＩＣ内にあるので
、ドレイン電流が流れている。
基板ｌとの間のチャイルを通り、ドレイン電極６に達す
る。Ｖ Ｃ＝ Ｖ、 の場合、空乏層端はＧ ａＡ ｓ
表面に一番近い高さ度不純物含有層２ＩＣ内にあるので
、ドレイン電流が流れている。
このゲート電圧よりゲート電圧を負側に犬きくしてゆく
と、空乏層４の端部は広がる傾向にあるが、空乏層端が
高濃度不純物層２１Ｃ内にある坤１合は、空乏層の広が
り方が小さいため、ドレイン電流の変化は小さい。一方
、空乏層端が低ａ＝不純物層２２ｂ内に入り込むと、空
乏層の広カニり方が犬きくなり、ドレイン電流は犬きく
変化する。さらに空乏層端が再び高一度不純物含有層２
１ｂに入り込むと、ドレイン電流の変化は小さくなる。
と、空乏層４の端部は広がる傾向にあるが、空乏層端が
高濃度不純物層２１Ｃ内にある坤１合は、空乏層の広が
り方が小さいため、ドレイン電流の変化は小さい。一方
、空乏層端が低ａ＝不純物層２２ｂ内に入り込むと、空
乏層の広カニり方が犬きくなり、ドレイン電流は犬きく
変化する。さらに空乏層端が再び高一度不純物含有層２
１ｂに入り込むと、ドレイン電流の変化は小さくなる。
この移り変わるゲート電圧がＶＴ２である。さらに負電
圧音大きくしてゆくと、同様にしてＶＴＩが現われ、空
乏層端が半絶縁性基板１に達するとドレイン電流が流れ
なくなる。ゲート電圧を鳩より正側に犬すくシていって
も同様にしてＶＴ３が現われる。このように本発明半導
体装置では多数のしきい値が存在することとなる。
圧音大きくしてゆくと、同様にしてＶＴＩが現われ、空
乏層端が半絶縁性基板１に達するとドレイン電流が流れ
なくなる。ゲート電圧を鳩より正側に犬すくシていって
も同様にしてＶＴ３が現われる。このように本発明半導
体装置では多数のしきい値が存在することとなる。
第５図は本発明の他の実施例を示す断面模式図である。
第５図において第１図および第３図と同じ番号のものは
第１図および第３図と同等物で同一機能を果す。７は高
濃度不純物含有層２１とは異る第２の導電型を有する高
濃度不純物含有層、３１は該不純物含有層７とオーミッ
ク接触する金属電極である。この不純物含有層７と金属
電極３１でゲート電極を形成している。第２の導電型を
有する不純物含有層７は、牛導体表亜からの不純物の拡
散あるいは不純物のイオン注入により実現できる。この
構造においては空乏層４はｐ−ｎ接合によるものであり
、第３図のショットキ接合によるものよシ障壁が高くな
ジ、ゲート電極に汀より高い順方向電圧が印加できる。
第１図および第３図と同等物で同一機能を果す。７は高
濃度不純物含有層２１とは異る第２の導電型を有する高
濃度不純物含有層、３１は該不純物含有層７とオーミッ
ク接触する金属電極である。この不純物含有層７と金属
電極３１でゲート電極を形成している。第２の導電型を
有する不純物含有層７は、牛導体表亜からの不純物の拡
散あるいは不純物のイオン注入により実現できる。この
構造においては空乏層４はｐ−ｎ接合によるものであり
、第３図のショットキ接合によるものよシ障壁が高くな
ジ、ゲート電極に汀より高い順方向電圧が印加できる。
本実施例の動作原理および動作上の特徴は第３図で示し
た本発明の実施例］と同一である。
た本発明の実施例］と同一である。
第６図は本発明の他の実施例を示すｌｌｌＴ面俟式図で
ある。第６図において第１図および第３図と同じ番号の
ものは第１図および第３図とＩ″ｉ′１ｉ′１等物能を
果す。８は絶縁膜、３２は金属または導電性を有する半
導体からなるケート電極である。
ある。第６図において第１図および第３図と同じ番号の
ものは第１図および第３図とＩ″ｉ′１ｉ′１等物能を
果す。８は絶縁膜、３２は金属または導電性を有する半
導体からなるケート電極である。
絶縁膜８は半導体との界面において界面準位が少なくＰ
！縁性に優れていることが必要であり、酸化シリコン、
幀や窒化シリコン膜が望ましい。この構造においてはゲ
ート重臣３２には絶縁膜の絶縁破壊に至るまでの高い電
圧が印加できるが、空乏層４は不純物含有層２３表面に
反転層が形成されるとそれ以上広ズ・；らなくなるので
、空乏層４の広がる範囲は第３ｆＲｉ、第５図に示すも
のより狭い。本実施例の記Ｉ作原理および動作上の特徴
は第３図で示した本発明の実施例と同一である。
！縁性に優れていることが必要であり、酸化シリコン、
幀や窒化シリコン膜が望ましい。この構造においてはゲ
ート重臣３２には絶縁膜の絶縁破壊に至るまでの高い電
圧が印加できるが、空乏層４は不純物含有層２３表面に
反転層が形成されるとそれ以上広ズ・；らなくなるので
、空乏層４の広がる範囲は第３ｆＲｉ、第５図に示すも
のより狭い。本実施例の記Ｉ作原理および動作上の特徴
は第３図で示した本発明の実施例と同一である。
以上、本発明による半導体装置の構造および動作につい
てｎチャネルを用いて説明してきたが、Ｐチャネルにし
た壜台も同様に笑玩でさる。またソース電極およびドレ
イン電極の下に半絶縁性基板ｌまで達する高濃度不純物
含有層２１と同一導電型の昼濃度不純物物域を拡散ある
い（ｄイオン注入法等の手段で形成しても良いことは明
らかである。さらに、高濃度不純物含有層２１と低δ度
不純物含有層２２との組の重ねる段数は目的に合わせ何
段でも良いことも明−らかである。
てｎチャネルを用いて説明してきたが、Ｐチャネルにし
た壜台も同様に笑玩でさる。またソース電極およびドレ
イン電極の下に半絶縁性基板ｌまで達する高濃度不純物
含有層２１と同一導電型の昼濃度不純物物域を拡散ある
い（ｄイオン注入法等の手段で形成しても良いことは明
らかである。さらに、高濃度不純物含有層２１と低δ度
不純物含有層２２との組の重ねる段数は目的に合わせ何
段でも良いことも明−らかである。
甘た本発明による半導体装置においては、キャリアの大
部分は厚い不純物濃度の低い低ａ度不鯉物層２２を辿る
ので、不測物散乱の影−が少なく、キャリアの移動度は
高い。したがって、本発明による半導体装置は高速動作
にも適している。
部分は厚い不純物濃度の低い低ａ度不鯉物層２２を辿る
ので、不測物散乱の影−が少なく、キャリアの移動度は
高い。したがって、本発明による半導体装置は高速動作
にも適している。
本発明によると、従来の能動半導体装置にない複数のし
きい値を持ち、３進数以上の論理菌算回路に使用可能な
新しい構造を持つ半ぷ体＠置が得られる。
きい値を持ち、３進数以上の論理菌算回路に使用可能な
新しい構造を持つ半ぷ体＠置が得られる。
第１図は従来のｈｉＥｓ ＰＥＴの断面図、第２図は従
来のＭＢ２ ＦＥＴにおり−るゲート％圧−ドレイン
電流特性の模式図、第３図、第５図、第６図は本発明の
実施例の断面図、第４図は第３図に示す実施例のものの
ゲート電圧−ドレイン電流特性の模式図である。 ■・・・・・・半絶縁性基板、２・・・・・・−導電型
を有する動作層、吐・・・・・ゲート電極、４・・・・
・・空乏層、５・・・・・・ソース電極、６・・・−・
ドレイン電極、７・・・・・後記の高濃度不純物含有層
２１とは異なる第２の４電型を有する高濃度不純物含有
層、訃・・・・・絶縁膜、２１・・・・・・−導電型を
有する高（ａｉＫ不純物含有層、２２・・・・・・該高
濃度不純物含有層２１と同−ａ電型を有する低濃度不純
物含有層、２３・・・・・・前記高ぞψ度不純物含有層
２１と同一導電型を有する不純物含有層、３１・・・・
・・金属電極、３２・・・・・・ゲート電極。 ゛、３〕 ど″ 第 Ｚ 図 ／ 第Ｚ図
来のＭＢ２ ＦＥＴにおり−るゲート％圧−ドレイン
電流特性の模式図、第３図、第５図、第６図は本発明の
実施例の断面図、第４図は第３図に示す実施例のものの
ゲート電圧−ドレイン電流特性の模式図である。 ■・・・・・・半絶縁性基板、２・・・・・・−導電型
を有する動作層、吐・・・・・ゲート電極、４・・・・
・・空乏層、５・・・・・・ソース電極、６・・・−・
ドレイン電極、７・・・・・後記の高濃度不純物含有層
２１とは異なる第２の４電型を有する高濃度不純物含有
層、訃・・・・・絶縁膜、２１・・・・・・−導電型を
有する高（ａｉＫ不純物含有層、２２・・・・・・該高
濃度不純物含有層２１と同−ａ電型を有する低濃度不純
物含有層、２３・・・・・・前記高ぞψ度不純物含有層
２１と同一導電型を有する不純物含有層、３１・・・・
・・金属電極、３２・・・・・・ゲート電極。 ゛、３〕 ど″ 第 Ｚ 図 ／ 第Ｚ図
Claims (1)
- 【特許請求の範囲】 （１）半導体基板上に高濃度に不純物全含有した第１の
層と、該第１の層と同一導電型の低濃度に不純物を含む
かまたは不純物を含まない第２の層とからなる混成層を
複数個積層した動作層と、該動作層表面に設けられたゲ
ート電極と、該ゲート電極をはさんで前記動作層とオー
ミック接触全形成する一対の電極とを含むことを％徴と
する半導体装置。 （２）ゲート電極が動作層との間に７ヨツトキ接合を形
成する金属からなる特許請求の範囲第（１）項記載の半
導体装置。 り８） ゲート電極が前記高ａ度に不純物を含有した
層とは異なる第２の導電型を有する高濃度不純物含有層
と該高濃度不純物含有層上に設けた金属とからなる特許
請求の範囲第（１）項に記載の半導体装置。 （４）ゲート電極が動作層表面に、ｉｅ緑層を介して設
けられた特許請求の範囲第（１）項に記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9808882A JPS58215077A (ja) | 1982-06-08 | 1982-06-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9808882A JPS58215077A (ja) | 1982-06-08 | 1982-06-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58215077A true JPS58215077A (ja) | 1983-12-14 |
| JPH0359579B2 JPH0359579B2 (ja) | 1991-09-11 |
Family
ID=14210583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9808882A Granted JPS58215077A (ja) | 1982-06-08 | 1982-06-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215077A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4661829A (en) * | 1985-06-05 | 1987-04-28 | American Telephone And Telegraph Company, At&T Bell Laboratories | Device using ordered semiconductor alloy |
| EP0278093A2 (en) * | 1987-02-09 | 1988-08-17 | International Business Machines Corporation | Semiconductor structure with a multilayer contact |
| JPH0239543A (ja) * | 1988-07-07 | 1990-02-08 | Internatl Business Mach Corp <Ibm> | 多層半導体装置 |
| USRE33693E (en) * | 1985-06-05 | 1991-09-17 | At&T Bell Laboratories | Device using ordered semiconductor alloy |
| JPH03215947A (ja) * | 1989-12-19 | 1991-09-20 | Internatl Business Mach Corp <Ibm> | メモリ装置 |
| EP0585942A1 (en) * | 1992-09-03 | 1994-03-09 | Sumitomo Electric Industries, Ltd. | Dual gate MESFET |
| US5602501A (en) * | 1992-09-03 | 1997-02-11 | Sumitomo Electric Industries, Ltd. | Mixer circuit using a dual gate field effect transistor |
-
1982
- 1982-06-08 JP JP9808882A patent/JPS58215077A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4661829A (en) * | 1985-06-05 | 1987-04-28 | American Telephone And Telegraph Company, At&T Bell Laboratories | Device using ordered semiconductor alloy |
| USRE33693E (en) * | 1985-06-05 | 1991-09-17 | At&T Bell Laboratories | Device using ordered semiconductor alloy |
| EP0278093A2 (en) * | 1987-02-09 | 1988-08-17 | International Business Machines Corporation | Semiconductor structure with a multilayer contact |
| JPH0239543A (ja) * | 1988-07-07 | 1990-02-08 | Internatl Business Mach Corp <Ibm> | 多層半導体装置 |
| JPH03215947A (ja) * | 1989-12-19 | 1991-09-20 | Internatl Business Mach Corp <Ibm> | メモリ装置 |
| EP0585942A1 (en) * | 1992-09-03 | 1994-03-09 | Sumitomo Electric Industries, Ltd. | Dual gate MESFET |
| US5389807A (en) * | 1992-09-03 | 1995-02-14 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| US5602501A (en) * | 1992-09-03 | 1997-02-11 | Sumitomo Electric Industries, Ltd. | Mixer circuit using a dual gate field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0359579B2 (ja) | 1991-09-11 |
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