TW201519442A - 結晶多奈米片ｉｉｉ－ｖ族通道場效電晶體及其製造方法 - Google Patents

結晶多奈米片ｉｉｉ－ｖ族通道場效電晶體及其製造方法 Download PDF

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Abstract

一種場效電晶體包含：本體層，在其中包括結晶半導體通道區域；以及閘極堆疊，位於所述通道區域上。所述閘極堆疊包含結晶半導體閘極層以及位於所述閘極層與所述通道區域之間的結晶半導體閘極介電層。亦論述相關元件及製造方法。

Description

結晶多奈米片III-V族通道場效電晶體及其製造方法
本發明概念是關於半導體元件。更特定言之，本發明概念是關於半導體場效電晶體元件。
包含III-V族通道材料的基於III-V族半導體的MOSFET可在低電壓下具有良好的CV/I特性以及相對高的電流。此可歸因於可在通道中實現的相對高的遷移率，以及一些半導體/金屬組合的相對低的寄生電阻。高遷移率可至少部分歸因於相對低的電子有效質量。歸因於許多III-V族半導體中的有效質量的各向同性(isotropic)性質，量子局限質量亦可較小，此可使得電子波函數可為較寬的且可穿透至圍繞通道的閘極介電層中。閘極介電層可為通道上的非結晶層及/或可將通道與非結晶閘電極分離。通常結晶的通道的表面上的此等非結晶層的存在可導致載流子散射(通常稱為表面粗糙度(SR)散射)，此可限制受局限電子的遷移率。
包含III-V族通道材料的一些基於III-V族半導體的 MOSFET可在通道周圍包含結晶緩衝層(諸如，磷化銦(InP))。結晶緩衝層可具有足以將結晶通道與非結晶層分離且幫助減少載流子散射的厚度。然而，此等緩衝層可由於閘電極與通道反轉層的分離增加而降低元件的短通道效能。因此，結晶緩衝層的使用可將III-V族MOSFET的使用限制於相對長的閘極長度(例如，大於約40奈米)。
根據本發明概念的一些實施例，一種場效電晶體包含：本體層，在其中包括結晶半導體通道區域；以及閘極堆疊，位於所述通道區域上。所述閘極堆疊包含結晶半導體閘極層以及位於所述閘極層與所述通道區域之間的結晶半導體閘極介電層。
在一些實施例中，所述閘極介電層可為直接在所述通道區域上的高介電係數結晶半導體層。
在一些實施例中，所述通道區域、所述閘極介電層及/或所述閘極層可各自為異質磊晶半導體層。
在一些實施例中，所述閘極層、所述閘極介電層及/或所述通道區域各自的晶體結構可為晶格匹配的。舉例而言，所述閘極介電層以及所述通道區域各自的晶體結構可為晶格匹配的。且，所述閘極層以及所述閘極介電層各自的晶體結構可為晶格匹配的。
在一些實施例中，所述通道區域以及所述閘極介電層可 為晶格失配的(lattice-mismatched)以在其中產生小於約1%的應變。
在一些實施例中，所述通道區域可藉由厚度小於約3奈米的所述閘極介電層而與所述閘極層分離。
在一些實施例中，所述閘極層可包含位於所述通道區域的相對表面上的結晶半導體各別閘極層，且所述閘極介電層可包含位於所述各別閘極層與所述通道區域的所述相對表面之間的各別閘極介電層。
在一些實施例中，位於所述通道區域的所述相對表面上的所述各別閘極層可為主要閘極層。輔助閘極層可在所述通道區域的所述相對表面之間設置於所述通道區域的至少一個側壁上。所述輔助閘極層可由金屬材料或經摻雜的多晶材料形成。
在一些實施例中，包含所述閘極堆疊以及所述本體層的結構可重複地堆疊以界定多個個別閘控的通道區域。
在一些實施例中，所述多個個別閘控的通道區域可界定自基板突起的鰭，且所述輔助閘極層可在所述鰭的相對側壁上以及相對側壁之間的表面上延伸。
在一些實施例中，非晶絕緣層可將所述通道區域的側壁與所述輔助閘極層分離。
在一些實施例中，源極/汲極區域可設置於所述通道區域的相對末端上且鄰近於所述通道區域上的所述閘極堆疊；且非晶絕緣層可將所述閘極層的相對側壁與所述源極/汲極區域分離。
在一些實施例中，所述通道區域與所述閘極堆疊之間的介面可不含低介電係數結晶緩衝層。
在一些實施例中，所述通道區域與所述閘極堆疊之間的介面可不含非晶材料。
在一些實施例中，所述通道區域、所述閘極介電層及/或所述閘極層可為III-V族或II-VI族材料。
在一些實施例中，所述閘極介電層可為寬帶隙II-VI族半導體材料，且所述閘極層可為中等帶隙III-V族半導體材料。
在一些實施例中，所述通道區域可為砷化銦(InAs)，所述閘極介電層可為碲化鋅(ZnTe)，且所述閘極層可為銻化鋁(AlSb)。
在一些實施例中，所述閘極層可為銻化鎵(GaSb)，所述閘極介電層可為碲化鋅(ZnTe)，且所述通道區域可為銻化銦(InSb)。
根據本發明概念的其他實施例，一種場效電晶體的製造方法包含：形成在其中包含結晶半導體通道區域的本體層；以及在所述通道區域上形成閘極堆疊。所述閘極堆疊包含結晶半導體閘極層以及位於所述閘極層與所述通道區域之間的結晶半導體閘極介電層。
在一些實施例中，所述閘極介電層可為直接形成於所述通道區域上的高介電係數結晶半導體層。
在一些實施例中，可藉由異質磊晶生長而形成所述通道 區域、所述閘極介電層及/或所述閘極層。
在一些實施例中，所述閘極層、所述閘極介電層及/或所述通道區域各自的晶體結構可為晶格匹配的。
在一些實施例中，所述閘極介電層可形成為小於約3奈米的厚度。
在一些實施例中，在形成所述閘極堆疊時，可在所述通道區域的相對表面上形成各別閘極介電層以及所述各別閘極介電層上的各別閘極層。
在一些實施例中，所述通道區域的所述相對表面上的所述各別閘極層可為主要閘極層，且輔助閘極層可在所述通道區域的所述相對表面之間形成於所述通道區域的至少一個側壁上。所述輔助閘極層可由金屬材料或經摻雜的多晶材料形成。
在一些實施例中，形成所述閘極堆疊以及所述本體層可包含在形成所述輔助閘極層之前形成重複堆疊包括所述閘極堆疊以及所述本體層的結構以界定多個個別閘控的通道區域。
在一些實施例中，所述多個個別閘控的通道區域可界定自基板突起的鰭，且所述輔助閘極層形成於所述鰭的相對側壁上以及相對側壁之間的表面上。
在一些實施例中，可選擇性地使所述主要閘極層的相對側壁凹陷以在其中界定各別凹陷區域，且可在所述各別凹陷區域中形成非晶絕緣層。可自所述通道區域的相對末端磊晶生長源極/汲極區域，且所述非晶絕緣層可將所述主要閘極層的所述相對側 壁與所述源極/汲極區域分離。
在一些實施例中，在形成所述輔助閘極層之前，可選擇性地使所述通道區域的所述側壁凹陷以在其中界定凹處，且可在所述通道區域的所述側壁中的所述凹處中形成非晶絕緣層。所述非晶絕緣層可將所述通道區域與所述輔助閘極層分離。
根據本發明概念的其他實施例，一種場效電晶體包含具有多個個別閘控的傳導通道的奈米片堆疊。所述個別閘控的傳導通道各自包含：結晶半導體通道區域；結晶半導體閘極介電層，位於所述通道區域上；以及結晶半導體閘極層，與所述通道區域相對，位於所述閘極介電層上。
在一些實施例中，所述通道區域、所述閘極介電層以及所述閘極層可為晶格匹配的異質磊晶層。
在一些實施例中，所述個別閘控的傳導通道的所述閘極層包括主要閘極層。輔助閘極層可設置於所述個別閘控的傳導通道的相對側壁上。所述輔助閘極層可由金屬材料或經摻雜的多晶材料形成。所述輔助閘極層導電性地耦接至所有所述主要閘極層。
在檢視附圖以及詳細描述後，對於熟習此項技術者而言，根據一些實施例的其他元件及/或方法將變得顯而易見。上述實施例的任何及所有組合之外的所有此等額外實施例傾向於亦包含在本說明書內及本發明的範疇內，且由隨附申請專利範圍保護。
100‧‧‧電晶體
100'‧‧‧FET
101‧‧‧奈米片
101'‧‧‧奈米片
102‧‧‧奈米片堆疊
102'‧‧‧奈米片堆疊
103'‧‧‧部分
105‧‧‧通道區域/通道層/通道
105'‧‧‧通道區域/通道層/通道
105d‧‧‧汲極區域
105d'‧‧‧汲極區域
105s‧‧‧源極區域
105s'‧‧‧源極區域
105r'‧‧‧凹陷區域
106‧‧‧閘極堆疊
106'‧‧‧閘極堆疊
107‧‧‧基板
110‧‧‧閘極介電層
110'‧‧‧閘極介電層
115‧‧‧閘極層
115'‧‧‧閘極層
115r'‧‧‧凹陷區域
420'‧‧‧絕緣層
420r‧‧‧非晶絕緣層
420r'‧‧‧剩餘部分
615‧‧‧閘極接觸層/閘極觸點/閘極
615'‧‧‧閘極接觸層/閘極觸點
1020'‧‧‧絕緣層
1020r'‧‧‧剩餘部分
本揭露的態樣是以舉例方式來說明，且不受附圖限制，在附圖中，相似元件符號指示相似部件。
圖1A為說明根據本發明概念的一些實施例的具有結晶通道、介電層及閘極層的FET的透視圖。
圖1B及圖1C為分別沿著圖1A的線B-B'及C-C'截取的橫截面圖。
圖2至圖6為沿著圖1A的線B-B'截取的橫截面圖，說明根據本發明概念的一些實施例的具有結晶通道、介電層及閘極層的FET的製造方法。
圖7至圖12為沿著圖1A的線C-C'截取的橫截面圖，說明根據本發明概念的一些實施例的具有結晶通道、介電層及閘極層的FET的製造方法。
現將參看附圖來更全面描述各種實施例，附圖中繪示了一些實施例。然而，本發明概念可按照不同形式來體現且不應解釋為限於本文所闡述的實施例。實情為，提供此等實施例，以使得本揭露將為全面且完整的，且向熟習此項技術者完全傳達本發明概念。在諸圖中，層及區域的大小及相對大小未按比例繪製，且在一些情況下，可能為了清楚起見而進行誇示。
本文中所使用的術語僅是出於描述特定實施例的目的，且不意欲限制實例實施例。如本文中所使用，除非上下文另有清 楚指示，否則單數形式「一個」以及「所述」意欲亦包含複數形式。應進一步理解，術語「包括」及/或「包含」在用於本文中時指定所敍述的特徵、整體、步驟、操作、部件及/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、部件、組件及/或其群組的存在或添加。
為了描述的簡易起見，可在本文中使用諸如「在......之下」、「在......下方」、「下方」、「在......上方」、「上方」以及其類似術語的空間相對術語，以描述如諸圖中所說明的一個部件或特徵相對於另一(其他)部件或特徵的關係。應理解，除了諸圖中所描繪的定向以外，所述空間相對術語意欲亦涵蓋在使用中或操作中的元件的不同定向。舉例而言，若翻轉諸圖中的元件，則描述為在其他部件或特徵「下方」或「之下」的部件繼而將定向於其他部件或特徵「上方」。因此，術語「在......下方」可涵蓋「在......上方」以及「在......下方」兩種定向。元件可以其他方式定向(旋轉90度或在其他的定向)，且本文中所使用的空間相對描述詞可相應地作出解釋。此外，亦應理解，當一層被稱為在兩個層「之間」時，其可為兩個層之間的唯一層或亦可存在一或多個介入層。
應理解，儘管本文中可使用術語「第一」、「第二」等來描述各種部件，但此等部件不應受此等術語限制。此等術語僅用於區分一個部件與另一部件。因此，下文所論述的第一部件可稱為第二部件，而不偏離本發明概念的範疇。此外，如本文中所使用，除非上下文另有清楚指示，否則單數形式「一個」以及「所 述」意欲亦包含複數形式。亦應理解，如本文中所使用，術語「包括」為開端的，且包含一或多個所敍述的部件、操作及/或功能，而不排除一或多個未敍述的部件、操作及/或功能。術語「及/或」包含相關聯的所列出項目中的一或多者的任何及所有組合。
亦應理解，當一部件被稱為在另一部件「上」或「連接至」另一部件時，所述部件可直接在所述另一部件上或連接至所述另一部件，或可存在介入部件。相比而言，當一部件被稱為「直接」在另一部件「上」或「直接連接至」另一部件時，不存在介入部件。然而，無論如何，不應將「在......上」或「直接在......上」解釋為需要一膜層完全覆蓋下方的膜層。
本文中參考橫截面說明及/或透視說明來描述實施例，所述橫截面說明及/或透視說明為理想化實施例(以及中間結構)的示意性說明。因而，應預料到由於(例如)製造技術及/或容差而存在相對於所述說明的形狀的變化。因此，實施例不應解釋為限於本文中所說明的區域的特定形狀，而是應包含由(例如)製造引起的形狀的偏差。舉例而言，被說明為矩形的植入區域通常將具有圓形或彎曲特徵及/或在植入區域的邊緣處的植入濃度梯度，而非自植入區域至非植入區域的二元(binary)改變。同樣地，藉由植入形成的內埋區域可在所述內埋區域與進行所述植入時穿過的表面之間的區域中導致一些植入。因此，諸圖中所說明的區域本質上為示意性的，且其形狀不意欲說明元件的區域的實際形狀且不意欲限制本發明概念的範疇。
除非另有定義，否則本文中所使用的所有術語(包含技術以及科學術語)具有與一般熟習本發明概念所屬技術者通常所理解者相同的含義。應進一步理解，術語(諸如，常用字典中所定義的術語)應被解釋為具有與其在相關技術背景中的含義一致的含義，且不應以理想化或過度正式的意義來解釋，除非本文中明確地如此定義。
本發明概念的一些實施例源於認識到通道區域上及/或通道區域周圍的結晶緩衝材料的使用可以短通道效能為代價而抑制SR散射，從而需要在III-V族MOSFET中在遷移率與短通道效能之間進行權衡(trade-off)。本發明概念的一些實施例提供一種III-V族FET結構，其減小及/或消除此權衡以改良III-V族FET的潛能。
特定言之，本發明概念的一些實施例引入一種III-V族通道FET，其中通道層以及閘極堆疊實質上或整體上由單晶的晶格匹配的半導體形成。舉例而言，閘極堆疊可包含II-VI族寬帶隙高介電係數(亦即，相對於二氧化矽具有高介電常數)半導體作為閘極介電層，且包含中等帶隙III-V族半導體作為閘極層。在一些實施例中，通道材料為砷化銦(InAs)，閘極介電質材料為碲化鋅(ZnTe)，且閘極材料為銻化鋁(AlSb)。多個通道層(以及多個閘極堆疊)可(例如)如元件的目標電流承載能力要求所判定或以其他方式基於元件的目標電流承載能力要求而形成。每一通道層可由重摻雜的AlSb層自上方及下方進行閘控。ZnTe閘極介電層可設置於每一通道層與鄰近閘極層之間。通道/介電質/閘極堆疊 可配置為下文被稱為奈米片的薄層(所述薄層各自的寬度大於其各自厚度)。總結構可向FET提供高通道遷移率(例如，此是歸因於表面粗糙度(SR)散射的減少或最小化)、良好的短通道行為(例如，此是歸因於不存在將通道與非結晶層進一步分離的導電緩衝層，因此將反轉層保持接近於閘極)以及低寄生電阻(例如，此是歸因於經摻雜的InAs的高導電率以及n個觸點的低接觸電阻)，因此適用於7奈米技術及7奈米以下的技術。
圖1A為說明根據本發明概念的一些實施例的包含結晶通道、閘極及介電層的FET元件的透視圖，而圖1B及圖1C為分別沿著圖1A的線B-B'及C-C'截取的橫截面圖。如圖1A至圖1C所示，根據本發明概念的一些實施例的場效電晶體(FET)100包含結構102，結構102具有界定電晶體通道層或通道區域105的半導體作用層或本體層以及位於通道區域105上的半導體閘極堆疊106。閘極堆疊106包含結晶閘極介電層110以及位於結晶閘極介電層110上的結晶閘極層115(本文中亦稱為主要閘極層或第一閘電極)。結晶閘極介電層110可為高介電係數寬帶隙半導體，而結晶閘極層115可為具有高摻質活化(high dopant activation)的中等帶隙半導體。舉例而言，所述結構可包含砷化銦(InAs)通道區域105、碲化鋅(ZnTe)閘極介電層110以及高摻雜的銻化鋁(AlSb)閘極層115，其在一些實施例中可全部為單晶的。
通道區域105為結晶半導體層，其在源極區域105s以及汲極區域105d的相對側上在源極區域105s與汲極區域105d之間 延伸。源極區域105s/汲極區域105d可為高摻雜的，從而導致低接觸電阻。源極區域105s/汲極區域105d亦可由結晶半導體材料形成，且在一些實施例中可由與通道區域105相同的材料形成。在一些實施例中，源極區域105s/汲極區域105d亦可部分由金屬形成以實現較低電阻。
包含通道層105、閘極介電層110以及閘極層115的結構界定本文中亦稱為奈米片101的個別閘控的通道區域，所述個別閘控的通道區域重複以界定本文中亦稱為奈米片堆疊102的多個堆疊的個別閘控的通道區域。奈米片堆疊102因此為可形成於基板107上(例如，作為突起鰭形成於基板107的表面上)或基板107內(例如，形成於基板107中所界定的渠溝中)的三維結構，且可(例如)基於所要應用而包含任何數目/數量的個別閘控的通道105。舉例而言，電晶體100中的通道105的數目或數量可藉由電晶體100的目標電流承載能力來判定。通道層105中的每一者可相對地薄(亦即，厚度小於約10奈米)，從而實現改良的靜電控制。基板107可(例如)為矽基板、絕緣體上矽(SOI)基板或另一基板。
將結晶半導體材料用於閘極介電層110、閘極層115以及通道區域105實現了幾乎整體上結晶的奈米片堆疊102，其中結晶閘極介電層110直接在結晶通道區域105上。通道區域105與閘極堆疊106之間的介面可因此不含非晶層或非結晶層，藉此歸因於缺乏介面表面粗糙度而減少SR散射。電晶體100可藉此展現極 高的通道遷移率。通道區域105與閘極堆疊106之間的介面亦可不含低介電係數結晶緩衝層(諸如，磷化銦(InP))，如此可藉由改良(亦即，減小)等效氧化物厚度(equivalent oxide thickness；EOT)而改良電晶體100的短通道效能，此是因為僅相對薄的閘極介電層110(例如，厚度為約2至3奈米)將閘極層115與通道區域105分離。
且，如圖1A至圖1C的實施例所示，通道區域105中的每一者在上方及下方(亦即，在通道區域105的相對表面上)包含閘極堆疊106，從而實現改良的控制。舉例而言，每一砷化銦通道區域105中的二維電子氣體(two-dimensional electron gas；2DEG)可自上方(亦即，在通道105的頂部上)及下方(亦即，在通道105的底部處)進行閘控。此外，奈米片堆疊102的通道層105、介電層110、閘極層115中的每一者可具有實質上與下方膜層晶格匹配的各別晶體結構。舉例而言，通道層105、介電層110及/或閘極層115可為晶格匹配的異質磊晶層。
電晶體100亦在奈米片堆疊102的上表面以及相對側壁上(亦即，在至少三側上)包含金屬或多晶閘極接觸層(本文中亦稱為輔助閘極層或第二閘電極)615。閘極接觸層615電接觸奈米片堆疊102中的閘極層115中的每一者，以使得多個閘極115可由單一閘電極/閘極觸點615控制，從而界定多閘極多通道元件。
根據本發明概念的一些實施例的奈米片堆疊102的物理性質可包含(但不限於)：完全結晶的晶格匹配的多通道結構，包 含結晶半導體通道105、閘極介電層110以及閘極層115；每一通道105在頂部及底部得以閘控，其中閘極115由共同閘極觸點615電接觸；ZnTe閘極介電層110，具有約3電子伏特的帶隙(寬帶隙半導體)與7.9的k值(中高介電係數)；AlSb閘極層115，具有約1.5電子伏特的帶隙(中等帶隙半導體)與高摻質活化；及/或多個通道層105，其數目視特定應用所需而定。
根據本發明概念的一些實施例的奈米片堆疊102的電性質可包含(但不限於)：改良(亦即，較薄)的EOT，此是歸因於在通道區域105與閘極層115之間不存在或省略InP或其他緩衝層；每一InAs通道層105中的2DEG可由各閘極層115自上方及下方進行控制；減少的SR散射，此是歸因於在通道層105與閘極介電層110之間的介面處不存在/省略表面粗糙度/非晶層(其中僅少量的非晶絕緣層420r存在於通道層105的側壁處以與閘極觸點615絕緣)；低寄生電阻及/或低接觸電阻，此是歸因於高摻雜的InAs源極區域105s/汲極區域105d；以及高通道遷移率，而並未使用緩衝層(此是歸因於在通道層105與閘極介電層110之間的介面處不存在非晶層)。因此，本發明概念的實施例可減小及/或消除遷移率/EOT權衡。
雖然參考圖1A至圖1C中的實例結構進行了說明，但應理解，本發明概念的實施例不限於此。舉例而言，在一些實施例中，奈米片堆疊102可在finFET結構中界定自基板突起的三維鰭狀作用區域，其中閘極接觸層615位於奈米片堆疊102的上表面 以及側壁上。在其他實施例中，奈米片堆疊102可類似地形成於基板中的渠溝結構內，其中閘極觸點615在基板與奈米片堆疊102之間至少沿著渠溝的側壁而延伸。閘極觸點615亦可在環繞式閘極(gate-all-around；GAA)FET結構中在奈米片堆疊的頂表面上延伸。更一般而言，雖然在本文中參考特定結構進行了描述，但本發明概念的實施例可包含實施本文所述的實質上結晶的通道/介電質/閘極堆疊的任何結構或其子結構。
圖2至圖12為說明根據本發明概念的一些實施例的FET元件的製造方法的橫截面圖，其中圖2至圖6為沿著圖1的線B-B'截取的橫截面圖。現參看圖2，在形成根據本發明概念的一些實施例的多通道III-V族FET時，形成實質上或完全結晶的奈米片堆疊102'。堆疊102'中的每一奈米片101'包含閘極層115'與閘極介電層110'(兩者界定閘極堆疊106')以及通道層105'。堆疊102'中的通道層105'、介電層110'、閘極層115'中的一或多者可為磊晶生長的結晶半導體層(例如包含II-VI族及/或III-V族材料)，以使得通道層105'、介電層110'及/或閘極層115'各自的結晶取向是有序的或與下方的層對齊。在圖2至圖12的實施例中，通道層105'中的每一者在其相對側上包含閘極層115'且藉由各介電層110'而與閘極層115'分離，以使得通道層105'自上方及下方而被個別閘控。
通道層105'、介電層110'、閘極層115'中的一些或全部是使用具有實質上晶格匹配的晶體結構的半導體材料而形成。在圖2 至圖12所示的實例製造方法中，閘極層115'是使用重摻雜的(n+)AlSb而形成，介電層110'是使用本質ZnTe(或其他寬帶隙II-VI族半導體)而形成，且通道層105'是使用本質的(或輕摻雜的)InAs而形成。通道層105'可為相對薄的(例如，厚度為約2奈米至約10奈米)以實現良好的靜電控制，藉此形成多個量子阱。多個奈米片101'可得以形成(例如，藉由通道層105'、介電層110'、閘極層115'的交替異質磊晶生長)以界定包含數目可視所需而定的通道區域105'的堆疊，以(例如)滿足電流及/或佈局面積限制。
根據本發明概念的實施例的實質上或完全結晶的奈米片堆疊102'的使用可大幅減少SR散射，即使在並未使用緩衝層的情況下亦是如此。此外，不存在或省略緩衝層可改良短通道效能，從而提供適用於次10奈米整合的元件。根據本發明概念的實施例的FET元件可因此除通道中的狀態的低密度以及其他III-V族元件中所發現的對應低電容外，亦具有高遷移率、良好的短通道行為以及卓越的寄生電阻。
因此，根據本發明的實施例的元件可在CV/I量度(CV/I metrics)方面為優秀的或以其他方式提供改良的CV/I量度。通道區域105'中的反轉層的低電荷表密度亦可允許使用重摻雜的多晶閘極觸點(而非金屬閘極觸點)以在完全結晶的堆疊102'的多側上圍繞完全結晶的堆疊102'，如此可簡化製造程序(如下文參看圖6所論述)，此是因為重摻雜的閘極觸點中的相關聯的低電荷密度可導致極薄的空乏層(且因此可並不顯著降低靜電效能)。
為了形成與三維奈米片堆疊102'的觸點，通道區域105'應絕緣而不與任何閘極或金屬層接觸。因此，如圖3所示，進行通道區域105'的選擇性各向同性蝕刻。蝕刻劑可經選擇以移除奈米片堆疊102'的側壁處的通道區域105'的部分，而不實質上移除或以其他方式損壞閘極層115'及/或閘極介電層110'。舉例而言，為了選擇性地蝕刻圖3的InAs通道區域105'，可將乙酸以及過氧化氫用作為蝕刻劑。然而，取決於通道層105'、閘極層115'及/或閘極介電層110'的特定材料，其他蝕刻化學物可用於選擇性地蝕刻通道層105'而不實質上蝕刻閘極層115'及/或閘極介電層110'。因此，通道區域105'的側壁相對於奈米片堆疊102'的側壁而選擇性地凹陷，從而界定凹陷區域105r'。
現參看圖4，在奈米片堆疊的側壁以及上表面上沉積或以其他方式形成絕緣層420'。絕緣層420'可為氧化物或其他非晶層，且可形成於堆疊102'上以實質上填充通道層105'的側壁處的凹陷區域105r'。
如圖5所示，進行蝕刻製程以自奈米片堆疊102'的上表面以及側壁移除絕緣層420'。舉例而言，當氧化物層用作絕緣層420'時，電漿蝕刻製程可用於移除氧化物層。然而，絕緣層420'的部分可保留於通道層105'的側壁處的凹陷區域105r'中。絕緣層420'的此等剩餘部分420r'可將通道層105'與後續製程中所形成的一或多個導電層電隔離。
現參看圖6，在奈米片堆疊102'的上表面以及側壁的部分 上選擇性地形成閘極接觸層615'。在本文中，閘極接觸層615'亦可稱為輔助閘極或頂部閘極。閘極接觸層615'可藉此「纏繞(wrap)」於整個奈米片堆疊102'上，從而提供與堆疊102'的閘極層115'中的每一者的電接觸，進而實現其整體控制。然而，通道層105'可藉由其側壁處的絕緣層420'的剩餘部分420r'而與閘極觸點615'電隔離。特定言之，如圖6所示，閘極接觸層615'可在AlSb閘極層115'的側壁處接觸AlSb閘極層115'，但可藉由絕緣層剩餘部分420r'而與InAs通道105'分離且電隔離。
閘極接觸層615'可包含金屬或半導體材料。舉例而言，在一些實施例中，多晶半導體材料可用作為閘極觸點615'。多晶閘極觸點615'可為重摻雜的，重摻雜的閘極觸點615'中的相對低的電荷密度可導致相對薄的空乏層(且因此可並不顯著降低元件的靜電效能)。閘極接觸層615'中不存在金屬亦可簡化製造程序。然而，在其他實施例中，金屬材料可用作閘極觸點615'以實現改良的控制及/或效能。舉例而言，在一些實施例中，多晶閘極觸點615'可在如本文中所描述的處理操作的結尾或在所述處理操作後替換為金屬。
圖7至圖12為進一步說明根據本發明概念的一些實施例的FET元件的製造方法的橫截面圖，其是沿著圖1A的線C-C'而截取。在圖6的閘極接觸層615'包含多晶半導體材料的實施例中，可在圖6中的閘極接觸層615'的形成之後進行圖7至圖12的操作。
如圖7的橫截面所示，通道層105'的側壁藉由其凹陷區 域105r'中的絕緣層剩餘部分420r'而保持電絕緣。因此，為了實現通道層105'與源極/汲極區域之間的接觸，進行蝕刻製程以移除將在後續操作中形成源極/汲極區域的奈米片堆疊102'的部分。特定言之，如圖8所示，對奈米片堆疊102'進行圖案化(例如，使用罩幕)及蝕刻以在通道層105'的相對側處移除奈米片堆疊102'的部分103'。
現參看圖9，進行閘極層115'的選擇性蝕刻。蝕刻劑經選擇以選擇性地移除閘極層115'的部分，而不實質上移除或以其他方式損壞閘極介電層110'及/或通道層105'。舉例而言，對於圖9所示的AlSb閘極層115'，氟化氫、過氧化氫以及乳酸及/或AZ400K可用作蝕刻劑。然而，取決於閘極層115'、閘極介電層110'及/或通道層105'的特定材料，其他蝕刻化學物可用於選擇性地蝕刻閘極層115'而不實質上蝕刻閘極介電層110'及/或通道層105'。因此，閘極層115'的側壁相對於奈米片堆疊102'的側壁而選擇性地凹陷，以界定凹陷區域115r'。
如圖10所示，在奈米片堆疊102'的側壁以及上表面上沉積或以其他方式形成絕緣層1020'。絕緣層1020'可為氧化物或其他非晶層，且可形成於閘極層115'的側壁處的凹陷區域115r'上及/或實質上填充閘極層115'的側壁處的凹陷區域115r'。
現參看圖11，進行蝕刻製程以自奈米片堆疊102'的上表面以及側壁移除絕緣層1020'。舉例而言，當氧化物層用作為絕緣層1020'時，電漿蝕刻製程可用於移除氧化物層。然而，絕緣層1020' 的剩餘部分1020r'可保留於閘極層115'的側壁處的凹陷區域115r'中。絕緣層的此等剩餘部分1020r'可將閘極層115'與後續製程中所形成的源極/汲極區域電隔離。
特定言之，如圖12所示，在奈米片堆疊102'中的InAs通道層105'的相對側處形成InAs源極區域105s'/汲極區域105d'以完成FET 100'。源極區域105s'/汲極區域105d'可藉由磊晶再生長製程而形成。特定言之，在圖12的實例中，原位摻雜的n+InAs區域磊晶生長於通道層105'的相對側上(亦即，在圖8中被圖案化及蝕刻的奈米片堆疊的區域103'處)。因此，源極區域105s'/汲極區域105d'可在通道層105'的側壁處接觸通道層105'。然而，閘極層115'的側壁處的凹陷區域115r'中的絕緣層剩餘部分1020r'將源極區域105s'/汲極區域105d'與閘極層115'電隔離。特定言之，圖12說明InAs源極區域105s'及汲極區域105d'可接觸InAs通道105'，但可藉由絕緣層剩餘部分1020r'而與AlSb閘極115'分離且電隔離。
雖然在本文中已參考通道層、閘極介電層以及閘極層的特定材料而描述本發明概念的實施例，但應理解，亦可使用其他材料。特定言之，本文中所描述的InAs通道層105'/ZnTe介電層110'/AlSb閘極層115'奈米片堆疊102'可經選擇以在通道層105'、介電層110'及閘極層115'之間提供減小的或最小的晶格失配。然而，在一些實施例中，可使用少量的失配(例如，約1%)，從而在通道層105'、介電層110'及/或閘極層115'中導致應變，只要膜 層足夠薄(或應變足夠小)而減小或防止鬆弛(以及缺陷的隨之引入)。舉例而言，銻化鎵(GaSb)可用於閘極層115，而銻化銦(InSb)用於通道層105，此可導致更高或增大的遷移率。且，InAs可用於在源極區域105s及汲極區域105d處產生歐姆接觸，此可導致較低的或減小的寄生電阻。
本發明概念的實施例可提供若干優點。特定言之，本文中所描述的元件可提供高遷移率通道，此是因為通道層105與閘極堆疊106之間的介面處不存在非晶層而大幅減少及/或消除SR散射。且，短通道效能可由於不存在增大有效閘極氧化物厚度的緩衝層而與次10奈米規模相容。
此外，圍繞(或「纏繞」)奈米片101的堆疊102的頂部閘極615可為金屬或多晶半導體。在一些實施例中，在給定預期的低電荷表密度的情況下，可使用多晶頂部閘極615，而僅有極少的靜電罰分(electrostatic penalty)，且頂部閘極615中不存在金屬可簡化製造程序。然而，在其他實施例中，金屬可用作頂部閘極615以提供改良的控制及/或效能。
本發明概念的一些實施例可因此提供一種高效能多通道III-V族FinFET，其中每一通道被個別閘控。可不使用結晶緩衝層，從而實現高遷移率以及良好的(亦即，較薄的)EOT。如本文中所描述的FinFET亦可使用一些現有的處理操作來製造。本發明概念的特定實例實施例的特徵如下所述：
(1)一種FET，包含多個晶格匹配的層的實質上或完全結晶 的堆疊，所述多個晶格匹配的層形成個別閘控的傳導通道。
(2)如(1)所述的FET，其中所述多個晶格匹配的層的子集形成結晶傳導通道，所述多個晶格匹配的層的子集形成結晶閘極介電質，且所述多個晶格匹配的層的子集形成結晶第一閘電極，所述實質上或完全結晶的堆疊中的每一結晶傳導通道部分或完全地由結晶閘極介電質以及結晶第一閘電極圍繞。
(3)如(1)所述的FET，其中所述晶格匹配的層包含III-V族或II-VI族材料。
(4)如(2)所述的FET，其中所述傳導通道由InAs形成，所述閘極介電質由ZnTe形成，且所述第一閘電極包括AlSb。
(5)如(4)所述的FET，更包括finFET，所述finFET形成有纏繞於多個晶格匹配的層的所述實質上或完全結晶的堆疊周圍的第二閘電極，所述第二閘電極選擇性地接觸所述第一閘電極，所述第二閘電極以及所述第一閘電極形成環繞式閘極結構，所述環繞式閘極結構圍繞所述個別閘控的傳導通道。
(6)如(5)所述的FET，所述第二閘電極包含金屬或多晶半導體。
(7)如(6)所述的FET，所述finFET形成有源極/汲極電極，所述源極/汲極電極僅選擇性地接觸所述傳導通道。
(8)如(7)所述的FET，所述源極/汲極電極包含InAs。
(9)如(8)所述的FET，包含高遷移率傳導通道，高遷移率是歸因於每一傳導通道上方及下方的區域中的表面粗糙度散射 的減少或實質消除。
(10)一種形成如(8)所述的finFET的方法，所述方法包含：形成多個晶格匹配的層的實質上或完全結晶的堆疊；形成纏繞於多個晶格匹配的層的所述結晶堆疊的周圍的第二閘電極，所述第二閘電極選擇性地接觸所述第一閘電極；以及形成選擇性地接觸所述傳導通道的源極/汲極電極。
因此，根據本發明概念的一些實施例的場效電晶體可同時實現高通道遷移率(例如，此是歸因於通道區域上實質上不存在非晶或非結晶層)以及改良的短通道效能(例如，此是歸因於通道區域與閘極堆疊之間不存在結晶緩衝層，結晶緩衝層可能增大有效閘極氧化物厚度)的先前相競爭的目標。因此，本發明概念的實施例可減小及/或消除遷移率/EOT權衡。
儘管在本文中已參考本發明概念的實例實施例展示且描述了本發明概念，但應理解，可對本發明概念進行形式以及細節上的各種改變，而不脫離隨附申請專利範圍的精神以及範疇。
100‧‧‧電晶體
105‧‧‧通道區域/通道層/通道
105d‧‧‧汲極區域
105s‧‧‧源極區域
107‧‧‧基板
110‧‧‧閘極介電層
115‧‧‧閘極層
615‧‧‧閘極接觸層/閘極觸點

Claims (20)

  1. 一種場效電晶體，包括：本體層，在其中包括結晶半導體通道區域；以及閘極堆疊，位於所述通道區域上，所述閘極堆疊包括結晶半導體閘極層以及位於所述閘極層與所述通道區域之間的結晶半導體閘極介電層。
  2. 如申請專利範圍第1項所述的場效電晶體，其中所述閘極介電層包括直接在所述通道區域上的高介電係數結晶半導體層。
  3. 如申請專利範圍第2項所述的場效電晶體，其中所述通道區域、所述閘極介電層及/或所述閘極層各自包括異質磊晶半導體層。
  4. 如申請專利範圍第3項所述的場效電晶體，其中所述閘極層、所述閘極介電層及/或所述通道區域各自的晶體結構是晶格匹配的。
  5. 如申請專利範圍第2項所述的場效電晶體，其中所述通道區域與所述閘極層分離小於3奈米。
  6. 如申請專利範圍第1項所述的場效電晶體，其中所述閘極層包括位於所述通道區域的相對表面上的結晶半導體各別閘極層，且其中所述閘極介電層包括位於所述各別閘極層與所述通道區域的所述相對表面之間的各別閘極介電層。
  7. 如申請專利範圍第6項所述的場效電晶體，其中位於所 述通道區域的所述相對表面上的所述各別閘極層包括主要閘極層，且更包括：輔助閘極層，在所述通道區域的所述相對表面之間位於所述通道區域的側壁上，其中所述輔助閘極層包括金屬材料或經摻雜的多晶材料。
  8. 如申請專利範圍第7項所述的場效電晶體，其中包括所述閘極堆疊以及所述本體層的結構重複地堆疊以界定多個個別閘控的通道區域。
  9. 如申請專利範圍第8項所述的場效電晶體，其中所述多個個別閘控的通道區域界定自基板突起的鰭，且所述輔助閘極層在所述鰭的相對側壁上以及相對側壁之間的表面上延伸。
  10. 如申請專利範圍第7項所述的場效電晶體，更包括：將所述通道區域的側壁與所述輔助閘極層分離的非晶絕緣層。
  11. 一種場效電晶體的製造方法，包括：形成在其中包含結晶半導體通道區域的本體層；以及在所述通道區域上形成閘極堆疊，所述閘極堆疊包括結晶半導體閘極層以及位於所述閘極層與所述通道區域之間的結晶半導體閘極介電層。
  12. 如申請專利範圍第11項所述的場效電晶體的製造方法，其中所述閘極介電層包括直接形成於所述通道區域上的高介電係數結晶半導體層。
  13. 如申請專利範圍第12項所述的場效電晶體的製造方法，其中形成所述本體層以及形成所述閘極堆疊包括：藉由異質磊晶生長而形成所述通道區域、所述閘極介電層及/或所述閘極層。
  14. 如申請專利範圍第11項所述的場效電晶體的製造方法，其中形成所述閘極堆疊包括：在所述通道區域的相對表面上形成各別閘極介電層以及所述各別閘極介電層上的各別閘極層。
  15. 如申請專利範圍第14項所述的場效電晶體的製造方法，其中位於所述通道區域的所述相對表面上的所述各別閘極層各自包括主要閘極層，且更包括：在所述通道區域的所述相對表面之間在所述通道區域的側壁上形成輔助閘極層，其中所述輔助閘極層包括金屬材料或經摻雜的多晶材料。
  16. 如申請專利範圍第15項所述的場效電晶體的製造方法，其中形成所述閘極堆疊以及所述本體層包括：在形成所述輔助閘極層之前形成重複地堆疊包括所述閘極堆疊以及所述本體層的結構以界定多個個別閘控的通道區域。
  17. 如申請專利範圍第15項所述的場效電晶體的製造方法，更包括：選擇性地使所述主要閘極層的相對側壁凹陷以在其中界定各別凹陷區域； 在所述各別凹陷區域中形成非晶絕緣層；以及自所述通道區域的相對末端磊晶生長源極/汲極區域，其中所述非晶絕緣層將所述主要閘極層的所述相對側壁與所述源極/汲極區域分離。
  18. 如申請專利範圍第15項所述的場效電晶體的製造方法，更包括在形成所述輔助閘極層之前進行以下操作：選擇性地使所述通道區域的所述側壁凹陷以在其中界定凹處；以及在所述通道區域的所述側壁中的所述凹處中形成非晶絕緣層，其中所述非晶絕緣層將所述通道區域與所述輔助閘極層分離。
  19. 一種場效電晶體，包括：奈米片堆疊，所述奈米片堆疊包括多個個別閘控的傳導通道，所述個別閘控的傳導通道分別包括：結晶半導體通道區域；結晶半導體閘極介電層，位於所述通道區域上；以及結晶半導體閘極層，與所述通道區域相對，位於所述閘極介電層上。
  20. 如申請專利範圍第19項所述的場效電晶體，其中所述通道區域、所述閘極介電層以及所述閘極層包括晶格匹配的異質磊晶層。
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