TWI805555B - 積體電路結構 - Google Patents

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Abstract

所揭示之積體電路電晶體結構包括晶格匹配於下層通道之閘極結構。更明確地，該閘極介電質為晶格匹配於該下層半導體通道材料，且在若干實施例中，該閘極電極亦係如此。在例示實施例中，彼此足夠晶格匹配之單晶半導體通道材料及單晶閘極介電質材料為磊晶沉積的。在若干情況中，該閘極電極材料亦可為晶格匹配於該半導體通道材料之單晶材料，從而經由該亦係晶格匹配的閘極介電質，允許該閘極電極可以傳遞應力於該通道上。為晶格匹配於該通道材料之閘極介電質材料可用以降低介面捕獲密度(Dit)。該等技術可用於平面與非平面(例如，鰭式場效電晶體(finFET)及奈米線(nanowire))金屬氧化物半導體(MOS)電晶體架構兩者中。

Description

積體電路結構
本揭示係有關積體電路之領域，更明確而言，係有關於具有晶格匹配於下層通道之閘極結構的積體電路電晶體結構。
半導體裝置為利用半導體材料之電子性質的電子組件，該半導體材料諸如矽(Si)、鍺(Ge)、及砷化鎵(GaAs)，上述者僅為半導體材料之些許常見實例。場效電晶體(FET)為一種通常包括閘極、源極、及汲極之半導體裝置。金屬-氧化物-半導體FET或所謂的MOSFET一般用於放大或切換電子訊號。在操作中，FET使用施加到閘極之電場以控制通道之導電性，電荷載體(例如，電子或電洞)通過該通道而從源極流向汲極。當電晶體被加偏壓為通電(on)或否則為導通狀態(相反於斷電(off)或不導通狀態)時，使用閘極介電質以將閘極自FET之其他區分離，該等其他區包括源極及汲極， 以及連接源極與汲極之通道。源極及汲極區可為p型或n型摻雜的以分別提供PMOS FET或NMOS FET。在若干情況中，MOSFET包括側壁或所謂的閘極間隔件在閘極之任一側上，其有助於判定通道長度且有助於替換閘極處理。互補MOS(CMOS)積體電路結構使用PMOS及NMOS FET之組合以實作邏輯閘極及其他數位電路。FET可實作於平面架構及非平面架構之兩者中。舉例而言，鰭式場效電晶體(finFET)為繞薄帶半導體材料(一般被稱作鰭部)建造之非平面電晶體。finFET包括標準FET節點，包括閘極、閘極介電質、源極、及汲極。裝置之導電通道常駐於相鄰於閘極介電質的鰭部之外部上。更明確地，除了沿著鰭部之頂部(平行於基板表面之側)流動，電流亦沿著/在鰭部之兩側壁(垂直於基板表面之側)內流動。因為此類組態之導電通道基本上沿著鰭部之三個不同的外部平面區常駐，故此類finFET設計有時被稱作三閘極電晶體。另一類型之finFET為所謂的雙閘極finFET組態，其中導電通道原則上僅沿著鰭部之兩側壁常駐(且不沿著鰭部之頂部)。另一非平面電晶體組態有時被稱作奈米線組態，其相似於鰭部為基電晶體而被組態，但使用一或多奈米線(或奈米帶，取決於縱橫比)代替使用鰭式通道區，且閘極材料一般而言環繞各奈米線。此類奈米線組態有時被稱作環繞式閘極FET。針對此類任意組態，可能發生數種效能問題。
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圖1根據本揭示之實施例說明一種用於形成積體電路之方法，該積體電路包括一或多經組態具有晶格匹配於通道材料之閘極堆疊的MOS電晶體。
圖2a至圖2j各說明在圖1方法期間所形成積體電路結構之橫截面前視圖及側視圖，且其係根據本揭示之實施例而組態的。
圖3a及圖3b各說明在圖1方法期間所形成積體電路結構之透視圖，且其係根據本揭示之實施例而組態的。
圖4a至圖4c各說明在圖1方法期間所形成積體電路結構之透視圖，且其係根據本揭示之其他實施例而組態的。
圖5根據本揭示之實施例說明一原子解析度的穿透電子顯微術(TEM)，其顯示閘極介電質材料與通道材料之間的晶格匹配介面。
圖6為例示性計算系統，其包括一或多根據本揭示之若干實施例組態的積體電路結構。
藉由閱讀以下詳細說明並連同參照本文所述圖式，將可更加地瞭解本實施例之此些及其他特徵。在該等圖式中，在各圖中說明之各個相似或近似雷同組件可能由相似編號來指稱。為了簡明之目的，並未在每個圖式中標示所有的組件。此外，如同可理解的，該等圖式不必然依照比例繪製或目的不在於限制所述實施例於所示之特定 組態及結構。舉例而言，雖然若干圖式一般指示直線、直角、及平滑表面，但有鑒於真實世界的製造處理之限制，本揭示技術之實際實作可能具有不完美的直線和直角，且若干特徵可能具有表面拓樸或否則為非平滑的。此外，所示的最終結構並不必然顯示功能積體電路之每個特徵；反而，該結構被描繪以顯示特定特徵以有助於促進本揭示之瞭解。各積體電路結構之各種其他未示出特徵(不論該等特徵是否最後會在最終結構裡或其本質為犧牲的或否則為中介的)將有鑒於本揭示而趨向明顯。簡單而言，提供該等圖式以促進本揭示提供技術之瞭解，且可能會由於執行此類技術而產生數種結構。
【發明內容】及【實施方式】
所揭示之積體電路電晶體結構包括晶格匹配於下層通道之閘極結構。更明確地，該閘極介電質為晶格匹配於該下層通道材料，且在若干實施例中，該閘極電極亦係如此。為晶格匹配於該通道材料之閘極介電質材料可用以降低Dit，且晶格匹配於該通道材料之閘極電極材料可用以傳遞應力於該通道上。此類晶格匹配的閘極堆疊組態亦可降低電荷洩漏並改善驅動電流。在例示實施例中，彼此足夠晶格匹配之單晶通道及閘極介電質材料為磊晶沉積的。在若干情況中，該閘極電極亦可為晶格匹配於該通道材料之單晶材料，從而經由閘極介電質，允許該閘極電極可以傳遞應力於該通道上。該等技術可用於平面與非平 面(例如，鰭式場效電晶體(finFET)及奈米線(nanowire))電晶體架構兩者中。數種實施例將會趨向明顯。
總體概述
如先前所述，使用MOS電晶體可能發生數種效能問題。一此類問題一般被稱作介面捕獲電荷密度。介面捕獲電荷或簡單地稱作「捕獲」表現於半導體通道材料以及覆蓋閘極介電質材料之間的介面處，在閘極介電質材料內。會發生捕獲之原因在於隨著電晶體裝置操作，電荷載體(電子或電洞)從通道穿隧進入到閘極介電質材料內並被捕獲於其內靠近通道/介電質介面處。具有高介面捕獲密度(Dit)之電晶體趨向於具有較低效能，且更明確地具有較低的電子/電洞遷移率。這是因為捕獲的電荷有效地操作以從通道搶奪載體，從而降低通道之傳導電流。高Dit進一步與增加的漏電與電容(且因此較慢的電晶體開關速度)相關。一個對差電子/電洞遷移率之解決方法涉及使用磊晶源極/汲極誘發的應力於通道上。然而，在源極/汲極以及通道材料間差的機械耦合排除了此類應力。當使用替代通道材料(通道材料在組成上與基板不同)及非平面架構(例如，finFET)時，此類型耦合問題為特別有問題的。
因此，本揭示提供晶格匹配於下層通道材料之閘極結構。更明確地，該閘極介電質為晶格匹配於該下層通道材料。在若干實施例中，該閘極電極亦為晶格匹配 於該下層通道材料。為晶格匹配於該通道材料之閘極介電質材料可用以降低Dit。此外，為晶格匹配於該通道材料之閘極電極材料可用以傳遞應力於通道上。此類晶格匹配的閘極堆疊因此亦可降低電荷洩漏並改善NMOS及PMOS電晶體裝置中的驅動電流。在例示實施例中，使用彼此足夠晶格匹配之單晶通道及閘極介電質材料。在若干情況中，該閘極電極亦可為晶格匹配於該通道材料之單晶材料，從而經由閘極介電質，允許該閘極電極可以傳遞應力於該通道上。
可基於其與所欲通道材料晶格匹配的能力而選擇用於通道及閘極結構(僅閘極介電質，或閘極介電質以及閘極電極兩者)中的各種單晶材料。使用磊晶沉積處理以提供單晶材料。根據實施例，若單晶材料1以及單晶材料2被描述為彼此晶格匹配，則此代表材料1以及材料2之晶格參數在+/-2%範圍內為相等。更一般而言，若材料1及材料2之晶格參數為相同或否則在可接受容限值內，以允許橫跨在不同單晶材料1及2間介面之晶格連續性，則材料1及材料2被描述為彼此晶格匹配。
如本文所使用，術語「晶格參數」指稱在單晶材料之給定晶體方向中數列原子間的距離或數列原子間的間距。單晶材料可為元素或化合物或合金。數列原子間的距離或間距可依據合金濃度或給定單晶化合物之相位而不同。因此，用於給定單晶材料之該等原子的各者之類型與量將指定晶格參數以及晶體結構。有鑒於本揭示將可瞭 解，有各種組合的單晶半導體材料以及單晶介電質材料，其中該等不同材料之晶格參數為足夠匹配的(例如，在2%內)且晶體類型為立方的，使得此些材料能在彼此上生長以及建立具有優良電子性質之晶格匹配的介面。如能進一步理解的，此類組合可進一步包括具有相似匹配的晶格參數之單晶閘極電極材料。對於元素的單晶材料，舉例而言，晶格參數可經測量為在給定晶體方向中單晶材料之相鄰平面的原子(從原子核的中心測量)間的平均距離。對於化合物以及合金的單晶材料，晶格參數可相似地經測量為化合物或合金的單晶材料之相鄰平面的原子間的平均距離。
根據若干實施例，通道材料包括選自元素週期表之第IV族或第III-V族的單晶半導體材料。例示性單晶通道半導體材料包括，舉例而言，矽、鍺、錫、銦、鎵、砷、及鋁。此外，閘極介電質材料包括具有適當介電質性質且具有與給定通道材料晶格匹配的能力之單晶介電質材料。在若干情況中，單晶閘極介電質材料為高k值閘極介電質。例示性單晶閘極介電質材料包括，舉例而言，包括鍶、鈦、鑭、鋁、釹、鎦、或釓之氧化物材料。當根據若干實施例而亦晶格匹配於通道材料時，該閘極電極可為單晶金屬或摻雜的半導體。例示性單晶閘極電極材料包括，舉例而言，單晶元素或合金金屬，或摻雜有磷、砷、銻、硼、鋁、或矽之摻雜的第IV族或第III-V族單晶半導體。在其它實施例中，應注意閘極電極不需要為晶格匹配 的，且舉例而言可使用多晶或非晶材料(例如，多晶矽或非晶鉭鎢)來實作該閘極電極。有鑒於本揭示，數種材料系統將可被理解。
如有鑒於本揭示將能進一步理解的，使用磊晶(單晶)閘極介電質於電晶體設計中可具有降低介面捕獲密度(Dit)之效果，因為僅有少數或沒有晶狀缺陷以造成捕獲。相反的，採用不相同及晶格失配或非晶閘極介電質材料之電晶體設計將容易出現相對高的Dit。為此，典型的閘極介電質材料為非晶或多晶的，而非單晶的(非磊晶)。如有鑒於本揭示將能進一步理解的，晶格匹配於通道材料之磊晶(單晶)閘極電極可用以改善通道遷移率，這是藉由使用閘極介電質以及閘極電極材料之晶格匹配的組合而將閘極電極機械地耦合到通道而達成。因此在若干實施例中，貫穿通道-介電質介面有晶格連續性，而介電質-電極介面無晶格連續性，而在其它實施例中，貫穿通道-介電質介面以及貫穿介電質-電極介面兩者皆有晶格連續性。相反的，採用非晶或多晶閘極電極材料之電晶體設計並未晶格匹配於通道材料。有鑒於本揭示，數種其它優勢及優點將趨向明顯。
舉例而言，使用替代通道材料(例如，基板為矽且通道材料並非為矽)實作之CMOS電晶體結構特別容易受高Dit影響。這是因為替代通道材料典型上不與諸如用於矽電晶體技術中的二氧化矽之傳統閘極介電質材料相容。此類MOS結構進一步易受自源極/汲極傳遞之降低 的通道應力影響，該應力是由於在非平面電晶體架構(諸如，finFET以及奈米線組態)中源極/汲極以及通道材料間差的機械耦合所產生。這是因為在此類組態中的源極/汲極以及通道共享極小的接觸面積，其導致其間機械耦合之最小化。根據本揭示之各種實施例，用以提供至少貫穿通道-介電質介面或貫穿介電質-電極介面以及介電質-電極介面兩者之晶格連續性的晶格匹配的閘極-通道介面可用以緩和此類問題。
舉例而言，使用經由二次離子質譜儀、穿透電子顯微鏡(TEM)、或原子探針斷層攝影術之元素對映，以檢測橫跨源極/汲極之組成物輪廓以確定晶格匹配和橫跨通道/閘極介電質介面以及可能橫跨閘極介電質/閘極電極介面之單晶磊晶，本文提供的技術以及結構之使用可能為可偵測的。此外，經由電子能量損失光譜學、EDX行掃描或Z對比，此類工具可用以識別特定元素在該介面處之存在。因此，舉例而言，閘極結構之TEM影像可用以顯示貫穿通道-介電質介面，或貫穿通道-介電質介面以及介電質-電極介面兩者之晶格連續性。有鑒於本揭示，數種組態將趨向明顯。
方法及架構
圖1根據本揭示之實施例說明一種用於形成積體電路之方法，該積體電路包括一或多經組態具有晶格匹配於通道材料之閘極堆疊的MOS電晶體。因此在若干 實施例中，閘極堆疊展現貫穿通道-介電質介面之晶格連續性，或在其它實施例中，展現貫穿通道-介電質介面以及貫穿介電質-電極介面兩者之晶格連續性。圖2a至圖2j說明在執行圖1之方法時所形成之例示性結構，根據若干此類實施例。雖然顯示非平面電晶體架構(鰭部為基電晶體)，但本文所提供之技術亦可使用平面架構。為此，圖2a-j之側視圖亦代表例示性平面電晶體實施例。在任何情況中，一或多此類MOS電晶體可形成於，舉例而言，具有MOS電晶體之處理器或通訊晶片或記憶體晶片或任意其它積體電路之製造中。此類積體電路接著可用於各種的電子裝置以及系統中，諸如(舉例而言)桌上型電腦及膝上型電腦、智慧型手機、平板電腦、以及測試設備。數種應用以及功能電路將趨向明顯。
如所示，例示性方法包括沉積101替代半導體通道材料在基板上。通道材料被描述為替代的，因為其組成不同於下層基板材料。在其它實施例中，通道層不需要是替代材料(其可為原生基板材料，不論被摻雜與否)。進一步注意，通道材料可舉例而言為單一連續層的材料或多層堆疊或結構，如將下述。圖2a顯示在用以提供通道層之磊晶沉積處理之後的例示性結果結構，具有橫截面前視圖(FV)在左側以及橫截面側視圖(SV)在右側。關於圖2a-j，橫截面前視圖為垂直於鰭部並貫穿汲極區，且橫截面側視圖為貫穿並平行於鰭部。在此例示性處理流程中，在圖2b之前尚未形成鰭部，且在圖2e之前尚 未形成源極/汲極區。
任何數量之適當基板，包括塊狀基板(例如，第IV族及第III-V族單晶基板)、絕緣體上半導體基板(XOI，其中X為第IV族及第III-V族單晶半導體材料)、及包括其上可形成鰭部或奈米線之該等基板的多層結構。在一特定例示性情況中，基板為塊狀單晶矽基板。在另一例示性情況中，基板為氧化物上矽(SOI)基板組態，其包括氧化物(例如，二氧化矽)被設置在較低矽晶圓以及較上層的單晶矽之間。雖然在本文說明些許實例之基板材料以及組態，但如本文各處提供之可用作其上可建造MOS電晶體裝置之基礎的數種其他適當的基板材料以及組態將趨向明顯。
根據若干實施例，替代通道材料包括選自第IV族或第III-V族的單晶半導體材料。在一例示性情況中，使用矽基板(例如，塊狀或SOI)，且替代通道材料包括矽、鍺、錫、銦、鎵、砷、或鋁之至少一者。特定例示性第IV族單晶通道半導體材料包括，舉例而言，鍺、錫、矽鍺(SiGe)、鍺：錫(GeSn)。例示性第III-V族單晶通道半導體材料包括，舉例而言，銦、鎵、砷、鋁、砷化鎵(GaAs)、砷化銦鎵(InGaAs)。在更一般而言，可視需求選擇通道材料，並可據此選擇閘極介電質，以提供所欲程度的晶格匹配給該所選通道材料。
如前述，通道層可為單一連續層的材料。在若干此類實施例中，該單一連續層之一或多組分可為有梯 度的。舉例而言，在一例示性情況中，通道層為單一連續層的SiGe，其具有鍺濃度在基板介面處為約20%或更少到在閘極介電質介面處為約80%或更高之梯度。該層之厚度可視需求而調整。若有需求，則通道層摻雜亦可為有梯度的。仍在其它實施例中，通道材料可被提供於舉例而言包括一或多層不同的通道材料、或交替層的所欲通道材料以及犧牲/不活動材料的多層堆疊之上下文中。此類多層組態可能舉例而言有用於將會包括一或多奈米線於通道及/或源極/汲極區中之電晶體結構，如將能理解的。
隨著進一步參照圖1之例示性實施例，該方法繼續圖案化以及蝕刻103替代通道材料以及基板以形成複數個鰭部。所產生結構被顯示於圖2b中。在此例示性情況中，鰭部包括通道層以及一部分的下層基板兩者。在其它實施例中，鰭部可僅包括通道層，使得鰭部蝕刻處理停止於基板以及通道材料之間的介面處。仍在其它實施例中，可使用縱橫比捕獲(ART)方法來形成鰭部，諸如於美國專利申請公告2014/0027860中所述一般。在此類情況中，可在形成所謂佔位鰭部之後提供通道材料。更詳細的，基板可被圖案化以及蝕刻到佔位鰭部中，該佔位鰭部係從基板材料所形成的。該等鰭部接著被包覆於絕緣體或其他適當材料中。佔位鰭部接著可被選擇性凹陷或否則被移除並以所欲通道材料替換。在若干此類情況中，替換之通道材料可被提供於包括交替層的所欲通道材料以及犧牲/不活動材料的多層堆疊之上下文中，如在美國專利申請 公告2016/0260802中所述。仍在其它使類情況中，多層堆疊包括二或多層的通道材料。在任意此類情況中，多層堆疊之各層可具有一或多有梯度的組分。如將理解的，漸變(grading)可用以促進所欲晶格匹配方案於晶格多樣材料之上下文中，如將能瞭解的。
因此，舉例而言，鰭部可為原生基板材料，或替代(非基板)材料，或材料堆疊，或上述者之若干組合。應注意，在現實中，鰭部可能不會如所示般為完美矩形。取而代之地，鰭部可具有錐狀形狀，使得隨著該鰭部之高度增加，各鰭部變得越來越薄。取決於處理節點，鰭部寬度可有所變化，但在若干實施例中該寬度係在3nm到30nm寬度之範圍內，如在鰭部之主動通道部分之最寬部位處所測量的。在任一此類情況中，且進一步參照圖1之例示性實施例，該方法繼續使用淺溝槽隔離(STI)材料(例如，二氧化矽或其他適當絕緣體材料)來填充105該等鰭部之間的溝槽，並接著拋光及凹陷該STI材料。所產生結構被顯示於圖2c中。可視需求而設定STI材料之凹陷深度，並有效地界定鰭部之主動通道部分。在此例示性情況中，STI被凹陷到基板通道層(CL)介面正下方。在其它實施例中，STI可被凹陷到該介面之上，或相等於該介面。在若干例示性情況中，舉例而言，鰭部之主動通道區為約20nm到70nm高(從經凹陷STI之頂表面到鰭部之頂部)。鰭部之總體高度可為例如100nm到350nm，且經凹陷STI材料之垂直厚度可為例如在50nm到 300nm之範圍內。
隨著進一步參照圖1之例示性實施例，該方法繼續圖案化以及沉積107閘極間隔件材料，連同仿閘極氧化物以及仿閘極電極，其可如正常方式執行。所產生結構被顯示於圖2d中。應注意，有鑒於此例示性實施例使用閘極最後或所謂RMG(移除金屬閘極)處理流程，故仿閘極介電質以及電極材料不需要係單晶材料或否則為磊晶沉積的，因為其本質上為犧牲性的。在此類情況中，稍後在處理中，在已執行源極/汲極處理後(且將依序討論其)，加入真實閘極結構。以此方式，任何敏感閘極材料(若存在)不受與源極/汲極處理相關之處理極端(例如，高溫)的影響。在其它實施例中，若有此需求且將能理解的，將在此刻(針對閘極優先處理)加入實際閘極材料。為了描述本例示性實施例之目的，設想RMG處理。
舉例而言，使用諸如氧化矽、氮化矽、或其他適當的閘極間隔件材料形成閘極間隔件。閘極間隔件本身的寬度可一般根據所形成電晶體之設計需求而被選定。閘極間隔件之間的寬度有效地界定閘極電極以及閘極介電質之寬度，且可舉例而言在10nm到500nm之範圍內。該仿閘極介電質材料可舉例而言為二氧化矽，且可舉例而言為0.5nm到10nm厚(以界定通道以及閘極電極之間的距離)。該仿電極材料可舉例而言為多晶矽、氮化矽、碳化矽、或一金屬層(例如，鎢、氮化鈦、鉭、氮化鉭)，雖然其它適當仿材料亦可被使用。閘極電極材料之 厚度(高度)可例如在約10nm到200nm之範圍內。可使用數種仿閘極堆疊組態。
隨著進一步參照圖1之例示性實施例，該方法繼續蝕刻109鰭部以移除源極/汲極區，並接著沉積所欲源極/汲極材料。所產生結構被顯示於圖2e中。可原位摻雜源極/汲極區，或在沉積處理(例如，經由離子植入以及退火)之後摻雜源極/汲極區。此實施例設想替換源極/汲極方案。然而，其它實施例可運用給定鰭部材料以形成源極/汲極區，並採用一或多摻雜技術(例如，離子植入及退火)以形成源極/汲極區，如同有時所執行一般。仍在其它實施例中，處理源極/汲極區以形成一或多奈米線於其內，諸如在美國專利申請公告2016/0260802中所述一般。源極/汲極區可為p摻雜的(用於PMOS裝置)或n摻雜的(用於NMOS裝置)。源極/汲極區材料可包括任意數量的第IV族及/或第III-V族材料，且可包括單層或多層結構(例如，包括襯墊及覆蓋層之雙層結構)，且可進一步包括有梯度之一或多組分(例如，硼摻雜之SiGe具有有梯度濃度之鍺以及硼兩者)。在若干實施例中，源極/汲極區包括延伸於閘極間隔件之下或延伸於閘極間隔件以及閘極介電質兩者之下的尖端區(諸如圖2e之側視圖所示)。在若干實施例中，源極/汲極區可相對於通道區被提高(在垂直y方向中)，使得源極/汲極區之頂部(不包括源極/汲極接點結構)高於通道層之頂部(諸如圖2e之側視圖所示)。相似地，在若干實施例 中，源極/汲極區可能比通道區寬(在橫向x方向中)(諸如圖2e之前視圖所示)。可使用任意數量之合適源極/汲極組態，如同有鑒於本揭示將能理解的，且本揭示目的並不在被限制於任何特定S/D方案。
隨著進一步參照圖1之例示性實施例，該方法繼續沉積填充/隔離材料於111，隨後圖案化以及凹陷該材料以暴露下層閘極仿閘極結構。可使用標準沉積、圖案化、及蝕刻。所產生結構被顯示於圖2f中，其顯示該暴露的仿閘極結構。該方法繼續移除113仿閘極材料，其在本例示性情況中包括仿閘極介電質以及仿閘極電極材料。可使用標準蝕刻技術，且可包括圖案化及/或選擇性蝕刻化學品。在移除仿閘極後所產生結構被顯示於圖2g中。
該方法繼續沉積115磊晶單晶閘極介電質材料，該材料為晶格匹配於下層單晶通道層。在若干實施例中，該方法可進一步包括沉積磊晶單晶閘極電極材料在單晶閘極介電質材料上，該磊晶單晶閘極電極材料亦晶格匹配於下層單晶通道層。該方法可進一步包括沉積硬遮罩在閘極結構之上。根據若干此類實施例所產生結構被顯示於圖2h中。
在處理期間，可選硬遮罩可用以提供特定優勢或用途，諸如保護閘極電極免於接續的蝕刻及/或離子植入處理(例如，在閘極優先處理期間，如前述)。可使用典型硬遮罩材料形成硬遮罩，該材料諸如二氧化矽、氮化矽、及/或其它適當的遮罩材料。在若干此類例示性實 施例中，硬遮罩可包括雙層結構以促進所欲包括多樣蝕刻率之蝕刻方案。
例示性單晶閘極介電質材料包括，舉例而言，包括鍶、鈦、鑭、鋁、釹、鎦、或釓之氧化物或氮化物材料，或包括其組合諸如鈦酸鍶(SrTiO3)、鋁酸鑭(LaAlO3)、鋁酸釹(NdAlO3)、鋁酸釓(GdAlO3)。例示性單晶閘極電極材料包括，舉例而言，包括矽、鍺、銦、砷、鎵、鋁、或其若干合金或化合物之摻雜半導體。該摻雜劑舉例而言可為磷、砷、銻、硼、鋁、或矽。替代地，其它單晶閘極電極材料包括，舉例而言，含有鎳、鈦、及鈷之晶格匹配的金屬。特定例示性單晶閘極電極材料包括摻雜有磷或硼的矽化鎳(NiSi2)、矽化鈷(CoSi2)、以及矽鍺(SiGe)。有鑒於本揭示，數種材料系統將可被理解。可使用標準磊晶來執行沉積。
如先前解釋的，晶格匹配於通道材料之單晶閘極介電質材料的磊晶沉積允許貫穿通道-介電質介面之晶格連續性。相似的，亦晶格匹配於通道材料之單晶閘極電極材料的磊晶沉積允許貫穿介電質-電極介面之晶格連續性。圖5根據本揭示之實施例說明一原子解析度的穿透電子顯微術(TEM)，其顯示閘極介電質材料與通道材料之間的晶格匹配介面。如所示，各材料之原子形成繼續貫穿兩種不同層之各層的對角線。兩組相鄰對角線(以覆蓋在影像上之線註釋)各界定個別相鄰線之間的間距(LP)。此間距為晶格參數，且如同可在SEM影像中所 見一般，該晶格參數在對角線之整個長度上實質上維持不變。根據若干實施例，閘極介電質材料之晶格參數係在通道材料之晶格參數的+/-2%內。在若干此類實施例中，閘極電極材料之晶格參數亦在通道材料之晶格參數的+/-2%內，雖然在其它實施例中，不需要閘極電極材料相對於通道材料之此類晶格匹配。仍在其它實施例中，閘極介電質材料及可能閘極電極材料可晶格匹配於通道材料，前提係其個別晶格參數在可接受容限值內以允許橫跨整個通道-介電質介面之晶格連續性(及可能在若干實施例中，橫跨整個介電質-電極介面有晶格連續性)。
該方法繼續圖案化以及凹陷117填充/隔離以暴露下層源極/汲極區。可使用標準圖案化及蝕刻。所產生結構被顯示於圖2i中。該方法繼續沉積119源極/汲極接點。可使用標準接點形成技術，且可包括提供障壁/襯墊層、阻擋-減緩層、及功函數微調層。所產生結構被顯示於圖2j中。該方法可視需求繼續進一步的典型處理，包括諸如互連形成之任何後端處理。舉例而言，圖2j中所示的結構可被平面化(例如，化學機械式平面化處理)以移除閘極硬遮罩以及多餘的閘極間隔件材料。接著，層間介電(ILD)層可被設置、圖案化、及蝕刻以提供可接著被金屬化以形成第一金屬互連層的各種凹陷。視所需可形成多層此類的層(例如，金屬層M0到M9)。
圖3a及圖3b各說明在圖1方法期間所形成積體電路結構之透視圖，且其係根據本揭示之實施例而組 態的。此類透視圖對非平面架構而言為有幫助的，但如前述，其它實施例可運用平面電晶體架構。如能理解的，有關於圖1以及圖2a-2j之前述說明可等效應用於此。如所示，顯示於圖3a中的例示性非平面組態包括具有半導體本體之基板或自該基板延伸貫穿淺溝槽隔離(STI)層之鰭部。在STI層之上的鰭部之部分有效地形成電晶體裝置之通道且為單晶半導體。請記得，鰭部之通道部分可為原生自基板或可為替代通道材料。
如進一步可於圖3a所見，閘極介電質材料被提供在鰭部以及閘極電極之間，且硬遮罩被形成在閘極電極之頂部上。應注意，閘極電極被形成在鰭部之三個表面之上以形成三閘極(因此，三閘極裝置)。在本例示性實施例中，閘極介電質材料以及閘極電極材料兩者為磊晶(epitaxial；有時稱作epi)層，且為晶格匹配於構成鰭部之通道部分的通道材料之單晶材料。在其它實施例中，只有閘極介電質為磊晶且為晶格匹配於構成鰭部之通道部分的單晶通道材料。本文對epi閘極或epi閘極結構之參照目的在於涵蓋此類兩種組態。圖3b說明沉積絕緣材料以及接續蝕刻之後所產生結構，該絕緣材料的沉積以及接續蝕刻將一絕緣體材料之塗佈留在閘極堆疊之垂直表面(其在本例示性情況中包括閘極介電質、閘極電極、及閘極硬遮罩)上得以提供閘極間隔件。
如前述，在若干實施例中源極/汲極區可形成在先前提供的鰭部結構中。替代地，在其它實施例中，源 極/汲極區係藉由蝕刻以及替換處理所形成。此類蝕刻以及替換處理可被使用以提供單層或多層的源極/汲極結構。舉例而言，圖4a說明在生長磊晶源極/汲極襯墊之後的例示性電晶體結構以及在源極/汲極區中的帽蓋(cap)組態。該磊晶襯墊可舉例而言為薄p型或n型的含矽(例如，矽或具有70原子百分比的矽之SiGe)襯墊，或純鍺(例如，獨立層的鍺、或一無法偵測到的層，其被整合或否則被包括在帽蓋之組成物中)。根據若干實施例，該磊晶帽蓋可舉例而言為p型或n型，且主要包含鍺但可含有少於20原子百分比的錫。如將能理解的，可使用數種其他源極/汲極組態以及材料系統。
如將進一步理解的，應注意所示三閘極組態之替代方案為雙閘極架構，其可包括介電質/隔離層在鰭部之頂部上，使得閘極主要常駐於鰭部之兩相對側上(再一次，在STI區之上)。進一步注意到在此例示性情況中構成源極/汲極區之磊晶材料的例示性形狀並非意圖為限制本揭示於此些形狀中；反而，有鑒於本揭示，其它源極/汲極組態以及形狀(例如，圓形、方型或矩型的源極/汲極區可被實作，不論其為單層或多層、相對於通道層之頂部為升起、齊平、或凹陷的)將為明顯。
圖4b顯示根據本揭示之一實施例所形成的奈米線電晶體結構之透視圖。奈米線電晶體(有時被稱作環繞式閘極FET)相似於鰭部為基電晶體而被組態，但使用奈米線以代替使用鰭部，且閘極材料通常環繞通道區之所 有側。取決於特定設計，若干奈米線電晶體可具有，舉例而言，四個有效閘極。此例示性實施例包括兩奈米線(一般而言被標示為線，且目標在於包括帶及奈米線，其取決於縱橫比)，雖然其它實施例可具有任意數量的線。舉例而言，可使用p型(例如，硼-摻雜的)或n型(例如，磷-摻雜的)的矽或鍺或SiGe或III-V奈米線來實作該等奈米線。如所示，一奈米線被形成或否則被提供在基板之臺座(pedestal)上，且另一奈米線有效地浮在源極/汲極材料中，該源極/汲極材料在本例示性實施例中為包含襯墊以及帽蓋之雙層結構。其它實施例可具有凹陷在基板中，在該凹陷中形成奈米線(以代替形成在臺座上)。此外，如同在圖4a中所示鰭部組態一般，應注意可使用如同本文所述之源極/汲極材料之單層或雙層結構(例如，相對薄的矽或鍺或SiGe襯墊以及相對厚的高濃度鍺帽蓋)代替在源極/汲極區中的該奈米線。替代地，如所示，可繞著先前形成之奈米線而提供雙層結構(其中繞奈米線提供襯墊，且繞襯墊提供帽蓋)。替代地，可繞著先前形成之奈米線而提供單層結構。
圖4c亦說明另一具有多奈米線之例示性奈米線組態，但在此例示性情況中，在奈米線形成處理期間，不活動材料(IM)未被移除自獨立奈米線之間，並且可使用各種習知技術執行奈米線形成處理。因此，一奈米線被提供在基板之臺座(或凹陷)上，且該另一奈米線有效地位在不活動材料之頂部上。應注意，奈米線貫穿通道為活 動的(active)，但不活動材料則否。如所示，襯墊以及帽蓋之雙層源極/汲極結構繞著奈米線之所有其他的暴露表面設置。在其它實施例中，單層源極/汲極結構繞著奈米線之所有其他的暴露表面設置。
例示性晶格匹配的材料系統
如同可理解的，可根據本揭示形成數種例示性實施例。現在將提供些許特定的例示性實施例。此些實例目的不在於限制本揭示；提供此些實例反而僅是用以顯示例示性的使用情況。數種實例將會趨向明顯。雖然此些例示性情況之各者被提供有晶格匹配於通道之單晶閘極電極，但替代實施例包括該相同實例但不包括該晶格匹配的閘極電極。在此些替代情況中，應注意閘極電極可為任意適當的閘極電極材料或結構，且不需要為晶格匹配於通道材料。
實例A包括：塊狀單晶矽基板或SOI結構在矽晶圓上；單晶SiGe的通道層；單晶SrTiO3的閘極介電質；單晶NiSi2的閘極電極；二氧化矽(SiO2)的閘極間隔件；包括硼-摻雜的SiGe(SiGe：B)(e.g.,~20-50% Ge)的源極/汲極區；以及SiO2的STI/絕緣體填充。
實例B包括：塊狀單晶矽基板或SOI結構在矽晶圓上；單晶鍺的通道層；單晶氧化鑭釔((LaY)2O3)的閘極介電質；單晶砷化鎵矽酸鹽(gallium arsenide silicate)的閘極電極；氮化矽(SiN)的閘極間隔件；包括SiGe：B(e.g.,~20-50%鍺)的源極/汲極區；以及SiO2的STI/絕緣 體填充。
實例C包括：塊狀單晶矽基板或SOI結構在矽晶圓上；單晶GaAs的通道層；單晶氧化鑭(La2O3)的閘極介電質；單晶矽-摻雜的GaAs(GaAs：Si)的閘極電極；SiN的閘極間隔件；包括GaAs：Si的源極/汲極區；以及SiO2的STI/絕緣體填充。
實例D包括：塊狀單晶矽基板或SOI結構在矽晶圓上；單晶SiGe的通道層；單晶氧化釔釓(YGdO3)的閘極介電質；單晶矽化鈷(CoSi2)的閘極電極；SiN的閘極間隔件；包括SiGe：B(e.g.,~20-50%鍺)的源極/汲極區；以及SiO2的STI/絕緣體填充。
實例E包括：塊狀單晶矽基板或SOI結構在矽晶圓上；單晶矽的通道層；單晶LaAlO3的閘極介電質；單晶NiSi2的閘極電極；SiO2的閘極間隔件；包括磷-摻雜的矽(Si：P)的源極/汲極區；以及SiO2的STI/絕緣體填充。
實例F包括：塊狀單晶矽基板或SOI結構在矽晶圓上；單晶SiGe的通道層；單晶氧化鑭鎦(LaLuO3)的閘極介電質；單晶NiSi2的閘極電極；SiO2的閘極間隔件；包括SiGe：B的源極/汲極區；以及SiO2的STI/絕緣體填充。
應注意，本文提供之維度僅供參考，且目的不在於以任何方式限制本揭示。進一步注意到可使用標準圖案化以及選擇性蝕刻處理(包括濕式及/或乾式蝕刻方 案)以形成本文所提供之各種結構。相似的，除了單晶晶格匹配材料外(其經由磊晶沉積以形成如本文各處所述之連續晶格結構)，可使用任何適當的習知沉積處理來沉積其它材料，該沉積處理諸如化學氣相沉積(CVD)、原子層沉積(ALD)、旋塗沉積(SOD)、或物理氣相沉積(PVD)、熱生長、氧化為基生長、無電電鍍、以及電鍍。可使用標準處理參數。
例示性計算系統
圖6為例示性計算系統，其包括一或多根據本揭示之若干實施例組態的積體電路結構。如所示，計算系統1000容納主機板1002。主機板1002可包括數個組件，其包括，但為限於，處理器1004以及至少一通訊晶片1006，上述各者可實體地或電性地耦合到主機板1002，或否則被整合於其中。如同將能理解的，主機板1002可舉例而言為任何印刷電路板，不論為主板、安裝在主板上的子板、或僅系統1000之板等皆可。
取決於其應用，計算系統1000可包括一或多其他組件，該其它組件可能或可能不會實體以及電性地耦合到主機板1002。此些其他組件可包括，但未限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、繪圖處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、 全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、照相機、及大容量儲存裝置(諸如硬碟機、光碟片(CD)、及數位多功能碟片(DVD)等)。包括在計算系統1000中的該等組件之任意者可包括根據例示性實施例所組態之一或多積體電路結構或裝置(例如，經組態以具有晶格匹配於通道層的閘極介電質之MOS電晶體)。在若干實施例中，多種功能可被整合於一或多晶片中(例如，舉例而言應注意，通訊晶片1006可為處理器1004之部分或否則被整合到處理器1004中)。
通訊晶片1006賦能針對通往計算系統1000以及來自計算系統1000之資料傳輸的無線通訊。術語「無線」與其衍生詞可被用於描述其可透過使用經調變電磁輻射穿過非固體介質而通訊資料之電路、裝置、系統、方法、技術、通訊通道等。該術語並不暗示相關裝置不包含任何線路，雖然在一些實施例中其可能沒有任何線路。通訊晶片1006可實作數種無線標準或協定之任意者，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍伸物、以及指定為3G、4G、5G與之後的任何其他無線協定。計算系統1000可包括複數個通訊晶片1006。例如，第一通訊晶片1006可專用於諸如Wi-Fi與藍芽之短程無線通訊，且第二通訊晶片1006可專用於諸如GPS、EDGE、GPRS、CDMA、 WiMAX、LTE、Ev-DO等之長程無線通訊。在若干例示性實施例中，通訊晶片1006可包括一或多MOS電晶體裝置，各具有晶格匹配於其通道層之閘極堆疊，如本文中各處所提供一般。
計算系統1000之處理器1004包括封裝於處理器1004內之積體電路晶粒。在若干實施例中，處理器之積體電路晶粒包括使用本文各處所述之一或多積體電路結構或裝置所實作之機載電路(onboard circuitry)。術語「處理器」可指處理，舉例而言，來自暫存器及/或記憶體之電子資料以將該電子資料轉變成為可儲存於暫存器及/或記憶體中之其他電子資料的任何裝置或裝置之部分。
通訊晶片1006亦可包括封裝於該通訊晶片1006內之積體電路晶粒。根據若干此類例示性實施例，通訊晶片之積體電路晶粒包括如本文各處所述之一或多積體電路結構或裝置。如有鑒於本揭示將能理解的，應注意可將多標準無線能力直接整合到處理器1004中(例如，其中將任何晶片1006之功能性整合到處理器1004中，以代替具有個別獨立的通訊晶片)。進一步注意到處理器1004可為具有此類無線能力之晶片組。簡言之，可使用任何數量之處理器1004及/或通訊晶片1006。相似地，任意晶片或晶片組可具有多個功能整合於其中。
在各種實作中，計算系統1000可係膝上型電腦、易網機、筆記型電腦、智慧型手機、平板電腦、個人 數位助理(PDA)、超極行動PC、行動電話、桌上型電腦、伺服器電腦系統、印表機、掃描機、顯示器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位錄影機、或任意其它處理資料或採用使用本揭示技術形成之一或多積體電路結構或裝置之電子裝置，如本文各處所述。
進一步的例示性實施例
以下實例關於進一步實施例，從該等進一步實施例可清楚數種變體及組態。
實例1為一種積體電路電晶體結構，其包含：通道區，其包括單晶半導體材料；閘極介電層，其直接在該通道區上且包括晶格匹配於該單晶半導體材料之單晶閘極介電質材料；及源極及汲極區，其靠近該通道區，使得該通道區在該源極及汲極區之間。
實例2包括實例1之標的，且進一步包括閘極電極，其直接在該閘極介電層上。
實例3包括實例2之標的，其中該閘極電極包括單晶材料，其晶格匹配於該單晶半導體材料。
實例4包括實例3之標的，其中該閘極電極材料包括單晶元素金屬、單晶合金金屬、及摻雜單晶半導體之一或多者。
實例5包括實例3或4之標的，其中該閘極電極材料包括以磷、砷、銻、硼、鋁、及矽之一或多者摻雜之摻雜單晶半導體。
實例6包括實例2之標的，其中該閘極電極包括非晶或多晶材料。
實例7包括前述實例中任一實例之標的，且進一步包括源極及汲極接點結構，其個別與該源極及汲極區接觸。
實例8包括前述實例中任一實例之標的，且進一步包括基板。
實例9包括實例8之標的，其中該基板為單晶塊狀半導體基板，或具有單晶半導體層之絕緣體上半導體(semiconductor-on-insulator)基板。
實例10包括實例8或9之標的，其中該基板為塊狀基板，或絕緣體上矽(silicon-on-insulator)基板。
實例11包括實例8到10中任一實例之標的，其中該通道區在組成上與基板不同。
實例12包括前述實例中任一實例之標的，其中該通道區之該單晶半導體材料包括矽、鍺、錫、銦、鎵、砷、及鋁之一或多者。
實例13包括前述實例中任一實例之標的，其中該單晶閘極介電質材料包括鍶、鈦、鑭、鋁、釹、鎦、及釓之一或多者。
實例14包括前述實例中任一實例之標的，其中該單晶閘極介電質材料包括單晶高k值介電質、單晶氧化物、及單晶氮化物之至少一者。
實例15包括前述實例中任一實例之標的，其中該電晶體結構為非平面電晶體結構，使得該通道區包括鰭部及奈米線之至少一者。
實例16包括前述實例中任一實例之標的，其中該源極及汲極區各包括鰭部及奈米線之至少一者。
實例17包括前述實例中任一實例之標的，其中該電晶體結構被包括在中央處理單元、記憶體、或無線通訊晶片中。
實例18包括前述實例中任一實例之標的，其中該電晶體結構被包括在固定計算系統、行動計算系統、或測試設備之一者中。
實例19包括前述實例中任一實例之標的，其中該單晶半導體材料具有第一晶格參數，且該單晶閘極介電質材料具有第二晶格參數，該第二晶格參數係該第一晶格參數之+/-2%範圍內。
實例20包括前述實例中任一實例之標的，其中該通道區之該單晶半導體材料具有第一晶格參數，且該單晶閘極介電質材料具有第二晶格參數，該第二晶格參數係在該第一晶格參數的容限值內，使得在橫跨整個該單晶通道材料及該單晶閘極介電質材料之間的介面上具有晶格連續性。
實例21為一種積體電路電晶體結構，其包含：通道區，其包括單晶半導體材料；閘極介電層，其直接在該通道區上且包括晶格匹配於該單晶半導體材料之單 晶閘極介電質材料；閘極電極，其直接在該閘極介電層上且包括晶格匹配於該單晶半導體材料之單晶材料；源極及汲極區，其靠近該通道區，使得該通道區在該源極及汲極區之間；及源極及汲極接點結構，其個別與該源極及汲極區接觸；其中該通道區之該單晶半導體材料具有第一晶格參數，且該單晶閘極介電質材料及該單晶閘極電極材料之各者具有一晶格參數，該晶格參數在該第一晶格參數之容限值內，使得在橫跨該單晶通道材料及該單晶閘極介電質材料之間的介面上具有晶格連續性，亦使得在橫跨該單晶閘極介電質材料及該單晶閘極電極材料之間的介面上具有晶格連續性。
實例22包括實例21之標的，其中該閘極電極材料包括單晶元素金屬、單晶合金金屬、及摻雜單晶半導體之一或多者。
實例23包括實例21或22之標的，其中該閘極電極材料包括以磷、砷、銻、硼、鋁、及矽之一或多者摻雜之摻雜單晶半導體。
實例24包括實例21到23中任一實例之標的，其中該通道區之該單晶半導體材料包括矽、鍺、錫、銦、鎵、砷、及鋁之一或多者。
實例25包括實例21到23中任一實例之標的，其中該單晶閘極介電質材料包括鍶、鈦、鑭、鋁、釹、鎦、及釓之一或多者。
實例26包括實例21到25中任一實例之標 的，其中該單晶閘極介電質材料包括單晶高k值介電質、單晶氧化物、及單晶氮化物之至少一者。
實例27包括實例21到26中任一實例之標的，其中該電晶體結構為非平面電晶體結構，使得該通道區包括鰭部及奈米線之至少一者。
實例28包括實例21到27中任一實例之標的，其中該源極及汲極區各包括鰭部及奈米線之至少一者。
實例29包括實例21到28中任一實例之標的，其中該容限值為+/-2%。
實例30包括實例21到29中任一實例之標的，其中該電晶體結構被包括在中央處理單元、記憶體、或無線通訊晶片中。
實例31包括實例21到30中任一實例之標的，其中該電晶體結構被包括在固定計算系統、行動計算系統、或測試設備之一者中。
實例32包括一種用於形成積體電路電晶體結構之方法，該方法包含：磊晶沉積通道區，其包括單晶半導體材料；磊晶沉積閘極介電層，其直接在該通道區上且包括晶格匹配於該單晶半導體材料之單晶閘極介電質材料；及提供源極及汲極區，其靠近該通道區，使得該通道區在該源極及汲極區之間。
實例33包括實例32之標的，且進一步包括提供閘極電極，其直接在該閘極介電層上。
實例34包括實例33之標的，其中提供該閘極電極包括磊晶沉積單晶材料，其晶格匹配於該單晶半導體材料。
實例35包括實例33或34之標的，其中該閘極電極材料包括單晶元素金屬、單晶合金金屬、及摻雜單晶半導體之一或多者。
實例36包括實例33到35中任一實例之標的，其中該閘極電極材料包括以磷、砷、銻、硼、鋁、及矽之一或多者摻雜之摻雜單晶半導體。
實例37包括實例33之標的，其中該閘極電極包括非晶或多晶材料。
實例38包括實例32到37中任一實例之標的，且進一步包括提供源極及汲極接點結構，其個別與該源極及汲極區接觸。
實例39包括實例32到38中任一實例之標的，其中該通道區之該單晶半導體材料包括矽、鍺、錫、銦、鎵、砷、及鋁之一或多者。
實例40包括實例32到39中任一實例之標的，其中該單晶閘極介電質材料包括鍶、鈦、鑭、鋁、釹、鎦、及釓之一或多者。
實例41包括實例32到40中任一實例之標的，其中該單晶閘極介電質材料包括單晶高k值介電質、單晶氧化物、及單晶氮化物之至少一者。
實例42包括實例32到41中任一實例之標 的，其中該電晶體結構為非平面電晶體結構，使得該通道區包括鰭部及奈米線之至少一者。
實例43包括實例32到42中任一實例之標的，其中該源極及汲極區各包括鰭部及奈米線之至少一者。
實例44包括實例32到43中任一實例之標的，其中該單晶半導體材料具有第一晶格參數，且該單晶閘極介電質材料具有第二晶格參數，該第二晶格參數係該第一晶格參數之+/-2%範圍內。
實例45包括實例32到43中任一實例之標的，其中該通道區之該單晶半導體材料具有第一晶格參數，且該單晶閘極介電質材料具有第二晶格參數，該第二晶格參數係在該第一晶格參數的容限值內，使得在橫跨整個該單晶通道材料及該單晶閘極介電質材料之間的介面上具有晶格連續性。
實例46包括實例45之標的，其中該容限值為+/-2%。
例示性實施例的前文敘述係為了說明及描述之目的而被呈現。其目的不在於係窮舉性的或用以限制本揭示於所揭露之確切形式。有鑒於本揭示，許多修改與變體為可行的。其目的在於以文後依附之申請專利範圍來限制本揭示之範圍，而非由本詳細說明來限制本揭示之範圍。請求本案優先權之未來提出的申請案可以不同方式主張本揭示之標的，且一般可包括如本文各處所揭露或另外 展示的一或多限制之任意集合。

Claims (25)

  1. 一種積體電路結構，其包含：基板，其包括第一單晶半導體材料；半導體區，其直接在該基板上，該半導體區包括第二單晶半導體材料，該第二單晶半導體材料與該第一單晶半導體材料不同；閘極介電層，其直接在該半導體區上且包括晶格匹配於該第二單晶半導體材料之單晶介電質材料；及源極區及汲極區，該半導體區在該源極區及該汲極區之間。
  2. 如申請專利範圍第1項之積體電路結構，其進一步包含閘極電極，其直接在該閘極介電層上。
  3. 如申請專利範圍第2項之積體電路結構，其中該閘極電極包括單晶閘極電極材料，其晶格匹配於該第二單晶半導體材料。
  4. 如申請專利範圍第3項之積體電路結構，其中該單晶閘極電極材料包括單晶元素金屬、單晶合金金屬、及摻雜單晶半導體之一或多者。
  5. 如申請專利範圍第3項之積體電路結構，其中該單晶 閘極電極材料包括以磷、砷、銻、硼、鋁、及矽之一或多者摻雜之摻雜單晶半導體。
  6. 如申請專利範圍第2項之積體電路結構，其中該閘極電極包括非晶或多晶材料。
  7. 如申請專利範圍第1項之積體電路結構，其進一步包含：源極及汲極接點結構，其個別與該源極區及該汲極區接觸。
  8. 如申請專利範圍第1項之積體電路結構，其中該半導體區之該第二單晶半導體材料包括矽、鍺、錫、銦、鎵、砷、及鋁之一或多者。
  9. 如申請專利範圍第1項之積體電路結構，其中該單晶介電質材料包括鍶、鈦、鑭、鋁、釹、鎦、及釓之一或多者。
  10. 如申請專利範圍第1項之積體電路結構，其中該單晶介電質材料包括單晶高k值介電質、單晶氧化物、及單晶氮化物之至少一者。
  11. 如申請專利範圍第1項之積體電路結構，其中該半導 體區包括鰭部及奈米線之至少一者。
  12. 如申請專利範圍第1項之積體電路結構，其中該源極區及該汲極區各包括鰭部及奈米線之至少一者。
  13. 如申請專利範圍第1項到第12項中任一項之積體電路結構，其中該第二單晶半導體材料具有第一晶格參數，且該單晶介電質材料具有第二晶格參數，該第二晶格參數係該第一晶格參數之+/-2%範圍內。
  14. 如申請專利範圍第1項到第12項中任一項之積體電路結構，其中該半導體區之該第二單晶半導體材料具有第一晶格參數，且該單晶介電質材料具有第二晶格參數，該第二晶格參數係在該第一晶格參數的容限值內，使得在橫跨整個該第二單晶半導體材料及該單晶介電質材料之間的介面上具有晶格連續性。
  15. 一種積體電路結構，其包含：基板，其包括第一單晶半導體材料；半導體區，其直接在該基板上，該半導體區包括第二單晶半導體材料，該第二單晶半導體材料與該第一單晶半導體材料不同；閘極介電層，其直接在該半導體區上且包括晶格匹配於該第二單晶半導體材料之單晶介電質材料； 閘極電極，其直接在該閘極介電層上且包括晶格匹配於該第二單晶半導體材料之單晶閘極電極材料；源極區及汲極區，該源極區及該汲極區靠近該半導體區，使得該半導體區在該源極區及該汲極區之間；及源極及汲極接點結構，其個別與該源極區及該汲極區接觸；其中在橫跨該第二單晶半導體材料及該單晶介電質材料之間的介面上具有晶格連續性，且在橫跨該單晶介電質材料及該單晶閘極電極材料之間的介面上具有晶格連續性。
  16. 如申請專利範圍第15項之積體電路結構，其中該閘極電極材料包括單晶元素金屬、單晶合金金屬、及摻雜單晶半導體之一或多者。
  17. 如申請專利範圍第15項之積體電路結構，其中該半導體區之該第二單晶半導體材料包括矽、鍺、錫、銦、鎵、砷、及鋁之一或多者。
  18. 如申請專利範圍第15項之積體電路結構，其中該單晶介電質材料包括鍶、鈦、鑭、鋁、釹、鎦、及釓之一或多者。
  19. 如申請專利範圍第15項到第18項中任一項之積體電路 結構，其中該第二單晶半導體材料、該單晶介電質材料及該單晶閘極電極材料的每一者的晶格參數在容限值內，該容限值係+/-2%。
  20. 如申請專利範圍第15項到第18項中任一項之積體電路結構，其中該積體電路結構被包括在中央處理單元、記憶體、或無線通訊晶片中。
  21. 一種用於形成積體電路結構之方法，該方法包含：提供基板，其包括第一單晶半導體材料；磊晶沉積半導體區直接在該基板上，該半導體區包括第二單晶半導體材料，該第二單晶半導體材料與該第一單晶半導體材料不同；磊晶沉積閘極介電層直接在該半導體區上，且其包括晶格匹配於該第二單晶半導體材料之單晶介電質材料；提供源極區及汲極區靠近該半導體區，使得該半導體區在該源極區及該汲極區之間；提供閘極電極直接在該閘極介電層上，且該閘極電極包括晶格匹配於該第二單晶半導體材料之單晶閘極電極材料；及提供源極及汲極接點結構，使其個別與該源極區及該汲極區接觸；其中在橫跨該第二單晶半導體材料及該單晶介電質材料之間的介面上具有晶格連續性，且在橫跨該單晶介電質 材料及該單晶閘極電極材料之間的介面上具有晶格連續性。
  22. 如申請專利範圍第21項之方法，其中該單晶閘極電極材料為晶格匹配於該第二單晶半導體材料。
  23. 如申請專利範圍第21項之方法，其中該半導體區之該第二單晶半導體材料包括矽、鍺、錫、銦、鎵、砷、及鋁之一或多者。
  24. 如申請專利範圍第21項之方法，其中該單晶介電質材料包括鍶、鈦、鑭、鋁、釹、鎦、及釓之一或多者。
  25. 如申請專利範圍第21項到第24項中任一項之方法，其中該半導體區之該第二單晶半導體材料具有第一晶格參數，且該單晶介電質材料具有第二晶格參數，該第二晶格參數係在該第一晶格參數的容限值內，使得在橫跨整個該第二單晶半導體材料及該單晶介電質材料之間的介面上具有晶格連續性，其中該容限值為+/-2%。
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