JP3588607B2 - 電界効果トランジスタ - Google Patents

電界効果トランジスタ Download PDF

Info

Publication number
JP3588607B2
JP3588607B2 JP2002094147A JP2002094147A JP3588607B2 JP 3588607 B2 JP3588607 B2 JP 3588607B2 JP 2002094147 A JP2002094147 A JP 2002094147A JP 2002094147 A JP2002094147 A JP 2002094147A JP 3588607 B2 JP3588607 B2 JP 3588607B2
Authority
JP
Japan
Prior art keywords
interface
nitrogen
insulating film
substrate
gate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002094147A
Other languages
English (en)
Other versions
JP2003298043A (ja
Inventor
幸江 西川
伸 福島
豪 山口
秀喜 佐竹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002094147A priority Critical patent/JP3588607B2/ja
Priority to US10/396,416 priority patent/US6914312B2/en
Publication of JP2003298043A publication Critical patent/JP2003298043A/ja
Application granted granted Critical
Publication of JP3588607B2 publication Critical patent/JP3588607B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子に係わり、特にＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔｉｖｅ−Ｔｒａｎｓｉｓｔｏｒ）に関する。
【０００２】
【従来の技術】
ＬＳＩの高速化・高集積化はスケーリング則によるＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタの微細化によって進められてきた。これは絶縁膜厚、ゲート長等のＭＯＳＦＥＴの各部分を高さ方向と横方向の寸法を同時に縮小することで微細化時に素子の特性を正常に保ち、性能を上げることを可能にしてきた。２０１０年以降に登場が予想される３０ｎｍテクノロジーの極微細ＬＳＩでは、ゲート絶縁膜の厚さとしてＳｉＯ２換算膜厚（ＥＯＴ： Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）でＥＯＴ＜＜１ｎｍが要求されている。しかしながら、従来から用いられているＳｉＯ２ゲート絶縁膜では、２ｎｍ以下の膜厚領域になると直接トンネル電流が流れ始めるため、ゲートリーク電流の抑制ができず消費電力の増加等の問題を回避できない。このため、ＳｉＯ２よりも誘電率が高い材料をゲート絶縁膜に用いて、ＥＯＴを抑えつつ、物理膜厚を稼いでリーク電流を抑えることが必要となる。
【０００３】
近年、Ｌａ２Ｏ３［Ｙ． Ｈ． Ｗｕ， Ｍ． Ｙ． Ｙａｎｇ， Ａ． Ｃｈｉｎ， Ｗ． Ｊ． Ｃｈｅｎ ａｎｄ Ｃ． Ｍ． Ｋｗｅｉ， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ． ２１， ３４１ （２０００）］やＰｒ２Ｏ３［Ｈ． Ｊ． Ｏｓｔｅｎ， Ｊ． Ｐ． Ｌｉｕ， Ｐ． Ｇｇａｗｏｒｚｅｗｓｋｉ， Ｅ． Ｂｕｇｉｅｌ ａｎｄ Ｐ． Ｚａｕｍｓｅｉｌ， ＩＥＤＭ ２０００ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， Ｓａｎ Ｆｒａｎｓｉｓｃｏ， ｐ．６５３ （２０００）］などの希土類酸化物を用いた高誘電体ゲート絶縁膜で小さいＥＯＴと低いリーク電流密度が実現され、注目を集めている。これらの希土類酸化物単結晶をＳｉに直接接合させることができればさらなるＥＯＴの低減が可能となり、極微細ＬＳＩにおけるゲート絶縁膜の有力な候補となり得る。しかし、酸化物とＳｉとの間にはアモルファス界面層が形成されやすく、直接接合の実現は困難であることが知られている。このようなアモルファス層はシリコン酸化膜（ＳｉＯｘ）やシリケートなどの低誘電率層である。このため、基板／ゲート間の容量を低下させ、ＥＯＴが十分に小さいゲートを形成することが困難であるという大きな問題点がある。Ｓｉに直接接合したゲート絶縁膜を実現した例としては、ＳｒＴｉＯ３ゲート絶縁膜に関する報告がある［Ｒ． Ａ． Ｍｃｋｅｅ， Ｆ． Ｊ． Ｗａｌｋｅｒ ａｎｄ Ｍ． Ｆ． Ｃｈｉｓｈｏｌｍ， Ｐｈｙｓ． Ｒｅｖ． Ｌｅｔｔ． ８１， ３０１４ （１９９８）、Ｒ． Ａ． Ｍｃｋｅｅ， Ｆ． Ｊ． Ｗａｌｋｅｒ ａｎｄ Ｍ． Ｆ． Ｃｈｉｓｈｏｌｍ， Ｓｃｉｅｎｃｅ ２９３， ４６８ （２００１）］。また、本発明者らは、希土類酸化物であるＣｅＯ２をＳｉに直接接合させることに成功し、ＥＯＴ＝０．３８ｎｍという極薄ゲート絶縁膜を形成できることを報告した（Ｙ． Ｎｉｓｈｉｋａｗａ， Ｎ． Ｆｕｋｕｓｈｉｍａ ａｎｄ Ｎ． Ｙａｓｕｄａ， Ｅｘｔ． Ａｂｓｔ． Ｉｎｔｅｒ． Ｃｏｎｆ． ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， Ｔｏｋｙｏ， ｐ．１７４ （２００１））。
【０００４】
ＭＩＳＦＥＴのゲート絶縁膜においては、ゲートリーク電流の抑制とともに良好なＳｉ界面特性を維持することが重要である。Ｓｉ基板とゲート絶縁膜との間に、界面準位が多数存在するとキャリアのモビリティが下がり、トランジスタ特性を劣化させる大きな要因となる。しかしながら、希土類酸化物を用いたゲート絶縁膜の界面特性に関しては十分に検討されていなかった。特に、Ｓｉ基板に直接接合した単結晶酸化物の界面特性に関する検討はこれまで報告されていない。良好な性能を持つ極微細ＬＳＩを実現するためには、高誘電率でＥＯＴ＜＜１ｎｍを保持し、かつ界面特性を良好に保持できる高誘電体ゲート絶縁膜が必須である。
【０００５】
次世代の微細ＬＳＩ用のゲート絶縁膜材料として、ＥＯＴ〜１ｎｍが実現できるＺｒやＨｆを含む酸化物であるＺｒＯ２、ＨｆＯ２、Ｚｒシリケート、Ｈｆシリケートなどが広く研究されている。これらの材料は非晶質であるが、不純物活性化アニールなどの高温熱工程を経ることにより、結晶化しやすいことが知られている。結晶化を防ぎ耐熱性を向上させるために、これらの酸化物に窒素を添加する試みがなされている（例えば、Ｍ． Ｋｏｙａｍａ， Ｋ． Ｓｕｇｕｒｏ， Ｍ． Ｙｏｓｈｉｋｉ， Ｙ． Ｋａｍｉｎｕｔａ， Ｍ． Ｋｏｉｋｅ， Ｍ． Ｏｈｓｅ， Ｃ． Ｈｏｎｇｏ ａｎｄ Ａ． Ｎｉｓｈｉｙａｍａ， ＩＥＤＭ ２００１ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， Ｗａｓｈｉｎｇｔｏｎ （２００１））。しかしながら、窒素を添加することによりこれらの非晶質材料では界面特性が劣化することが報告されている。また、従来から用いられているＳｉＯ２に窒素を添加しＳｉＯＮとすることにより、誘電率の増加をはかることができる。しかし、この場合も窒素を添加することによるＳｉ基板との界面特性の劣化は避けがたい問題となっている。
【０００６】
【発明が解決しようとする課題】
上記のように、ＬＳＩの高集積化を目指し、性能を維持、向上させながら微細化を進めるには、高誘電率であり、かつ界面特性を良好に保持できる絶縁膜ゲート絶縁膜が必要となる。
しかし、高誘電率で小さなＥＯＴを保持し、かつ、良好な界面特性を持つゲート絶縁膜は実現されていない。
本発明は上述の課題を解決するためになされたものであり、高誘電率でかつ界面特性を良好に保持できる誘電体層を含むゲート絶縁膜を備えたＭＩＳ型電界効果トランジスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明では、希土類元素から選ばれた１種類以上の金属、及び、酸素と窒素を含み、且つ、窒素がＳｉ基板との界面、及び、界面以外の結晶内部（以下バルクと呼ぶ）に含有されている希土類酸窒化物からなる結晶質の誘電体層をゲート絶縁膜に設けたことを基本とする電界効果トランジスタを提供する。また、誘電体層が、単結晶であることを特徴とした電界効果トランジスタを提供する。結晶質材料の場合、酸素の入るべきサイトが決定されており酸素が不足すると明確な欠損が生じるため、この欠損を補償することが必要となることが本発明者らにより明らかとなった。このため、窒素添加の効果は結晶質で強く現れ、特に、単結晶質の場合には著しい効果が得られる。 尚、前記記載において、結晶質とは、物質の完全結晶のみを意味するものではなく、本質的に当該物質の物性を損なわない範囲で結晶欠陥の存在を許容するものである。
【０００８】
さらに、希土類酸窒化物におけるＳｉ基板との界面での窒素含有量が、バルクでの窒素含有量より高いことを特徴とする電界効果トランジスタを提供する。特に、希土類酸窒化物におけるＳｉ基板との界面での窒素面密度を（１〜１０）×１０１３ｃｍ−２の範囲に、且つ、バルクでの窒素体積密度を１×１０１７〜１×１０２０ｃｍ−３の範囲に設定することにより、性能を向上させる。
さらに、希土類元素としてＣｅ、Ｄｙ、または、Ｌａを含む誘電体層を含むゲート絶縁膜からなる電界効果トランジスタを提供する。
【０００９】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
図１は、本発明の基本的な実施形態に係わるｎチャネルＭＩＳＦＥＴの断面構成を示した図である。１はｐ型Ｓｉ基板、２は素子分離領域、３は誘電体層からなるゲート絶縁膜である。ゲート絶縁膜の構造及び製造方法の詳細は後述する。４はポリシリコンからなるゲート電極、５はｎ型不純物が導入された拡散層（ソース・ドレイン領域）である。６は、ゲート電極４の側壁に形成された絶縁膜（例えばＣＶＤシリコン窒化膜など）、７は層間絶縁膜（例えばＣＶＤシリコン酸化膜など）であり、この層間絶縁膜７に設けられたコンタクト孔を介して、ゲート電極４およびソース・ドレイン領域５にＡｌ配線８が接続されている。
【００１０】
図１に示したような構造を有するＭＩＳＦＥＴは次のようにして製造する。まず、面方位（１１１）、または、（００１）、比抵抗４〜６Ｗｃｍのｐ型Ｓｉ基板１上に、反応性イオンエッチングにより、素子分離のための溝を形成する。続いて、例えばＬＰ−ＴＥＯＳ膜を埋め込むことにより素子分離領域２を形成する。次に、ゲート絶縁膜３を作製した後に、化学気相成長法によってポリシリコン膜を全面に堆積し、このポリシリコン膜をパターニングしてゲート電極４を形成する。続いて、例えば４５０℃、圧力０．１Ｐａ〜１気圧において、窒素ガスで希釈したＳｉＨ４ガスとＮＨ３ガスの混合ガスを用いて、例えば５〜２００ｎｍのＣＶＤシリコン窒化膜６を堆積する。以後の工程は、通常のＭＯＳＦＥＴの製造工程と同様である。すなわち、例えば加速電圧２０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２で砒素のイオン注入を行い、ソース領域及びドレイン領域５を形成する。続いて、化学気相成長法によって全面に層間絶縁膜７となるＣＶＤシリコン酸化膜を堆積し、この層間絶縁膜にコンタクト孔を開口する。さらに、スパッタ法によって全面にＡｌ膜を堆積し、このＡｌ膜を反応性イオンエッチングによってパターニングすることによりＡｌ配線８が形成され、図１に示したようなＭＩＳＦＥＴが完成する。
【００１１】
次に、本発明の実施形態の電界効果トランジスタと比較するために、従来の方法により作製した誘電体層を含むゲート絶縁膜を有するＭＩＳＦＥＴについて説明する。本発明者らは、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法を用いて希土類酸化物であるＣｅＯ２をＳｉ（１１１）基板に直接接合させることに成功し、極薄ゲート絶縁膜を実現できることをすでに報告した（Ｙ． Ｎｉｓｈｉｋａｗａ， Ｎ． Ｆｕｋｕｓｈｉｍａ ａｎｄ Ｎ． Ｙａｓｕｄａ， Ｅｘｔ． Ａｂｓｔ． Ｉｎｔｅｒ． Ｃｏｎｆ． ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， Ｔｏｋｙｏ， ｐ．１７４ （２００１））。今回、この誘電体層をゲート絶縁膜として用いて、図１に示すようなＭＩＳＦＥＴを作製して特性評価を行った。まず、ゲート絶縁膜の形成方法について詳細に説明する。Ｓｉ基板は面方位（１１１）を用いた。素子分領域２を形成後、Ｓｉ表面はまず、希フッ酸でウエット処理を行い、表面を水素で終端化する。次に、この基板をＭＢＥ装置に導入する。基板温度を６００℃とし、金属Ｃｅを蒸発源として用いてＳｉ基板上にＣｅを０．６モノレイヤ蒸着した後、オゾン（Ｏ３）を供給してＣｅＯ２を成膜した。このような製造方法を用いることにより、Ｓｉ基板との界面にシリコン酸化膜などのアモルファス層が形成されること無く、ゲート絶縁膜３として単結晶ＣｅＯ２（１１１）をエピタキシャル成長させることができる。ここで、作製した物理膜厚５ｎｍのＣｅＯ２エピタキシャル単結晶ゲート絶縁膜のＥＯＴは０．４ｎｍであった。
【００１２】
図２に上記のような従来の方法で作製したゲート絶縁膜を有するｎチャネルＭＩＳＦＥＴのドレイン電流とゲート電圧（Ｉｄ−Ｖｇ特性）の関係を示す。従来例で示すように、このＭＩＳＦＥＴでは、ドレイン電流のオンとオフの比が約３桁と小さく、また、オン時のドレイン電流も小さいことがわかった。Ｓ値も１６０ｍＶ／ｄｅｃａｄｅと悪い。このようにＭＩＳＦＥＴ特性が悪い原因を調べると、界面特性の劣化、つまり、Ｓｉに直接接合したＣｅＯ２では界面準位密度（Ｄｉｔ）が〜５×１０１３ｃｍ−２と非常に高い値であるためであることが判った。また、リーク電流もゲート電圧１Ｖにおいて１Ａｃｍ―２と大きい値であった。リーク電流が大きいことが、オフ電流が下がらない一因である。図３にＣｅＯ２／Ｓｉ（１１１）界面での原子配置を示す。理想的なＣｅＯ２／Ｓｉ（１１１）界面では、すべてのＳｉ原子が酸素原子と結合している。しかしながら、実際には界面の酸素原子が欠損している箇所があり、Ｓｉダングリングボンドが発生していることが見出された。これが、界面準位が高い原因であることが、本発明者らの実験により始めて明らかとなった。さらに図３に示すように、酸素の欠損はＣｅＯ２バルク内でも発生しており、これらの酸素欠損が固定電荷を誘因しドレイン電流の低下を引き起こすことも明らかとなった。また、ＣｅＯ２／Ｓｉ界面や膜中の酸素欠損は欠陥に起因するプール−フレンケル型の電気伝導をもたらし、初期のリーク電流の増加だけでなく、ハードブレークダウンやストレスリーク電流の原因となっていることが明らかとなった。ＭＩＳＦＥＴ特性を改善するためには、界面、及び、バルクに存在する酸素欠損を無くすことが不可欠である。
【００１３】
酸素欠損の補償やＳｉダングリングボンドの水素終端化のために、酸素雰囲気中、または、フォーミングガス雰囲気中でアニールをすることが一般的な手法として広く用いられている。このような手法がＳｉに直接接合したＣｅＯ２で有効かどうか確認するために、フォーミングガス（水素ガス濃度５％、窒素ガスベース）でのアニールを行った。図４にアニールを行った後の断面ＴＥＭ（透過型電子顕微鏡）写真を模式的に示す。アニール前は界面層がなくＳｉとＣｅＯ２は直接接合していたが、アニールを行うことにより界面には厚い非晶質層（〜２ｎｍ）が形成されることがわかった。フォーミングガス中には主成分として酸素は含まれてはいないが、アニール炉内にわずかに残存する水分などにより酸素が混入する。ＣｅＯ２は酸素を非常に透過させやすい性質を持つため、わずかに存在する酸素成分がＳｉ界面にまで容易に到達しＳｉの酸化反応が起こり、図４に示すような非晶質層が形成されることがわかった。アニール前はＥＯＴ＝０．４ｎｍと非常に小さい値が得られていたが、アニール後はＥＯＴ＝１．５ｎｍと大幅に増大した。これでは、ＥＯＴ＜＜１ｎｍが要求される極微細ＬＳＩには適用不可である。ＣｅＯ２中の酸素欠損を補償するためには、従来用いられていたアニール法では困難であり新たな解決策が必要となることが明らかとなった。
【００１４】
我々はさらに研究を進めた結果、ＣｅＯ２に窒素を含有させることにより界面準位や固定電荷の低減が可能であることを見出した。つまり、図３に示したような界面、および、バルクの酸素欠損が窒素により置換され、ＭＩＳＦＥＴ特性の大幅な向上が可能となる。本発明の第１の実施形態である、ゲート絶縁膜として窒素を含有する希土類酸化物からなる結晶質である誘電体層を含むＭＩＳＦＥＴについて説明する。ＭＩＳＦＥＴの構造は図１に示す通りであり、Ｓｉ基板は面方位（１１１）を用いた。素子分領域２を形成後、Ｓｉ表面はまず、希フッ酸でウエット処理を行い、表面を水素で終端化する。次に、この基板をＭＢＥ装置に導入する。基板温度を６００℃とし、金属Ｃｅを蒸発源として用いてＳｉ基板上にＣｅを０．６モノレイヤ蒸着した後、オゾン（Ｏ３）と窒素ガスの両方を供給した。ここでは、酸素源としてオゾンを用いたが、酸素ガスや酸素ラジカルを酸素源として用いてもよい。また、窒素源として窒素ラジカルを用いてもよい。オゾンと窒素ガスの供給分圧は、両方とも１×１０−８Ｔｏｒｒとした。このような製造方法を用いることにより、酸素欠損が窒素で置換されたＣｅＯ２−ｘＮｘを成膜することが可能となった。このときの窒素の含有量（ｘ）は界面及びバルクの両方で、ｘ＝０．００４であった。また、Ｓｉ基板との界面にシリコン酸化膜などのアモルファス層が形成されること無く、Ｓｉに直接接合した単結晶のエピタキシャルＣｅＯ２−ｘＮｘ成膜が実現された。物理膜厚５ｎｍのとき、ＥＯＴは０．４ｎｍであり、窒素を含有していない場合と同じであった。窒素の含有量が少ないため、誘電率はほとんど変化しないと考えられる。図２に、ＣｅＯ２−ｘＮｘ誘電体層をゲート絶縁膜として用いたＭＩＳＦＥＴのＩｄ−Ｖｇ特性を示す。従来例と比較して明らかのように、ドレイン電流のオンとオフの比か約６桁と大きく改善され、また、オン時のドレイン電流も従来例より１０倍以上大きくなった。Ｓ値も７５ｍＶ／ｄｅｃａｄｅと改善された。このＭＩＳＦＥＴでは、界面準位密度（Ｄｉｔ）が〜３×１０１１ｃｍ−２と大幅に低減されていることが確認された。Ｄｉｔの低減により反転層のモビリティが高くなったため、図２に示すような良好な特性が得られていることがわかった。また、バルク中の酸素欠損も窒素で置換されているので、固定電荷が低減されドレイン電流が大きくなることに寄与していることがわかった。さらに、ゲート電圧１Ｖにおけるリーク電流は２×１０−３Ａｃｍ―２と低い値になり、オフ電流を小さくすることができた。また、寿命試験から、ゲート絶縁膜は高誘電率でかつ界面特性を良好に保持できる高い信頼性を有することが確かめられた。ＣｅＯ２／Ｓｉ界面や膜中の酸素欠損は欠陥に起因するプール−フレンケル型の電気伝導をもたらしており、初期リーク電流の増加はもとより、ハードブレークダウンやストレスリーク電流の原因となっていることを先に述べた。本発明になる窒素添加によりこのような伝導機構を抑制することができ、ＬＳＩゲート絶縁膜として充分な信頼性を確保することが可能になった。このように、希土類元素としてＣｅを含むＣｅ酸窒化物を用いた場合、特に大きな特性の改善がみられた。その他の希土類元素では、Ｄｙ、または、Ｌａを含む酸窒化物誘電体層でも大きな特性の改善が見られた。
【００１５】
先に述べたように、ＳｉＯＮ、ＺｒＯＮ、ＨｆＯＮなどの非晶質材料では窒素を添加することにより界面特性が劣化することが問題となっている。しかし、本発明では窒素を添加することのより、界面特性は大幅に改善されることが明らかとなった。つまり、本発明での窒素添加による効果は、従来例とは全く異なることが明らかとなった。この違いは本質的には、非晶質と結晶質の差に起因している。結晶質材料の場合、酸素の入るべきサイトが決定されており酸素が不足すると明確な欠損が生じるため、この欠損を補償することが必要となる。また、酸素欠損が生じているサイトが明確なため、そのサイトに窒素が取り込まれやすいという性質も持つことがわかった。このため、窒素添加の効果は結晶質の希土類酸窒化物で強く現れ、特に、単結晶質の希土類酸窒化物の場合には著しい効果が見られた。また、結晶質の希土類酸化物、特に、単結晶の希土類酸化物では界面での酸素欠損が多いという問題があることが明らかとなった。このため、界面への窒素添加による効果が顕著に現れるのである。さらに研究を進めた結果、Ｃｅ、Ｄｙ、または、Ｌａを含む希土類酸窒化物を用いた場合、界面特性の改善が著しいことが明らかとなった。これらの希土類酸窒化物の結晶質では特に酸素欠損が発生しやすいため、窒素添加による効果が顕著に現れるためである。一方、ＳｉＯＮ、ＺｒＯＮ、ＨｆＯＮなどの非晶質材料の場合には、例え酸素の欠陥があったとしても明確な欠陥としては認識されないため、窒素添加の効果は大きくないばかりか、却って、窒素を加えることにより、Ｓｉ、Ｚｒ、ＨｆなどとＳｉとの結合状態が変化し界面準位の増加を招くことになっていた。
【００１６】
図１に示したような構造を有するＭＩＳＦＥＴの第２の実施形態を説明する。本実施例では、ＭＢＥ法によるＣｅＯ２−ｘＮｘ誘電体層形成の際の窒素と酸素の分圧を制御することにより、界面とバルクにおける窒素含有量を変化させてゲート絶縁膜３を作製した。まず、第１の実施形態と同様に、Ｓｉ基板１上に素子分離のための溝を形成し、素子分離領域２を形成する。次に、表面を水素でターミネイトしたＳｉ（１１１）基板を分子線エピタキシャル（ＭＢＥ）装置に導入する。ＭＢＥ成膜における基板温度を６００℃とし、金属Ｃｅを蒸発源として用いてＳｉ基板上にＣｅを０．６モノレイヤ蒸着した後、オゾン（Ｏ３）分圧を１×１０−８Ｔｏｒｒ、窒素ガス分圧を２．５×１０−８Ｔｏｒｒで供給して、さらに、１モノレイヤのＣｅＯ２−ｘＮｘを成膜した。次に、オゾンと窒素ガスの供給分圧を両方とも１×１０−８Ｔｏｒｒとして物理膜厚５ｎｍのＣｅＯ２−ｘＮｘを成膜した。このような製造方法で作製されたＣｅＯ２−ｘＮｘでは、Ｓｉとの界面での窒素面密度は５×１０１３ｃｍ−２であり、バルク中の窒素体積密度は１×１０２０ｃｍ−３であった。つまり、ＣｅＯ２−ｘＮｘにおける窒素含有量（ｘ）の値は、界面でｘ〜０．０１、バルクでｘ〜０．００４に相当する。Ｓｉに直接接合したＣｅＯ２では、バルク中より界面での酸素欠損が多いことがわかっている。このため、窒素を含有させる場合、界面での窒素含有量をバルクでの窒素含有量より高くすることにより、より高い効果が得られる。本実施例では界面準位は１×１０１ １ｃｍ−２と、第１の実施形態に比べてさらに下がっていることが確認された。Ｓｉ基板との界面にシリコン酸化膜などのアモルファス層が形成されること無く、Ｓｉに直接接合した単結晶のエピタキシャルＣｅＯ２−ｘＮｘ成膜が実現さており、物理膜厚５ｎｍのとき、ＥＯＴは０．４ｎｍであり、窒素を含有していない場合と同じであった。窒素の含有量が比較的少ないため、誘電率はほとんど変化しないと考えられる。ＭＩＳＦＥＴ特性も大きく改善され、Ｓ値も７０ｍＶ／ｄｅｃａｄｅと第１の実施形態に比べさらに改善された。Ｄｉｔの低減により反転層のモビリティが高くなったことと、さらに、バルク中の酸素欠損も窒素で置換されているので固定電荷が低減されることでドレイン電流が大きくなることも確認された。さらに、ゲート電圧１Ｖにおけるリーク電流は１×１０−３Ａｃｍ―２という低い値を実現できた。また、寿命試験から、ゲート絶縁膜は高誘電率でかつ界面特性を良好に保持できる高い信頼性を有することが確かめられた。界面への窒素添加量をバルク中より多くすることよりプール−フレンケル型伝導機構をさらに効果的に抑制することができ、ＬＳＩゲート絶縁膜として充分な信頼性を確保することが可能になった。
【００１７】
本発明者らの実験により、界面での窒素面密度を（１〜１０）×１０１３ｃｍ−２の範囲に設定し、且つ、バルクでの窒素体積密度を１×１０１７〜１×１０２０ｃｍ−３の範囲に設定したとき、顕著なＭＩＳＦＥＴ特性の改善が見られることが明らかとなった。図５に界面での窒素面密度と界面準位の関係を示す。図からわかるように、界面での窒素面密度を（１〜１０）×１０１３ｃｍ−２の範囲に設定すると界面準位が１０１１ｃｍ−２台まで低減することができる。窒素濃度が１×１０１３ｃｍ−２以下の場合には、界面に存在する酸素欠損が十分に補償できないため、界面準位密度は大きくなってしまう。（１〜１０）×１０１３ｃｍ−２の範囲で界面に窒素が存在する場合には、酸素欠損が適切に補償されるために、界面準位の劇的な低減を達成することができる。しかし、窒素界面密度が１×１０１４ｃｍ−２以上になった場合には、界面の余剰な窒素が準位を形成するため、界面準位密度は上昇してしまう。このような理由により、適切な界面での窒素面密度は（１〜１０）×１０１３ｃｍ−２であることが明らかとなった。さらに、バルク中の窒素体積密度とトランジスタのＳ値との関係を図６に示す。バルク中の窒素体積濃度が１×１０１７ｃｍ−３以下の場合にはＳ値は９０〜８０ｍＶ／ｄｅｃａｄｅ程度の値であり、あまり良い値とは言えない。これは窒素によって補償されていない酸素欠損が固定電荷をバルク中に誘因し、モビリティが低下することによる。しかし、１×１０１７〜１×１０２０ｃｍ−３の範囲で窒素を添加したときには、酸素欠損が十分に補償されるため膜中の固定電荷が減少し、Ｓ値が７０ｍＶ／ｄｅｃａｄｅ程度まで改善されている。一方、窒素体積密度が１×１０２０ｃｍ−３以上になった場合には、混晶状態のＣｅＯ２−ｘＮｘとしては安定に存在できずＣｅＯ２とＣｅＮへの相分離が起こってしまい、トランジスタのＳ値は大幅に上昇してしまう。このような理由により、バルク中の窒素体積密度を１×１０１７〜１×１０２０ｃｍ−３の範囲に設定したときトランジスタ特性の顕著な改善が見られることが明らかとなった。
【００１８】
図１に示したような構造を有するＭＩＳＦＥＴの第３の実施形態を説明する。本実施例では、Ｓｉ基板として（００１）面方位を有するものを使用した。従来より、ＣｅＯ２はＳｉ（１１１）上へはエピタキシャル成長するが、Ｓｉ（００１）上へはエピタキシャル成長しないことが報告されている（Ｔ． Ｉｎｏｕｅ， Ｙ． Ｙａｍａｍｏｔｏ， Ｓ． Ｋｏｙａｍａ， Ｓ． Ｓｕｚｕｋｉ ａｎｄ Ｙ． Ｕｅｄａ， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ２９， Ｌ１１９９ （１９９０））。蛍石構造を有する酸化物であるＣｅＯ２では（１１１）面の表面エネルギーが低く、他の面方位を取りにくいためであると考えられている（Ｓ． Ｉｋｅｇａｗａ ａｎｄ Ｙ． Ｍｏｔｏｉ， Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ ２８１−２８２， ６０ （１９９６））。Ｓｉ（００１）基板上にＣｅＯ２を成膜した場合、ＣｅＯ２は（１１０）、または、（１１１）に配向した多結晶となる。まず、第３の実施形態にかかるＭＩＳＦＥＴのゲート絶縁膜３の作製方法を説明する。Ｓｉ基板１上に素子分離のための溝を形成し、素子分離領域２を形成する。次に、表面を水素でターミネイトしたＳｉ（００１）基板をＭＢＥ装置に導入する。基板温度を６００℃とし、金属Ｃｅを蒸発源として用いてＳｉ基板上にＣｅを０．６モノレイヤ蒸着した後、オゾン（Ｏ３）と窒素ガスの両方を供給して、ＣｅＯ２−ｘＮｘを物理膜厚５ｎｍ成膜した。オゾンと窒素ガスの供給分圧は、両方とも１×１０−８Ｔｏｒｒとした。このような製造方法で作製されたＣｅＯ２−ｘＮｘは（１１０）に配向した多結晶であった。しかし、多結晶の場合でも前述した単結晶の場合と同様に、酸素欠損が窒素で置換されていることが確認された。このときの窒素の含有量は界面及びバルク中で、ｘ＝０．００４であった。また、Ｓｉ基板との界面にシリコン酸化膜などの非晶質層が形成されること無く多結晶ＣｅＯ２−ｘＮｘが形成された。ＥＯＴは０．６ｎｍであり、第１の実施形態で示した単結晶の場合と比較して誘電率が低くなることがわかった。非晶質では誘電率がさらに低下し、誘電率は単結晶＞多結晶＞非晶質の順番で低くなることがわかった。単結晶、多結晶の場合はＳｉ基板からの応力が働き、誘電率が向上しているためである。このように作製したＣｅＯ２−ｘＮｘをゲート絶縁膜として用いたＭＩＳＦＥＴにおいても、界面準位が３×１０１１ｃｍ−２と少なく、かつ、反転層のモビリティが高いことが確認され、良好なＭＩＳＦＥＴ特性が得られていることが確かめられた。ゲート電圧１Ｖにおけるリーク電流は５×１０−６Ａｃｍ―２と低い値であった。また、寿命試験から、ゲート絶縁膜は高誘電率でかつ界面特性を良好に保持できる高い信頼性を有することが確かめられた。
【００１９】
図１に示したような構造を有するＭＩＳＦＥＴの第４の実施形態を説明する。まず、第４の実施形態にかかるＭＩＳＦＥＴのゲート絶縁膜３の作製方法を説明する。Ｓｉ基板１上に素子分離のための溝を形成し、素子分離領域２を形成する。次に、表面を水素でターミネイトしたＳｉ（００１）基板をＭＢＥ装置に導入する。基板温度を６００℃とし、金属Ｇｄ、及び、Ｎｄを蒸発源として用いてＳｉ基板上にＧｄ２−ｙＮｄｙを０．６モノレイヤ蒸着した後、オゾン（Ｏ３）と窒素ガスの両方を供給して、Ｇｄ２−ｙＮｄｙＯ３−ｘＮｘを物理膜厚５ｎｍ成膜した。オゾンと窒素ガスの供給分圧は、両方とも１×１０−８Ｔｏｒｒとした。このような製造方法で作製されたＧｄ２−ｙＮｄｙＯ３−ｘＮｘは多結晶であった。また、Ｇｄ２−ｙＮｄｙＯ３−ｘＮｘにおけるｙの値は０．５とした。窒素濃度は界面とバルクで同じであり、ｘ＝０．００２であった。Ｇｄ２−ｙＮｄｙＯ３−ｘＮｘでは、酸素欠損が窒素で置換されていることが確認された。ＥＯＴは１．２ｎｍであった。このように作製したＧｄ２−ｙＮｄｙＯ３−ｘＮｘをゲート絶縁膜として用いたＭＩＳＦＥＴにおいても、界面準位が７×１０１１ｃｍ−２と少なく、かつ、反転層のモビリティが高いことが確認され、良好なＭＩＳＦＥＴ特性が得られていることが確かめられた。ゲート電圧１Ｖにおけるリーク電流は５×１０−６Ａｃｍ―２と低い値であった。また、寿命試験から、ゲート絶縁膜は高誘電率でかつ界面特性を良好に保持できる高い信頼性を有することが確かめられた。
【００２０】
図１に示したような構造を有するＭＩＳＦＥＴの第５の実施形態を説明する。ゲート絶縁膜３は以下のような方法で作製した。まず、Ｓｉ基板上に素子分離のための溝を形成し、素子分離領域２を形成する。次に、表面を水素でターミネイトしたＳｉ（１１１）基板をＭＢＥ装置に導入する。基板温度を５００℃とし、金属Ｄｙを蒸発源として用いてＳｉ基板上にＤｙを０．６モノレイヤ蒸着した後、金属Ｐｒ、及び、オゾン（Ｏ３）と窒素ガスの両方を供給して、Ｄｙ２−ｙＰｒｙＯ３−ｘＮｘを物理膜厚１ｎｍ成膜後、金属Ｌａとオゾンを供給してＬａ２Ｏ３を４ｎｍ成膜した。成膜時のオゾンと窒素ガスの供給分圧は、両方とも１×１０−８Ｔｏｒｒとした。このような製造方法で作製されたＤｙ２−ｙＰｒｙＯ３−ｘＮｘは（１１１）単結晶であり、Ｌａ２Ｏ３は（１１０）に配向した多結晶であった。また、Ｄｙ２−ｙＰｒｙＯ３−ｘＮｘにおけるｙの値を１．０４に設定することで、Ｓｉ基板とＤｙ２−ｙＰｒｙＯ３−ｘＮｘが格子整合するようにした。窒素濃度は界面とバルクで同じであり、ｘ＝０．００４であった。Ｄｙ２−ｙＰｒｙＯ３−ｘＮｘでは、酸素欠損が窒素で置換されていることが確認された。また、Ｓｉ基板との界面にシリコン酸化膜などの非晶質層が形成されること無く単結晶Ｄｙ２−ｙＰｒｙＯ３−ｘＮｘが形成された。ＥＯＴは０．７ｎｍであった。このように作製したＤｙ２−ｙＰｒｙＯ３−ｘＮｘとＬａ２Ｏ３の積層構造を有するゲート絶縁膜を用いたＭＩＳＦＥＴにおいても、界面準位は４×１０１１ｃｍ−２と少なく、かつ、反転層のモビリティが高いことが確認され、良好なＭＩＳＦＥＴ特性が得られていることが確かめられた。ゲート電圧１Ｖにおけるリーク電流は１×１０−４Ａｃｍ―２と低い値であった。また、寿命試験から、ゲート絶縁膜は高誘電率でかつ界面特性を良好に保持できる高い信頼性を有することが確かめられた。本実施例のように、希土類酸窒素物と希土類酸化物の積層構造においても本発明の効果が得られることがわかる。積層構造の上層部分は、希土類酸化物に限るものではなく、ＺｒＯ２、ＨｆＯ２などの高誘電体酸化物を任意に用いることができる。
【００２１】
なお、上述した第１〜５の実施形態では、Ｃｅのみ１種類の希土類元素からなる酸窒化物とＤｙとＰｒ、ＧｄとＮｄの２種類の希土類元素からなる酸窒化物について説明したが、希土類元素であるＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｙ、Ｓｃの１７種類のうち１種類以上の金属を含む希土類酸窒化物の誘電体層を任意に用いることができる。
【００２２】
また、上記実施形態におけるＭＩＳＦＥＴにおいて、例えば不揮発性メモリを構成即ち上記ゲート絶縁膜中にフローティングゲートを設けた場合、フローティングゲートに安定に電子を保存でき、メモリ効果が高くすることが可能であり、また、安定した絶縁膜であるためにＳｉ基板からフローティングゲートまでの絶縁膜を薄くすることが可能であるため、書き込み電圧を低くすることも可能である。
【００２３】
【発明の効果】
以上説明した本発明によれば、高誘電率でかつＳｉ界面特性を良好に保持できる誘電体層を含むゲート絶縁膜を備えた電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【図１】ＭＩＳＦＥＴの構成を示した断面図。
【図２】ＭＩＳＦＥＴのドレイン電流とゲート電圧の関係（Ｉｄ−Ｖｇ特性）を本実施形態と従来例を比較して示した図。
【図３】ＣｅＯ２／Ｓｉ（１１１）界面の原子配置を示した図。
【図４】アニール後の断面ＴＥＭ写真を模式的に示した図。
【図５】界面での窒素面密度と界面準位密度との関係を示した図。
【図６】バルク中での窒素体積密度とトランジスタのＳ値との関係を示した図。
【符号の説明】
１ … Ｓｉ基板
２ … 素子分離領域
３ … ゲート絶縁膜
４ … ゲート電極
５ … 拡散層（ソース・ドレイン領域）
６ … ＣＶＤシリコン窒化膜
７ … 層間絶縁膜
８ … Ａｌ配線

Claims (5)

  1. Ｓｉ半導体基板にソース及びドレイン領域を設け、そのソース及びドレイン領域間の前記Ｓｉ基板上にゲート絶縁膜を介してゲート電極を備えてなる電界効果トランジスタにおいて、前記ゲート絶縁膜が、希土類元素から選ばれた１種類以上の金属、及び、酸素と窒素を含む結晶質であり、且つ、前記窒素を前記Ｓｉ基板との界面、及び、界面以外の結晶内部に含有している誘電体層を含むことを特徴とする電界効果トランジスタ。
  2. 前記誘電体層が単結晶であることを特徴とする請求項１記載の電界効果トランジスタ。
  3. 前記誘電体層における前記Ｓｉ基板との界面での窒素含有量が、界面以外の結晶内部での窒素含有量より高いことを特徴とする請求項１〜２記載の電界効果トランジスタ。
  4. 前記誘電体層における前記Ｓｉ基板との界面での窒素含有量である窒素面密度が、（１〜１０）×１０１３ｃｍ−２、且つ、界面以外の結晶内部での窒素含有量である窒素体積密度が１×１０１７〜１×１０２０ｃｍ−３の範囲にあることを特徴とする請求項１〜３記載の電界効果トランジスタ。
  5. 前記誘電体層が、希土類元素としてＣｅ、Ｄｙ、または、Ｌａを含むこと特徴とした請求項１〜４記載の電界効果トランジスタ。
JP2002094147A 2002-03-29 2002-03-29 電界効果トランジスタ Expired - Fee Related JP3588607B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002094147A JP3588607B2 (ja) 2002-03-29 2002-03-29 電界効果トランジスタ
US10/396,416 US6914312B2 (en) 2002-03-29 2003-03-26 Field effect transistor having a MIS structure and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002094147A JP3588607B2 (ja) 2002-03-29 2002-03-29 電界効果トランジスタ

Publications (2)

Publication Number Publication Date
JP2003298043A JP2003298043A (ja) 2003-10-17
JP3588607B2 true JP3588607B2 (ja) 2004-11-17

Family

ID=28449685

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002094147A Expired - Fee Related JP3588607B2 (ja) 2002-03-29 2002-03-29 電界効果トランジスタ

Country Status (2)

Country Link
US (1) US6914312B2 (ja)
JP (1) JP3588607B2 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6680214B1 (en) * 1998-06-08 2004-01-20 Borealis Technical Limited Artificial band gap
US7351993B2 (en) * 2000-08-08 2008-04-01 Translucent Photonics, Inc. Rare earth-oxides, rare earth-nitrides, rare earth-phosphides and ternary alloys with silicon
US7645517B2 (en) * 2000-08-08 2010-01-12 Translucent, Inc. Rare earth-oxides, rare earth nitrides, rare earth phosphides and ternary alloys with silicon
US6734453B2 (en) * 2000-08-08 2004-05-11 Translucent Photonics, Inc. Devices with optical gain in silicon
US7273657B2 (en) * 2000-08-08 2007-09-25 Translucent Photonics, Inc. Rare earth-oxides, rare earth-nitrides, rare earth-phosphides and ternary alloys with silicon
US7199015B2 (en) * 2000-08-08 2007-04-03 Translucent Photonics, Inc. Rare earth-oxides, rare earth-nitrides, rare earth-phosphides and ternary alloys with silicon
US7902546B2 (en) * 2000-08-08 2011-03-08 Translucent, Inc. Rare earth-oxides, rare earth -nitrides, rare earth -phosphides and ternary alloys with silicon
JP4105044B2 (ja) * 2003-06-13 2008-06-18 株式会社東芝 電界効果トランジスタ
WO2005065402A2 (en) * 2003-12-29 2005-07-21 Translucent Photonics, Inc. Rare earth-oxides, rare earth-nitrides, rare earth-phosphides and ternary alloys with silicon
US7384481B2 (en) * 2003-12-29 2008-06-10 Translucent Photonics, Inc. Method of forming a rare-earth dielectric layer
US7498229B1 (en) * 2005-02-09 2009-03-03 Translucent, Inc. Transistor and in-situ fabrication process
US7432569B1 (en) * 2005-02-28 2008-10-07 Trnaslucent, Inc. FET gate structure and fabrication process
US7579623B2 (en) * 2005-07-22 2009-08-25 Translucent, Inc. Stacked transistors and process
GB0518132D0 (en) * 2005-09-06 2005-10-12 Cox Isaiah W Cooling device using direct deposition of diode heat pump
US8012442B2 (en) * 2006-03-31 2011-09-06 Tokyo Electron Limited Method of forming mixed rare earth nitride and aluminum nitride films by atomic layer deposition
US7759746B2 (en) * 2006-03-31 2010-07-20 Tokyo Electron Limited Semiconductor device with gate dielectric containing aluminum and mixed rare earth elements
US8097300B2 (en) * 2006-03-31 2012-01-17 Tokyo Electron Limited Method of forming mixed rare earth oxynitride and aluminum oxynitride films by atomic layer deposition
US7816737B2 (en) * 2006-03-31 2010-10-19 Tokyo Electron Limited Semiconductor device with gate dielectric containing mixed rare earth elements
US20070237697A1 (en) * 2006-03-31 2007-10-11 Tokyo Electron Limited Method of forming mixed rare earth oxide and aluminate films by atomic layer deposition
US8227885B2 (en) 2006-07-05 2012-07-24 Borealis Technical Limited Selective light absorbing semiconductor surface
GB0618268D0 (en) * 2006-09-18 2006-10-25 Tavkhelidze Avto High efficiency solar cell with selective light absorbing surface
US7767262B2 (en) * 2006-09-29 2010-08-03 Tokyo Electron Limited Nitrogen profile engineering in nitrided high dielectric constant films
GB0700071D0 (en) * 2007-01-04 2007-02-07 Borealis Tech Ltd Multijunction solar cell
US8816192B1 (en) 2007-02-09 2014-08-26 Borealis Technical Limited Thin film solar cell
JP2009070926A (ja) * 2007-09-11 2009-04-02 Tokyo Institute Of Technology ペロブスカイト型酸化物薄膜の成膜方法および積層体
US8592922B2 (en) 2008-06-09 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor device and a method of manufacturing the same
TW201003915A (en) * 2008-07-09 2010-01-16 Nanya Technology Corp Transistor device
US8076241B2 (en) * 2009-09-30 2011-12-13 Tokyo Electron Limited Methods for multi-step copper plating on a continuous ruthenium film in recessed features
US8823385B2 (en) * 2011-03-10 2014-09-02 Infineon Technologies Ag Detection of pre-catastrophic, stress induced leakage current conditions for dielectric layers
US9583608B2 (en) * 2012-08-03 2017-02-28 Panasonic Intellectual Property Management Co., Ltd. Nitride semiconductor device and method for manufacturing nitride semiconductor device
US9331168B2 (en) * 2014-01-17 2016-05-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacuturing method of the same
US10283349B2 (en) * 2016-05-27 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Single-crystal rare earth oxide grown on III-V compound
WO2018063192A1 (en) * 2016-09-28 2018-04-05 Intel Corporation Transistors with lattice matched gate structure
CN109148571B (zh) * 2018-09-07 2021-03-02 北京大学 一种新型高k栅介质复合薄膜及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6960537B2 (en) * 2001-10-02 2005-11-01 Asm America, Inc. Incorporation of nitrogen into high k dielectric film

Also Published As

Publication number Publication date
JP2003298043A (ja) 2003-10-17
US20030183885A1 (en) 2003-10-02
US6914312B2 (en) 2005-07-05

Similar Documents

Publication Publication Date Title
JP3588607B2 (ja) 電界効果トランジスタ
US6884685B2 (en) Radical oxidation and/or nitridation during metal oxide layer deposition process
JP4492783B2 (ja) 半導体装置及びその製造方法
US7495264B2 (en) Semiconductor device with high dielectric constant insulating film and manufacturing method for the same
CN100416765C (zh) 用晶片接合的方法来制造半导体-电介质-半导体器件结构
US8575677B2 (en) Semiconductor device and its manufacturing method
US7632745B2 (en) Hybrid high-k gate dielectric film
CN1870289A (zh) 材料叠层
JP2007005534A (ja) 半導体装置
JP2003179049A (ja) 絶縁膜形成方法、半導体装置及びその製造方法
US7759748B2 (en) Semiconductor device with reduced diffusion of workfunction modulating element
JP4574951B2 (ja) 半導体装置及びその製造方法
JP3875477B2 (ja) 半導体素子
JP4025542B2 (ja) 絶縁膜形成方法、半導体装置及びその製造方法
JP2004186567A (ja) 半導体装置および半導体装置の製造方法
US6528377B1 (en) Semiconductor substrate and method for preparing the same
JP2008072001A (ja) 半導体装置及びその製造方法
JP4868910B2 (ja) 半導体装置およびその製造方法
JP3970539B2 (ja) 電界効果トランジスタ
JP2005086023A (ja) 半導体装置及びその製造方法
Kao et al. Performance and reliability improvements in thin-film transistors with rapid thermal N2O annealing
JP2004006455A (ja) 半導体装置およびその製造方法
JP2004193150A (ja) 半導体装置および半導体装置の製造方法
JP5232035B2 (ja) 半導体装置及びその製造方法
Ngai et al. Remote plasma deposited gate dielectrics on Si and SiGe MOSFETs

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040427

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040628

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040810

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040816

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070820

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080820

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090820

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090820

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100820

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100820

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110820

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110820

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120820

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120820

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130820

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees