JP3875477B2 - 半導体素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子に係り、特に高速かつ高集積化が可能なＭＯＳトランジスタに関する。
【０００２】
【従来の技術】
ＬＳＩの高速化・高集積化は、スケーリング則によるＭＯＳデバイスの微細化によって進められてきた。これは、絶縁膜、ゲート長等のＭＯＳデバイスの各部分を、高さ方向および横方向における寸法を同時に縮小することで、微細化時に素子の特性を正常に保ち、また性能を上げることを可能にしてきた。スケーリング則によると、ＭＯＳトランジスタは微細化の一途をたどっており、西暦２０００年以降の次世代ＭＯＳトランジスタにはＳｉＯ2ゲート絶縁膜は２ｎｍ以下の膜厚が要求されている。しかしながら、この膜厚領域は直接トンネル電流が流れ始める厚さであり、リーク電流の抑制ができず、消費電力の増加等の問題を回避することができない。よって、ＳｉＯ2よりも誘電率が高い材料を用いてゲート絶縁膜を形成し、シリコン酸化膜換算実効膜厚を２ｎｍ以下に抑えつつ、物理膜厚を稼いでリーク電流を抑えることが必要である。また、ＭＯＳトランジスタでは、リーク電流の抑制とともに、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔｉｖｅ−Ｔｒａｎｓｉｓｔｏｒ）であるために、Ｓｉ界面特性が特に重要である。よって、高誘電率であり、かつ界面特性を良好に保持できる絶縁膜ゲートが必要となる。
【０００３】
近年、ゲート絶縁膜としてＳｉＯ2やシリコン窒化膜に代わり、誘電率がより大きい金属酸化物をゲート絶縁膜として用いる、いわゆる高誘電体（Ｈｉｇｈ−Ｋ）ゲート絶縁膜の研究が盛んに行なわれている。ペロブスカイト型酸化物誘電体は、誘電率が非常に高いことからこのような高誘電体ゲート絶縁膜材料として適した材料といえる。しかしながら、この種のペロブスカイト誘電体を多結晶膜として用いる場合、結晶性が低く、結晶欠陥が多いため誘電率が本来の値より低かったり、リーク電流が大きいといった問題が発生している。
【０００４】
近年、分子線エピタキシ（ＭＢＥ）法を用いて、ＳｒＴｉＯ3をＳｉ基板上にエピタキシャル成長させたゲート絶縁膜が報告された。ここでは、シリコン酸化膜の形成を抑制するために、ＳｒＴｉＯ3成膜に先立って、Ｓｒシリサイドをサブモノレイヤ形成した後、Ｓｉ上にＳｒＴｉＯ3の直接接合が実現されている。（Ｒ．Ａ．ＭｃＫｅｅら、Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．８１，３０１４（１９９８））。
【０００５】
このようなエピタキシャル成長したＳｒＴｉＯ3膜は、結晶性が高く、粒界が存在しないことから、極めて均質でかつリーク電流の低いゲート絶縁膜が期待できる。なお、Ｓｉ上にエピタキシャル成長されたＳｒＴｉＯ3膜においては、ＳｒＴｉＯ3は面内で４５度回転した形で成長する。したがって、Ｓｉの格子定数に対してペロブスカイト誘電体の格子定数の√２倍が一致する場合に格子マッチングが最適である。しかしながら、ＳｒＴｉＯ3の格子定数はこの最適マッチングの格子定数よりやや大きく、これによりＳｒＴｉＯ3には格子欠陥や転移が発生し、これに起因したリーク電流の増大や界面電子トラップの発生やこれに起因するスレッショルド電圧のシフト、チャネルモビリティの低下が起こるという問題点があった。
【０００６】
【発明が解決しようとする課題】
上述したように、ＬＳＩの高集積化を目指し、性能を維持、向上させながら微細化を進めるためには、高誘電率であり、かつ界面特性を良好に保持できる絶縁膜ゲートが必要となる。しかしながら、Ｓｉ基板との界面にシリコン酸化膜を形成することなく高誘電率を保ち、かつ良好な界面特性をもつゲート絶縁膜は実現されていない。
【０００７】
本発明は、このような問題点を解決するためになされたものであり、高誘電率であるとともに界面特性を良好に保持することが可能なゲート絶縁膜を有するＭＯＳトランジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明は、Ｓｉを主成分とする半導体基板と、前記半導体基板上にＳｒシリサイドを介して接合してエピタキシャル成長されたペロブスカイト誘電体を含むゲート絶縁膜とを具備し、前記ペロブスカイト誘電体は、以下で表わされる組成を有し、格子定数は３．８４Å＜ａ＜３．８８Åであることを特徴とするＭＯＳ電界効果トランジスタを提供する。
【００１０】
Ｓｒ1-xＣａxＴｉ1-yＺｒyＯ3-d
（ここで、０．８≦ｘ≦１．０、０＜ｙ≦０．５、ｄは酸素欠損を表わし、０≦ｄ≦０．１である。）
【００１１】
本発明者らは、半導体基板上にＳｒシリサイドを介して接合してエピタキシャル成長させた特定の格子定数を有するペロブスカイト誘電体層は、高誘電率であるとともに、界面特性を良好に保持することができるゲート絶縁膜となり得ることを見出して、本発明をなすに至ったものである。
【００１２】
ここで示した格子定数は、立方晶で表示した室温の値であるが、このペロブスカイト結晶が正方晶あるいは斜方晶の場合には、擬立方晶として換算した際に、この値に相当する格子定数あるいは単位胞体積を有するペロブスカイト誘電体であればよい。
【００１３】
また、Ｓｉを主成分とする半導体基板上にこうした格子定数を有するペロブスカイト誘電体をＳｉＯ2層なしに形成するために、基板上にサブモノレイヤから１，２モノレイヤー程度のアルカリ土類シリサイドあるいは希土類シリサイド等を形成した後、ペロブスカイト誘電体を堆積してもよい。
【００１４】
さらに、３．８４Å＜ａ＜３．８８Åの格子定数を有する第一のペロブスカイト誘電体層を中間層として半導体基板上にエピタキシャル成長させ、この中間層の上により大きな格子定数を有する第二のペロブスカイト誘電体を堆積してゲート絶縁膜を形成した場合には、Ｓｉ界面近傍の格子欠陥を低減することも可能である。
【００１５】
本発明のような特定のペロブスカイト誘電体を含むゲート絶縁膜を形成することによって、Ｓｉと格子整合の良好な誘電体／Ｓｉ直接接合が得られ、ミスマッチの低減により界面欠陥の低減か可能となり、界面特性の良好なゲート絶縁膜が実現できる。
【００１６】
なお、サブ１００ｎｍ領域において、超高速ロジックＵＬＳＩの実現には、そのＣＭＯＳ回路の高速化が必須である。そのためには、ＭＯＳＦＥＴのキャリア移動度の向上、およびその寄生素子（ソース／ドレイン抵抗、接合容量等）の低減化を両立することが重要となる。したがって、薄膜ＳＯＩ素子構造は、チャネルに高濃度不純物が不要（ＳＯＩ層の薄膜化によって短チャネル効果を抑制）のため、キャリアの高移動度が実現でき（キャリアの不純物とのクーロン散乱の抑制）、また厚い埋め込み酸化膜構造によるソース／ドレイン接合の低容量化が達成できるため、非常に有望な素子構造である。
【００１７】
本発明におけるゲート絶縁膜は、通常のＳｉ基板上に形成されたＭＯＳトランジスタと同様、このようなＳＯＩ基板上に作製されたＭＯＳトランジスタに適用することももちろん可能である。
【００１８】
さらに最近、ＣＭＯＳ回路の高速化のため、ＳＯＩ基板のＳｉ層に応力ひずみを加えることによって、キャリア移動度の向上が実現できる。このひずみＳｉにおいては、格子定数の大きなＳｉＧｅ層上にＳｉ層を堆積してＳｉ層に基板面内方向の引っ張り応力を与え、面内方向の格子定数を延伸させる。その結果として、Ｓｉのバンド構造が変調され、キャリアのサブバンド間の散乱が減少するとともに、その実効質量も低減することを利用したものである。これにより、ひずみＳｉ層中ではキャリア移動度の向上が実現できるわけである。
【００１９】
本発明におけるゲート絶縁膜は、このようなひずみシリコンＳＯＩ基板上に作製されたＭＯＳトランジスタに適用することも、もちろん可能である。この際には、ＭＯＳトランジスタを形成するＳｉ層の面内格子定数が通常のバルクＳｉに比べて大きな値を有しているため、ゲート絶縁膜に用いるエピタキシャル絶縁膜の格子定数もひずみＳｉのそれに合わせて調整することが必要になる。
【００２０】
【発明の実施の形態】
以下、図面を参照しつつ、本発明を具体的に説明する。
【００２１】
図１は、本発明の基本的な実施例に係るｎチャネルＭＯＳトランジスタの一例の断面構造を示した図である。図示するように、ｐ型シリコン基板1中には素子分離領域２が離間して形成され、ｎ型不純物が導入された拡散層（ソース・ドレイン領域）５がそれぞれに隣接して設けられている。また、基板１上にはゲート絶縁膜３を介してゲート電極４が形成され、ゲート電極４の側壁には、例えばＣＶＤシリコン窒化膜などからなる絶縁膜６が設けられている。
【００２２】
ゲート電極４、側壁絶縁膜６および素子分離領域２の上には、例えばＣＶＤシリコン酸化膜などからなる層間絶縁膜７が形成され、この層間絶縁膜７に設けられたコンタクト孔を介して、ゲート電極４およびソース・ドレイン領域５にＡｌ配線８が接続されている。
【００２３】
（実施例１）
ここで、図２を参照して、本発明におけるゲート絶縁膜の製造方法の一例について詳細に説明する。
【００２４】
まず、面方位（１００）、比抵抗４〜６Ωｃｍのｐ型シリコン基板１１上に、反応性イオンエッチングにより、素子分離のための溝を形成する。続いて、例えばＬＰ−ＴＥＯＳ膜を埋め込むことによって、図２（ａ）に示すように素子分離領域１２を形成する。
【００２５】
一例として、ＭＢＥ法を用いてゲート絶縁膜を形成する場合について説明する。
【００２６】
Ｓｉ基板１１は、希フッ酸でウェット処理を行なって表面を水素でターミネイトした後、ＭＢＥ装置に導入する。基板温度を３００℃とし、金属Ｓｒを蒸発源として用いてＳｉ基板上にＳｒを１モノレイヤ蒸着する。その後、Ｓｉ基板温度を６００℃に昇温することによって、１モノレイヤのＳｒシリサイド（ＳｉＳｒ2）１３を形成し、Ｓｉ表面をターミネイトする。この後、ＳｉならびにＳｉＳｒ2モノレイヤー膜と格子定数がマッチしたペロブスカイト誘電体Ｓｒ0.2Ｃａ0.8ＴｉＯ3膜１４を１００Å堆積して、図２（ｂ）に示すような構造を得る。
【００２７】
なお、Ｓｉの格子定数は５．４３Åであり、ここで形成されたＳｉＳｒ2およびＳｒ0.2Ｃａ0.8ＴｉＯ3の格子定数は、それぞれ３．８５Åおよび３．８５Åである。
【００２８】
本実施例においては、Ｓｉあるいはその上に極薄く形成したＳｉと同一の格子定数を有するシリサイド膜と格子マッチングの良好なペロブスカイト誘電体を堆積してゲート絶縁膜を形成している。これによって、界面準位が少なく移動度が大きく、ゲートリークが少ないといった特性の優れたトランジスタを得ることができる。
【００２９】
上述したような製造方法を用いることにより、Ｓｉ基板との界面にシリコン酸化膜が形成されるのを回避して、ゲート絶縁膜を作製することが可能となった。本実施例で作製したゲート絶縁膜のシリコン酸化膜換算実効膜厚は、１ｎｍを達成することができた。
【００３０】
一方、ＳｒシリサイドでＳｉ表面をターミネイトすることなく、Ｓｒ0.2Ｃａ0.8ＴｉＯ3を成膜した場合には、界面にシリコン酸化膜が２．５ｎｍ形成されてしまい、基板上に直接接合してＳｒ0.2Ｃａ0.8ＴｉＯ3をエピタキシャル成長することができなかった。この場合、シリコン酸化膜換算実効膜厚は３ｎｍ以上となり、次世代ＬＳＩに代表される２ｎｍ以下の換算膜厚を実現することは不可能であった。
【００３１】
図２（ｂ）に示されるようにゲート絶縁膜を形成した後には、以下のような手法によって、図１に示されるＭＯＳデバイスを作製することができる。
【００３２】
まず、化学気相成長法によってポリシリコン膜を全面に堆積し、このポリシリコン膜をパターニングしてゲート電極４を形成する。続いて、例えば４５０℃、圧力１０ｍＴｏｒｒ〜１気圧の条件下において、窒素ガスで希釈したＳｉＨ4ガスとＮＨ3ガスとの混合ガスを用いて、例えば５〜２００ｎｍのＣＶＤシリコン窒化膜を堆積して側壁絶縁膜６を形成する。
【００３３】
以後の工程は、通常のＭＯＳトランジスタの製造工程と同様である。すなわち、例えば加速電圧２０ｋｅＶ、ドーズ量１×１０15ｃｍ-2で砒素のイオン注入を行なってソース領域・ドレイン領域５を形成する。続いて、化学気相成長法によって全面にＣＶＤシリコン酸化膜を堆積して層間絶縁膜７を形成し、この層間絶縁膜にコンタクト孔を開口する。続いて、スパッタ法によって全面にＡｌ膜を堆積し、このＡｌ膜を反応性イオンエッチングによってパターニングして配線８を形成することにより、図１に示したようなゲート絶縁膜を有するＭＯＳトランジスタが完成する。
【００３４】
こうして作製された本発明のＭＯＳトランジスタは、界面準位が少なく、かつ反転層のモビリティが高いことに起因して、良好な特性が得られていることが確認された。
【００３５】
（実施例２）
図３を参照して、本発明におけるゲート絶縁膜の製造方法の他の例について説明する。
【００３６】
まず、面方位（１００）、比抵抗４〜６Ωｃｍのｐ型シリコン基板２１上に、反応性イオンエッチングにより素子分離のための溝を形成する。続いて、例えばＬＰ−ＴＥＯＳ膜を埋め込むことによって、図３（ａ）に示すように素子分離領域２２を形成する。
【００３７】
一例として、ＭＢＥ法を用いてゲート絶縁膜を形成する場合について説明する。
【００３８】
Ｓｉ基板２１は、希フッ酸でウェット処理を行なって表面を水素でターミネイトした後、ＭＢＥ装置に導入する。基板温度を３００℃とし、金属Ｌａを蒸発源として用いてＳｉ基板上にＬａを１モノレイヤ蒸着する。その後、Ｓｉ基板温度を６００℃に昇温することによって、１モノレイヤのＬａシリサイド（ＬａＳｉ2）２３を形成し、Ｓｉ表面をターミネイトする。この後、ＭＢＥ装置を用いて、第一のペロブスカイト誘電体としてＣａ0.8Ｓｒ0.2ＴｉＯ3膜を１５Å堆積して、格子定数調整用のバッファー層２４を形成する。この上に、さらに、第二のペロブスカイト誘電体としてＳｒＺｒＯ3層２５を堆積して、図３（ｂ）に示すようなゲート絶縁膜を形成した。
【００３９】
ここで形成されたＬａＳｉ2、Ｃａ0.8Ｓｒ0.2ＴｉＯ3およびＳｒＺｒＯ3の格子定数は、それぞれ５．４３Å、３．８５Åおよび４．１０Åである。
【００４０】
ＳｒＺｒＯ3誘電体は、このように格子定数が大きいので、通常はＳｉ上にエピタキシャル成長するのが困難であるが、上述したような方法を用いることによって、ＳｒＺｒＯ3誘電体をゲート絶縁膜として用いるゲートスタックを形成することが可能となった。
【００４１】
本実施例で作製したゲート絶縁膜のシリコン酸化膜換算実効膜厚は、０．４ｎｍを達成することができた。また、Ｇａ0.8Ｓｒ0.2ＴｉＯ3のバンドギャップが３．３ｅＶであるのに対し、ＳｒＺｒＯ3は６ｅＶと大きなバンドギャップを有しているので、これを用いることによって、リーク電流が１．０Ｖ印加時に１０×-4Ａ／ｃｍ2と極めて低いことが明らかになった。
【００４２】
本実施例によるゲート絶縁膜を形成した後、実施例１と同様の手法により、図１に示したＭＯＳトランジスタを作製した。得られたＭＯＳトランジスタは、界面準位が少なく、かつ、反転層のモビリティが高いことに起因して、良好な特性が得られていることが確認された。
【００４３】
（実施例３）
前述の実施例２では、バッファー層としてＣａ0.8Ｓｒ0.2ＴｉＯ3を用いて、誘電体層としてＳｒＺｒＯ3を用いたが、これらに限定されるものではない。バッファー層のためのペロブスカイトは、３．８４Å＜ａ＜３．８８Åの格子定数を有することが必要であり、また誘電体層の格子定数はこれより大きいことが必要であるので、こうした格子定数を有する任意のＡＢＯ3ペロブスカイト（ＡはＳｒ，Ｃａより選ばれる少なくとも一種、ＢはＴｉ、Ｚｒから選ばれる少なくとも一種）を、バッファー層や誘電体層として用いることができる。
【００４４】
図４には、バッファー層ならびに誘電体層に適した組成を示す。図４中、Ｒ１で示される領域は、Ｓｉと格子整合する組成領域であり、Ｒ２で示される領域は、バッファー層として適する組成領域であり、Ｒ３で示される領域は、誘電体層として適する組成領域である。領域Ｒ１に含まれるものとしては、例えばＳｒ0.1Ｇａ0.9Ｔｉ0.5Ｚｒ0.5Ｏ3等が挙げられ、領域Ｒ２に含まれるものとしては、例えばＳｒ0.1Ｇａ0.9Ｔｉ0.3Ｚｒ0.7Ｏ3等が挙げられ、領域Ｒ３に含まれるものとしては、例えばＳｒ0.2Ｇａ0.8Ｔｉ0.5Ｚｒ0.5Ｏ3等が挙げられる。
【００４５】
このようにバッファー層を介して、格子定数がより大きなペロブスカイト誘電体Ｂａ1-xＳｒxＴｉＯ3をエピタキシャル成長した場合、その当該誘電体は、バッファー層との格子ミスマッチにより膜垂直方向に延伸した格子ひずみを生じて、強誘電体特性を示すことが確認された。このようなゲートスタックを用いることにより、不揮発性メモリ特性を有する強誘電体ゲート電界効果トランジスタ（ＭＦＩＳＦＥＴ）を容易に作製することができる。
【００４６】
ここで用いられるペロブスカイト誘電体Ｂａ1-xＳｒxＴｉＯ3におけるｘとしては、良好な強誘電体特性を得るために０以上０．６以下の値を選択することが好ましい。また、この誘電体をバッファー層上に堆積する際には、ある程度の成膜粒子エネルギーを有するスパッタ法等により成膜することが望ましい。
【００４７】
さらに、バッファー層を介して堆積する誘電体層の格子定数を適切に選定して、基板Ｓｉに引っ張り応力を与えることによって、Ｓｉ価電子帯、伝導帯の縮退を解き、電子有効質量を低減して移動度を上げて動作速度を改善したＭＯＳＦＥＴを作製することも可能である。特に、ゲート電極として熱膨張率が小さなインバー合金等を用いた場合には、熱応力の効果も加わって、さらに有効な移動度向上の効果を得ることができる。
【００４８】
（実施例４）
ひずみＳｉを最上面に有するひずみＳｉ−ＳＯＩ上に、本発明のゲート絶縁膜を用いて作製したＭＯＳトランジスタの例を説明する。
【００４９】
まず、ＵＨＶ−ＣＶＤ法（Ｕｌｔｒａ−Ｈｉｇｈ−Ｖａｃｕｕｍ Ｃｈeｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、Ｓｉ基板上にＳｉＧｅバッファー層と、第一の応力緩和ＳｉＧｅ層とを形成する。次いで、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ−ｂｙ−Ｉｍｐｌａｎｔｅｄ−Ｏｘｙｇｅｎ）法により、酸素注入（ドーズ量４×１０17ｃｍ-2）、およびその後の高温アニール（１３５０℃）を６時間行なって、第一ＳｉＧｅ層中に埋め込み酸化膜を形成する。その後、第一ＳｉＧｅ層を多少エッチングした後、第二ＳｉＧｅ層とＳｉ層とをＵＨＶ−ＣＶＤ法により再成長することによって、ひずみＳＯＩ基板が作製される。ｎおよびｐチャネルＭＯＳＦＥＴを、通常の熱酸化（８００℃）によるゲート絶縁膜（９ｎｍ）形成と、通常のイオン注入法によるソース／ドレイン拡散層形成とにより作製した。このときの最上面ひずみＳｉ層の面内格子定数は、通常のＳｉに比べて延伸したａ＝５．４８Åである。
【００５０】
この後、かかるひずみシリコンＳＯＩ基板上に、反応性イオンエッチングにより、素子分離のための溝を形成する。続いて、例えばＬＰ−ＴＥＯＳ膜を埋め込むことにより素子分離領域を形成する。ここで一例として、ＭＢＥ法を用いてゲート絶縁膜を形成する場合について説明する。ひずみＳｉＳＯＩ表面を、希フッ酸でウェット処理して表面を水素でターミネイトした後、この基板をＭＢＥ装置に導入する。基板温度を３００℃とし、金属Ｓｒを蒸発源として用いて、Ｓｉ基板上にＳｒを０．５モノレイヤー蒸着する。次いで、Ｓｉ基板温度を６００℃に昇温することによって、１モノレイヤのＳｒシリサイド（ＳｒＳｉ2）を形成し、Ｓｉ表面をターミネイトする。この後、ＳｉならびにＳｉＳｒ2モノレイヤー層と格子定数がマッチしたペロブスカイト誘電体Ｓｒ0.5Ｃａ0.5ＴｉＯ3を１００Å堆積する。
【００５１】
なお、歪みＳｉの格子定数は５．４８Åであり、ここで形成されたＳｉＳｒ2およびＳｒ0.5Ｃａ0.5ＴｉＯ3の格子定数は、それぞれ５．４８Åおよび５．８９Åである。
【００５２】
本実施例においては、ひずみＳｉあるいはその上に極薄く形成したひずみＳｉと同一の格子定数を有するシリサイド層と格子マッチングの良好なペロブスカイト誘電体を堆積して、ゲート絶縁膜を形成している。これによって、界面準位が少なく、移動度が大きく、ゲートリークが少ないといった特性の優れたトランジスタを得ることができる。
【００５３】
【発明の効果】
以上詳述したように本発明によれば、高誘電率であるとともに界面特性を良好に保持することが可能なゲート絶縁膜を有するＭＯＳトランジスタが提供される。本発明を用いることによって、ＬＳＩの性能を維持しつつ、さらなる微細化を図ることが可能となり、その工業的価値は絶大である。
【図面の簡単な説明】
【図１】本発明に係るＭＯＳトランジスタの一例の構成を表わす概略図。
【図２】本発明におけるゲート絶縁膜の製造方法の一例を表わす工程断面図。
【図３】本発明におけるゲート絶縁膜の製造方法の他の例を表わす工程断面図。
【図４】本発明におけるバッファー層および誘電体層に適した組成を説明する図。
【符号の説明】
１…シリコン基板
２…素子分離領域
３…ゲート絶縁膜
４…ゲート電極
５…拡散層（ソース・ドレイン領域）
６…ＣＶＤシリコン窒化膜
７…層間絶縁膜
８…Ａｌ配線
１１…シリコン基板
１２…素子分離領域
１３…シリサイド
１４…高誘電体
２１…シリコン基板
２２…素子分離領域
２３…シリサイド
２４…バッファー層
２５…高誘電体
Ｒ１…Ｓｉと格子整合する組成領域
Ｒ２…バッファー層として適する組成領域
Ｒ３…誘電体層として適する組成領域
【発明の属する技術分野】
本発明は、半導体素子に係り、特に高速かつ高集積化が可能なＭＯＳトランジスタに関する。
【０００２】
【従来の技術】
ＬＳＩの高速化・高集積化は、スケーリング則によるＭＯＳデバイスの微細化によって進められてきた。これは、絶縁膜、ゲート長等のＭＯＳデバイスの各部分を、高さ方向および横方向における寸法を同時に縮小することで、微細化時に素子の特性を正常に保ち、また性能を上げることを可能にしてきた。スケーリング則によると、ＭＯＳトランジスタは微細化の一途をたどっており、西暦２０００年以降の次世代ＭＯＳトランジスタにはＳｉＯ2ゲート絶縁膜は２ｎｍ以下の膜厚が要求されている。しかしながら、この膜厚領域は直接トンネル電流が流れ始める厚さであり、リーク電流の抑制ができず、消費電力の増加等の問題を回避することができない。よって、ＳｉＯ2よりも誘電率が高い材料を用いてゲート絶縁膜を形成し、シリコン酸化膜換算実効膜厚を２ｎｍ以下に抑えつつ、物理膜厚を稼いでリーク電流を抑えることが必要である。また、ＭＯＳトランジスタでは、リーク電流の抑制とともに、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔｉｖｅ−Ｔｒａｎｓｉｓｔｏｒ）であるために、Ｓｉ界面特性が特に重要である。よって、高誘電率であり、かつ界面特性を良好に保持できる絶縁膜ゲートが必要となる。
【０００３】
近年、ゲート絶縁膜としてＳｉＯ2やシリコン窒化膜に代わり、誘電率がより大きい金属酸化物をゲート絶縁膜として用いる、いわゆる高誘電体（Ｈｉｇｈ−Ｋ）ゲート絶縁膜の研究が盛んに行なわれている。ペロブスカイト型酸化物誘電体は、誘電率が非常に高いことからこのような高誘電体ゲート絶縁膜材料として適した材料といえる。しかしながら、この種のペロブスカイト誘電体を多結晶膜として用いる場合、結晶性が低く、結晶欠陥が多いため誘電率が本来の値より低かったり、リーク電流が大きいといった問題が発生している。
【０００４】
近年、分子線エピタキシ（ＭＢＥ）法を用いて、ＳｒＴｉＯ3をＳｉ基板上にエピタキシャル成長させたゲート絶縁膜が報告された。ここでは、シリコン酸化膜の形成を抑制するために、ＳｒＴｉＯ3成膜に先立って、Ｓｒシリサイドをサブモノレイヤ形成した後、Ｓｉ上にＳｒＴｉＯ3の直接接合が実現されている。（Ｒ．Ａ．ＭｃＫｅｅら、Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．８１，３０１４（１９９８））。
【０００５】
このようなエピタキシャル成長したＳｒＴｉＯ3膜は、結晶性が高く、粒界が存在しないことから、極めて均質でかつリーク電流の低いゲート絶縁膜が期待できる。なお、Ｓｉ上にエピタキシャル成長されたＳｒＴｉＯ3膜においては、ＳｒＴｉＯ3は面内で４５度回転した形で成長する。したがって、Ｓｉの格子定数に対してペロブスカイト誘電体の格子定数の√２倍が一致する場合に格子マッチングが最適である。しかしながら、ＳｒＴｉＯ3の格子定数はこの最適マッチングの格子定数よりやや大きく、これによりＳｒＴｉＯ3には格子欠陥や転移が発生し、これに起因したリーク電流の増大や界面電子トラップの発生やこれに起因するスレッショルド電圧のシフト、チャネルモビリティの低下が起こるという問題点があった。
【０００６】
【発明が解決しようとする課題】
上述したように、ＬＳＩの高集積化を目指し、性能を維持、向上させながら微細化を進めるためには、高誘電率であり、かつ界面特性を良好に保持できる絶縁膜ゲートが必要となる。しかしながら、Ｓｉ基板との界面にシリコン酸化膜を形成することなく高誘電率を保ち、かつ良好な界面特性をもつゲート絶縁膜は実現されていない。
【０００７】
本発明は、このような問題点を解決するためになされたものであり、高誘電率であるとともに界面特性を良好に保持することが可能なゲート絶縁膜を有するＭＯＳトランジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明は、Ｓｉを主成分とする半導体基板と、前記半導体基板上にＳｒシリサイドを介して接合してエピタキシャル成長されたペロブスカイト誘電体を含むゲート絶縁膜とを具備し、前記ペロブスカイト誘電体は、以下で表わされる組成を有し、格子定数は３．８４Å＜ａ＜３．８８Åであることを特徴とするＭＯＳ電界効果トランジスタを提供する。
【００１０】
Ｓｒ1-xＣａxＴｉ1-yＺｒyＯ3-d
（ここで、０．８≦ｘ≦１．０、０＜ｙ≦０．５、ｄは酸素欠損を表わし、０≦ｄ≦０．１である。）
【００１１】
本発明者らは、半導体基板上にＳｒシリサイドを介して接合してエピタキシャル成長させた特定の格子定数を有するペロブスカイト誘電体層は、高誘電率であるとともに、界面特性を良好に保持することができるゲート絶縁膜となり得ることを見出して、本発明をなすに至ったものである。
【００１２】
ここで示した格子定数は、立方晶で表示した室温の値であるが、このペロブスカイト結晶が正方晶あるいは斜方晶の場合には、擬立方晶として換算した際に、この値に相当する格子定数あるいは単位胞体積を有するペロブスカイト誘電体であればよい。
【００１３】
また、Ｓｉを主成分とする半導体基板上にこうした格子定数を有するペロブスカイト誘電体をＳｉＯ2層なしに形成するために、基板上にサブモノレイヤから１，２モノレイヤー程度のアルカリ土類シリサイドあるいは希土類シリサイド等を形成した後、ペロブスカイト誘電体を堆積してもよい。
【００１４】
さらに、３．８４Å＜ａ＜３．８８Åの格子定数を有する第一のペロブスカイト誘電体層を中間層として半導体基板上にエピタキシャル成長させ、この中間層の上により大きな格子定数を有する第二のペロブスカイト誘電体を堆積してゲート絶縁膜を形成した場合には、Ｓｉ界面近傍の格子欠陥を低減することも可能である。
【００１５】
本発明のような特定のペロブスカイト誘電体を含むゲート絶縁膜を形成することによって、Ｓｉと格子整合の良好な誘電体／Ｓｉ直接接合が得られ、ミスマッチの低減により界面欠陥の低減か可能となり、界面特性の良好なゲート絶縁膜が実現できる。
【００１６】
なお、サブ１００ｎｍ領域において、超高速ロジックＵＬＳＩの実現には、そのＣＭＯＳ回路の高速化が必須である。そのためには、ＭＯＳＦＥＴのキャリア移動度の向上、およびその寄生素子（ソース／ドレイン抵抗、接合容量等）の低減化を両立することが重要となる。したがって、薄膜ＳＯＩ素子構造は、チャネルに高濃度不純物が不要（ＳＯＩ層の薄膜化によって短チャネル効果を抑制）のため、キャリアの高移動度が実現でき（キャリアの不純物とのクーロン散乱の抑制）、また厚い埋め込み酸化膜構造によるソース／ドレイン接合の低容量化が達成できるため、非常に有望な素子構造である。
【００１７】
本発明におけるゲート絶縁膜は、通常のＳｉ基板上に形成されたＭＯＳトランジスタと同様、このようなＳＯＩ基板上に作製されたＭＯＳトランジスタに適用することももちろん可能である。
【００１８】
さらに最近、ＣＭＯＳ回路の高速化のため、ＳＯＩ基板のＳｉ層に応力ひずみを加えることによって、キャリア移動度の向上が実現できる。このひずみＳｉにおいては、格子定数の大きなＳｉＧｅ層上にＳｉ層を堆積してＳｉ層に基板面内方向の引っ張り応力を与え、面内方向の格子定数を延伸させる。その結果として、Ｓｉのバンド構造が変調され、キャリアのサブバンド間の散乱が減少するとともに、その実効質量も低減することを利用したものである。これにより、ひずみＳｉ層中ではキャリア移動度の向上が実現できるわけである。
【００１９】
本発明におけるゲート絶縁膜は、このようなひずみシリコンＳＯＩ基板上に作製されたＭＯＳトランジスタに適用することも、もちろん可能である。この際には、ＭＯＳトランジスタを形成するＳｉ層の面内格子定数が通常のバルクＳｉに比べて大きな値を有しているため、ゲート絶縁膜に用いるエピタキシャル絶縁膜の格子定数もひずみＳｉのそれに合わせて調整することが必要になる。
【００２０】
【発明の実施の形態】
以下、図面を参照しつつ、本発明を具体的に説明する。
【００２１】
図１は、本発明の基本的な実施例に係るｎチャネルＭＯＳトランジスタの一例の断面構造を示した図である。図示するように、ｐ型シリコン基板1中には素子分離領域２が離間して形成され、ｎ型不純物が導入された拡散層（ソース・ドレイン領域）５がそれぞれに隣接して設けられている。また、基板１上にはゲート絶縁膜３を介してゲート電極４が形成され、ゲート電極４の側壁には、例えばＣＶＤシリコン窒化膜などからなる絶縁膜６が設けられている。
【００２２】
ゲート電極４、側壁絶縁膜６および素子分離領域２の上には、例えばＣＶＤシリコン酸化膜などからなる層間絶縁膜７が形成され、この層間絶縁膜７に設けられたコンタクト孔を介して、ゲート電極４およびソース・ドレイン領域５にＡｌ配線８が接続されている。
【００２３】
（実施例１）
ここで、図２を参照して、本発明におけるゲート絶縁膜の製造方法の一例について詳細に説明する。
【００２４】
まず、面方位（１００）、比抵抗４〜６Ωｃｍのｐ型シリコン基板１１上に、反応性イオンエッチングにより、素子分離のための溝を形成する。続いて、例えばＬＰ−ＴＥＯＳ膜を埋め込むことによって、図２（ａ）に示すように素子分離領域１２を形成する。
【００２５】
一例として、ＭＢＥ法を用いてゲート絶縁膜を形成する場合について説明する。
【００２６】
Ｓｉ基板１１は、希フッ酸でウェット処理を行なって表面を水素でターミネイトした後、ＭＢＥ装置に導入する。基板温度を３００℃とし、金属Ｓｒを蒸発源として用いてＳｉ基板上にＳｒを１モノレイヤ蒸着する。その後、Ｓｉ基板温度を６００℃に昇温することによって、１モノレイヤのＳｒシリサイド（ＳｉＳｒ2）１３を形成し、Ｓｉ表面をターミネイトする。この後、ＳｉならびにＳｉＳｒ2モノレイヤー膜と格子定数がマッチしたペロブスカイト誘電体Ｓｒ0.2Ｃａ0.8ＴｉＯ3膜１４を１００Å堆積して、図２（ｂ）に示すような構造を得る。
【００２７】
なお、Ｓｉの格子定数は５．４３Åであり、ここで形成されたＳｉＳｒ2およびＳｒ0.2Ｃａ0.8ＴｉＯ3の格子定数は、それぞれ３．８５Åおよび３．８５Åである。
【００２８】
本実施例においては、Ｓｉあるいはその上に極薄く形成したＳｉと同一の格子定数を有するシリサイド膜と格子マッチングの良好なペロブスカイト誘電体を堆積してゲート絶縁膜を形成している。これによって、界面準位が少なく移動度が大きく、ゲートリークが少ないといった特性の優れたトランジスタを得ることができる。
【００２９】
上述したような製造方法を用いることにより、Ｓｉ基板との界面にシリコン酸化膜が形成されるのを回避して、ゲート絶縁膜を作製することが可能となった。本実施例で作製したゲート絶縁膜のシリコン酸化膜換算実効膜厚は、１ｎｍを達成することができた。
【００３０】
一方、ＳｒシリサイドでＳｉ表面をターミネイトすることなく、Ｓｒ0.2Ｃａ0.8ＴｉＯ3を成膜した場合には、界面にシリコン酸化膜が２．５ｎｍ形成されてしまい、基板上に直接接合してＳｒ0.2Ｃａ0.8ＴｉＯ3をエピタキシャル成長することができなかった。この場合、シリコン酸化膜換算実効膜厚は３ｎｍ以上となり、次世代ＬＳＩに代表される２ｎｍ以下の換算膜厚を実現することは不可能であった。
【００３１】
図２（ｂ）に示されるようにゲート絶縁膜を形成した後には、以下のような手法によって、図１に示されるＭＯＳデバイスを作製することができる。
【００３２】
まず、化学気相成長法によってポリシリコン膜を全面に堆積し、このポリシリコン膜をパターニングしてゲート電極４を形成する。続いて、例えば４５０℃、圧力１０ｍＴｏｒｒ〜１気圧の条件下において、窒素ガスで希釈したＳｉＨ4ガスとＮＨ3ガスとの混合ガスを用いて、例えば５〜２００ｎｍのＣＶＤシリコン窒化膜を堆積して側壁絶縁膜６を形成する。
【００３３】
以後の工程は、通常のＭＯＳトランジスタの製造工程と同様である。すなわち、例えば加速電圧２０ｋｅＶ、ドーズ量１×１０15ｃｍ-2で砒素のイオン注入を行なってソース領域・ドレイン領域５を形成する。続いて、化学気相成長法によって全面にＣＶＤシリコン酸化膜を堆積して層間絶縁膜７を形成し、この層間絶縁膜にコンタクト孔を開口する。続いて、スパッタ法によって全面にＡｌ膜を堆積し、このＡｌ膜を反応性イオンエッチングによってパターニングして配線８を形成することにより、図１に示したようなゲート絶縁膜を有するＭＯＳトランジスタが完成する。
【００３４】
こうして作製された本発明のＭＯＳトランジスタは、界面準位が少なく、かつ反転層のモビリティが高いことに起因して、良好な特性が得られていることが確認された。
【００３５】
（実施例２）
図３を参照して、本発明におけるゲート絶縁膜の製造方法の他の例について説明する。
【００３６】
まず、面方位（１００）、比抵抗４〜６Ωｃｍのｐ型シリコン基板２１上に、反応性イオンエッチングにより素子分離のための溝を形成する。続いて、例えばＬＰ−ＴＥＯＳ膜を埋め込むことによって、図３（ａ）に示すように素子分離領域２２を形成する。
【００３７】
一例として、ＭＢＥ法を用いてゲート絶縁膜を形成する場合について説明する。
【００３８】
Ｓｉ基板２１は、希フッ酸でウェット処理を行なって表面を水素でターミネイトした後、ＭＢＥ装置に導入する。基板温度を３００℃とし、金属Ｌａを蒸発源として用いてＳｉ基板上にＬａを１モノレイヤ蒸着する。その後、Ｓｉ基板温度を６００℃に昇温することによって、１モノレイヤのＬａシリサイド（ＬａＳｉ2）２３を形成し、Ｓｉ表面をターミネイトする。この後、ＭＢＥ装置を用いて、第一のペロブスカイト誘電体としてＣａ0.8Ｓｒ0.2ＴｉＯ3膜を１５Å堆積して、格子定数調整用のバッファー層２４を形成する。この上に、さらに、第二のペロブスカイト誘電体としてＳｒＺｒＯ3層２５を堆積して、図３（ｂ）に示すようなゲート絶縁膜を形成した。
【００３９】
ここで形成されたＬａＳｉ2、Ｃａ0.8Ｓｒ0.2ＴｉＯ3およびＳｒＺｒＯ3の格子定数は、それぞれ５．４３Å、３．８５Åおよび４．１０Åである。
【００４０】
ＳｒＺｒＯ3誘電体は、このように格子定数が大きいので、通常はＳｉ上にエピタキシャル成長するのが困難であるが、上述したような方法を用いることによって、ＳｒＺｒＯ3誘電体をゲート絶縁膜として用いるゲートスタックを形成することが可能となった。
【００４１】
本実施例で作製したゲート絶縁膜のシリコン酸化膜換算実効膜厚は、０．４ｎｍを達成することができた。また、Ｇａ0.8Ｓｒ0.2ＴｉＯ3のバンドギャップが３．３ｅＶであるのに対し、ＳｒＺｒＯ3は６ｅＶと大きなバンドギャップを有しているので、これを用いることによって、リーク電流が１．０Ｖ印加時に１０×-4Ａ／ｃｍ2と極めて低いことが明らかになった。
【００４２】
本実施例によるゲート絶縁膜を形成した後、実施例１と同様の手法により、図１に示したＭＯＳトランジスタを作製した。得られたＭＯＳトランジスタは、界面準位が少なく、かつ、反転層のモビリティが高いことに起因して、良好な特性が得られていることが確認された。
【００４３】
（実施例３）
前述の実施例２では、バッファー層としてＣａ0.8Ｓｒ0.2ＴｉＯ3を用いて、誘電体層としてＳｒＺｒＯ3を用いたが、これらに限定されるものではない。バッファー層のためのペロブスカイトは、３．８４Å＜ａ＜３．８８Åの格子定数を有することが必要であり、また誘電体層の格子定数はこれより大きいことが必要であるので、こうした格子定数を有する任意のＡＢＯ3ペロブスカイト（ＡはＳｒ，Ｃａより選ばれる少なくとも一種、ＢはＴｉ、Ｚｒから選ばれる少なくとも一種）を、バッファー層や誘電体層として用いることができる。
【００４４】
図４には、バッファー層ならびに誘電体層に適した組成を示す。図４中、Ｒ１で示される領域は、Ｓｉと格子整合する組成領域であり、Ｒ２で示される領域は、バッファー層として適する組成領域であり、Ｒ３で示される領域は、誘電体層として適する組成領域である。領域Ｒ１に含まれるものとしては、例えばＳｒ0.1Ｇａ0.9Ｔｉ0.5Ｚｒ0.5Ｏ3等が挙げられ、領域Ｒ２に含まれるものとしては、例えばＳｒ0.1Ｇａ0.9Ｔｉ0.3Ｚｒ0.7Ｏ3等が挙げられ、領域Ｒ３に含まれるものとしては、例えばＳｒ0.2Ｇａ0.8Ｔｉ0.5Ｚｒ0.5Ｏ3等が挙げられる。
【００４５】
このようにバッファー層を介して、格子定数がより大きなペロブスカイト誘電体Ｂａ1-xＳｒxＴｉＯ3をエピタキシャル成長した場合、その当該誘電体は、バッファー層との格子ミスマッチにより膜垂直方向に延伸した格子ひずみを生じて、強誘電体特性を示すことが確認された。このようなゲートスタックを用いることにより、不揮発性メモリ特性を有する強誘電体ゲート電界効果トランジスタ（ＭＦＩＳＦＥＴ）を容易に作製することができる。
【００４６】
ここで用いられるペロブスカイト誘電体Ｂａ1-xＳｒxＴｉＯ3におけるｘとしては、良好な強誘電体特性を得るために０以上０．６以下の値を選択することが好ましい。また、この誘電体をバッファー層上に堆積する際には、ある程度の成膜粒子エネルギーを有するスパッタ法等により成膜することが望ましい。
【００４７】
さらに、バッファー層を介して堆積する誘電体層の格子定数を適切に選定して、基板Ｓｉに引っ張り応力を与えることによって、Ｓｉ価電子帯、伝導帯の縮退を解き、電子有効質量を低減して移動度を上げて動作速度を改善したＭＯＳＦＥＴを作製することも可能である。特に、ゲート電極として熱膨張率が小さなインバー合金等を用いた場合には、熱応力の効果も加わって、さらに有効な移動度向上の効果を得ることができる。
【００４８】
（実施例４）
ひずみＳｉを最上面に有するひずみＳｉ−ＳＯＩ上に、本発明のゲート絶縁膜を用いて作製したＭＯＳトランジスタの例を説明する。
【００４９】
まず、ＵＨＶ−ＣＶＤ法（Ｕｌｔｒａ−Ｈｉｇｈ−Ｖａｃｕｕｍ Ｃｈeｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、Ｓｉ基板上にＳｉＧｅバッファー層と、第一の応力緩和ＳｉＧｅ層とを形成する。次いで、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ−ｂｙ−Ｉｍｐｌａｎｔｅｄ−Ｏｘｙｇｅｎ）法により、酸素注入（ドーズ量４×１０17ｃｍ-2）、およびその後の高温アニール（１３５０℃）を６時間行なって、第一ＳｉＧｅ層中に埋め込み酸化膜を形成する。その後、第一ＳｉＧｅ層を多少エッチングした後、第二ＳｉＧｅ層とＳｉ層とをＵＨＶ−ＣＶＤ法により再成長することによって、ひずみＳＯＩ基板が作製される。ｎおよびｐチャネルＭＯＳＦＥＴを、通常の熱酸化（８００℃）によるゲート絶縁膜（９ｎｍ）形成と、通常のイオン注入法によるソース／ドレイン拡散層形成とにより作製した。このときの最上面ひずみＳｉ層の面内格子定数は、通常のＳｉに比べて延伸したａ＝５．４８Åである。
【００５０】
この後、かかるひずみシリコンＳＯＩ基板上に、反応性イオンエッチングにより、素子分離のための溝を形成する。続いて、例えばＬＰ−ＴＥＯＳ膜を埋め込むことにより素子分離領域を形成する。ここで一例として、ＭＢＥ法を用いてゲート絶縁膜を形成する場合について説明する。ひずみＳｉＳＯＩ表面を、希フッ酸でウェット処理して表面を水素でターミネイトした後、この基板をＭＢＥ装置に導入する。基板温度を３００℃とし、金属Ｓｒを蒸発源として用いて、Ｓｉ基板上にＳｒを０．５モノレイヤー蒸着する。次いで、Ｓｉ基板温度を６００℃に昇温することによって、１モノレイヤのＳｒシリサイド（ＳｒＳｉ2）を形成し、Ｓｉ表面をターミネイトする。この後、ＳｉならびにＳｉＳｒ2モノレイヤー層と格子定数がマッチしたペロブスカイト誘電体Ｓｒ0.5Ｃａ0.5ＴｉＯ3を１００Å堆積する。
【００５１】
なお、歪みＳｉの格子定数は５．４８Åであり、ここで形成されたＳｉＳｒ2およびＳｒ0.5Ｃａ0.5ＴｉＯ3の格子定数は、それぞれ５．４８Åおよび５．８９Åである。
【００５２】
本実施例においては、ひずみＳｉあるいはその上に極薄く形成したひずみＳｉと同一の格子定数を有するシリサイド層と格子マッチングの良好なペロブスカイト誘電体を堆積して、ゲート絶縁膜を形成している。これによって、界面準位が少なく、移動度が大きく、ゲートリークが少ないといった特性の優れたトランジスタを得ることができる。
【００５３】
【発明の効果】
以上詳述したように本発明によれば、高誘電率であるとともに界面特性を良好に保持することが可能なゲート絶縁膜を有するＭＯＳトランジスタが提供される。本発明を用いることによって、ＬＳＩの性能を維持しつつ、さらなる微細化を図ることが可能となり、その工業的価値は絶大である。
【図面の簡単な説明】
【図１】本発明に係るＭＯＳトランジスタの一例の構成を表わす概略図。
【図２】本発明におけるゲート絶縁膜の製造方法の一例を表わす工程断面図。
【図３】本発明におけるゲート絶縁膜の製造方法の他の例を表わす工程断面図。
【図４】本発明におけるバッファー層および誘電体層に適した組成を説明する図。
【符号の説明】
１…シリコン基板
２…素子分離領域
３…ゲート絶縁膜
４…ゲート電極
５…拡散層（ソース・ドレイン領域）
６…ＣＶＤシリコン窒化膜
７…層間絶縁膜
８…Ａｌ配線
１１…シリコン基板
１２…素子分離領域
１３…シリサイド
１４…高誘電体
２１…シリコン基板
２２…素子分離領域
２３…シリサイド
２４…バッファー層
２５…高誘電体
Ｒ１…Ｓｉと格子整合する組成領域
Ｒ２…バッファー層として適する組成領域
Ｒ３…誘電体層として適する組成領域
Claims (1)
- Ｓｉを主成分とする半導体基板と、前記半導体基板上にＳｒシリサイドを介して接合してエピタキシャル成長されたペロブスカイト誘電体を含むゲート絶縁膜とを具備し、
前記ペロブスカイト誘電体は、以下で表わされる組成を有し、格子定数は３．８４Å＜ａ＜３．８８Åであることを特徴とするＭＯＳ電界効果トランジスタ。
Ｓｒ1-xＣａxＴｉ1-yＺｒyＯ3-d
（ここで、０．８≦ｘ≦１．０、０＜ｙ≦０．５、ｄは酸素欠損を表わし、０≦ｄ≦０．１である。）
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