JP2003303971A - 半導体基板及び半導体装置 - Google Patents
半導体基板及び半導体装置Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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Abstract
(57)【要約】
【課題】 ＩＶ族半導体層を備える、電気的特性の優れ
た半導体装置を提供する。 【解決手段】 半導体装置は、共通の基板構造を有する
ＤＴＭＯＳから構成されたＣＭＯＳであって、その基板
部分は、下から順にＳｉ基板４１と、シード層４４と、
単結晶酸化膜４５と、第１のＳｉＧｅ層５４と、第２の
ＳｉＧｅ層５５と、歪みＳｉ層５６とを有している。Ｐ
チャネル型ＭＯＳＦＥＴにおいては第２のＳｉＧｅ層５
５がチャネルとして機能し、Ｎチャネル型ＭＯＳＦＥＴ
においては歪みＳｉ層５６がチャネルとして機能するの
で、高速動作が可能となる。
た半導体装置を提供する。 【解決手段】 半導体装置は、共通の基板構造を有する
ＤＴＭＯＳから構成されたＣＭＯＳであって、その基板
部分は、下から順にＳｉ基板４１と、シード層４４と、
単結晶酸化膜４５と、第１のＳｉＧｅ層５４と、第２の
ＳｉＧｅ層５５と、歪みＳｉ層５６とを有している。Ｐ
チャネル型ＭＯＳＦＥＴにおいては第２のＳｉＧｅ層５
５がチャネルとして機能し、Ｎチャネル型ＭＯＳＦＥＴ
においては歪みＳｉ層５６がチャネルとして機能するの
で、高速動作が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体からなる原
基板を用いた半導体基板及び半導体装置に関し、特にＳ
ｉ基板上に設けたＩＶ族半導体層の特性を利用する半導
体基板及び半導体装置に関する。
基板を用いた半導体基板及び半導体装置に関し、特にＳ
ｉ基板上に設けたＩＶ族半導体層の特性を利用する半導
体基板及び半導体装置に関する。
【０００２】
【従来の技術】シリコン（Ｓｉ）基板上に形成されるト
ランジスタは、金属−酸化膜−半導体（ＭＯＳ）型の電
界効果型トランジスタが主流である。従来、Ｓｉ基板を
用いたＭＯＳトランジスタは、構造の微細化を進めるこ
とにより動作性能の向上が図られてきた。ところが、近
年の急激な技術の発達によって、より性能の向上したＭ
ＯＳトランジスタが求められているのに対し、微細化に
よる性能の向上には限界が見えつつある。
ランジスタは、金属−酸化膜−半導体（ＭＯＳ）型の電
界効果型トランジスタが主流である。従来、Ｓｉ基板を
用いたＭＯＳトランジスタは、構造の微細化を進めるこ
とにより動作性能の向上が図られてきた。ところが、近
年の急激な技術の発達によって、より性能の向上したＭ
ＯＳトランジスタが求められているのに対し、微細化に
よる性能の向上には限界が見えつつある。
【０００３】そこで、バルクＳｉ結晶よりもキャリア移
動度の大きい材料を用いたトランジスタの研究が盛んに
行われている。
動度の大きい材料を用いたトランジスタの研究が盛んに
行われている。
【０００４】トランジスタの特性を向上させる材料の１
つとして、歪みＳｉが提案されている（J.Welserら "St
rain dependence of the performance enhancement in
strained-Si n-MOSFETs",IEDM Tech.Dig.1994,p373,及
びK. Rimら"Enhanced hole mobilities in surface-cha
nnel strained-Si p-MOSFETs",IEDM Tech.Dig.1995,p51
7)。歪みＳｉは、格子緩和させたＳｉＧｅ層の上にＳｉ
層を成長させることによって、Ｓｉに引っ張り歪みを加
えた材料である。
つとして、歪みＳｉが提案されている（J.Welserら "St
rain dependence of the performance enhancement in
strained-Si n-MOSFETs",IEDM Tech.Dig.1994,p373,及
びK. Rimら"Enhanced hole mobilities in surface-cha
nnel strained-Si p-MOSFETs",IEDM Tech.Dig.1995,p51
7)。歪みＳｉは、格子緩和させたＳｉＧｅ層の上にＳｉ
層を成長させることによって、Ｓｉに引っ張り歪みを加
えた材料である。
【０００５】図１７は、Ｓｉを基板とし、歪みＳｉ層を
備えた半導体基板を示す図である。同図に示す半導体基
板は、Ｓｉ基板１０１と、Ｓｉ基板上に順に設けられた
ＳｉＧｅ傾斜バッファ層１０２，緩和ＳｉＧｅ層１０３
及び歪みＳｉ層１０４を有している。ここで示す基板を
以下「従来の半導体基板」と称する。
備えた半導体基板を示す図である。同図に示す半導体基
板は、Ｓｉ基板１０１と、Ｓｉ基板上に順に設けられた
ＳｉＧｅ傾斜バッファ層１０２，緩和ＳｉＧｅ層１０３
及び歪みＳｉ層１０４を有している。ここで示す基板を
以下「従来の半導体基板」と称する。
【０００６】図１７に示す従来の基板の製造方法では、
まず、Ｇｅ組成に０から所望の比率まで勾配をつけたＳ
ｉＧｅ傾斜バッファ層１０２をＳｉ基板上に設けてから
ＳｉＧｅ層をＳｉＧｅ傾斜バッファ層１０２上にエピタ
キシャル成長する。次いで、熱処理等によりＳｉＧｅ層
を緩和させて緩和ＳｉＧｅ層１０３を形成し、その上に
Ｓｉをエピタキシャル成長して歪みＳｉ層１０４を形成
する。
まず、Ｇｅ組成に０から所望の比率まで勾配をつけたＳ
ｉＧｅ傾斜バッファ層１０２をＳｉ基板上に設けてから
ＳｉＧｅ層をＳｉＧｅ傾斜バッファ層１０２上にエピタ
キシャル成長する。次いで、熱処理等によりＳｉＧｅ層
を緩和させて緩和ＳｉＧｅ層１０３を形成し、その上に
Ｓｉをエピタキシャル成長して歪みＳｉ層１０４を形成
する。
【０００７】このようにして形成された歪みＳｉ層をＭ
ＯＳトランジスタのチャネルとすることで、通常のＳｉ
基板を用いる場合と比べて動作速度を向上させることが
できる。以下にその理由を説明する。
ＯＳトランジスタのチャネルとすることで、通常のＳｉ
基板を用いる場合と比べて動作速度を向上させることが
できる。以下にその理由を説明する。
【０００８】図１は、ＳｉＧｅ層と引っ張り歪みを受け
たＳｉ層のそれぞれのバンド構造を示す図である。
たＳｉ層のそれぞれのバンド構造を示す図である。
【０００９】同図右側に示すように、歪みＳｉ層の伝導
帯では、引っ張り歪みを受けることによって六重の縮退
が解け、それぞれ二重及び四重に縮退するバンド（Δ
（２），Δ（４））とにスプリットする。Δ（２）のバ
ンドでは、キャリア電子の有効質量が小さくなって電子
の移動度が向上する。そのため、歪みＳｉ層をチャネル
とするＮチャネル型トランジスタの動作速度は向上す
る。
帯では、引っ張り歪みを受けることによって六重の縮退
が解け、それぞれ二重及び四重に縮退するバンド（Δ
（２），Δ（４））とにスプリットする。Δ（２）のバ
ンドでは、キャリア電子の有効質量が小さくなって電子
の移動度が向上する。そのため、歪みＳｉ層をチャネル
とするＮチャネル型トランジスタの動作速度は向上す
る。
【００１０】また、Ｓｉ層に歪みが加わると、価電子帯
においても伝導帯と同様にホール（正孔）の縮退が解
け、ライトホール（ＬＨ）のバンドとヘビーホール（Ｈ
Ｈ）のバンドとに分かれる。このとき、歪みＳｉ層の価
電子帯端は、ホールの有効質量が小さいライトホールの
バンドにより構成される。このため、歪みＳｉ層をＰチ
ャネル型トランジスタのチャネルとして利用することに
より、ホールの移動度が向上し、結果としてトランジス
タの動作速度を向上させることができる。このように、
Ｎチャネル型、Ｐチャネル型トランジスタ共に、チャネ
ル層のＳｉに引っ張り歪みを加えることにより、トラン
ジスタ特性の向上が図られる。
においても伝導帯と同様にホール（正孔）の縮退が解
け、ライトホール（ＬＨ）のバンドとヘビーホール（Ｈ
Ｈ）のバンドとに分かれる。このとき、歪みＳｉ層の価
電子帯端は、ホールの有効質量が小さいライトホールの
バンドにより構成される。このため、歪みＳｉ層をＰチ
ャネル型トランジスタのチャネルとして利用することに
より、ホールの移動度が向上し、結果としてトランジス
タの動作速度を向上させることができる。このように、
Ｎチャネル型、Ｐチャネル型トランジスタ共に、チャネ
ル層のＳｉに引っ張り歪みを加えることにより、トラン
ジスタ特性の向上が図られる。
【００１１】この歪みＳｉ層を用いたＭＯＳＦＥＴの動
作速度の向上については、シミュレーションによる検討
結果が報告されている（T.Hatakeyama et.al.,"Impact
of strained-Si channel on complementary metal oxid
e semiconductor circuit performance under the sub-
100nm regime",Jpn.J.Appl.Phys.,vol.40,No.4B,pp.262
7-2632,2001)。同文献によれば、歪みＳｉ層を用いたＭ
ＯＳＦＥＴの特性は、歪み量が大きくなるにつれて向上
し、トランジスタの下地となるＳｉＧｅバッファ層のＧ
ｅ組成が３０％程度となる歪み量で飽和傾向になるとさ
れる。つまり、歪みＳｉ層を用いてＭＯＳＦＥＴの特性
を向上させるためには、一定の範囲内で比較的高いＧｅ
組成を有するＳｉＧｅ傾斜バッファ層及び緩和ＳｉＧｅ
層を形成することが要求される。
作速度の向上については、シミュレーションによる検討
結果が報告されている（T.Hatakeyama et.al.,"Impact
of strained-Si channel on complementary metal oxid
e semiconductor circuit performance under the sub-
100nm regime",Jpn.J.Appl.Phys.,vol.40,No.4B,pp.262
7-2632,2001)。同文献によれば、歪みＳｉ層を用いたＭ
ＯＳＦＥＴの特性は、歪み量が大きくなるにつれて向上
し、トランジスタの下地となるＳｉＧｅバッファ層のＧ
ｅ組成が３０％程度となる歪み量で飽和傾向になるとさ
れる。つまり、歪みＳｉ層を用いてＭＯＳＦＥＴの特性
を向上させるためには、一定の範囲内で比較的高いＧｅ
組成を有するＳｉＧｅ傾斜バッファ層及び緩和ＳｉＧｅ
層を形成することが要求される。
【００１２】また、最近では、さらなる高性能ＭＯＳＦ
ＥＴを目指して、歪みＳｉ層を設けたＳＯＩ（Silicon
On Insulator)基板を用いるＭＯＳＦＥＴが試作されて
いる（S.Takagi et.al.,"Strained-Si-on-Insulator(St
rained-SOI) MOSFETs -Concept,Structures and Device
Characteristics", IEICE Trans.Electron,vol.E84-C,
No.8,pp1043-1050,2001)。ＳＯＩ基板上に歪みＳｉ層を
備えたＭＯＳＦＥＴを作製することで、寄生容量の低減
を図ることができると共に、動作速度のさらなる向上が
期待できる。さらに、歪みＳｉ層を含む半導体層をＳＯ
Ｉ基板上に非常に薄く形成させることができれば、完全
空乏型ＳＯＩ ＭＯＳＦＥＴを作製することも可能であ
り、低しきい値化、高Ｉｏｎ／Ｉｏｆｆ化、短チャネル
効果の抑制などが期待できる。ここで、「高Ｉｏｎ／Ｉ
ｏｆｆ化」とは、ゲート電圧に対するドレイン電流が大
きくなることである。
ＥＴを目指して、歪みＳｉ層を設けたＳＯＩ（Silicon
On Insulator)基板を用いるＭＯＳＦＥＴが試作されて
いる（S.Takagi et.al.,"Strained-Si-on-Insulator(St
rained-SOI) MOSFETs -Concept,Structures and Device
Characteristics", IEICE Trans.Electron,vol.E84-C,
No.8,pp1043-1050,2001)。ＳＯＩ基板上に歪みＳｉ層を
備えたＭＯＳＦＥＴを作製することで、寄生容量の低減
を図ることができると共に、動作速度のさらなる向上が
期待できる。さらに、歪みＳｉ層を含む半導体層をＳＯ
Ｉ基板上に非常に薄く形成させることができれば、完全
空乏型ＳＯＩ ＭＯＳＦＥＴを作製することも可能であ
り、低しきい値化、高Ｉｏｎ／Ｉｏｆｆ化、短チャネル
効果の抑制などが期待できる。ここで、「高Ｉｏｎ／Ｉ
ｏｆｆ化」とは、ゲート電圧に対するドレイン電流が大
きくなることである。
【００１３】このような、ＳＯＩ基板上に歪みＳｉ層を
形成するための方法として、次のような方法が提案され
ている。
形成するための方法として、次のような方法が提案され
ている。
【００１４】ひとつは、ＳｉＧｅ ＳＩＭＯＸ（Silicon
IMplanted OXide)基板を形成後、Ｇｅ含有率の高いＳ
ｉＧｅバッファ層を形成する方法である（N.Sugiyama e
t al.,"Formation of SiGe on insulator structure an
d approach to obtain highly strained Si layer for
MOSFETs",Jpn.J.Appl.Phys.,vol.40,No.4B,pp.2875-288
0,2001)。 もうひとつは、ＳＯＩ基板上に成膜したＳ
ｉＧｅ層を熱酸化してトランジスタの下地となるＳｉ層
中にＧｅを追い出すことで、Ｇｅ含有率の高いＳｉＧｅ
バッファ層を形成する方法である（T.Tezuka et al.,"A
novel fabrication technique of ultrathin and rela
xed SiGe buffer layers with high Gefraction for su
b-100nm strained silicon-on-insulator MOSFETs",Jp
n.J.Appl.Phys.,vol.40,No.4B,pp.2866-2874,2001)。こ
の方法は、酸化濃縮法と呼ばれている。
IMplanted OXide)基板を形成後、Ｇｅ含有率の高いＳ
ｉＧｅバッファ層を形成する方法である（N.Sugiyama e
t al.,"Formation of SiGe on insulator structure an
d approach to obtain highly strained Si layer for
MOSFETs",Jpn.J.Appl.Phys.,vol.40,No.4B,pp.2875-288
0,2001)。 もうひとつは、ＳＯＩ基板上に成膜したＳ
ｉＧｅ層を熱酸化してトランジスタの下地となるＳｉ層
中にＧｅを追い出すことで、Ｇｅ含有率の高いＳｉＧｅ
バッファ層を形成する方法である（T.Tezuka et al.,"A
novel fabrication technique of ultrathin and rela
xed SiGe buffer layers with high Gefraction for su
b-100nm strained silicon-on-insulator MOSFETs",Jp
n.J.Appl.Phys.,vol.40,No.4B,pp.2866-2874,2001)。こ
の方法は、酸化濃縮法と呼ばれている。
【００１５】このように、高性能ＭＯＳＦＥＴの実現を
目指して、ＳＯＩ基板上に歪みＳｉ層を形成する方法の
開発が進められている。
目指して、ＳＯＩ基板上に歪みＳｉ層を形成する方法の
開発が進められている。
【００１６】一方で、歪みＳｉ以外の材料をＳｉ基板上
に成長させて高性能ＭＯＳＦＥＴの実現を図る研究も進
められている。ＳｉＧｅ層とＳｉ層のヘテロ接合を利用
したヘテロトランジスタがその一例である。
に成長させて高性能ＭＯＳＦＥＴの実現を図る研究も進
められている。ＳｉＧｅ層とＳｉ層のヘテロ接合を利用
したヘテロトランジスタがその一例である。
【００１７】ＳｉＧｅ中のホール移動度は、Ｓｉ中より
も大きく、Ｇｅ含有率が高いほど大きくなる。このた
め、ＳｉＧｅ層をチャネルとすることで、動作速度の速
いトランジスタを実現することができる。具体的には、
ＳＯＩ基板上に第１のＳｉ層，ＳｉＧｅ層，第２のＳｉ
層とを順に成長させると、ＳｉＧｅ層−Ｓｉ層界面の価
電子帯端にバンドギャップが生じ、ホールがＳｉＧｅ層
内に蓄積する。これを利用して、特性の優れたＰチャネ
ル型ＭＯＳＦＥＴが実現できる。
も大きく、Ｇｅ含有率が高いほど大きくなる。このた
め、ＳｉＧｅ層をチャネルとすることで、動作速度の速
いトランジスタを実現することができる。具体的には、
ＳＯＩ基板上に第１のＳｉ層，ＳｉＧｅ層，第２のＳｉ
層とを順に成長させると、ＳｉＧｅ層−Ｓｉ層界面の価
電子帯端にバンドギャップが生じ、ホールがＳｉＧｅ層
内に蓄積する。これを利用して、特性の優れたＰチャネ
ル型ＭＯＳＦＥＴが実現できる。
【００１８】このように、歪みＳｉやＳｉＧｅをはじめ
として、バルクＳｉよりも優れた特性を有する半導体素
材をＳｉ基板上に形成させる研究は盛んに行われてい
る。特に、ＧｅやＣを含めたバルクＳｉ以外のＩＶ族半
導体は、Ｓｉについての加工技術を使用しやすい等の利
点があるため、ＭＯＳＦＥＴの材料として有望であると
考えられる。
として、バルクＳｉよりも優れた特性を有する半導体素
材をＳｉ基板上に形成させる研究は盛んに行われてい
る。特に、ＧｅやＣを含めたバルクＳｉ以外のＩＶ族半
導体は、Ｓｉについての加工技術を使用しやすい等の利
点があるため、ＭＯＳＦＥＴの材料として有望であると
考えられる。
【００１９】
【発明が解決しようとする課題】しかしながら、上述の
特性の優れた半導体素材をＳｉ基板上に形成する試み
は、現段階では一部を除き実用化レベルにまで達してい
るとは言い難い。
特性の優れた半導体素材をＳｉ基板上に形成する試み
は、現段階では一部を除き実用化レベルにまで達してい
るとは言い難い。
【００２０】例えば、歪みＳｉ層を形成する方法におい
て、Ｓｉ層に引っ張り歪みを加えるためには、緩和Ｓｉ
Ｇｅ層またはＳｉＧｅバッファ層をＳｉ基板上に十分に
厚く成長させて、格子緩和させる必要がある。ところ
が、図１７の例では、格子緩和させる際に、ＳｉＧｅ傾
斜バッファ層内に多数の転位が発生する。その上、Ｓｉ
Ｇｅ傾斜バッファ層上に形成される緩和ＳｉＧｅ層及び
歪みＳｉ層にも多数の転位が引き継がれてしまう。この
ような転位は、トランジスタの特性を劣化させるばかり
でなく、長期的な信頼性をも低下させる。
て、Ｓｉ層に引っ張り歪みを加えるためには、緩和Ｓｉ
Ｇｅ層またはＳｉＧｅバッファ層をＳｉ基板上に十分に
厚く成長させて、格子緩和させる必要がある。ところ
が、図１７の例では、格子緩和させる際に、ＳｉＧｅ傾
斜バッファ層内に多数の転位が発生する。その上、Ｓｉ
Ｇｅ傾斜バッファ層上に形成される緩和ＳｉＧｅ層及び
歪みＳｉ層にも多数の転位が引き継がれてしまう。この
ような転位は、トランジスタの特性を劣化させるばかり
でなく、長期的な信頼性をも低下させる。
【００２１】これまで、ＳｉＧｅ傾斜バッファ層及び緩
和ＳｉＧｅ層、あるいはＳｉＧｅバッファ層の構成を工
夫することにより転位密度の低減が図られているが、転
位密度を１０5ｃｍ-2 程度に抑えるのが限界であるた
め、デバイスに利用することが困難であった。
和ＳｉＧｅ層、あるいはＳｉＧｅバッファ層の構成を工
夫することにより転位密度の低減が図られているが、転
位密度を１０5ｃｍ-2 程度に抑えるのが限界であるた
め、デバイスに利用することが困難であった。
【００２２】また、従来技術では、ＳｉＧｅバッファ層
を格子緩和させるために厚さを１μｍ以上にしなければ
ならず、結晶成長に時間がかかり、効率良くデバイスを
製造することが困難であった。しかも、ＳｉＧｅバッフ
ァ層が非常に厚いため、後に説明する完全空乏型ＳＯＩ
ＭＯＳＦＥＴを実現することが困難であった。さら
に、ＳＯＩ基板上に歪みＳｉ層を形成する場合には、製
造工程が複雑になるという不具合もあった。
を格子緩和させるために厚さを１μｍ以上にしなければ
ならず、結晶成長に時間がかかり、効率良くデバイスを
製造することが困難であった。しかも、ＳｉＧｅバッフ
ァ層が非常に厚いため、後に説明する完全空乏型ＳＯＩ
ＭＯＳＦＥＴを実現することが困難であった。さら
に、ＳＯＩ基板上に歪みＳｉ層を形成する場合には、製
造工程が複雑になるという不具合もあった。
【００２３】また、ＳｉＧｅ層をチャネルとするＭＯＳ
ＦＥＴについては、ＳｉＧｅ層中のＧｅ含有率が高い方
が高速動作には有利であるが、上述のようにＧｅ含有率
の高く結晶欠陥の少ないＳｉＧｅ層を形成するのが困難
であるため、十分に特性の向上を図れなかった。
ＦＥＴについては、ＳｉＧｅ層中のＧｅ含有率が高い方
が高速動作には有利であるが、上述のようにＧｅ含有率
の高く結晶欠陥の少ないＳｉＧｅ層を形成するのが困難
であるため、十分に特性の向上を図れなかった。
【００２４】本発明の目的は、歪みＳｉ層やＧｅ含有率
の高いＳｉＧｅ層等のＩＶ族半導体層を有し、電気的特
性の優れた半導体装置を実現することにある。
の高いＳｉＧｅ層等のＩＶ族半導体層を有し、電気的特
性の優れた半導体装置を実現することにある。
【００２５】
【課題を解決するための手段】本発明の半導体基板は、
半導体からなる原基板と、上記原基板の上方に設けら
れ、絶縁体材料または誘電体材料から構成された結晶層
と、上記結晶層の上にエピタキシャル成長された第１の
ＩＶ族半導体層とを備えている。
半導体からなる原基板と、上記原基板の上方に設けら
れ、絶縁体材料または誘電体材料から構成された結晶層
と、上記結晶層の上にエピタキシャル成長された第１の
ＩＶ族半導体層とを備えている。
【００２６】この構成により、結晶層を埋め込み酸化膜
としたＳＯＩ基板として本発明の半導体基板を用いるこ
とができる。
としたＳＯＩ基板として本発明の半導体基板を用いるこ
とができる。
【００２７】上記結晶層は、金属酸化物から構成されて
いてもよい。
いてもよい。
【００２８】上記原基板と上記結晶層との間に設けら
れ、上記結晶層とほぼ格子整合するシード層をさらに備
えていることにより、原基板の構成材料の格子定数と第
１のＩＶ族半導体層との格子定数の違いがある場合で
も、格子の歪みがシード層中に閉じこめられるので、結
晶性の良好な結晶層及び第１のＩＶ族半導体層を形成す
ることができる。
れ、上記結晶層とほぼ格子整合するシード層をさらに備
えていることにより、原基板の構成材料の格子定数と第
１のＩＶ族半導体層との格子定数の違いがある場合で
も、格子の歪みがシード層中に閉じこめられるので、結
晶性の良好な結晶層及び第１のＩＶ族半導体層を形成す
ることができる。
【００２９】上記結晶層と上記第１のＩＶ族半導体層と
の結晶軸のずれが、ほぼ０°またはほぼ４５°であって
もよい。
の結晶軸のずれが、ほぼ０°またはほぼ４５°であって
もよい。
【００３０】また、上記結晶層は、ペロブスカイト型金
属酸化物から構成されていてもよい。
属酸化物から構成されていてもよい。
【００３１】上記結晶層は、ＳｒXＢａYＣａ1-X-YＴｉ
Ｏ3（０≦Ｘ≦１，０≦Ｙ≦１，０＜Ｘ＋Ｙ≦１）から
構成されていることにより、Ｓｒ、Ｂａ、及びＣａの混
合比を変えて、格子定数を調節することができる。Ｓｒ
XＢａYＣａ1-X-YＴｉＯ3の格子定数の√２がＳｉやＧｅ
の格子定数に近いため、第１のＩＶ族半導体層に歪みを
加えたり、安定にエピタキシャル成長できるＩＶ族半導
体の組成を変えたりすることができる。
Ｏ3（０≦Ｘ≦１，０≦Ｙ≦１，０＜Ｘ＋Ｙ≦１）から
構成されていることにより、Ｓｒ、Ｂａ、及びＣａの混
合比を変えて、格子定数を調節することができる。Ｓｒ
XＢａYＣａ1-X-YＴｉＯ3の格子定数の√２がＳｉやＧｅ
の格子定数に近いため、第１のＩＶ族半導体層に歪みを
加えたり、安定にエピタキシャル成長できるＩＶ族半導
体の組成を変えたりすることができる。
【００３２】また、上記結晶層は、ＳｒＴｉＯ3 から構
成されている場合、例えばＧｅの含有率が高いＳｉＧｅ
を安定にエピタキシャル成長させることができる。しか
も、結晶層自体の組成の安定性も高くなっている。
成されている場合、例えばＧｅの含有率が高いＳｉＧｅ
を安定にエピタキシャル成長させることができる。しか
も、結晶層自体の組成の安定性も高くなっている。
【００３３】上記第１のＩＶ族半導体層はＳｉ1-X-YＧ
ｅXＣY（０≦Ｘ≦１、０≦Ｙ＜１）から構成されている
ことにより、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣなど
を利用した種々のデバイスに用いられる半導体基板を作
製することができる。
ｅXＣY（０≦Ｘ≦１、０≦Ｙ＜１）から構成されている
ことにより、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣなど
を利用した種々のデバイスに用いられる半導体基板を作
製することができる。
【００３４】上記第１のＩＶ族半導体層は、引っ張り歪
みを受けていることにより、例えば第１のＩＶ族半導体
層をチャネルとするＭＩＳＦＥＴを作製することが可能
になる。
みを受けていることにより、例えば第１のＩＶ族半導体
層をチャネルとするＭＩＳＦＥＴを作製することが可能
になる。
【００３５】上記第１のＩＶ族半導体層は、Ｓｉから構
成されていることにより、キャリア移動度がバルクＳｉ
に比べて大きい歪みＳｉをチャネルとする電界効果型ト
ランジスタを作製することが可能になる。
成されていることにより、キャリア移動度がバルクＳｉ
に比べて大きい歪みＳｉをチャネルとする電界効果型ト
ランジスタを作製することが可能になる。
【００３６】上記第１のＩＶ族半導体層の格子定数を
ａ、上記結晶層の格子定数をｂとしたとき、ａ≒ｂ√
２，ａ≒ｂ，ａ≒ｂ／√２、のうちのいずれか１つの関
係にあることにより、第１のＩＶ族半導体層に歪みが加
わらないようにすることができるので、第１のＩＶ族半
導体層の結晶欠陥を抑えることができる。また、第１の
ＩＶ族半導体層の上に再度結晶層を成長させることもで
きるので、結晶層と第１のＩＶ族半導体層との積層構造
を形成することも可能になる。
ａ、上記結晶層の格子定数をｂとしたとき、ａ≒ｂ√
２，ａ≒ｂ，ａ≒ｂ／√２、のうちのいずれか１つの関
係にあることにより、第１のＩＶ族半導体層に歪みが加
わらないようにすることができるので、第１のＩＶ族半
導体層の結晶欠陥を抑えることができる。また、第１の
ＩＶ族半導体層の上に再度結晶層を成長させることもで
きるので、結晶層と第１のＩＶ族半導体層との積層構造
を形成することも可能になる。
【００３７】上記第１のＩＶ族半導体層の上に、エピタ
キシャル成長された第２のＩＶ族半導体層がさらに設け
られていてもよい。
キシャル成長された第２のＩＶ族半導体層がさらに設け
られていてもよい。
【００３８】上記第１のＩＶ族半導体層は、ＳｉＧｅか
ら構成されていてもよい。結晶層の組成を調節すること
により、従来困難であったＧｅの含有率が高く、結晶欠
陥が少ないＳｉＧｅ層を形成することができる。この場
合、第１のＩＶ族半導体層の上に歪みＳｉ層を形成する
ことができる。
ら構成されていてもよい。結晶層の組成を調節すること
により、従来困難であったＧｅの含有率が高く、結晶欠
陥が少ないＳｉＧｅ層を形成することができる。この場
合、第１のＩＶ族半導体層の上に歪みＳｉ層を形成する
ことができる。
【００３９】また、上記第２のＩＶ族半導体層は、引っ
張り歪みを受けたＳｉから構成されていることにより、
本発明の半導体基板を用いて、歪みＳｉ層をチャネルと
した部分空乏型ＳＯＩ ＭＩＳＦＥＴを実現することが
可能になる。
張り歪みを受けたＳｉから構成されていることにより、
本発明の半導体基板を用いて、歪みＳｉ層をチャネルと
した部分空乏型ＳＯＩ ＭＩＳＦＥＴを実現することが
可能になる。
【００４０】上記第２のＩＶ族半導体層は、上記第１の
ＩＶ族半導体層を構成するＳｉＧｅよりもＧｅ含有率の
高いＳｉＧｅから構成されており、上記第２のＩＶ族半
導体層の上にエピタキシャル成長され、引っ張り歪みを
受けた歪みＳｉ層をさらに備えていることにより、本発
明の半導体基板を用いて、第２のＩＶ族半導体層のうち
歪みＳｉ層との界面付近をチャネルとするＰチャネル型
ＭＩＳＦＥＴと、歪みＳｉ層をチャネルとするＮチャネ
ル型ＭＩＳＦＥＴとを作製することができるようにな
る。この結果、いずれの導電型のＭＩＳＦＥＴについて
も、動作速度や電流駆動力を大きく向上させることが可
能になる。
ＩＶ族半導体層を構成するＳｉＧｅよりもＧｅ含有率の
高いＳｉＧｅから構成されており、上記第２のＩＶ族半
導体層の上にエピタキシャル成長され、引っ張り歪みを
受けた歪みＳｉ層をさらに備えていることにより、本発
明の半導体基板を用いて、第２のＩＶ族半導体層のうち
歪みＳｉ層との界面付近をチャネルとするＰチャネル型
ＭＩＳＦＥＴと、歪みＳｉ層をチャネルとするＮチャネ
ル型ＭＩＳＦＥＴとを作製することができるようにな
る。この結果、いずれの導電型のＭＩＳＦＥＴについて
も、動作速度や電流駆動力を大きく向上させることが可
能になる。
【００４１】本発明の半導体装置は、半導体からなる原
基板と、上記原基板の上方に設けられ、絶縁体材料また
は誘電体材料から構成された結晶層と、上記結晶層の上
にエピタキシャル成長された第１のＩＶ族半導体層とを
備え、上記第１のＩＶ族半導体層を活性領域とするトラ
ンジスタとして機能する。
基板と、上記原基板の上方に設けられ、絶縁体材料また
は誘電体材料から構成された結晶層と、上記結晶層の上
にエピタキシャル成長された第１のＩＶ族半導体層とを
備え、上記第１のＩＶ族半導体層を活性領域とするトラ
ンジスタとして機能する。
【００４２】この構成により、結晶層を埋め込み酸化膜
としたＳＯＩ ＭＩＳＦＥＴとして本発明の半導体装置
を機能させることができる。また、バイポーラトランジ
スタとして機能させることもできる。
としたＳＯＩ ＭＩＳＦＥＴとして本発明の半導体装置
を機能させることができる。また、バイポーラトランジ
スタとして機能させることもできる。
【００４３】上記原基板の上方に設けられたゲート絶縁
膜と、上記ゲート絶縁膜の上に設けられたゲート電極
と、不純物を高濃度で含む不純物拡散領域とをさらに備
え、上記活性領域は、素子分離用絶縁膜に囲まれている
ことにより、部分空乏型あるいは完全空乏型のＳＯＩ
ＭＩＳＦＥＴが実現可能となる。そのため、ＭＩＳＦＥ
Ｔの動作速度の向上、消費電力の低減などを図ることが
できる。
膜と、上記ゲート絶縁膜の上に設けられたゲート電極
と、不純物を高濃度で含む不純物拡散領域とをさらに備
え、上記活性領域は、素子分離用絶縁膜に囲まれている
ことにより、部分空乏型あるいは完全空乏型のＳＯＩ
ＭＩＳＦＥＴが実現可能となる。そのため、ＭＩＳＦＥ
Ｔの動作速度の向上、消費電力の低減などを図ることが
できる。
【００４４】上記結晶層は、金属酸化物から構成されて
いてもよい。
いてもよい。
【００４５】上記原基板と上記結晶層との間に設けら
れ、上記結晶層とほぼ格子整合するシード層をさらに備
えていることにより、原基板の構成材料の格子定数と第
１のＩＶ族半導体層との格子定数の違いがある場合で
も、格子の歪みがシード層中に閉じこめられるので、結
晶性の良好な結晶層及び第１のＩＶ族半導体層を形成す
ることができる。この結果、原基板と格子定数が異なる
結晶性の良好なＩＶ族半導体層をチャネルとして用いる
ことができるので、ＭＩＳＦＥＴの動作速度や電流駆動
力を向上させることができる。また、例えば歪みＳｉ層
を容易に設けることができるようになるので、この層を
チャネルとして、動作速度が従来よりも向上したＭＩＳ
ＦＥＴを実現できる。
れ、上記結晶層とほぼ格子整合するシード層をさらに備
えていることにより、原基板の構成材料の格子定数と第
１のＩＶ族半導体層との格子定数の違いがある場合で
も、格子の歪みがシード層中に閉じこめられるので、結
晶性の良好な結晶層及び第１のＩＶ族半導体層を形成す
ることができる。この結果、原基板と格子定数が異なる
結晶性の良好なＩＶ族半導体層をチャネルとして用いる
ことができるので、ＭＩＳＦＥＴの動作速度や電流駆動
力を向上させることができる。また、例えば歪みＳｉ層
を容易に設けることができるようになるので、この層を
チャネルとして、動作速度が従来よりも向上したＭＩＳ
ＦＥＴを実現できる。
【００４６】上記結晶層と上記第１のＩＶ族半導体層と
の結晶軸のずれが、ほぼ０°またはほぼ４５°であって
もよい。
の結晶軸のずれが、ほぼ０°またはほぼ４５°であって
もよい。
【００４７】上記結晶層は、ペロブスカイト型金属酸化
物から構成されていてもよい。
物から構成されていてもよい。
【００４８】上記結晶層は、ＳｒXＢａYＣａ1-X-YＴｉ
Ｏ3（０≦Ｘ≦１，０≦Ｙ≦１，０＜Ｘ＋Ｙ≦１）から
構成されていることにより、Ｓｒ、Ｂａ、及びＣａの混
合比を変えて、格子定数を調節することができる。この
ため、第１のＩＶ族半導体層の組成をＳｉ、ＳｉＧｅ、
ＳｉＧｅＣなどから任意に選択できるようになる。
Ｏ3（０≦Ｘ≦１，０≦Ｙ≦１，０＜Ｘ＋Ｙ≦１）から
構成されていることにより、Ｓｒ、Ｂａ、及びＣａの混
合比を変えて、格子定数を調節することができる。この
ため、第１のＩＶ族半導体層の組成をＳｉ、ＳｉＧｅ、
ＳｉＧｅＣなどから任意に選択できるようになる。
【００４９】上記結晶層は、ＳｒＴｉＯ3 から構成され
ていることにより、例えば、第１のＩＶ族半導体層の材
料をＧｅ含有率の高いＳｉＧｅとしたり、引っ張り歪み
を受けたＳｉとしたりすることが可能になる。
ていることにより、例えば、第１のＩＶ族半導体層の材
料をＧｅ含有率の高いＳｉＧｅとしたり、引っ張り歪み
を受けたＳｉとしたりすることが可能になる。
【００５０】上記第１のＩＶ族半導体層はＳｉ1-X-YＧ
ｅXＣY（０≦Ｘ≦１、０≦Ｙ＜１）から構成されている
ことにより、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣなど
を利用した種々の電界効果型トランジスタを実現するこ
とができる。
ｅXＣY（０≦Ｘ≦１、０≦Ｙ＜１）から構成されている
ことにより、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣなど
を利用した種々の電界効果型トランジスタを実現するこ
とができる。
【００５１】上記第１のＩＶ族半導体層は、引っ張り歪
みを受けていることにより、この層をチャネルとした、
動作速度の向上が図られた完全空乏型のＳＯＩ ＭＩＳ
ＦＥＴを実現可能となる。つまり、ＳＯＩ ＭＩＳＦＥ
Ｔの高速性、省電力性に、歪み半導体層の利用によるさ
らなる高速性を加えたＭＩＳＦＥＴを実現可能となる。
みを受けていることにより、この層をチャネルとした、
動作速度の向上が図られた完全空乏型のＳＯＩ ＭＩＳ
ＦＥＴを実現可能となる。つまり、ＳＯＩ ＭＩＳＦＥ
Ｔの高速性、省電力性に、歪み半導体層の利用によるさ
らなる高速性を加えたＭＩＳＦＥＴを実現可能となる。
【００５２】上記第１のＩＶ族半導体層は、Ｓｉから構
成されていることにより、歪みＳｉ層をチャネルとして
利用するＭＩＳＦＥＴが実現できるので、従来よりも動
作速度が向上したＭＩＳＦＥＴを提供できるようにな
る。
成されていることにより、歪みＳｉ層をチャネルとして
利用するＭＩＳＦＥＴが実現できるので、従来よりも動
作速度が向上したＭＩＳＦＥＴを提供できるようにな
る。
【００５３】上記ゲート絶縁膜は、上記第１のＩＶ族半
導体層の上に設けられており、上記不純物拡散層は、上
記活性領域のうち上記ゲート電極の両側方に位置する領
域に設けられており、動作時には上記活性領域のうち、
チャネルとして機能する領域がほぼ完全に空乏化するこ
とにより、完全空乏化ＳＯＩ ＭＩＳＦＥＴを実現する
ことができる。
導体層の上に設けられており、上記不純物拡散層は、上
記活性領域のうち上記ゲート電極の両側方に位置する領
域に設けられており、動作時には上記活性領域のうち、
チャネルとして機能する領域がほぼ完全に空乏化するこ
とにより、完全空乏化ＳＯＩ ＭＩＳＦＥＴを実現する
ことができる。
【００５４】上記第１のＩＶ族半導体層の格子定数を
ａ、上記結晶層の格子定数をｂとしたとき、ａ≒ｂ√
２，ａ≒ｂ，ａ≒ｂ／√２のうちのいずれか１つの関係
にあることにより、第１のＩＶ族半導体層を、無歪みの
状態で形成することが可能になる。
ａ、上記結晶層の格子定数をｂとしたとき、ａ≒ｂ√
２，ａ≒ｂ，ａ≒ｂ／√２のうちのいずれか１つの関係
にあることにより、第１のＩＶ族半導体層を、無歪みの
状態で形成することが可能になる。
【００５５】上記第１のＩＶ族半導体層の上に、エピタ
キシャル成長された第２のＩＶ族半導体層がさらに設け
られていてもよい。
キシャル成長された第２のＩＶ族半導体層がさらに設け
られていてもよい。
【００５６】また、上記第１のＩＶ族半導体層は、Ｓｉ
Ｇｅから構成されていてもよい。この場合、結晶層の組
成を調節することにより、Ｇｅの含有率が高く、結晶欠
陥が少ないＳｉＧｅ層を形成することができる。
Ｇｅから構成されていてもよい。この場合、結晶層の組
成を調節することにより、Ｇｅの含有率が高く、結晶欠
陥が少ないＳｉＧｅ層を形成することができる。
【００５７】上記第２のＩＶ族半導体層は、引っ張り歪
みを受けたＳｉから構成されており、上記ゲート絶縁膜
は、上記第２のＩＶ族半導体層の上に設けられており、
上記不純物拡散領域は、上記第１のＩＶ族半導体層及び
上記第２のＩＶ族半導体層のうち、上記ゲート電極の両
側方に位置する領域に設けられていることにより、歪み
Ｓｉ層を備えた部分空乏型ＳＯＩ ＭＩＳＦＥＴを実現
することができる。即ち、従来のＭＩＳＦＥＴよりも動
作速度が大きく向上し、電流駆動力も向上したＭＩＳＦ
ＥＴを実現することができる。
みを受けたＳｉから構成されており、上記ゲート絶縁膜
は、上記第２のＩＶ族半導体層の上に設けられており、
上記不純物拡散領域は、上記第１のＩＶ族半導体層及び
上記第２のＩＶ族半導体層のうち、上記ゲート電極の両
側方に位置する領域に設けられていることにより、歪み
Ｓｉ層を備えた部分空乏型ＳＯＩ ＭＩＳＦＥＴを実現
することができる。即ち、従来のＭＩＳＦＥＴよりも動
作速度が大きく向上し、電流駆動力も向上したＭＩＳＦ
ＥＴを実現することができる。
【００５８】上記第２のＩＶ族半導体層の上にエピタキ
シャル成長され、引っ張り歪みを受けた歪みＳｉ層をさ
らに備え、上記第２のＩＶ族半導体層は、上記第１のＩ
Ｖ族半導体層を構成するＳｉＧｅよりもＧｅ含有率の高
いＳｉＧｅから構成されており、上記ゲート絶縁膜は、
上記歪みＳｉ層の上に設けられており、上記不純物拡散
領域は、上記第１のＩＶ族半導体層，上記第２のＩＶ族
半導体層及び上記歪みＳｉ層のうち、上記ゲート電極の
両側方に位置する領域に設けられていることにより、第
２のＩＶ族半導体層のうち歪みＳｉ層との界面付近をチ
ャネルとするＰチャネル型ＭＩＳＦＥＴと、歪みＳｉ層
をチャネルとするＮチャネル型ＭＩＳＦＥＴとを実現す
ることができるようになる。即ち、Ｐ型、Ｎ型どちらの
導電型についても電気的特性の優れたＭＩＳＦＥＴを実
現できるようになる。また、基板構造を導電型によらず
共通とすることができるので、製造が比較的容易にな
る。
シャル成長され、引っ張り歪みを受けた歪みＳｉ層をさ
らに備え、上記第２のＩＶ族半導体層は、上記第１のＩ
Ｖ族半導体層を構成するＳｉＧｅよりもＧｅ含有率の高
いＳｉＧｅから構成されており、上記ゲート絶縁膜は、
上記歪みＳｉ層の上に設けられており、上記不純物拡散
領域は、上記第１のＩＶ族半導体層，上記第２のＩＶ族
半導体層及び上記歪みＳｉ層のうち、上記ゲート電極の
両側方に位置する領域に設けられていることにより、第
２のＩＶ族半導体層のうち歪みＳｉ層との界面付近をチ
ャネルとするＰチャネル型ＭＩＳＦＥＴと、歪みＳｉ層
をチャネルとするＮチャネル型ＭＩＳＦＥＴとを実現す
ることができるようになる。即ち、Ｐ型、Ｎ型どちらの
導電型についても電気的特性の優れたＭＩＳＦＥＴを実
現できるようになる。また、基板構造を導電型によらず
共通とすることができるので、製造が比較的容易にな
る。
【００５９】上記結晶層と上記第１のＩＶ族半導体層と
が交互に複数回積層されていることにより、例えば３次
元型のＭＯＳＦＥＴを作製することが可能になる。
が交互に複数回積層されていることにより、例えば３次
元型のＭＯＳＦＥＴを作製することが可能になる。
【００６０】上記第１のＩＶ族半導体層のうち、上記ゲ
ート電極の直下方に位置する領域と上記ゲート電極とが
電気的に接続されていることにより、しきい値電圧を下
げることができる上、電流駆動力を大きくすることがで
きる。
ート電極の直下方に位置する領域と上記ゲート電極とが
電気的に接続されていることにより、しきい値電圧を下
げることができる上、電流駆動力を大きくすることがで
きる。
【００６１】上記半導体装置は、上記ゲート電極同士、
及び一つの上記不純物拡散領域同士が互いに接続された
Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴ
とから構成される相補型ＭＩＳＦＥＴであることによ
り、本発明のＭＯＳＦＥＴを論理回路等、種々の半導体
ＩＣに利用することができるようになる。
及び一つの上記不純物拡散領域同士が互いに接続された
Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴ
とから構成される相補型ＭＩＳＦＥＴであることによ
り、本発明のＭＯＳＦＥＴを論理回路等、種々の半導体
ＩＣに利用することができるようになる。
【００６２】
【発明の実施の形態】−ＩＶ族半導体層の形成方法の選
定− Ｇｅの含有率が高いＳｉＧｅ層など、格子定数がバルク
Ｓｉと異なるＩＶ族元素同士の混晶をＳｉ基板上に直接
形成することは困難である。このため、Ｓｉ基板とＩＶ
族元素の混晶との間に格子定数の違いを緩衝するための
層が必要になる。また、歪みＳｉ層を作製するために
は、Ｓｉに比べて格子定数が大きいＩＶ族半導体層をバ
ッファ層として設けなければならない。一方、バッファ
層の厚さが厚いと完全空乏型ＳＯＩ ＭＯＳＦＥＴを実
現することができないので、この点を踏まえて本願発明
者らはＩＶ族半導体層を形成するためのバッファ層の材
料を調査、選定した。
定− Ｇｅの含有率が高いＳｉＧｅ層など、格子定数がバルク
Ｓｉと異なるＩＶ族元素同士の混晶をＳｉ基板上に直接
形成することは困難である。このため、Ｓｉ基板とＩＶ
族元素の混晶との間に格子定数の違いを緩衝するための
層が必要になる。また、歪みＳｉ層を作製するために
は、Ｓｉに比べて格子定数が大きいＩＶ族半導体層をバ
ッファ層として設けなければならない。一方、バッファ
層の厚さが厚いと完全空乏型ＳＯＩ ＭＯＳＦＥＴを実
現することができないので、この点を踏まえて本願発明
者らはＩＶ族半導体層を形成するためのバッファ層の材
料を調査、選定した。
【００６３】その結果、誘電体となる金属酸化膜の単結
晶が、バッファ層として使用可能であることを見いだし
た。以下、金属酸化膜の単結晶が、バッファ層として用
いられる理由を説明する。
晶が、バッファ層として使用可能であることを見いだし
た。以下、金属酸化膜の単結晶が、バッファ層として用
いられる理由を説明する。
【００６４】図２は、（１００）面を主面とするＳｉ基
板上に誘電体膜をエピタキシャル成長させたときの原子
配置を模式的に示す図である。ここで示す誘電体はペロ
ブスカイト構造を有する金属酸化物であり、格子定数ｂ
を有している。また、Ｓｉは格子定数ａを有している。
なお、図２では、誘電体膜の金属原子のみを示してい
る。
板上に誘電体膜をエピタキシャル成長させたときの原子
配置を模式的に示す図である。ここで示す誘電体はペロ
ブスカイト構造を有する金属酸化物であり、格子定数ｂ
を有している。また、Ｓｉは格子定数ａを有している。
なお、図２では、誘電体膜の金属原子のみを示してい
る。
【００６５】図２に示すように、エピタキシャル成長面
の上から見たときのペロブスカイト酸化物及びＳｉの格
子は、共にほぼ正方形をしている。そのため、Ｓｉの格
子定数ａがペロブスカイト酸化物の格子の対角線の間隔
（ｂ√２）にほぼ等しいときに、ペロブスカイト酸化物
はＳｉにほぼ格子整合する。このとき、Ｓｉ（１００）
基板とペロブスカイト酸化膜とは結晶軸が平面的に見て
４５°回転した状態となっている。なお、図２に示すペ
ロブスカイト酸化物の格子の最小単位をサブセルとい
う。
の上から見たときのペロブスカイト酸化物及びＳｉの格
子は、共にほぼ正方形をしている。そのため、Ｓｉの格
子定数ａがペロブスカイト酸化物の格子の対角線の間隔
（ｂ√２）にほぼ等しいときに、ペロブスカイト酸化物
はＳｉにほぼ格子整合する。このとき、Ｓｉ（１００）
基板とペロブスカイト酸化膜とは結晶軸が平面的に見て
４５°回転した状態となっている。なお、図２に示すペ
ロブスカイト酸化物の格子の最小単位をサブセルとい
う。
【００６６】Ｓｉの格子定数ａは、約０．５４３ｎｍ
（５．４３Å）であるので、このときのペロブスカイト
酸化膜のサブセルの格子定数ｂは約０．３８４ｎｍ
（３．８４Å）となっている。この格子定数は、後に説
明するように（Ｓｒ，Ｂａ，Ｃａ）ＴｉＯ3 の三元混晶
と一致する。
（５．４３Å）であるので、このときのペロブスカイト
酸化膜のサブセルの格子定数ｂは約０．３８４ｎｍ
（３．８４Å）となっている。この格子定数は、後に説
明するように（Ｓｒ，Ｂａ，Ｃａ）ＴｉＯ3 の三元混晶
と一致する。
【００６７】このように、ペロブスカイト酸化膜はＳｉ
と格子整合させることができるので、逆にペロブスカイ
ト膜をＳｉ層のためのバッファ層とすることも可能なこ
とが分かる。
と格子整合させることができるので、逆にペロブスカイ
ト膜をＳｉ層のためのバッファ層とすることも可能なこ
とが分かる。
【００６８】また、ペロブスカイト酸化物の中にはＣａ
ＴｉＯ3 のように格子定数の√２倍がＳｉよりも小さい
ものとＳｒＴｉＯ3やＢａＴｉＯ3のように格子定数の√
２倍がＳｉよりも大きいものとがあるため、これらを適
当な割合で混合した混晶をバッファ層として用いること
で、Ｓｉ以外のＩＶ族半導体層をエピタキシャル成長さ
せることが可能になる。
ＴｉＯ3 のように格子定数の√２倍がＳｉよりも小さい
ものとＳｒＴｉＯ3やＢａＴｉＯ3のように格子定数の√
２倍がＳｉよりも大きいものとがあるため、これらを適
当な割合で混合した混晶をバッファ層として用いること
で、Ｓｉ以外のＩＶ族半導体層をエピタキシャル成長さ
せることが可能になる。
【００６９】図３は、ＳｒXＢａYＣａ1-X-YＴｉＯ3（
０≦ｘ≦１、０≦ｙ≦１、０＜Ｘ＋Ｙ≦１）で表される
ペロブスカイト誘電体の相図である。同図に示すよう
に、（Ｓｒ，Ｂａ，Ｃａ）ＴｉＯ3混晶は、ＣａＴｉ
Ｏ3，ＳｒＴｉＯ3及びＢａＴｉＯ3の含有率を調節する
ことにより、Ｓｉ単結晶に格子整合するものからＧｅ単
結晶に格子整合するものまでが作製される。つまり、Ｇ
ｅを任意の割合で含有するＳｉＧｅと格子整合する（Ｓ
ｒ，Ｂａ，Ｃａ）ＴｉＯ3混晶を作製することができ
る。一例として、Ｓｉ、Ｓｉ0.7Ｇｅ0.3、Ｓｉ0.5Ｇｅ
0.5及びＧｅのそれぞれと格子整合する組成をそれぞれ
図３の線Ａ、線Ｂ、線Ｃ、線Ｄの太線で示す。なお、相
図の中央下部に示す部分は、結晶が混合しない組成を示
す。
０≦ｘ≦１、０≦ｙ≦１、０＜Ｘ＋Ｙ≦１）で表される
ペロブスカイト誘電体の相図である。同図に示すよう
に、（Ｓｒ，Ｂａ，Ｃａ）ＴｉＯ3混晶は、ＣａＴｉ
Ｏ3，ＳｒＴｉＯ3及びＢａＴｉＯ3の含有率を調節する
ことにより、Ｓｉ単結晶に格子整合するものからＧｅ単
結晶に格子整合するものまでが作製される。つまり、Ｇ
ｅを任意の割合で含有するＳｉＧｅと格子整合する（Ｓ
ｒ，Ｂａ，Ｃａ）ＴｉＯ3混晶を作製することができ
る。一例として、Ｓｉ、Ｓｉ0.7Ｇｅ0.3、Ｓｉ0.5Ｇｅ
0.5及びＧｅのそれぞれと格子整合する組成をそれぞれ
図３の線Ａ、線Ｂ、線Ｃ、線Ｄの太線で示す。なお、相
図の中央下部に示す部分は、結晶が混合しない組成を示
す。
【００７０】なお、図３ではＳｉＧｅとの格子整合をと
る場合を示したが、ペロブスカイト酸化膜は、ＳｉＧｅ
Ｃとも同様に格子整合をとることができる。
る場合を示したが、ペロブスカイト酸化膜は、ＳｉＧｅ
Ｃとも同様に格子整合をとることができる。
【００７１】このように、格子定数が異なるペロブスカ
イト酸化物を混合することで、ＳｉＧｅやＳｉＧｅＣ等
からなるＩＶ族半導体層のためのバッファ層を作製する
ことができる。しかも、この方法によれば、従来技術と
比べて遙かにＧｅ含有率の高いＳｉＧｅ層を形成するこ
とが可能になる。そして、Ｇｅ含有率の高いＳｉＧｅ層
を形成することが可能になることで、より歪みの大きい
歪みＳｉ層を形成することが可能になる。
イト酸化物を混合することで、ＳｉＧｅやＳｉＧｅＣ等
からなるＩＶ族半導体層のためのバッファ層を作製する
ことができる。しかも、この方法によれば、従来技術と
比べて遙かにＧｅ含有率の高いＳｉＧｅ層を形成するこ
とが可能になる。そして、Ｇｅ含有率の高いＳｉＧｅ層
を形成することが可能になることで、より歪みの大きい
歪みＳｉ層を形成することが可能になる。
【００７２】図４は、ＳｒXＢａYＣａ1-X-YＴｉＯ3（
０≦ｘ≦１、０≦ｙ≦１、０＜Ｘ＋Ｙ≦１）で表される
ペロブスカイト誘電体おいて、引っ張り歪みＳｉ層を形
成することができる組成範囲を示す相図である。歪みＳ
ｉは、同図にハッチングで示す部分の組成のペロブスカ
イト誘電体膜の上に直接Ｓｉをエピタキシャル成長する
ことで設けることができる。ハッチングで示す範囲は、
格子定数の√２倍がＳｉの格子定数より大きくなる範囲
で、混晶が形成できる組成の範囲である。このとき、Ｓ
ｉ層はペロブスカイト誘電膜と結晶軸が平面的に見て４
５°回転した状態で引っ張り歪みを受けている。
０≦ｘ≦１、０≦ｙ≦１、０＜Ｘ＋Ｙ≦１）で表される
ペロブスカイト誘電体おいて、引っ張り歪みＳｉ層を形
成することができる組成範囲を示す相図である。歪みＳ
ｉは、同図にハッチングで示す部分の組成のペロブスカ
イト誘電体膜の上に直接Ｓｉをエピタキシャル成長する
ことで設けることができる。ハッチングで示す範囲は、
格子定数の√２倍がＳｉの格子定数より大きくなる範囲
で、混晶が形成できる組成の範囲である。このとき、Ｓ
ｉ層はペロブスカイト誘電膜と結晶軸が平面的に見て４
５°回転した状態で引っ張り歪みを受けている。
【００７３】なお、ＳｒXＢａYＣａ1-X-YＴｉＯ3以外の
金属酸化物でも、立方体型の結晶構造を有しており、格
子定数の√２倍がＳｉの格子定数に近ければ、この金属
酸化物膜上にＳｉ層をエピタキシャル成長させることが
できる。また、歪みＳｉ層を設けずに、薄いＩＶ族半導
体層を備えるＳＯＩ ＭＯＳＦＥＴを作製するために
は、金属酸化物に限らず、絶縁性の酸化物を用いればよ
い。
金属酸化物でも、立方体型の結晶構造を有しており、格
子定数の√２倍がＳｉの格子定数に近ければ、この金属
酸化物膜上にＳｉ層をエピタキシャル成長させることが
できる。また、歪みＳｉ層を設けずに、薄いＩＶ族半導
体層を備えるＳＯＩ ＭＯＳＦＥＴを作製するために
は、金属酸化物に限らず、絶縁性の酸化物を用いればよ
い。
【００７４】（第１の実施形態）本発明の第１の実施形
態として、金属酸化物からなるバッファ層を用いて作製
した、歪みＳｉ層を備えるＭＯＳＦＥＴについて説明す
る。
態として、金属酸化物からなるバッファ層を用いて作製
した、歪みＳｉ層を備えるＭＯＳＦＥＴについて説明す
る。
【００７５】図６は、本実施形態のＭＯＳＦＥＴの基板
部分の構造を示す断面図であり、図７は、本実施形態の
ＭＯＳＦＥＴの構造を示す断面図である。
部分の構造を示す断面図であり、図７は、本実施形態の
ＭＯＳＦＥＴの構造を示す断面図である。
【００７６】図７に示すように、本実施形態のＭＯＳＦ
ＥＴは、（１００）面を主面とするＳｉ基板１と、Ｓｉ
基板１上に設けられ、Ｓｒ，Ｂａ，Ｃａなどの金属ケイ
酸塩を含むシード層４と、シード層４の上に設けられ
た、ペロブスカイト型酸化物であるＳｒＴｉＯ3 からな
る単結晶酸化膜５と、単結晶酸化膜５上に設けられ、引
っ張り歪みを受けたｐ型Ｓｉからなる歪みＳｉ層６と、
歪みＳｉ層６の上に設けられたゲート絶縁膜１１と、ゲ
ート絶縁膜１１上に設けられたゲート電極１３と、ゲー
ト電極１３上に形成されたシリサイド膜１０と、ゲート
電極１３の側面上に設けられたサイドウォール１２と、
歪みＳｉ層６のうち、ゲート電極１３の両側方に位置す
る領域にｎ型不純物を導入して設けられたソース領域７
及びドレイン領域８と、ソース領域７及びドレイン領域
８の上に設けられたシリサイド膜９とを備えている。シ
ード層４、単結晶酸化膜５の厚さはそれぞれ約１．５ｎ
ｍ、約１０ｎｍとなっており、歪みＳｉ層６の厚みは２
０ｎｍである。また、図示していないが、隣接するＭＯ
ＳＦＥＴの活性領域とは層間分離用絶縁膜で分離されて
いる。なお、ソース領域７及びドレイン領域８は、シリ
サイド膜９を形成しやすくするために、サイドウォール
１２の一部を埋めるように厚膜化されていてもよい。
ＥＴは、（１００）面を主面とするＳｉ基板１と、Ｓｉ
基板１上に設けられ、Ｓｒ，Ｂａ，Ｃａなどの金属ケイ
酸塩を含むシード層４と、シード層４の上に設けられ
た、ペロブスカイト型酸化物であるＳｒＴｉＯ3 からな
る単結晶酸化膜５と、単結晶酸化膜５上に設けられ、引
っ張り歪みを受けたｐ型Ｓｉからなる歪みＳｉ層６と、
歪みＳｉ層６の上に設けられたゲート絶縁膜１１と、ゲ
ート絶縁膜１１上に設けられたゲート電極１３と、ゲー
ト電極１３上に形成されたシリサイド膜１０と、ゲート
電極１３の側面上に設けられたサイドウォール１２と、
歪みＳｉ層６のうち、ゲート電極１３の両側方に位置す
る領域にｎ型不純物を導入して設けられたソース領域７
及びドレイン領域８と、ソース領域７及びドレイン領域
８の上に設けられたシリサイド膜９とを備えている。シ
ード層４、単結晶酸化膜５の厚さはそれぞれ約１．５ｎ
ｍ、約１０ｎｍとなっており、歪みＳｉ層６の厚みは２
０ｎｍである。また、図示していないが、隣接するＭＯ
ＳＦＥＴの活性領域とは層間分離用絶縁膜で分離されて
いる。なお、ソース領域７及びドレイン領域８は、シリ
サイド膜９を形成しやすくするために、サイドウォール
１２の一部を埋めるように厚膜化されていてもよい。
【００７７】本実施形態のＭＯＳＦＥＴの特徴は、その
基板部分にある。ここで、基板部分とは、Ｓｉ基板１か
ら歪みＳｉ層６までの部分を表すものとする。
基板部分にある。ここで、基板部分とは、Ｓｉ基板１か
ら歪みＳｉ層６までの部分を表すものとする。
【００７８】図６に示すように、本実施形態のＭＯＳＦ
ＥＴに用いられる基板部分において、歪みＳｉ層６のた
めのバッファ層となるシード層４、単結晶酸化膜５の厚
さはそれぞれ約１．５ｎｍ、約１０ｎｍしかない。つま
り、厚さが１μｍ以上必要であった従来のバッファ層に
比べて格段に薄くなっている。
ＥＴに用いられる基板部分において、歪みＳｉ層６のた
めのバッファ層となるシード層４、単結晶酸化膜５の厚
さはそれぞれ約１．５ｎｍ、約１０ｎｍしかない。つま
り、厚さが１μｍ以上必要であった従来のバッファ層に
比べて格段に薄くなっている。
【００７９】また、ＳｒＴｉＯ3 は誘電体材料であり、
歪みＳｉ層６の厚みは２０ｎｍ程度しかないため、動作
時のチャネルは完全空乏状態となり、本実施形態のＭＯ
ＳＦＥＴは完全空乏型ＳＯＩ ＭＯＳＦＥＴとして機能
する。このため、本実施形態のＭＯＳＦＥＴは、バルク
Ｓｉ基板を用いたＭＯＳＦＥＴに比べて、チャネルにお
ける寄生容量を大きく低減することができるので、消費
電力が小さく、且つ駆動力が大きくなっている。
歪みＳｉ層６の厚みは２０ｎｍ程度しかないため、動作
時のチャネルは完全空乏状態となり、本実施形態のＭＯ
ＳＦＥＴは完全空乏型ＳＯＩ ＭＯＳＦＥＴとして機能
する。このため、本実施形態のＭＯＳＦＥＴは、バルク
Ｓｉ基板を用いたＭＯＳＦＥＴに比べて、チャネルにお
ける寄生容量を大きく低減することができるので、消費
電力が小さく、且つ駆動力が大きくなっている。
【００８０】これに加え、本実施形態のＭＯＳＦＥＴに
おいては、歪みＳｉ層６がチャネル層となっているの
で、バルクＳｉを用いたＭＯＳＦＥＴに比べて動作の高
速化が図られている。歪みＳｉ層６の効果について以下
に説明する。
おいては、歪みＳｉ層６がチャネル層となっているの
で、バルクＳｉを用いたＭＯＳＦＥＴに比べて動作の高
速化が図られている。歪みＳｉ層６の効果について以下
に説明する。
【００８１】Ｎチャネル型ＭＯＳＦＥＴの場合には、チ
ャネル層を走行する電子はゲート電極１３に印加される
電圧により制御されている。この時の歪みＳｉ層６で
は、引っ張り歪みにより伝導帯の縮退が解け、図１に示
すΔ（２）が伝導体端となる。
ャネル層を走行する電子はゲート電極１３に印加される
電圧により制御されている。この時の歪みＳｉ層６で
は、引っ張り歪みにより伝導帯の縮退が解け、図１に示
すΔ（２）が伝導体端となる。
【００８２】ゲート電極に印加された電圧により誘起さ
れた電子は、歪みＳｉ層６に蓄積され、基板に水平な方
向に走行する。Δ（２）のバンドでは、この方向に走行
する電子の有効質量が小さいので、電子の移動度は向上
し、その結果、ＭＯＳＦＥＴの動作速度が向上する。ま
た、チャネル層における伝導帯の縮退が解け、Δ（２）
とΔ（４）のバンド（図１参照）に分離することによ
り、谷間の散乱（valleyscattering ）を抑制すること
ができ、さらなる移動度の向上が期待できる。
れた電子は、歪みＳｉ層６に蓄積され、基板に水平な方
向に走行する。Δ（２）のバンドでは、この方向に走行
する電子の有効質量が小さいので、電子の移動度は向上
し、その結果、ＭＯＳＦＥＴの動作速度が向上する。ま
た、チャネル層における伝導帯の縮退が解け、Δ（２）
とΔ（４）のバンド（図１参照）に分離することによ
り、谷間の散乱（valleyscattering ）を抑制すること
ができ、さらなる移動度の向上が期待できる。
【００８３】また、本実施形態ではＮチャネル型ＭＯＳ
ＦＥＴの例を示したが、Ｐチャネル型ＭＯＳＦＥＴも同
様に作製することができる。ここで、「谷間の散乱」と
は、バルクＳｉ結晶の伝導帯を形成する６つの谷間にお
ける電子が、相互作用により散乱されることである。
ＦＥＴの例を示したが、Ｐチャネル型ＭＯＳＦＥＴも同
様に作製することができる。ここで、「谷間の散乱」と
は、バルクＳｉ結晶の伝導帯を形成する６つの谷間にお
ける電子が、相互作用により散乱されることである。
【００８４】Ｐチャネル型ＭＯＳＦＥＴの場合、引っ張
り歪みにより、チャネル層の価電子帯の縮退が解け、図
１に示すライトホールバンド（ＬＨ）が価電子帯端とな
る。
り歪みにより、チャネル層の価電子帯の縮退が解け、図
１に示すライトホールバンド（ＬＨ）が価電子帯端とな
る。
【００８５】ゲート電極に印加された電圧によって誘起
されたホールは、歪みＳｉ層６に蓄積され、基板に水平
な方向に走行する。図１に示すＬＨのバンドでは、この
方向に走行するホールの有効質量が小さいので、ホール
の移動度は向上し、その結果、ＭＯＳＦＥＴの動作速度
が向上する。
されたホールは、歪みＳｉ層６に蓄積され、基板に水平
な方向に走行する。図１に示すＬＨのバンドでは、この
方向に走行するホールの有効質量が小さいので、ホール
の移動度は向上し、その結果、ＭＯＳＦＥＴの動作速度
が向上する。
【００８６】また、Ｐチャネル型ＭＯＳＦＥＴにおいて
も、チャネル層の価電子帯がＬＨとＨＨのバンドに分離
することにより、谷間の散乱を抑制することができる。
も、チャネル層の価電子帯がＬＨとＨＨのバンドに分離
することにより、谷間の散乱を抑制することができる。
【００８７】このように、本実施形態のＭＯＳＦＥＴに
よれば、歪みＳｉ層をチャネルとして用いる効果と、完
全空乏型ＳＯＩ ＭＯＳＦＥＴの効果との相乗効果が期
待できるので、導電型によらず、従来のＭＯＳＦＥＴに
比べて著しい性能の向上が期待できる。
よれば、歪みＳｉ層をチャネルとして用いる効果と、完
全空乏型ＳＯＩ ＭＯＳＦＥＴの効果との相乗効果が期
待できるので、導電型によらず、従来のＭＯＳＦＥＴに
比べて著しい性能の向上が期待できる。
【００８８】なお、歪みＳｉを備えた従来のＭＯＳＦＥ
Ｔにおいては、バッファ層として厚いＳｉＧｅ層を用い
ていたため、歪みＳｉ層のみならず、ＳｉＧｅ層内にも
キャリアが蓄積し、寄生チャネルが形成されることがあ
った。しかしながら、本実施形態のＭＯＳＦＥＴでは、
歪みＳｉ層６の下には単結晶酸化膜５を有しているの
で、動作時に寄生チャネルが生じることはない。従っ
て、本実施形態のＭＯＳＦＥＴによれば、歪みＳｉ層６
の長所を十分に引き出すことができる。
Ｔにおいては、バッファ層として厚いＳｉＧｅ層を用い
ていたため、歪みＳｉ層のみならず、ＳｉＧｅ層内にも
キャリアが蓄積し、寄生チャネルが形成されることがあ
った。しかしながら、本実施形態のＭＯＳＦＥＴでは、
歪みＳｉ層６の下には単結晶酸化膜５を有しているの
で、動作時に寄生チャネルが生じることはない。従っ
て、本実施形態のＭＯＳＦＥＴによれば、歪みＳｉ層６
の長所を十分に引き出すことができる。
【００８９】次に、本実施形態のＭＯＳＦＥＴの製造方
法について説明する。
法について説明する。
【００９０】図５（ａ）〜（ｆ）は、本実施形態のＭＯ
ＳＦＥＴの製造工程を示す断面図である。
ＳＦＥＴの製造工程を示す断面図である。
【００９１】まず、図５（ａ）に示す工程で、（１０
０）面を主面とするＳｉ基板１を用意する。
０）面を主面とするＳｉ基板１を用意する。
【００９２】次に、図５（ｂ）に示す工程で、例えばＳ
ｉ基板１の熱酸化により、Ｓｉ基板１上に厚さ１〜２．
５ｎｍのＳｉＯ2 膜２を形成する。
ｉ基板１の熱酸化により、Ｓｉ基板１上に厚さ１〜２．
５ｎｍのＳｉＯ2 膜２を形成する。
【００９３】次いで、図５（ｃ）に示す工程で、例えば
分子線エピタキシー（ＭＢＥ法）により、９００℃以下
の条件でＳｒＯまたはＢａＯからなる厚さ１〜２．５ｎ
ｍの非晶質金属酸化物層３をＳｉＯ2 膜２上に形成す
る。
分子線エピタキシー（ＭＢＥ法）により、９００℃以下
の条件でＳｒＯまたはＢａＯからなる厚さ１〜２．５ｎ
ｍの非晶質金属酸化物層３をＳｉＯ2 膜２上に形成す
る。
【００９４】そして、図５（ｄ）に示す工程で、基板を
加熱することにより、ＳｉＯ2 と非晶質金属酸化物とを
反応させ、ケイ酸塩の結晶性材料からなるシード層４を
Ｓｉ基板１上に形成する。シード層４の厚みは約１．５
〜４ｎｍである。
加熱することにより、ＳｉＯ2 と非晶質金属酸化物とを
反応させ、ケイ酸塩の結晶性材料からなるシード層４を
Ｓｉ基板１上に形成する。シード層４の厚みは約１．５
〜４ｎｍである。
【００９５】続いて、図５（ｅ）に示す工程で、例えば
ＭＢＥ法により、３５０〜６５０℃、２×１０3Ｐａの
条件で、シード層４の上にＳｒＴｉＯ3からなる厚さ約
１０ｎｍの単結晶酸化膜５を形成する。ここで、単結晶
酸化膜５の格子定数は、シード層４の格子定数とほぼ一
致しており、Ｓｉの格子定数の１／√２倍よりも大きく
なっている。
ＭＢＥ法により、３５０〜６５０℃、２×１０3Ｐａの
条件で、シード層４の上にＳｒＴｉＯ3からなる厚さ約
１０ｎｍの単結晶酸化膜５を形成する。ここで、単結晶
酸化膜５の格子定数は、シード層４の格子定数とほぼ一
致しており、Ｓｉの格子定数の１／√２倍よりも大きく
なっている。
【００９６】次に、図５（ｆ）に示す工程で、ＣＶＤ法
により単結晶酸化膜５の上に厚さ約２０ｎｍのＳｉ層を
エピタキシャル成長させる。単結晶酸化膜５の格子定数
は、Ｓｉの格子定数の１／√２倍よりも１．６％程度大
きいので、Ｓｉ層は引っ張り歪みを受け、歪みＳｉ層６
となる。
により単結晶酸化膜５の上に厚さ約２０ｎｍのＳｉ層を
エピタキシャル成長させる。単結晶酸化膜５の格子定数
は、Ｓｉの格子定数の１／√２倍よりも１．６％程度大
きいので、Ｓｉ層は引っ張り歪みを受け、歪みＳｉ層６
となる。
【００９７】その後、公知の方法により図７に示すよう
なＭＯＳＦＥＴを作製する。
なＭＯＳＦＥＴを作製する。
【００９８】すなわち、まず基板を酸化して歪みＳｉ層
６の上にＳｉＯ2 膜を形成した後、ポリシリコンを堆積
する。
６の上にＳｉＯ2 膜を形成した後、ポリシリコンを堆積
する。
【００９９】次いで、エッチングによりゲート電極１３
を形成する。続いて、基板上にＳｉＯ2を堆積した後、
ドライエッチングを行って、ゲート電極１３の側面上に
サイドウォール１２を形成する。
を形成する。続いて、基板上にＳｉＯ2を堆積した後、
ドライエッチングを行って、ゲート電極１３の側面上に
サイドウォール１２を形成する。
【０１００】その後、ゲート電極１３をマスクとして歪
みＳｉ層６にｎ型不純物イオンをイオン注入することに
より、歪みＳｉ層６のうちゲート電極１３の両側方に位
置する領域にそれぞれソース領域７及びドレイン領域８
を形成する。その後、ゲート電極１３の上にシリサイド
膜１０を、ソース領域７及びドレイン領域８の上にシリ
サイド膜９をそれぞれ形成する。
みＳｉ層６にｎ型不純物イオンをイオン注入することに
より、歪みＳｉ層６のうちゲート電極１３の両側方に位
置する領域にそれぞれソース領域７及びドレイン領域８
を形成する。その後、ゲート電極１３の上にシリサイド
膜１０を、ソース領域７及びドレイン領域８の上にシリ
サイド膜９をそれぞれ形成する。
【０１０１】以上のようにして、本実施形態のＭＯＳＦ
ＥＴが作製される。
ＥＴが作製される。
【０１０２】本実施形態の方法では、図５（ｂ）〜
（ｄ）に示す工程で、シード層４を形成することによ
り、Ｓｉの格子定数の１／√２倍よりわずかに大きい格
子定数を有するＳｒＴｉＯ3 からなる単結晶酸化膜５を
形成することが可能になっている。そのため、厚いＳｉ
Ｇｅ層を用いることなく歪みＳｉ層６を形成することが
可能になっている。
（ｄ）に示す工程で、シード層４を形成することによ
り、Ｓｉの格子定数の１／√２倍よりわずかに大きい格
子定数を有するＳｒＴｉＯ3 からなる単結晶酸化膜５を
形成することが可能になっている。そのため、厚いＳｉ
Ｇｅ層を用いることなく歪みＳｉ層６を形成することが
可能になっている。
【０１０３】また、ここではＮチャネル型ＭＯＳＦＥＴ
の製造方法について説明したが、同様の方法で、従来よ
りも優れた電気的特性を有するＰチャネル型ＭＯＳＦＥ
Ｔを製造することができる。これにより、本実施形態の
ＭＯＳＦＥＴの製造方法によれば、動作速度や駆動力が
共に向上させたＮチャネル型ＭＯＳＦＥＴ及びＰチャネ
ル型ＭＯＳＦＥＴを有するＣＭＯＳを作製することがで
きる。
の製造方法について説明したが、同様の方法で、従来よ
りも優れた電気的特性を有するＰチャネル型ＭＯＳＦＥ
Ｔを製造することができる。これにより、本実施形態の
ＭＯＳＦＥＴの製造方法によれば、動作速度や駆動力が
共に向上させたＮチャネル型ＭＯＳＦＥＴ及びＰチャネ
ル型ＭＯＳＦＥＴを有するＣＭＯＳを作製することがで
きる。
【０１０４】加えて、単結晶酸化膜５の材料として、Ｓ
ｒＴｉＯ3 の代わりに（Ｓｒ，Ｂａ，Ｃａ）ＴｉＯ3 を
用い、Ｓｒ，Ｂａ，Ｃａの含有率を調整することによ
り、歪みＳｉ層６に加わる引っ張り応力の大きさを変化
させることができる。また、これ以外にも、ペロブスカ
イト構造を有する誘電体のうち、Ｓｉの格子定数の１／
√２倍よりわずかに大きい格子定数を有するものを単結
晶酸化膜５の材料として用いることができる。この材料
としては、Ｂｉ2ＳｒＮｂ2Ｏ9やＢｉ2ＳｒＴａ2Ｏ9など
が挙げられる。
ｒＴｉＯ3 の代わりに（Ｓｒ，Ｂａ，Ｃａ）ＴｉＯ3 を
用い、Ｓｒ，Ｂａ，Ｃａの含有率を調整することによ
り、歪みＳｉ層６に加わる引っ張り応力の大きさを変化
させることができる。また、これ以外にも、ペロブスカ
イト構造を有する誘電体のうち、Ｓｉの格子定数の１／
√２倍よりわずかに大きい格子定数を有するものを単結
晶酸化膜５の材料として用いることができる。この材料
としては、Ｂｉ2ＳｒＮｂ2Ｏ9やＢｉ2ＳｒＴａ2Ｏ9など
が挙げられる。
【０１０５】また、本実施形態のＭＯＳＦＥＴの製造方
法において、図５（ｃ）に示す工程で、シード層４を形
成するための金属酸化物として、ＳｒＯまたはＢａＯ以
外に、ＺｒＯ2（酸化ジルコニウム）、ＨｆＯ2（酸化ハ
フニウム）などを用いることもできる。
法において、図５（ｃ）に示す工程で、シード層４を形
成するための金属酸化物として、ＳｒＯまたはＢａＯ以
外に、ＺｒＯ2（酸化ジルコニウム）、ＨｆＯ2（酸化ハ
フニウム）などを用いることもできる。
【０１０６】なお、本実施形態のＭＯＳＦＥＴにおいて
は、ソース領域７及びドレイン領域８を厚膜化してもよ
い。このときは、サイドウォール１２を形成後にソース
領域７及びドレイン領域８の上にＳｉ層を選択的に堆積
する。これにより、ソース領域７及びドレイン領域８を
十分にシリサイド化できるだけの厚みを確保することが
できる。
は、ソース領域７及びドレイン領域８を厚膜化してもよ
い。このときは、サイドウォール１２を形成後にソース
領域７及びドレイン領域８の上にＳｉ層を選択的に堆積
する。これにより、ソース領域７及びドレイン領域８を
十分にシリサイド化できるだけの厚みを確保することが
できる。
【０１０７】なお、本実施形態のＭＯＳＦＥＴでは、ゲ
ート絶縁膜１１としてＳｉＯ2 を用いたが、Ｓｉ酸窒化
膜などの材料を用いてもよい。
ート絶縁膜１１としてＳｉＯ2 を用いたが、Ｓｉ酸窒化
膜などの材料を用いてもよい。
【０１０８】なお、本実施形態のＭＯＳＦＥＴにおい
て、単結晶酸化膜５を構成する金属酸化物の格子定数
を、Ｓｉの格子定数のほぼ１／√２倍とすることによ
り、歪みのないＳｉ層を有する完全空乏型ＳＯＩ ＭＯ
ＳＦＥＴを作製できる。
て、単結晶酸化膜５を構成する金属酸化物の格子定数
を、Ｓｉの格子定数のほぼ１／√２倍とすることによ
り、歪みのないＳｉ層を有する完全空乏型ＳＯＩ ＭＯ
ＳＦＥＴを作製できる。
【０１０９】なお、本実施形態のＭＯＳＦＥＴには（１
００）面を主面とするＳｉ基板が好ましく用いられる
が、その他の面方位を有する基板を用いることも可能で
ある。
００）面を主面とするＳｉ基板が好ましく用いられる
が、その他の面方位を有する基板を用いることも可能で
ある。
【０１１０】また、歪みＳｉ層６には引っ張り応力を受
けるため、２０〜３０ｎｍ以上の厚さのＳｉ層を形成す
ることは困難である。厚いＳｉ層を設ける必要があると
きは、第２の実施形態に記載の方法を用いればよい。
けるため、２０〜３０ｎｍ以上の厚さのＳｉ層を形成す
ることは困難である。厚いＳｉ層を設ける必要があると
きは、第２の実施形態に記載の方法を用いればよい。
【０１１１】なお、本実施形態のＭＯＳＦＥＴの製造方
法において、単結晶酸化膜５の組成を図４の相図に基づ
いて調節することにより、歪みのないＳｉ層を単結晶酸
化膜の上に形成することもできる。
法において、単結晶酸化膜５の組成を図４の相図に基づ
いて調節することにより、歪みのないＳｉ層を単結晶酸
化膜の上に形成することもできる。
【０１１２】また、単結晶酸化膜５の上に設けたＳｉ層
の上に再度シード層及び単結晶酸化膜を設けることによ
り、再度Ｓｉ層を形成することも可能である。このよう
にして、単結晶酸化膜とＳｉとを繰り返し積層すること
で、３次元のトランジスタを形成することも可能にな
る。
の上に再度シード層及び単結晶酸化膜を設けることによ
り、再度Ｓｉ層を形成することも可能である。このよう
にして、単結晶酸化膜とＳｉとを繰り返し積層すること
で、３次元のトランジスタを形成することも可能にな
る。
【０１１３】また、本実施形態のＭＯＳＦＥＴは、Ｓｉ
基板上に形成したが、シード層４を設けることにより、
ＳｉＣ基板、ＳｉＧｅ基板など、Ｓｉ基板以外の半導体
基板上であっても、歪みＳｉ層などのＩＶ族半導体層を
設けることができるようになる。
基板上に形成したが、シード層４を設けることにより、
ＳｉＣ基板、ＳｉＧｅ基板など、Ｓｉ基板以外の半導体
基板上であっても、歪みＳｉ層などのＩＶ族半導体層を
設けることができるようになる。
【０１１４】なお、Ｓｉ層に限らず、単結晶酸化膜５の
格子定数を調節することで、ＳｉＧｅ層やＳｉＧｅＣ層
及びＳｉＣ層などにも引っ張り歪みを加えることがで
き、これらの層中でのキャリア移動度の向上を図ること
ができる。
格子定数を調節することで、ＳｉＧｅ層やＳｉＧｅＣ層
及びＳｉＣ層などにも引っ張り歪みを加えることがで
き、これらの層中でのキャリア移動度の向上を図ること
ができる。
【０１１５】−第１の実施形態の変形例−
次に、第１の実施形態の変形例として、シード層４の代
わりに下地酸化膜を設けることにより単結晶酸化膜５を
形成するＭＯＳＦＥＴについて説明する。
わりに下地酸化膜を設けることにより単結晶酸化膜５を
形成するＭＯＳＦＥＴについて説明する。
【０１１６】なお、このＭＯＳＦＥＴは、基板部分以外
は第１の実施形態のＭＯＳＦＥＴと同一の構成であるの
で、以下基板部分について説明する。
は第１の実施形態のＭＯＳＦＥＴと同一の構成であるの
で、以下基板部分について説明する。
【０１１７】図８（ａ）〜（ｃ）は、本実施形態の変形
例に係るＭＯＳＦＥＴの基板部分の製造方法を示す断面
図である。
例に係るＭＯＳＦＥＴの基板部分の製造方法を示す断面
図である。
【０１１８】本実施形態の変形例に係るＭＯＳＦＥＴの
基板部分は、図８（ｃ）に示すように、Ｓｉ基板１と、
Ｓｉ基板１上に設けられ、マグネシウム・アルミニウム
・スピネル（以下「ＭＡＳ」と表記する）からなる厚さ
約５ｎｍの下地酸化膜１５と、下地酸化膜１５上に設け
られた厚さ１０ｎｍ程度のＳｒＴｉＯ3 からなる単結晶
酸化膜５と、単結晶酸化膜５上に設けられ、引っ張り歪
みを受ける厚さ約２０ｎｍの歪みＳｉ層６とを有してい
る。
基板部分は、図８（ｃ）に示すように、Ｓｉ基板１と、
Ｓｉ基板１上に設けられ、マグネシウム・アルミニウム
・スピネル（以下「ＭＡＳ」と表記する）からなる厚さ
約５ｎｍの下地酸化膜１５と、下地酸化膜１５上に設け
られた厚さ１０ｎｍ程度のＳｒＴｉＯ3 からなる単結晶
酸化膜５と、単結晶酸化膜５上に設けられ、引っ張り歪
みを受ける厚さ約２０ｎｍの歪みＳｉ層６とを有してい
る。
【０１１９】次に、本実施形態のＭＯＳＦＥＴの変形例
の製造方法について説明する。
の製造方法について説明する。
【０１２０】まず、図８（ａ）に示す工程で、ＣＶＤ法
またはスパッタリングにより、（１００）面を主面とす
るＳｉ基板１上にＭＡＳをエピタキシャル成長させる。
これにより、Ｓｉ基板１上に厚さ約５ｎｍの下地酸化膜
１５が形成される。このとき下地酸化膜１５を構成する
ＭＡＳの主面は、（１００）面となっている。ＭＡＳの
格子定数ｂは０．８０８３ｎｍであるので、Ｓｉの格子
定数をａとすると、ｂ≒ａ√２の関係にあるので、Ｓｉ
とＭＡＳの結晶軸は４５°ずれることになる。
またはスパッタリングにより、（１００）面を主面とす
るＳｉ基板１上にＭＡＳをエピタキシャル成長させる。
これにより、Ｓｉ基板１上に厚さ約５ｎｍの下地酸化膜
１５が形成される。このとき下地酸化膜１５を構成する
ＭＡＳの主面は、（１００）面となっている。ＭＡＳの
格子定数ｂは０．８０８３ｎｍであるので、Ｓｉの格子
定数をａとすると、ｂ≒ａ√２の関係にあるので、Ｓｉ
とＭＡＳの結晶軸は４５°ずれることになる。
【０１２１】次に、図８（ｂ）に示す工程で、ＣＶＤ法
などにより、下地酸化膜１５の上に厚さ１０ｎｍ程度の
ＳｒＴｉＯ3 膜をエピタキシャル成長させ、単結晶酸化
膜５を形成する。ここで、単結晶酸化膜５の材料として
は、ＳｒＴｉＯ3 に限らず、混晶である（Ｓｒ，Ｂａ，
Ｃａ）ＴｉＯ3を用いてもよい。また、ペロブスカイト
構造を有する誘電体のうち、Ｓｉの格子定数の１／√２
倍よりわずかに大きい格子定数を有するものを単結晶酸
化膜５の材料として用いることができる。例えば、Ｂｉ
2ＳｒＮｂＯ9（格子定数は０．３８９４ｎｍ）、Ｂｉ2
ＳｒＴｎ2Ｏ9（格子定数は０．３８９５ｎｍ）などを用
いてもよい。
などにより、下地酸化膜１５の上に厚さ１０ｎｍ程度の
ＳｒＴｉＯ3 膜をエピタキシャル成長させ、単結晶酸化
膜５を形成する。ここで、単結晶酸化膜５の材料として
は、ＳｒＴｉＯ3 に限らず、混晶である（Ｓｒ，Ｂａ，
Ｃａ）ＴｉＯ3を用いてもよい。また、ペロブスカイト
構造を有する誘電体のうち、Ｓｉの格子定数の１／√２
倍よりわずかに大きい格子定数を有するものを単結晶酸
化膜５の材料として用いることができる。例えば、Ｂｉ
2ＳｒＮｂＯ9（格子定数は０．３８９４ｎｍ）、Ｂｉ2
ＳｒＴｎ2Ｏ9（格子定数は０．３８９５ｎｍ）などを用
いてもよい。
【０１２２】次に、単結晶酸化膜５の上に、厚さ約２０
ｎｍのＳｉ膜をエピタキシャル成長させる。これによ
り、単結晶酸化膜５上に歪みＳｉ膜６が形成される。
ｎｍのＳｉ膜をエピタキシャル成長させる。これによ
り、単結晶酸化膜５上に歪みＳｉ膜６が形成される。
【０１２３】その後、第１の実施形態と同様の方法でＭ
ＯＳＦＥＴを作製する。
ＯＳＦＥＴを作製する。
【０１２４】以上の方法によれば、図８（ａ）におい
て、一度のエピタキシャル成長工程で単結晶酸化膜５の
下地となる層が形成できるので、第１の実施形態に比べ
て歪みＳｉ層を備えたＭＯＳＦＥＴの製造を容易に行う
ことができる。
て、一度のエピタキシャル成長工程で単結晶酸化膜５の
下地となる層が形成できるので、第１の実施形態に比べ
て歪みＳｉ層を備えたＭＯＳＦＥＴの製造を容易に行う
ことができる。
【０１２５】なお、本変形例において、下地酸化膜１５
の材料としては、ＭｇＯやα−Ａｌ 2Ｏ3（アルミナ）Ｙ
ＳＺ（Yttrium stabilized zirconia）なども用いるこ
とができる。α−Ａｌ2Ｏ3 を用いる場合、その格子定
数ｂは０．４７６ｎｍであり、Ｓｉの格子定数ａとはｂ
≒ａの関係になるので、α−Ａｌ2Ｏ3 とＳｉとの結晶
軸は一致した状態でエピタキシャル成長される。
の材料としては、ＭｇＯやα−Ａｌ 2Ｏ3（アルミナ）Ｙ
ＳＺ（Yttrium stabilized zirconia）なども用いるこ
とができる。α−Ａｌ2Ｏ3 を用いる場合、その格子定
数ｂは０．４７６ｎｍであり、Ｓｉの格子定数ａとはｂ
≒ａの関係になるので、α−Ａｌ2Ｏ3 とＳｉとの結晶
軸は一致した状態でエピタキシャル成長される。
【０１２６】なお、本実施形態では、歪みＳｉ層を備え
たＭＯＳＦＥＴの例を説明したが、通常のＭＯＳＦＥＴ
を作製する際には、単結晶酸化膜５を設けずに、ＭＡＳ
からなる下地酸化膜１５上にＳｉ層を直接設けることも
できる。あるいは、この構成で下地酸化膜１５の材料を
α−Ａｌ2Ｏ3に代えてもよい。α−Ａｌ2Ｏ3は、絶縁性
と良好な熱伝導性とを有しているので、この方法によっ
て、薄いＳｉ層を備えたＳＯＩ ＭＯＳＦＥＴを作製す
ることができる。
たＭＯＳＦＥＴの例を説明したが、通常のＭＯＳＦＥＴ
を作製する際には、単結晶酸化膜５を設けずに、ＭＡＳ
からなる下地酸化膜１５上にＳｉ層を直接設けることも
できる。あるいは、この構成で下地酸化膜１５の材料を
α−Ａｌ2Ｏ3に代えてもよい。α−Ａｌ2Ｏ3は、絶縁性
と良好な熱伝導性とを有しているので、この方法によっ
て、薄いＳｉ層を備えたＳＯＩ ＭＯＳＦＥＴを作製す
ることができる。
【０１２７】（第２の実施形態）本発明の第２の実施形
態として、歪みＳｉ層をチャネルとする部分空乏型ＳＯ
Ｉ ＭＯＳＦＥＴの例を説明する。本実施形態のＭＯＳ
ＦＥＴは、部分空乏型ＭＯＳＦＥＴとすることで、通常
のＭＯＳＦＥＴに比べてしきい値電圧の制御が容易とな
る他、ゲートとボディ（活性領域のうちゲート直下の領
域）とを短絡したＤＴＭＯＳ(Dynamic Threshold Volta
ge MOSFET)に適した構造となっている。
態として、歪みＳｉ層をチャネルとする部分空乏型ＳＯ
Ｉ ＭＯＳＦＥＴの例を説明する。本実施形態のＭＯＳ
ＦＥＴは、部分空乏型ＭＯＳＦＥＴとすることで、通常
のＭＯＳＦＥＴに比べてしきい値電圧の制御が容易とな
る他、ゲートとボディ（活性領域のうちゲート直下の領
域）とを短絡したＤＴＭＯＳ(Dynamic Threshold Volta
ge MOSFET)に適した構造となっている。
【０１２８】図１０は、本実施形態のＭＯＳＦＥＴの基
板部分の構造を示す断面図であり、図１１は、本実施形
態のＭＯＳＦＥＴの構造を示す断面図である。
板部分の構造を示す断面図であり、図１１は、本実施形
態のＭＯＳＦＥＴの構造を示す断面図である。
【０１２９】図１１に示すように、本実施形態のＭＯＳ
ＦＥＴは、（１００）面を主面とするＳｉ基板２１と、
Ｓｉ基板２１上に設けられ、Ｓｒ，Ｂａ，Ｃａなどの金
属ケイ酸塩を含むシード層２４と、シード層２４の上に
設けられた、ペロブスカイト型酸化物であるＳｒＴｉＯ
3 からなる単結晶酸化膜２５と、単結晶酸化膜２５の上
に設けられ、単結晶酸化膜２５とほぼ格子整合した厚さ
約１００ｎｍのＳｉ0. 6Ｇｅ0.4からなるＳｉＧｅ結晶層
３５と、ＳｉＧｅ結晶層３５の上に設けられた厚さ１０
ｎｍ程度のｐ型Ｓｉからなる歪みＳｉ層２６と、歪みＳ
ｉ層２６の上に設けられたゲート絶縁膜３１と、ゲート
絶縁膜３１上に設けられたゲート電極３３と、ゲート電
極３３上に形成されたシリサイド膜３０と、ゲート電極
３３の側面上に設けられたサイドウォール３２と、Ｓｉ
Ｇｅ結晶層３５及び歪みＳｉ層２６のうち、ゲート電極
３３の両側方に位置する領域にｎ型不純物を導入して設
けられたソース領域２７及びドレイン領域２８と、ソー
ス領域２７及びドレイン領域２８の上に設けられたシリ
サイド膜２９とを備えている。シード層２４、単結晶酸
化膜２５の厚さはそれぞれ約１．５ｎｍ、約１０ｎｍと
なっており、歪みＳｉ層２６の厚みは約１０ｎｍであ
る。また、図示していないが、隣接するＭＯＳＦＥＴの
活性領域とは層間分離用絶縁膜で分離されている。
ＦＥＴは、（１００）面を主面とするＳｉ基板２１と、
Ｓｉ基板２１上に設けられ、Ｓｒ，Ｂａ，Ｃａなどの金
属ケイ酸塩を含むシード層２４と、シード層２４の上に
設けられた、ペロブスカイト型酸化物であるＳｒＴｉＯ
3 からなる単結晶酸化膜２５と、単結晶酸化膜２５の上
に設けられ、単結晶酸化膜２５とほぼ格子整合した厚さ
約１００ｎｍのＳｉ0. 6Ｇｅ0.4からなるＳｉＧｅ結晶層
３５と、ＳｉＧｅ結晶層３５の上に設けられた厚さ１０
ｎｍ程度のｐ型Ｓｉからなる歪みＳｉ層２６と、歪みＳ
ｉ層２６の上に設けられたゲート絶縁膜３１と、ゲート
絶縁膜３１上に設けられたゲート電極３３と、ゲート電
極３３上に形成されたシリサイド膜３０と、ゲート電極
３３の側面上に設けられたサイドウォール３２と、Ｓｉ
Ｇｅ結晶層３５及び歪みＳｉ層２６のうち、ゲート電極
３３の両側方に位置する領域にｎ型不純物を導入して設
けられたソース領域２７及びドレイン領域２８と、ソー
ス領域２７及びドレイン領域２８の上に設けられたシリ
サイド膜２９とを備えている。シード層２４、単結晶酸
化膜２５の厚さはそれぞれ約１．５ｎｍ、約１０ｎｍと
なっており、歪みＳｉ層２６の厚みは約１０ｎｍであ
る。また、図示していないが、隣接するＭＯＳＦＥＴの
活性領域とは層間分離用絶縁膜で分離されている。
【０１３０】本実施形態のＭＯＳＦＥＴは、ＳｉＧｅ結
晶層３５に歪みがかからず、歪みＳｉ層２６のみに引っ
張り歪みがかかるため、部分空乏型ＳＯＩ ＭＯＳＦＥ
Ｔを作製するのに十分な厚みの活性領域を設けることが
できる。
晶層３５に歪みがかからず、歪みＳｉ層２６のみに引っ
張り歪みがかかるため、部分空乏型ＳＯＩ ＭＯＳＦＥ
Ｔを作製するのに十分な厚みの活性領域を設けることが
できる。
【０１３１】図１０に示すように、本実施形態のＭＯＳ
ＦＥＴに用いられる基板部分において、歪みＳｉ層２６
の下に厚さ１００ｎｍ程度のＳｉＧｅ結晶層３５が設け
られている。ここで、ＳｉＧｅ結晶層３５が歪みを受け
ないのは、ＳｒＴｉＯ3 がＳｉ0.6Ｇｅ0.4にほぼ格子整
合するからである。
ＦＥＴに用いられる基板部分において、歪みＳｉ層２６
の下に厚さ１００ｎｍ程度のＳｉＧｅ結晶層３５が設け
られている。ここで、ＳｉＧｅ結晶層３５が歪みを受け
ないのは、ＳｒＴｉＯ3 がＳｉ0.6Ｇｅ0.4にほぼ格子整
合するからである。
【０１３２】また、本実施形態のＭＯＳＦＥＴにおいて
は、第１の実施形態のＭＯＳＦＥＴと同様に歪みＳｉ層
２６をチャネルとして動作するため、バルクＳｉ層をチ
ャネルとするＭＯＳＦＥＴよりも動作速度が向上してい
る。
は、第１の実施形態のＭＯＳＦＥＴと同様に歪みＳｉ層
２６をチャネルとして動作するため、バルクＳｉ層をチ
ャネルとするＭＯＳＦＥＴよりも動作速度が向上してい
る。
【０１３３】また、従来のＭＯＳＦＥＴでは、Ｓｉ0.6
Ｇｅ0.4のＳｉＧｅ結晶を、欠陥を抑えて作製するため
に１μｍ以上のバッファ層が必要であったが、本実施形
態のＭＯＳＦＥＴにおいては、シード層２４とＳｉＧｅ
結晶層３５の厚さを合わせても１００ｎｍ余りにしかな
らない。
Ｇｅ0.4のＳｉＧｅ結晶を、欠陥を抑えて作製するため
に１μｍ以上のバッファ層が必要であったが、本実施形
態のＭＯＳＦＥＴにおいては、シード層２４とＳｉＧｅ
結晶層３５の厚さを合わせても１００ｎｍ余りにしかな
らない。
【０１３４】そのため、本実施形態のＭＯＳＦＥＴは、
部分空乏型ＳＯＩ ＭＯＳＦＥＴとして機能でき、通常
のＳｉ基板を用いるＭＯＳＦＥＴに比べて寄生容量を低
減することができるので、動作速度を向上させることが
可能になる。
部分空乏型ＳＯＩ ＭＯＳＦＥＴとして機能でき、通常
のＳｉ基板を用いるＭＯＳＦＥＴに比べて寄生容量を低
減することができるので、動作速度を向上させることが
可能になる。
【０１３５】また、本実施形態のＭＯＳＦＥＴは、部分
空乏型ＳＯＩ ＭＯＳＦＥＴとしたことで、ＤＴＭＯＳ
構造をとることができるようになっている。すなわち、
ゲートとチャネル領域とを短絡すると動作に不具合が生
じるため、本実施形態のＭＯＳＦＥＴにおいて、ボディ
領域を形成したことによって部分空乏化ＳＯＩ ＭＯＳ
ＦＥＴを実現することが可能になったのである。
空乏型ＳＯＩ ＭＯＳＦＥＴとしたことで、ＤＴＭＯＳ
構造をとることができるようになっている。すなわち、
ゲートとチャネル領域とを短絡すると動作に不具合が生
じるため、本実施形態のＭＯＳＦＥＴにおいて、ボディ
領域を形成したことによって部分空乏化ＳＯＩ ＭＯＳ
ＦＥＴを実現することが可能になったのである。
【０１３６】図１２は、本実施形態のＤＴＭＯＳの構造
を示す断面図である。
を示す断面図である。
【０１３７】同図に示すように、本実施形態のＤＴＭＯ
Ｓは、図１１に示すＭＯＳＦＥＴのゲート電極３３とボ
ディ領域とが導体３６によって電気的に接続された構造
を有している。ここで、ボディ領域とは、ＳｉＧｅ結晶
層３５のうちゲート電極３３の直下の領域をいう。
Ｓは、図１１に示すＭＯＳＦＥＴのゲート電極３３とボ
ディ領域とが導体３６によって電気的に接続された構造
を有している。ここで、ボディ領域とは、ＳｉＧｅ結晶
層３５のうちゲート電極３３の直下の領域をいう。
【０１３８】本実施形態のＤＴＭＯＳでは、ゲートとボ
ディとを短絡することによって、通常のＭＯＳＦＥＴよ
りもしきい値が低下し、且つ駆動力が大きくなってい
る。次に、本実施形態のＭＯＳＦＥＴのうち、基板部分
の製造方法を説明する。なお、基板部分を作製した後の
ＭＯＳＦＥＴの製造方法は、第１の実施形態と同様であ
る。
ディとを短絡することによって、通常のＭＯＳＦＥＴよ
りもしきい値が低下し、且つ駆動力が大きくなってい
る。次に、本実施形態のＭＯＳＦＥＴのうち、基板部分
の製造方法を説明する。なお、基板部分を作製した後の
ＭＯＳＦＥＴの製造方法は、第１の実施形態と同様であ
る。
【０１３９】図９（ａ）〜（ｆ）は、本実施形態のＭＯ
ＳＦＥＴのうち基板部分の製造方法を示す断面図であ
る。
ＳＦＥＴのうち基板部分の製造方法を示す断面図であ
る。
【０１４０】まず、図９（ａ）に示す工程で、（１０
０）面を主面とするＳｉ基板２１を用意する。
０）面を主面とするＳｉ基板２１を用意する。
【０１４１】次いで、図９（ｂ）に示す工程で、例えば
Ｓｉ基板２１の熱酸化により、Ｓｉ基板２１上に厚さ１
〜２．５ｎｍのＳｉＯ2 膜２２を形成する。
Ｓｉ基板２１の熱酸化により、Ｓｉ基板２１上に厚さ１
〜２．５ｎｍのＳｉＯ2 膜２２を形成する。
【０１４２】続いて、図９（ｃ）に示す工程で、例えば
ＭＢＥ法により、９００℃以下の条件でＳｒＯまたはＢ
ａＯからなる厚さ１〜２．５ｎｍの非晶質金属酸化物層
２３をＳｉＯ2 膜２２上に形成する。
ＭＢＥ法により、９００℃以下の条件でＳｒＯまたはＢ
ａＯからなる厚さ１〜２．５ｎｍの非晶質金属酸化物層
２３をＳｉＯ2 膜２２上に形成する。
【０１４３】次に、図９（ｄ）に示す工程で、基板を加
熱することにより、ＳｉＯ2 と非晶質金属酸化物とを反
応させ、ケイ酸塩の結晶性材料からなるシード層２４を
Ｓｉ基板２１上に形成する。シード層２４の厚みは約
１．５〜４ｎｍである。
熱することにより、ＳｉＯ2 と非晶質金属酸化物とを反
応させ、ケイ酸塩の結晶性材料からなるシード層２４を
Ｓｉ基板２１上に形成する。シード層２４の厚みは約
１．５〜４ｎｍである。
【０１４４】続いて、図９（ｅ）に示す工程で、例えば
ＭＢＥ法により、３５０〜６５０℃、２×１０3Ｐａの
条件で、シード層２４の上にＳｒＴｉＯ3からなる厚さ
約１０ｎｍの単結晶酸化膜２５を形成する。ここで、単
結晶酸化膜２５の格子定数は、シード層４の格子定数と
ほぼ一致しており、Ｓｉ0.6Ｇｅ0.4の格子定数とほぼ等
しくなっている。
ＭＢＥ法により、３５０〜６５０℃、２×１０3Ｐａの
条件で、シード層２４の上にＳｒＴｉＯ3からなる厚さ
約１０ｎｍの単結晶酸化膜２５を形成する。ここで、単
結晶酸化膜２５の格子定数は、シード層４の格子定数と
ほぼ一致しており、Ｓｉ0.6Ｇｅ0.4の格子定数とほぼ等
しくなっている。
【０１４５】次に、図９（ｆ）に示す工程で、ＣＶＤ法
により単結晶酸化膜２５の上に厚さ約１００ｎｍのＳｉ
0.6Ｇｅ0.4の混晶からなるＳｉＧｅ結晶層３５をエピタ
キシャル成長させる。その後、ＣＶＤ法により、ＳｉＧ
ｅ結晶層３５の上に厚さ１０ｎｍ程度のＳｉ層をエピタ
キシャル成長させる。Ｓｉ層はＳｉＧｅ層よりから引っ
張り歪みを受けて、歪みＳｉ層２６となる。
により単結晶酸化膜２５の上に厚さ約１００ｎｍのＳｉ
0.6Ｇｅ0.4の混晶からなるＳｉＧｅ結晶層３５をエピタ
キシャル成長させる。その後、ＣＶＤ法により、ＳｉＧ
ｅ結晶層３５の上に厚さ１０ｎｍ程度のＳｉ層をエピタ
キシャル成長させる。Ｓｉ層はＳｉＧｅ層よりから引っ
張り歪みを受けて、歪みＳｉ層２６となる。
【０１４６】その後、第１の実施形態と同様の公知の方
法により、本実施形態のＭＯＳＦＥＴは作製される。
法により、本実施形態のＭＯＳＦＥＴは作製される。
【０１４７】本実施形態の方法によれば、シード層２４
をＳｉ基板上に設けることで、Ｇｅ含有率の高いＳｉＧ
ｅ結晶層３５を、欠陥のない状態でＳｉ基板の上方に形
成することが可能になっている。また、Ｇｅ含有率の高
いＳｉＧｅ結晶を、従来よりも薄く作製することが可能
になっている。そのため、本実施形態のＭＯＳＦＥＴの
製造方法によれば、部分空乏型のＳＯＩ ＭＯＳＦＥＴ
を作製することが可能になっている。
をＳｉ基板上に設けることで、Ｇｅ含有率の高いＳｉＧ
ｅ結晶層３５を、欠陥のない状態でＳｉ基板の上方に形
成することが可能になっている。また、Ｇｅ含有率の高
いＳｉＧｅ結晶を、従来よりも薄く作製することが可能
になっている。そのため、本実施形態のＭＯＳＦＥＴの
製造方法によれば、部分空乏型のＳＯＩ ＭＯＳＦＥＴ
を作製することが可能になっている。
【０１４８】なお、本実施形態のＭＯＳＦＥＴあるいは
ＤＴＭＯＳでは、Ｎチャネル型のみ説明したが、Ｐチャ
ネル型であってもよい。Ｐチャネル型であってもＮチャ
ネル型ＭＯＳＦＥＴと同様に寄生容量の低減や動作速度
の向上が図れるので、本実施形態のＭＯＳＦＥＴの製造
方法によれば、性能が大きく向上したＣＭＯＳを作製す
ることが可能になる。
ＤＴＭＯＳでは、Ｎチャネル型のみ説明したが、Ｐチャ
ネル型であってもよい。Ｐチャネル型であってもＮチャ
ネル型ＭＯＳＦＥＴと同様に寄生容量の低減や動作速度
の向上が図れるので、本実施形態のＭＯＳＦＥＴの製造
方法によれば、性能が大きく向上したＣＭＯＳを作製す
ることが可能になる。
【０１４９】また、本実施形態のＭＯＳＦＥＴあるいは
ＤＴＭＯＳにおいては、単結晶酸化膜２５の上にＳｉＧ
ｅ層を設けたが、これに限らず、Ｓｉ1-X-YＧｅXＣ
Y（０≦Ｘ≦１、０≦Ｙ＜１）で表されるＩＶ族半導体
層を設けることができる。
ＤＴＭＯＳにおいては、単結晶酸化膜２５の上にＳｉＧ
ｅ層を設けたが、これに限らず、Ｓｉ1-X-YＧｅXＣ
Y（０≦Ｘ≦１、０≦Ｙ＜１）で表されるＩＶ族半導体
層を設けることができる。
【０１５０】また、本実施形態においても、第１の実施
形態の変形例と同様に、シード層２４に代えて下地酸化
膜を設けることができる。これにより、より少ない工程
数で本実施形態のＭＯＳＦＥＴを作製することができる
ようになる。
形態の変形例と同様に、シード層２４に代えて下地酸化
膜を設けることができる。これにより、より少ない工程
数で本実施形態のＭＯＳＦＥＴを作製することができる
ようになる。
【０１５１】（第３の実施形態）本発明の第３の実施形
態として、Ｎチャネル型の場合は歪みＳｉ層をチャネル
とし、Ｐチャネル型の場合はＳｉＧｅ層をチャネルとす
るＭＯＳＦＥＴの例について説明する。これは、後述の
ように、第１及び第２の実施形態のＭＯＳＦＥＴ以上に
優れた特性が期待できる構成である。
態として、Ｎチャネル型の場合は歪みＳｉ層をチャネル
とし、Ｐチャネル型の場合はＳｉＧｅ層をチャネルとす
るＭＯＳＦＥＴの例について説明する。これは、後述の
ように、第１及び第２の実施形態のＭＯＳＦＥＴ以上に
優れた特性が期待できる構成である。
【０１５２】図１４は、本実施形態の相補型ＭＯＳＦＥ
Ｔ（ＣＭＯＳ）のうち基板部分の構造を示す断面図であ
り、図１５は、本実施形態のＣＭＯＳの構造を示す断面
図である。ただし、図１５において、配線は示していな
い。
Ｔ（ＣＭＯＳ）のうち基板部分の構造を示す断面図であ
り、図１５は、本実施形態のＣＭＯＳの構造を示す断面
図である。ただし、図１５において、配線は示していな
い。
【０１５３】図１４に示すように、本実施形態のＣＭＯ
Ｓの基板部分は、（１００）面を主面とするＳｉからな
るＳｉ基板４１と、Ｓｉ基板４１上に設けられ、厚さ約
１．５ｎｍのシード層４４と、シード層４４上に設けら
れた厚さ約１０ｎｍのＳｒＴｉＯ3 からなる単結晶酸化
膜４５と、単結晶酸化膜４５の上に設けられ、単結晶酸
化膜４５とほぼ格子整合した厚さ約１００ｎｍのＳｉ
0.6Ｇｅ0.4からなる第１のＳｉＧｅ層５４と、第１のＳ
ｉＧｅ層５４の上に設けられ、Ｓｉ0.3Ｇｅ0.7からなる
厚さ約１０ｎｍの第２のＳｉＧｅ層５５と、第２のＳｉ
Ｇｅ層５５の上に設けられた厚さ約１０ｎｍの歪みＳｉ
層５６とを有している。
Ｓの基板部分は、（１００）面を主面とするＳｉからな
るＳｉ基板４１と、Ｓｉ基板４１上に設けられ、厚さ約
１．５ｎｍのシード層４４と、シード層４４上に設けら
れた厚さ約１０ｎｍのＳｒＴｉＯ3 からなる単結晶酸化
膜４５と、単結晶酸化膜４５の上に設けられ、単結晶酸
化膜４５とほぼ格子整合した厚さ約１００ｎｍのＳｉ
0.6Ｇｅ0.4からなる第１のＳｉＧｅ層５４と、第１のＳ
ｉＧｅ層５４の上に設けられ、Ｓｉ0.3Ｇｅ0.7からなる
厚さ約１０ｎｍの第２のＳｉＧｅ層５５と、第２のＳｉ
Ｇｅ層５５の上に設けられた厚さ約１０ｎｍの歪みＳｉ
層５６とを有している。
【０１５４】図１４に示す基板部分が図１０に示す第２
の実施形態の基板部分と異なっているのは、第１のＳｉ
Ｇｅ層５４と歪みＳｉ層５６との間にＧｅの含有率が高
い第２のＳｉＧｅ層５５が設けられている点である。
の実施形態の基板部分と異なっているのは、第１のＳｉ
Ｇｅ層５４と歪みＳｉ層５６との間にＧｅの含有率が高
い第２のＳｉＧｅ層５５が設けられている点である。
【０１５５】次に、図１５に示すように、本実施形態の
ＣＭＯＳは、共に図１４に示す基板部分を用いたＰチャ
ネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴから
構成されている。ここで、図１５に示すＮチャネル型Ｍ
ＯＳＦＥＴとＰチャネル型ＭＯＳＦＥＴとは、共に図１
４に示す基板部分から作製される。
ＣＭＯＳは、共に図１４に示す基板部分を用いたＰチャ
ネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴから
構成されている。ここで、図１５に示すＮチャネル型Ｍ
ＯＳＦＥＴとＰチャネル型ＭＯＳＦＥＴとは、共に図１
４に示す基板部分から作製される。
【０１５６】本実施形態のＣＭＯＳのうち、Ｎチャネル
型ＭＯＳＦＥＴは、歪みＳｉ層５６の上に設けられたゲ
ート絶縁膜５１ａと、ゲート絶縁膜５１ａ上に設けられ
たゲート電極５３ａと、ゲート電極５３ａの側面上に設
けられたサイドウォール５２ａと、第１のＳｉＧｅ層５
４，第２のＳｉＧｅ層５５及び歪みＳｉ層５６のうちゲ
ート電極５３ａの両側方に位置する領域に設けられ、高
濃度でｎ型不純物を含むソース領域４７ａ及びドレイン
領域４８ａと、ソース領域４７ａ及びドレイン領域４８
ａの上に設けられたシリサイド膜４９と、ゲート電極５
３ａの上に設けられたシリサイド膜６３ａとを有してい
る。
型ＭＯＳＦＥＴは、歪みＳｉ層５６の上に設けられたゲ
ート絶縁膜５１ａと、ゲート絶縁膜５１ａ上に設けられ
たゲート電極５３ａと、ゲート電極５３ａの側面上に設
けられたサイドウォール５２ａと、第１のＳｉＧｅ層５
４，第２のＳｉＧｅ層５５及び歪みＳｉ層５６のうちゲ
ート電極５３ａの両側方に位置する領域に設けられ、高
濃度でｎ型不純物を含むソース領域４７ａ及びドレイン
領域４８ａと、ソース領域４７ａ及びドレイン領域４８
ａの上に設けられたシリサイド膜４９と、ゲート電極５
３ａの上に設けられたシリサイド膜６３ａとを有してい
る。
【０１５７】また、本実施形態のＣＭＯＳのうち、Ｐチ
ャネル型ＭＯＳＦＥＴは、Ｎチャネル型ＭＯＳＦＥＴに
似た構造を有しているが、高濃度にｐ型不純物を含むソ
ース領域４７ｂ及びドレイン領域４８ｂを有している。
ャネル型ＭＯＳＦＥＴは、Ｎチャネル型ＭＯＳＦＥＴに
似た構造を有しているが、高濃度にｐ型不純物を含むソ
ース領域４７ｂ及びドレイン領域４８ｂを有している。
【０１５８】また、Ｎチャネル型ＭＯＳＦＥＴとＰチャ
ネル型ＭＯＳＦＥＴとは、図示しない素子分離用絶縁膜
によって分離されている。
ネル型ＭＯＳＦＥＴとは、図示しない素子分離用絶縁膜
によって分離されている。
【０１５９】本実施形態のＣＭＯＳの特徴は、Ｎチャネ
ル型ＭＯＳＦＥＴとＰチャネル型ＭＯＳＦＥＴとでチャ
ネルとして機能する層が互いに異なっていることであ
る。
ル型ＭＯＳＦＥＴとＰチャネル型ＭＯＳＦＥＴとでチャ
ネルとして機能する層が互いに異なっていることであ
る。
【０１６０】すなわち、Ｎチャネル型ＭＯＳＦＥＴにお
いては、歪みＳｉ層５６がチャネルとなり、Ｐチャネル
型ＭＯＳＦＥＴにおいては、第２のＳｉＧｅ層５５のう
ち、歪みＳｉ層５６との界面付近がチャネルとなる。
いては、歪みＳｉ層５６がチャネルとなり、Ｐチャネル
型ＭＯＳＦＥＴにおいては、第２のＳｉＧｅ層５５のう
ち、歪みＳｉ層５６との界面付近がチャネルとなる。
【０１６１】歪みＳｉ層５６、第２のＳｉＧｅ層５５、
第１のＳｉＧｅ層５４の伝導帯端において、歪みＳｉ層
５６の伝導帯端が下に凸になっているため、電子は歪み
Ｓｉ層５６にしやすくなっている。このため、Ｎチャネ
ル型ＭＯＳＦＥＴでは、歪みＳｉ層５６がチャネルとな
る。
第１のＳｉＧｅ層５４の伝導帯端において、歪みＳｉ層
５６の伝導帯端が下に凸になっているため、電子は歪み
Ｓｉ層５６にしやすくなっている。このため、Ｎチャネ
ル型ＭＯＳＦＥＴでは、歪みＳｉ層５６がチャネルとな
る。
【０１６２】これに対し、Ｇｅ含有率が大きいほど価電
子帯のポテンシャルは高くなるので、歪みＳｉ層５６、
第２のＳｉＧｅ層５５、第１のＳｉＧｅ層５４の価電子
帯端のうち、第２のＳｉＧｅ層５５の価電子帯端は上に
凸になっている。このため、ホールは、第２のＳｉＧｅ
層５５のうち、歪みＳｉ層５６との界面付近に蓄積しや
すくなり、この部分がチャネルとして機能することにな
る。なお、第２の実施形態のＭＯＳＦＥＴでは、ホール
がキャリアとなる場合でも歪みＳｉ層がチャネルとなっ
ていたが、歪みＳｉ層とＳｉＧｅ層のうちいずれがチャ
ネルとなるかは、ＳｉＧｅ層中のＧｅ濃度や、歪みＳｉ
層の厚さ等により決まる。本実施形態の構成では、歪み
Ｓｉ層５６の厚さが１０ｎｍ以下であれば、ホールがキ
ャリアとなる場合に、第２のＳｉＧｅ層がチャネルとな
る。また、第２のＳｉＧｅ層５５中のＧｅ濃度は高い方
が寄生チャネルが形成されにくいので、好ましい。
子帯のポテンシャルは高くなるので、歪みＳｉ層５６、
第２のＳｉＧｅ層５５、第１のＳｉＧｅ層５４の価電子
帯端のうち、第２のＳｉＧｅ層５５の価電子帯端は上に
凸になっている。このため、ホールは、第２のＳｉＧｅ
層５５のうち、歪みＳｉ層５６との界面付近に蓄積しや
すくなり、この部分がチャネルとして機能することにな
る。なお、第２の実施形態のＭＯＳＦＥＴでは、ホール
がキャリアとなる場合でも歪みＳｉ層がチャネルとなっ
ていたが、歪みＳｉ層とＳｉＧｅ層のうちいずれがチャ
ネルとなるかは、ＳｉＧｅ層中のＧｅ濃度や、歪みＳｉ
層の厚さ等により決まる。本実施形態の構成では、歪み
Ｓｉ層５６の厚さが１０ｎｍ以下であれば、ホールがキ
ャリアとなる場合に、第２のＳｉＧｅ層がチャネルとな
る。また、第２のＳｉＧｅ層５５中のＧｅ濃度は高い方
が寄生チャネルが形成されにくいので、好ましい。
【０１６３】これにより、Ｎチャネル型ＭＯＳＦＥＴに
おいては、歪みＳｉ層を用いることによる動作速度及び
電流駆動力の向上が期待できる上、Ｐチャネル型ＭＯＳ
ＦＥＴにおいては、ＳｉＧｅ層を用いることによる動作
速度及び電流駆動力の向上が図れるようになる。
おいては、歪みＳｉ層を用いることによる動作速度及び
電流駆動力の向上が期待できる上、Ｐチャネル型ＭＯＳ
ＦＥＴにおいては、ＳｉＧｅ層を用いることによる動作
速度及び電流駆動力の向上が図れるようになる。
【０１６４】Ｇｅ含有率の高いＳｉＧｅ層中では、歪み
Ｓｉ層中よりもホールの移動度が大きくなる場合がある
ので、本実施形態のＰチャネル型ＭＯＳＦＥＴは、第２
の実施形態のＰチャネル型ＭＯＳＦＥＴよりも動作速度
を向上させることができる。
Ｓｉ層中よりもホールの移動度が大きくなる場合がある
ので、本実施形態のＰチャネル型ＭＯＳＦＥＴは、第２
の実施形態のＰチャネル型ＭＯＳＦＥＴよりも動作速度
を向上させることができる。
【０１６５】また、本実施形態のＣＭＯＳは、動作時の
活性領域が完全に空乏化しない、部分空乏型ＳＯＩ基板
上に形成されている。このため、ＣＭＯＳをＤＴＭＯＳ
で構成することができる。
活性領域が完全に空乏化しない、部分空乏型ＳＯＩ基板
上に形成されている。このため、ＣＭＯＳをＤＴＭＯＳ
で構成することができる。
【０１６６】図１６は、本実施形態に係るＤＴＭＯＳを
用いたＣＭＯＳを示す断面図である。同図に示すよう
に、ここで示すＣＭＯＳは、図１５に示すＣＭＯＳを構
成する各ＭＯＳＦＥＴのゲート電極とボディ領域とを電
気的に接続させたものである。
用いたＣＭＯＳを示す断面図である。同図に示すよう
に、ここで示すＣＭＯＳは、図１５に示すＣＭＯＳを構
成する各ＭＯＳＦＥＴのゲート電極とボディ領域とを電
気的に接続させたものである。
【０１６７】これにより、しきい値の低減や、電流駆動
力の向上を図ることができる。
力の向上を図ることができる。
【０１６８】次に、本実施形態のＣＭＯＳのうち基板部
分の製造方法を説明する。
分の製造方法を説明する。
【０１６９】図１３（ａ）〜（ｅ）は、本実施形態のＣ
ＭＯＳのうち基板部分の製造方法を示す断面図である。
ＭＯＳのうち基板部分の製造方法を示す断面図である。
【０１７０】まず、同図（ａ）に示すように、（１０
０）面を主面とするＳｉ基板４１を準備する。次いで、
熱酸化等により、Ｓｉ基板４１上に厚さ１〜２．５ｎｍ
のＳｉＯ2 膜４２を形成する。その後、ＭＢＥ法等によ
り、９００℃以下の条件でＳｒＯまたはＢａＯからなる
厚さ１〜２．５ｎｍの非晶質金属酸化物層４３をＳｉＯ
2 膜４２上に形成する。
０）面を主面とするＳｉ基板４１を準備する。次いで、
熱酸化等により、Ｓｉ基板４１上に厚さ１〜２．５ｎｍ
のＳｉＯ2 膜４２を形成する。その後、ＭＢＥ法等によ
り、９００℃以下の条件でＳｒＯまたはＢａＯからなる
厚さ１〜２．５ｎｍの非晶質金属酸化物層４３をＳｉＯ
2 膜４２上に形成する。
【０１７１】次に、図１３（ｂ）に示す工程で、基板を
加熱することにより、ＳｉＯ2 と非晶質金属酸化物とを
反応させ、ケイ酸塩の結晶性材料からなるシード層４４
をＳｉ基板４１上に形成する。シード層４４の厚みは約
１．５〜４ｎｍである。
加熱することにより、ＳｉＯ2 と非晶質金属酸化物とを
反応させ、ケイ酸塩の結晶性材料からなるシード層４４
をＳｉ基板４１上に形成する。シード層４４の厚みは約
１．５〜４ｎｍである。
【０１７２】続いて、図１３（ｃ）に示す工程で、例え
ばＭＢＥ法により、３５０〜６５０℃、２×１０3Ｐａ
の条件で、シード層４４の上にＳｒＴｉＯ3からなる厚
さ約１０ｎｍの単結晶酸化膜４５を形成する。
ばＭＢＥ法により、３５０〜６５０℃、２×１０3Ｐａ
の条件で、シード層４４の上にＳｒＴｉＯ3からなる厚
さ約１０ｎｍの単結晶酸化膜４５を形成する。
【０１７３】次に、図１３（ｄ）に示す工程で、ＣＶＤ
法により、単結晶酸化膜４５の上に厚さが約１００ｎｍ
で、Ｓｉ0.6Ｇｅ0.4の混晶からなる第１のＳｉＧｅ層５
４をエピタキシャル成長させる。ここまでの工程は、第
２の実施形態と同様である。
法により、単結晶酸化膜４５の上に厚さが約１００ｎｍ
で、Ｓｉ0.6Ｇｅ0.4の混晶からなる第１のＳｉＧｅ層５
４をエピタキシャル成長させる。ここまでの工程は、第
２の実施形態と同様である。
【０１７４】次に、図１３（ｅ）に示す工程で、ＣＶＤ
法により、第１のＳｉＧｅ層５４の上に、厚さ約１０ｎ
ｍの、Ｓｉ0.3Ｇｅ0.7からなる第２のＳｉＧｅ層５５を
形成する。その後、ＣＶＤ法により、第２のＳｉＧｅ層
５５の上に、厚さ約１０ｎｍの歪みＳｉ層５６を形成す
る。以下、公知の方法によりＮチャネル型及びＰチャネ
ル型ＭＯＳＦＥＴを作製することにより、本実施形態の
ＣＭＯＳが製造される。
法により、第１のＳｉＧｅ層５４の上に、厚さ約１０ｎ
ｍの、Ｓｉ0.3Ｇｅ0.7からなる第２のＳｉＧｅ層５５を
形成する。その後、ＣＶＤ法により、第２のＳｉＧｅ層
５５の上に、厚さ約１０ｎｍの歪みＳｉ層５６を形成す
る。以下、公知の方法によりＮチャネル型及びＰチャネ
ル型ＭＯＳＦＥＴを作製することにより、本実施形態の
ＣＭＯＳが製造される。
【０１７５】本実施形態の基板部分の製造方法によれ
ば、図１３（ｃ）に示す工程でＳｉ0. 6Ｇｅ0.4とほぼ格
子整合するシード層４４を形成するので、従来の方法で
は実現が困難であった、Ｇｅ含有率が７０％である第２
のＳｉＧｅ層５５を形成することが可能になっている。
また、第１のＳｉＧｅ層５４に歪みがかからないため、
格子欠陥が従来の方法で形成されたＳｉＧｅ層よりも少
なくなっている。
ば、図１３（ｃ）に示す工程でＳｉ0. 6Ｇｅ0.4とほぼ格
子整合するシード層４４を形成するので、従来の方法で
は実現が困難であった、Ｇｅ含有率が７０％である第２
のＳｉＧｅ層５５を形成することが可能になっている。
また、第１のＳｉＧｅ層５４に歪みがかからないため、
格子欠陥が従来の方法で形成されたＳｉＧｅ層よりも少
なくなっている。
【０１７６】このため、本実施形態の方法により製造さ
れた基板部分を用いれば、ＳｉＧｅの電流駆動力の大き
さを生かしたＭＯＳＦＥＴを作製することができる。
れた基板部分を用いれば、ＳｉＧｅの電流駆動力の大き
さを生かしたＭＯＳＦＥＴを作製することができる。
【０１７７】また、シード層４４の組成を変えること
で、この層にほぼ格子整合するＳｉＧｅのＧｅ含有率を
変化させることができる。これにより、第２のＳｉＧｅ
層５５中のＧｅ含有率も変化させることができる。Ｓｉ
Ｇｅ層のＧｅ含有率は、大きくなるほど電流駆動力及び
キャリア移動度が上がるため、本実施形態の方法により
製造した基板部分を用いて電流駆動力及び動作速度が向
上したＭＯＳＦＥＴを作製することができる。
で、この層にほぼ格子整合するＳｉＧｅのＧｅ含有率を
変化させることができる。これにより、第２のＳｉＧｅ
層５５中のＧｅ含有率も変化させることができる。Ｓｉ
Ｇｅ層のＧｅ含有率は、大きくなるほど電流駆動力及び
キャリア移動度が上がるため、本実施形態の方法により
製造した基板部分を用いて電流駆動力及び動作速度が向
上したＭＯＳＦＥＴを作製することができる。
【０１７８】また、本実施形態の基板部分の製造方法に
よれば、Ｎチャネル型及びＰチャネル型のＭＯＳＦＥＴ
を同一の層構成で作製することができるので、製造工程
を簡略化することができる。
よれば、Ｎチャネル型及びＰチャネル型のＭＯＳＦＥＴ
を同一の層構成で作製することができるので、製造工程
を簡略化することができる。
【０１７９】なお、以上の実施形態では、ＭＯＳＦＥＴ
について説明したが、同様の基板構造をバイポーラトラ
ンジスタに応用することも可能である。
について説明したが、同様の基板構造をバイポーラトラ
ンジスタに応用することも可能である。
【０１８０】
【発明の効果】本発明の半導体基板及び半導体装置によ
れば、半導体からなる原基板上に誘電体からなる単結晶
酸化膜を設けたので、単結晶酸化膜上に、Ｇｅ含有率の
高いＳｉＧｅからなり、且つ従来よりも薄い膜厚のＳｉ
Ｇｅ層を設けることができる。このＳｉＧｅ層の上に歪
みＳｉ層を形成することができるので、歪みＳｉ層を備
えた部分空乏型のＳＯＩ ＭＩＳＦＥＴを実現すること
ができる。また、単結晶酸化膜上に直接歪みＳｉ層を形
成することもできる。
れば、半導体からなる原基板上に誘電体からなる単結晶
酸化膜を設けたので、単結晶酸化膜上に、Ｇｅ含有率の
高いＳｉＧｅからなり、且つ従来よりも薄い膜厚のＳｉ
Ｇｅ層を設けることができる。このＳｉＧｅ層の上に歪
みＳｉ層を形成することができるので、歪みＳｉ層を備
えた部分空乏型のＳＯＩ ＭＩＳＦＥＴを実現すること
ができる。また、単結晶酸化膜上に直接歪みＳｉ層を形
成することもできる。
【図１】ＳｉＧｅ層と引っ張り歪みを受けたＳｉ層のそ
れぞれのバンド構造を示す図である。
れぞれのバンド構造を示す図である。
【図２】Ｓｉ基板上に誘電体膜をエピタキシャル成長さ
せたときの原子配置を模式的に示す図である。
せたときの原子配置を模式的に示す図である。
【図３】ＳｒXＢａYＣａ1-X-YＴｉＯ3（ ０≦ｘ，ｙ≦
１）で表されるペロブスカイト誘電体の相図である。
１）で表されるペロブスカイト誘電体の相図である。
【図４】ＳｒXＢａYＣａ1-X-YＴｉＯ3（ ０≦ｘ，ｙ≦
１）で表されるペロブスカイト誘電体おいて、引っ張り
歪みＳｉ層を形成することができる組成範囲を示す相図
である。
１）で表されるペロブスカイト誘電体おいて、引っ張り
歪みＳｉ層を形成することができる組成範囲を示す相図
である。
【図５】（ａ）〜（ｆ）は、本発明の第１の実施形態に
係るＭＯＳＦＥＴの製造工程を示す断面図である。
係るＭＯＳＦＥＴの製造工程を示す断面図である。
【図６】第１の実施形態に係るＭＯＳＦＥＴのうち基板
部分の構造を示す断面図である。
部分の構造を示す断面図である。
【図７】第１の実施形態に係るＭＯＳＦＥＴの構造を示
す断面図である。
す断面図である。
【図８】（ａ）〜（ｃ）は、第１の実施形態の変形例に
係るＭＯＳＦＥＴの基板部分の製造方法を示す断面図で
ある。
係るＭＯＳＦＥＴの基板部分の製造方法を示す断面図で
ある。
【図９】（ａ）〜（ｆ）は、本発明の第２の実施形態に
係るＭＯＳＦＥＴの基板部分の製造方法を示す断面図で
ある。
係るＭＯＳＦＥＴの基板部分の製造方法を示す断面図で
ある。
【図１０】第２の実施形態に係るＭＯＳＦＥＴのうち基
板部分の構造を示す断面図である。
板部分の構造を示す断面図である。
【図１１】第２の実施形態に係るＭＯＳＦＥＴの構造を
示す断面図である。
示す断面図である。
【図１２】第２の実施形態に係るＤＴＭＯＳの構造を示
す断面図である。
す断面図である。
【図１３】（ａ）〜（ｅ）は、本発明の第３の実施形態
に係るＣＭＯＳのうち基板部分の製造方法を示す断面図
である。
に係るＣＭＯＳのうち基板部分の製造方法を示す断面図
である。
【図１４】第３の実施形態に係るＣＭＯＳのうち基板部
分の構造を示す断面図である。
分の構造を示す断面図である。
【図１５】第３の実施形態に係るＣＭＯＳの構造を示す
断面図である。
断面図である。
【図１６】第３の実施形態に係るＤＴＭＯＳを用いたＣ
ＭＯＳの構造を示す断面図である。
ＭＯＳの構造を示す断面図である。
【図１７】Ｓｉを基板とし、歪みＳｉ層を備えた従来の
半導体基板を示す断面図である。
半導体基板を示す断面図である。
１，２１，４１ Ｓｉ基板
２，２２，４２ ＳｉＯ2 膜
３，２３，４３ 非晶質金属酸化物層
４，２４，４４ シード層
５，２５，４５ 単結晶酸化膜
６，２６，５６ 歪みＳｉ層
７，２７，４７ａ，４７ｂ ソース領域
８，２８，４８ａ，４８ｂ ドレイン領域
９，１０，２９，３０，４９，６３ａ，６３ｂ シリサ
イド膜 １１，３１，５１ａ，５１ｂ ゲート絶縁膜 １２，３２，５２ａ，５２ｂ サイドウォール １３，３３，５３ａ，５３ｂ ゲート電極 １５ 下地酸化膜 ５４ 第１のＳｉＧｅ層 ５５ 第２のＳｉＧｅ層
イド膜 １１，３１，５１ａ，５１ｂ ゲート絶縁膜 １２，３２，５２ａ，５２ｂ サイドウォール １３，３３，５３ａ，５３ｂ ゲート電極 １５ 下地酸化膜 ５４ 第１のＳｉＧｅ層 ５５ 第２のＳｉＧｅ層
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 27/08 ３２１Ｂ
Ｆターム(参考） 5F048 AA08 AB03 AC01 AC03 BA01
BA09 BB05 BB08 BC11 BD09
BE08
5F052 DA01 DA03 JA01 KA01 KA05
5F110 AA01 BB04 BB11 BB20 CC02
DD01 DD05 DD12 DD13 DD17
DD30 EE05 EE09 EE14 EE32
FF02 FF04 GG01 GG02 GG06
GG12 GG19 GG25 GG44 GG60
HJ13 HK05 HM15 QQ11
Claims (35)
- 【請求項１】 半導体からなる原基板と、 上記原基板の上方に設けられ、絶縁体材料または誘電体
材料から構成された結晶層と、 上記結晶層の上にエピタキシャル成長された第１のＩＶ
族半導体層とを備えている半導体基板。 - 【請求項２】 請求項１に記載の半導体基板において、 上記結晶層は、金属酸化物から構成されていることを特
徴とする半導体基板。 - 【請求項３】 請求項１または２に記載の半導体基板に
おいて、 上記原基板と上記結晶層との間に設けられ、上記結晶層
とほぼ格子整合するシード層をさらに備えていることを
特徴とする半導体基板。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の半導体基板において、 上記結晶層と上記第１のＩＶ族半導体層との結晶軸のず
れが、ほぼ０°またはほぼ４５°であることを特徴とす
る半導体基板。 - 【請求項５】 請求項２〜４のうちいずれか１つに記載
の半導体基板において、 上記結晶層は、ペロブスカイト型金属酸化物から構成さ
れていることを特徴とする半導体基板。 - 【請求項６】 請求項５に記載の半導体基板において、 上記結晶層は、ＳｒXＢａYＣａ1-X-YＴｉＯ3（０≦Ｘ≦
１，０≦Ｙ≦１，０＜Ｘ＋Ｙ≦１）から構成されている
ことを特徴とする半導体基板。 - 【請求項７】 請求項６に記載の半導体基板において、 上記結晶層は、ＳｒＴｉＯ3 から構成されていることを
特徴とする半導体基板。 - 【請求項８】 請求項１〜７のうちいずれか１つに記載
の半導体基板において、 上記第１のＩＶ族半導体層はＳｉ1-X-YＧｅXＣY（０≦
Ｘ≦１、０≦Ｙ＜１）から構成されていることを特徴と
する半導体基板。 - 【請求項９】 請求項１〜８のうちいずれか１つに記載
の半導体基板において、 上記第１のＩＶ族半導体層は、引っ張り歪みを受けてい
ることを特徴とする半導体基板。 - 【請求項１０】 請求項９に記載の半導体基板におい
て、 上記第１のＩＶ族半導体層は、Ｓｉから構成されている
ことを特徴とする半導体基板。 - 【請求項１１】 請求項１〜８のうちいずれか１つに記
載の半導体基板において、 上記第１のＩＶ族半導体層の格子定数をａ、上記結晶層
の格子定数をｂとしたとき、 ａ≒ｂ√２，ａ≒ｂ，ａ≒ｂ／√２ のうちのいずれか１つの関係にあることを特徴とする半
導体基板。 - 【請求項１２】 請求項１１に記載の半導体基板におい
て、 上記第１のＩＶ族半導体層の上に、エピタキシャル成長
された第２のＩＶ族半導体層がさらに設けられているこ
とを特徴とする半導体基板。 - 【請求項１３】 請求項１２に記載の半導体基板におい
て、 上記第１のＩＶ族半導体層は、ＳｉＧｅから構成されて
いることを特徴とする半導体装置。 - 【請求項１４】 請求項１３に記載の半導体基板におい
て、 上記第２のＩＶ族半導体層は、引っ張り歪みを受けたＳ
ｉから構成されていることを特徴とする半導体基板。 - 【請求項１５】 請求項１３に記載の半導体基板におい
て、 上記第２のＩＶ族半導体層は、上記第１のＩＶ族半導体
層を構成するＳｉＧｅよりもＧｅ含有率の高いＳｉＧｅ
から構成されており、 上記第２のＩＶ族半導体層の上にエピタキシャル成長さ
れ、引っ張り歪みを受けた歪みＳｉ層をさらに備えてい
ることを特徴とする半導体基板。 - 【請求項１６】 半導体からなる原基板と、 上記原基板の上方に設けられ、絶縁体材料または誘電体
材料から構成された結晶層と、 上記結晶層の上にエピタキシャル成長された第１のＩＶ
族半導体層とを備え、 上記第１のＩＶ族半導体層を活性領域とするトランジス
タとして機能する半導体装置。 - 【請求項１７】 請求項１６に記載の半導体装置におい
て、 上記原基板の上方に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられたゲート電極と、 不純物を高濃度で含む不純物拡散領域とをさらに備え、 上記活性領域は、素子分離用絶縁膜に囲まれていること
を特徴とする半導体装置。 - 【請求項１８】 請求項１６または１７に記載の半導体
装置において、 上記結晶層は、金属酸化物から構成されていることを特
徴とする半導体装置。 - 【請求項１９】 請求項１６〜１８のうちいずれか１つ
に記載の半導体装置において、 上記原基板と上記結晶層との間に設けられ、上記結晶層
とほぼ格子整合するシード層をさらに備えていることを
特徴とする半導体装置。 - 【請求項２０】 請求項１６〜１９のうちいずれか１つ
に記載の半導体装置において、 上記結晶層と上記第１のＩＶ族半導体層との結晶軸のず
れが、ほぼ０°またはほぼ４５°であることを特徴とす
る半導体装置。 - 【請求項２１】 請求項１６〜２０のうちいずれか１つ
に記載の半導体装置において、 上記結晶層は、ペロブスカイト型金属酸化物から構成さ
れていることを特徴とする半導体装置。 - 【請求項２２】 請求項２１に記載の半導体装置におい
て、 上記結晶層は、ＳｒXＢａYＣａ1-X-YＴｉＯ3（０≦Ｘ≦
１，０≦Ｙ≦１，０＜Ｘ＋Ｙ≦１）から構成されている
ことを特徴とする半導体装置。 - 【請求項２３】 請求項２２に記載の半導体装置におい
て、 上記結晶層は、ＳｒＴｉＯ3 から構成されていることを
特徴とする半導体基板。 - 【請求項２４】 請求項１６〜２３のうちいずれか１つ
に記載の半導体装置において、 上記第１のＩＶ族半導体層はＳｉ1-X-YＧｅXＣY（０≦
Ｘ≦１、０≦Ｙ＜１）から構成されていることを特徴と
する半導体装置。 - 【請求項２５】 請求項１６〜２４のうちいずれか１つ
に記載の半導体装置において、 上記第１のＩＶ族半導体層は、引っ張り歪みを受けてい
ることを特徴とする半導体装置。 - 【請求項２６】 請求項２５に記載の半導体装置におい
て、 上記第１のＩＶ族半導体層は、Ｓｉから構成されている
ことを特徴とする半導体装置。 - 【請求項２７】 請求項１７〜２６のうちいずれか１つ
に記載の半導体装置において、 上記ゲート絶縁膜は、上記第１のＩＶ族半導体層の上に
設けられており、 上記不純物拡散層は、上記活性領域のうち上記ゲート電
極の両側方に位置する領域に設けられており、 動作時には上記活性領域のうち、チャネルとして機能す
る領域がほぼ完全に空乏化することを特徴とする半導体
装置。 - 【請求項２８】 請求項１６〜２４のうちいずれか１つ
に記載の半導体装置において、 上記第１のＩＶ族半導体層の格子定数をａ、上記結晶層
の格子定数をｂとしたとき、 ａ≒ｂ√２，ａ≒ｂ，ａ≒ｂ／√２ のうちのいずれか１つの関係にあることを特徴とする半
導体装置。 - 【請求項２９】 請求項２８に記載の半導体装置におい
て、 上記第１のＩＶ族半導体層の上に、エピタキシャル成長
された第２のＩＶ族半導体層がさらに設けられているこ
とを特徴とする半導体装置。 - 【請求項３０】 請求項２９に記載の半導体装置におい
て、 上記第１のＩＶ族半導体層は、ＳｉＧｅから構成されて
いることを特徴とする半導体装置。 - 【請求項３１】 請求項３０に記載の半導体装置におい
て、 上記第２のＩＶ族半導体層は、引っ張り歪みを受けたＳ
ｉから構成されており、 上記ゲート絶縁膜は、上記第２のＩＶ族半導体層の上に
設けられており、 上記不純物拡散領域は、上記第１のＩＶ族半導体層及び
上記第２のＩＶ族半導体層のうち、上記ゲート電極の両
側方に位置する領域に設けられていることを特徴とする
半導体装置。 - 【請求項３２】 請求項３０に記載の半導体装置におい
て、 上記第２のＩＶ族半導体層の上にエピタキシャル成長さ
れ、引っ張り歪みを受けた歪みＳｉ層をさらに備え、 上記第２のＩＶ族半導体層は、上記第１のＩＶ族半導体
層を構成するＳｉＧｅよりもＧｅ含有率の高いＳｉＧｅ
から構成されており、 上記ゲート絶縁膜は、上記歪みＳｉ層の上に設けられて
おり、 上記不純物拡散領域は、上記第１のＩＶ族半導体層，上
記第２のＩＶ族半導体層及び上記歪みＳｉ層のうち、上
記ゲート電極の両側方に位置する領域に設けられている
ことを特徴とする半導体装置。 - 【請求項３３】 請求項２８に記載の半導体装置におい
て、 上記結晶層と上記第１のＩＶ族半導体層とが交互に複数
回積層されていることを特徴とする半導体装置。 - 【請求項３４】 請求項２８〜３３のうちいずれか１つ
に記載の半導体装置において、 上記第１のＩＶ族半導体層のうち、上記ゲート電極の直
下方に位置する領域と上記ゲート電極とが電気的に接続
されていることを特徴とする半導体装置。 - 【請求項３５】 請求項１７〜３４に記載の半導体装置
において、 上記半導体装置は、上記ゲート電極同士、及び一つの上
記不純物拡散領域同士が互いに接続されたＮチャネル型
ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴとから構成さ
れる相補型ＭＩＳＦＥＴであることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002106704A JP2003303971A (ja) | 2002-04-09 | 2002-04-09 | 半導体基板及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002106704A JP2003303971A (ja) | 2002-04-09 | 2002-04-09 | 半導体基板及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003303971A true JP2003303971A (ja) | 2003-10-24 |
Family
ID=29390945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002106704A Pending JP2003303971A (ja) | 2002-04-09 | 2002-04-09 | 半導体基板及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003303971A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007533137A (ja) * | 2004-04-07 | 2007-11-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒｏｎｉｎｓｕｌａｔｏｒ）基板、およびこの基板から形成されるデバイス |
| JP2008515188A (ja) * | 2004-09-29 | 2008-05-08 | フリースケール セミコンダクター インコーポレイテッド | 歪みチャネル、及びヘテロ接合ソース／ドレインを有する半導体素子を形成する方法 |
| JP2008263025A (ja) * | 2007-04-11 | 2008-10-30 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
| JP2009016637A (ja) * | 2007-07-06 | 2009-01-22 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
| WO2011077605A1 (ja) * | 2009-12-25 | 2011-06-30 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US9379244B2 (en) | 2014-04-25 | 2016-06-28 | Samsung Electronics Co., Ltd. | Semiconductor device having fin-type field effect transistor and method of manufacturing the same |
-
2002
- 2002-04-09 JP JP2002106704A patent/JP2003303971A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9379244B2 (en) | 2014-04-25 | 2016-06-28 | Samsung Electronics Co., Ltd. | Semiconductor device having fin-type field effect transistor and method of manufacturing the same |
| US9502531B2 (en) | 2014-04-25 | 2016-11-22 | Samsung Electronics Co., Ltd. | Semiconductor device having fin-type field effect transistor and method of manufacturing the same |
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