JP2002203971A

JP2002203971A - 半導体装置

Info

Publication number: JP2002203971A
Application number: JP2000402801A
Authority: JP
Inventors: Naoharu Sugiyama; 山直治杉; Tsutomu Tezuka; 塚勉手; Tomohisa Mizuno; 野智久水; Shinichi Takagi; 木信一高
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-12-28
Filing date: 2000-12-28
Publication date: 2002-07-19
Anticipated expiration: 2020-12-28
Also published as: JP3598271B2

Abstract

(57)【要約】【課題】高性能で且つＣＭＯＳＦＥＴを容易に実現で
きる縦型へテロＭＯＳＦＥＴ構造を提供することを目的
とする。【解決手段】ＳｉＧｅソース／ドレイン層、ひずみＧ
ｅチャネル層、ＳｉＧｅソース／ドレイン層を積層し、
側壁にゲート絶縁膜を介してゲート電極を形成する。チ
ャネル層となるひずみＧｅ層を用いることにより、縦方
向（キャリアの走行方向）に格子の伸びた結晶層をチャ
ネルに利用でき、より高速の移動度が期待できる。さら
に、伝導帯、価電子帯ともにソース部がチャネル部に対
して高いエネルギーとなるため、電子・正孔ともに加速
した電荷をチャネルに注入できる構造が実現でき、同一
の材料系で容易に超高速のＣＭＯＳＦＥＴを作製するこ
とが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、より詳細には、高速、低消費電力のトランジスタ、
特にひずみＳｉＧｅ（シリコン・ゲルマニウム）または
ひずみＧｅ（ゲルマニウム）をチャネルとして有する縦
型電界効果トランジスタに関する。

【０００２】

【従来の技術】ＳｉやＳｉＧｅの結晶に応力歪みを加え
ると、バンド構造が変調され電子や正孔の移動度が向上
する。応力が殆ど負荷されず格子緩和したＳｉＧｅ結晶
上に形成した歪Ｓｉ層では、電子移動度、正孔移動度共
に２倍以上の向上が期待される。

【０００３】一方、これまで、ＭＯＳＦＥＴ（Metal-Ox
ide-Semiconductor Feild Effect Transistor）の高速
化や高性能化は素子寸法を縮小することにより実現され
てきている。しかし、この場合にはリソグラフィーによ
るゲート加工精度が成功の鍵を握るため、リソグラフィ
技術により寸法の下限が制限されていた。

【０００４】これに対して、５０ｎｍ以下のサイズの素
子を実現するために、縦型構造を採用するという方策が
ある。この縦型素子に歪を導入することにより、キャリ
アの移動度向上の効果を取り入れることができる。

【０００５】例えば、Ｋ．Ｃ．Ｌｉｕら（Tech.Dig. IE
DM(1999) p.63）は、Ｓｉ基板の上に薄膜成長した、格
子緩和していない（縦方向すなわち層厚方向に結晶格子
が伸びている）ＳｉＧｅ層を柱状に加工し、この柱の側
壁にＳｉ結晶を成長させ、このＳｉ結晶の表面を酸化し
てゲート電極をつけ、柱の上部と裾野にソースとドレイ
ンを形成したＭＯＳＦＥＴ構造を提案している。この構
造ではＳｉＧｅ層の厚さをゲート長とすることができ、
ゲート長が５０ｎｍ以下の極微細素子も可能となる。ま
た、縦方向に格子が伸びたＳｉＧｅ結晶に接して歪Ｓｉ
結晶層が形成されるため、平面内に形成していた従来構
造のように格子緩和したＳｉＧｅ結晶を用意する必要が
無い。

【０００６】一方、Ｓｉ基板上に格子緩和したＳｉＧｅ
層を形成してソースとし、その上にチャネル部となる歪
Ｓｉ層、ドレイン部となるＳｉＧｅ層を順次積層した縦
型ＭＯＳＦＥＴも提案されている（特開平１０‐２２５
０１）。この構造では、ソース／チャネル部分のバンド
構造をみたときに、伝導帯のエネルギーがソース側で高
くなるため、エネルギーの高い（加速された）電子をチ
ャネルに導入できることができる。その結果として、特
にチャネル長の短いＦＥＴの場合に、加速された電子の
速度が低下する前にソースに到達させることができ、歪
Ｓｉ層の効果と合わせて、従来の限界を超えた高速のス
イッチング素子が期待できる。

【０００７】一方、上述のような素子構造を具体化する
ための要素材料技術として、絶縁膜上に格子緩和したＳ
ｉＧｅ層を直接形成する手法が提案されている。酸化膜
上の緩和ＳｉＧｅバッファ層の製造方法として、（１）
薄膜ＳＯＩ（Silicon on Insulator ）上にＳｉＧｅを
エピタキシャル成長する方法（ A.R.Powell et al.,App
l. Phys. Lett. 64, 1856 (1994)）、（２）Ｓｉ基板
上に形成した酸化膜と、Ｓｉ基板上にエピタキシャル成
長したＳｉＧｅの積層構造を対向してはりあわせ、後に
ＳｉＧｅ積層構造の一部を除去する方法（特許第３０３
７９３４号、特許第２９０８７８７号）、（３）ＳｉＧ
ｅ層に酸素イオン注入を施し、高温アニールを経てＳｉ
Ｇｅ層中に埋め込み酸化膜を形成する方法などが提案さ
れている。

【０００８】

【発明が解決しようとする課題】縦方向に格子が伸びた
歪ＳｉＧｅ層の側面に歪Ｓｉ層を形成してチャネルとす
る手法は、従来の横方向のＦＥＴと比べた場合に、構造
を縦型にしたことが特徴である。これに対して、緩和Ｓ
ｉＧｅ層の上の歪Ｓｉ層をチャネルとする縦型ＭＯＳＦ
ＥＴでは、高いエネルギーの電子を注入できるため、よ
り高性能の素子が期待できる。

【０００９】しかし、緩和ＳｉＧｅ（ソース）から歪Ｓ
ｉ（チャネル）に高いエネルギーのキャリアを注入でき
るのは、ソース側の伝導帯の位置が高くなる電子につい
てであり、価電子体ではバンド構造が逆転するために、
高いエネルギーの正孔をチャネルに注入することはでき
ない。そのため、この構造では、相補型のＭＯＳＦＥＴ
（ＣＭＯＳＦＥＴ）を作製することは容易ではないとい
う問題がある。

【００１０】本発明は、かかる課題の認識に基づいてな
されたものであり、その目的は、高エネルギーのキャリ
アを注入できるヘテロ構造を有する縦型へテロＭＯＳＦ
ＥＴであって、より高性能でかつＣＭＯＳＦＥＴを容易
に実現できる構造を有する半導体は装置を提供すること
にある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明においては、絶縁膜上に高Ｇｅ濃度のＳｉＧ
ｅバッファ層とひずみＧｅチャネルとを積層した構造を
採用する。

【００１２】すなわち、本発明の半導体装置は、IV族半
導体からなる第１の半導体結晶と、前記第１の半導体結
晶の上に積層されたIV族半導体からなる第２の半導体結
晶と、前記第２の半導体結晶の上に積層されたIV族半導
体からなる第３の半導体結晶と、前記第２の半導体結晶
の側壁を被覆するゲート絶縁膜と、前記ゲート絶縁膜を
介して前記第２の半導体結晶の側壁上に設けられたゲー
ト電極と、を備え、第１及び第３の半導体結晶の少なく
ともいずれかは、電子に対する伝導帯のポテンシャルが
前記第２の半導体結晶の電子に対する伝導帯のポテンシ
ャルよりも高く、且つ正孔に対する価電子帯のポテンシ
ャルが前記第２の半導体結晶の正孔に対する価電子帯の
ポテンシャルよりも高く、前記ゲート電極に印加する電
圧に応じた電界効果により前記第２の半導体結晶の側部
に反転層を誘起して前記第１の半導体結晶と前記第３の
半導体結晶との間の電子あるいは正孔の流れを制御する
ことを特徴とする。

【００１３】ここで、前記第２の半導体結晶は、前記第
１の半導体結晶よりも大きな格子定数を有する半導体か
らなり、前記第２の半導体結晶は、前記第１の半導体結
晶との積層面に対して平行な方向に生ずる圧縮応力によ
る圧縮ひずみを有するものとすることができる。

【００１４】また、第１及び第３の半導体結晶のいずれ
か一方は、電子に対する伝導帯のポテンシャルが前記第
２の半導体結晶の電子に対する伝導帯のポテンシャルよ
りも高く、且つ正孔に対する価電子帯のポテンシャルが
前記第２の半導体結晶の正孔に対する価電子帯のポテン
シャルよりも高く、第１及び第３の半導体結晶のいずれ
か他方は、伝導帯のポテンシャルと価電子帯のポテンシ
ャルが前記第２の半導体結晶と略同一であるものとする
ことができる。

【００１５】また、前記第２の半導体結晶は、第１導電
型のチャネル領域と、第２導電型のドレイン領域とを有
するものとすることができる。

【００１６】また、前記第１の半導体結晶は、７０原子
％以上のゲルマニウム（Ｇｅ）を含有するシリコン・ゲ
ルマニウム（ＳｉＧｅ）からなり、前記第２の半導体結
晶は、ゲルマニウム、または前記第１の半導体結晶より
も高い濃度のゲルマニウムを含有するシリコン・ゲルマ
ニウムからなるものとすることができる。

【００１７】また、前記第１の半導体結晶は、炭素
（Ｃ）を含有するものとすることができる。

【００１８】以上列挙した構成により、本発明によれ
ば、絶縁膜上に形成されたＧｅ濃度が高い、格子緩和し
たＳｉＧｅ層の上に、チャネル層となる歪Ｇｅ層を積層
することにより、縦方向（キャリアの走行方向）に格子
の伸びた結晶層をチャネルに利用でき、より高速の移動
度が期待できる。

【００１９】さらに本発明によれば、伝導体、荷電子帯
ともにソース部がチャネル部に対して高いエネルギーと
なるため、電子・正孔ともに加速した電荷をチャネルに
注入できる構造が実現でき、同一の材料系で容易に超高
速のＣＭＯＳＦＥＴを作製することが可能となる。

【００２０】

【発明の実施の形態】以下、図面を参照しつつ本発明の
実施の形態について説明する。

【００２１】図１は、本発明の半導体装置の要部断面構
成を例示する概念図である。すなわち、本発明の半導体
装置は、（００１）Ｓｉ基板１の上に、埋め込み酸化膜
２、ＳｉＧｅバッファ層（第１のソース／ドレイン部）
３、ひずみＧｅチャネル層４、ＳｉＧｅキャップ層（第
２のソース／ドレイン部）５が積層され、ひずみＧｅチ
ャネル層４の側壁を中心としてゲート絶縁膜６、ゲート
電極７が形成された構造を有する。

【００２２】ここで、ＳｉＧｅバッファ層３の緩和状態
での格子定数は、Ｇｅチャネル層４よりも小さい。そし
て、膜厚の厚いバッファ層３の上に膜厚が薄いチャネル
層４がエピタキシャル積層されている。その結果とし
て、バッファ層３の格子は緩和すなわち殆どひずみを有
さず、チャネル層４は格子定数の差に応じてひずみを有
する。

【００２３】具体的には、チャネル層４には、積層面に
対して平行な方向に圧縮応力が負荷される。その結果と
して、チャネル層４の結晶格子は、積層面に対して平行
な方向に圧縮され、積層面に対して垂直な方向に延伸さ
れる。ここで、ＧｅあるいはＳｉＧｅにおいては、結晶
格子がひずみにより延伸すると、その延伸方向に沿って
キャリアの移動度が増大するという効果がある。つま
り、本発明においては、縦型ＦＥＴにおいて、チャネル
方向に沿って延伸ひずみを生じさせることによりキャリ
アの移動度を増大させ、より高速な動作を実現すること
ができる。

【００２４】ここで、ＳｉＧｅバッファ層３のＧｅの組
成は７０原子％以上であることが望ましい。これは、バ
ッファ層３のＧｅ組成が７０原子％以下の場合、ひずみ
Ｇｅチャネル層４を５０ｎｍ以上積層すると、チャネル
層４に転位などの結晶欠陥が生じる可能性があるからで
ある。これは、バッファ層３のＧｅ組成７０原子％に対
するＧｅの熱力学的臨界膜厚が５０ｎｍだからである。
更に望ましいＧｅ組成の範囲は、７０原子％以上８０原
子％以下である。この上限値８０原子％は、ひずみによ
る正孔移動度の増大の効果を享受するための設定値であ
る。すなわち、Ｇｅ組成が８０原子％以下であると、Ｇ
ｅチャネル層４に加えられるひずみの影響で、正孔のフ
ォノン散乱移動度が、無ひずみのＧｅに対する移動度の
２倍以上になる。

【００２５】ここで、ひずみＧｅチャネル層４の代わり
に、Ｓｉを含有したひずみＳｉ_１− _ｘＧｅ_ｘ（０．８＜
ｘ＜１）チャネル層を用いても同様の効果を得ることが
可能である。

【００２６】ゲート絶縁膜６としては、例えばＺｒ（ジ
ルコニウム）シリケート／ＺｒＯ_２膜を用いることがで
きる。これは、シリケート：ＳｉＯ_２中に、Ｚｒ、Ｈ
ｆ（ハフニウム）、Ｌａ（ランタン）などの金属が固溶
した物質である。

【００２７】また、ゲート電極７としては、ｐ型または
ｎ型にドーピングされた多結晶Ｓｉ（ポリＳｉ）または
多結晶ＳｉＧｅ（ポリＳｉＧｅ）を用いることができ
る。

【００２８】次に、本実施形態の半導体装置の製造方法
について説明する。

【００２９】図２及び図３は、本発明の半導体装置の要
部製造工程を表す工程断面図である。

【００３０】まず、図２（ａ）に表したように、Ｓｉ基
板１、埋め込み酸化膜２、ＳＯＩ膜１１、ＳｉＧｅ層１
２、Ｓｉキャップ層１３からなる積層構造を形成する。
具体的には、例えば、Ｓｉ基板１、埋め込み酸化膜２、
ＳＯＩ膜３（厚さ約２０ｎｍ）からなるＳＯＩ（silico
n on insulator）基板１０の上に、ＵＨＶ−ＣＶＤ（ul
tra-high vacuum chemical vapor deposition）法また
はＭＢＥ法またはＬＰ−ＣＶＤ法などの方法により、Ｓ
ｉ_０．９Ｇｅ_０．１膜１２を約１５０ｎｍ、Ｓｉキャッ
プ層１３を約５ｎｍ成長する。この時形成する各層の各
膜厚は成長温度における臨界膜厚を下回っているため、
ミスフィット転位は生じない。

【００３１】次に、図２（ｂ）に表したように、熱酸化
膜１４を形成する。具体的には、このウェーハを酸化炉
に投入し、例えば、窒素で５０％に希釈した酸素ガスを
用いて約１０００℃において、ＳｉＧｅ層３の膜厚が２
５ｎｍになるまで酸化を進行させる。この酸化の過程に
おいては、埋め込み酸化膜２（下層）と熱酸化膜１４
（上層）とにはさまれたＳｉＧｅ層３の内部においては
Ｇｅ原子は十分に拡散できるが、上下の酸化膜をＧｅ原
子は透過することはできない。このために、熱酸化の進
行とともない、ＳｉＧｅ層３の厚さが薄くなるととも
に、そのＧｅ濃度は７０原子％程度まで濃縮される。

【００３２】ここで、処理温度が、ＳｉＧｅ層１２の融
点を超えないように注意しなければならない。本具体例
の場合、Ｇｅ濃度が７０原子％のＳｉＧｅ層３を得るた
めには、最終的な酸化温度は１０２５℃以下にしなけれ
ばならない。ＳｉＧｅ層を溶融させることなく酸化時間
を短縮するためには、ＳｉＧｅ層中のＧｅ濃度に応じた
融点を超えない範囲で、始めは温度を高く設定し、徐々
に、あるいは段階的に温度を下げていくのが有効であ
る。

【００３３】次に、図２（ｃ）に表したように、熱酸化
膜１４を剥離し、ウェーハ全面に５×１０^１５ｃｍ^−２
程度のドーズ量で砒素（Ａｓ）をイオン注入する。その
後アニールを施し、注入層を低抵抗化する。

【００３４】次に、図２（ｄ）に表したように、結晶層
を積層する。具体的には、表面洗浄の後、再びＵＨＶ−
ＣＶＤ法、ＭＢＥ法またはＬＰ−ＣＶＤ法などの方法に
より厚さ３０ｎｍのＧｅチャネル層４、厚さ１００ｎｍ
のＳｉ_０．３Ｇｅ_０．７層５（上部ソース・ドレイン
部）を形成する。このとき、Ｓｉ_０．３Ｇｅ_０．７層５
（上部ソース・ドレイン部）は高濃度のｎ型ドーピング
が施されていることが望ましいが、エピタキシャル成長
後に再度イオン注入を施してもよい。

【００３５】続いて、図３（ａ）に表したように、パタ
ーニングを施す。具体的には、ウェーハ表面に図示しな
いフォトレジストパターンを形成し、このレジストパタ
ーンをマスクとしてｎ型Ｓｉ_０．３Ｇｅ_０．７層５及び
Ｇｅチャネル層４をＲＩＥ（reactive ion etching）法
を用いて島状にエッチング加工する。レジストパターン
はエッチング加工終了後に剥離する。

【００３６】次に、図３（ｂ）に表したように、ウェー
ハ表面に厚さ３ｎｍ程度の薄い絶縁膜１６をＣＶＤ法な
どにより形成する。この絶縁膜１６の一部はゲート絶縁
膜６となる。

【００３７】その後、図３（ｃ）に表したように、ゲー
ト電極用に、厚さ２０ｎｍ程度の多結晶Ｓｉ層１７をウ
ェーハ全面に堆積し、リン（Ｐ）を５×１０^１５ｃｍ
^−２程度のドーズ量でイオン注入し、さらにアニールを
施して、多結晶Ｓｉ層１７を高濃度のｎ型とする。

【００３８】次に、図３（ｄ）に表したように、ゲート
電極を形成する。具体的には、異方性エッチングにより
多結晶Ｓｉ層１７を上方からエッチバックする。このよ
うにして、島状突起Ｐの側面にｎ型多結晶Ｓｉ層を残置
させてゲート電極７を形成する。ここで、異方性エッチ
ングによるエッチバックの前に、ウェーハの表面をＣＭ
Ｐ（chemical mechanical polishing：化学機械研磨）
により研磨して、島状突起Ｐの上面の多結晶Ｓｉ層１７
を除去しておいてもよい。

【００３９】この後、絶縁膜１６の一部を開口すること
により、上部及び下部のソース・ドレイン電極を形成し
て、本発明のトランジスタの要部が完成する。

【００４０】次に、図２（ｃ）に表した積層構造を得る
ための別の方法について説明する。

【００４１】図４は、この方法を表す概略工程断面図で
ある。

【００４２】まず、図４（ａ）に表した積層構造を形成
する。具体的には、Ｓｉ基板１の上に厚さ１μｍ程度の
傾斜組成Ｓｉ_１−ｘＧｅ_ｘ層２１（ここで、組成ｘは、
基板１から離れるに従って０から０．１程度まで増加す
る）、厚さ１．５μｍ程度のＳｉ_０．９Ｇｅ_０．１層２
２、厚さ２０ｎｍ程度のＳｉキャップ層２３を積層す
る。積層方法としては、前述したようなＵＨＶ−ＣＶ
Ｄ、ＭＢＥ法またはＬＰ−ＣＶＤ法などを用いることが
できる。

【００４３】次に、図４（ｂ）に表したように、埋め込
み酸化膜を形成する。具体的には、加速電圧１６０ｋｅ
Ｖ、ドーズ量４×１０^１７イオン／ｃｍ^２程度の条件で
酸素イオンを注入し、９００℃で酸化処理することによ
りウェーハ表面に熱酸化膜２４を１０ｎｍ以上の厚みに
形成する。酸素イオンを打ち込むＳｉＧｅ層２２のＧｅ
組成が１０原子％と低いのは、連続的で均一な埋め込み
酸化膜を得るためである。Ｇｅ組成が３０原子％以上で
は、この方法で連続的な埋め込み酸化膜を得ることは困
難となる（Y. Ishikawa et al., Appl. Phys. Lett., 7
5, 983 (1999)）。

【００４４】次に、酸素をわずか（０．５％）に含むア
ルゴンガス雰囲気中で１３００℃、４時間程度アニール
すると、ＳｉＧｅ層２２の上面から約３００ｎｍ程度基
板側に埋め込み酸化膜２が形成される。この埋め込み酸
化膜２からはＧｅが排除され、ほぼ純粋なＳｉＯ_２とな
る。

【００４５】次に、図４（ｃ）に表したように、このウ
ェーハを弗酸・硝酸混合液にてＳｉＧｅ層２の層厚が約
２３ｎｍになるまでエッチングすると、図２（ｃ）と同
様の構造が得られる。

【００４６】なお、本発明においては、ゲート電極７の
材料として、Ｗ（タングステン）などの金属を用いるこ
とも可能である。また、ゲート絶縁膜６としては、Ｓｉ
酸化膜（ＳｉＯ_ｘ）はもちろん、Ｓｉ窒化膜（Ｓｉ_３Ｎ
_４）、Ｓｉ酸化窒化膜（ＳｉＯ_ｘＮ_ｙ）、Ａｌ_２Ｏ_３，
Ｔａ_２Ｏ_５，ＴｉＯ_２，Ｙａ_２Ｏ_３等の高誘電体
絶縁膜も同様に用いることができる。

【００４７】また、ゲート絶縁膜６としては、上述した
材料のほか、Ｇｅ窒化膜を用いることもできる。このＧ
ｅ窒化膜は、ＣＶＤによる堆積の他、Ｇｅ表面を直接ア
ンモニアガスや窒素ガスを用いて窒化することによって
も得られる。

【００４８】また、また、基板１の面方位としても、
（００１）だけではなく、他の面方位、例えば（１１
１）基板、（１１０）基板などを用いても良い。

【００４９】次に、本発明の半導体装置の変形例につい
て説明する。

【００５０】図１に例示した半導体装置においては、チ
ャネル部分をひずみＧｅ（ゲルマニウム）層４として、
その上下のソース・ドレイン部分をＳｉＧｅ層３、５に
より構成したが、ドレイン部分は、Ｇｅにより構成して
もよい。このようにすると、キャリアのバリスティック
注入の効果をさらに高めることも可能となる。

【００５１】図５（ａ）は、図１に例示したようにチャ
ネル部ＣをひずみＧｅにより形成し、ソース部Ｓとドレ
イン部ＤをともにＳｉＧｅにより形成した場合のバンド
ダイアグラムを表す概念図である。すなわち、電子及び
正孔のいずれに対しても、ソース部Ｓ、ドレイン部Ｄの
両側でＧｅチャネル層（チャネル部）Ｃよりもポテンシ
ャルが高くなる。このようにすると、伝導帯、価電子帯
ともにソース部がチャネル部に対して高いエネルギーと
なるため、電子・正孔ともに加速した電荷をチャネルに
バリスティックに注入でき、同一の材料系で容易に超高
速のＣＭＯＳＦＥＴを作製することが可能となる。

【００５２】さらに、ソース部ＳはＳｉＧｅにより形成
し、ドレイン部Ｄはチャネル部Ｃと同様のひずみＧｅに
より形成すると、図５（ｂ）に表したように、ドレイン
部Ｄでは電子と正孔のいずれに対してもポテンシャル障
壁が無くなる。

【００５３】本発明の半導体装置の特徴のひとつである
バリスティックなキャリアの注入のためには、ソース部
のポテンシャルがチャネル部よりも高いことが要求され
るが、ドレイン側のポテンシャルはいずれでも構わな
い。従って、ドレイン側のポテンシャルの設計、すなわ
ち材料の選定には、以下の点を考慮するとよい。

【００５４】まず、ドレイン側をＧｅにより形成する場
合は、チャネルとドレインとの境界はヘテロ接合とはな
らないため、ドーピングプロファイルの設計は容易とな
る。

【００５５】しかし、ＳｉＧｅからなるソース部の上に
格子定数が異なるＧｅ層を成長するため、積層の厚みを
いわゆる臨界膜厚以下とする必要がある。さらに、複数
のＦＥＴを組み合わせてＣＭＯＳを形成する場合など
に、本発明のような縦型の構造においては、下側をソー
スにするかドレインにするかは自由に選択できると便利
である。つまり、ソースとドレインとが同様の材料から
なる対称形の構造のほうがインバータなどの回路を設計
する際に自由度が高くなる。

【００５６】一方、ドレイン部をＳｉＧｅで形成する場
合は、チャネルとドレインとの境界がヘテロ接合とな
る。この場合は、ヘテロ界面とドレインへの不純物注入
のプロファイルが一致していることが望ましい。これに
対して、チャネルとドレインとの接合をずらして設ける
構造も考えられる。

【００５７】図６（ａ）は、チャネルとドレインとの接
合をひずみＧｅ層の内部に設けた構造を例示する概念断
面図であり、図６（ｂ）は、この構造のバンドダイアグ
ラムを表す概念図である。同図の構成においては、Ｓｉ
Ｇｅ層５１、ひずみＧｅ層５２、ＳｉＧｅ層５３が順次
積層されているが、ひずみＧｅ層５２におけるドーピン
グプロファイルを調節することにより、チャネル部Ｃと
ドレイン部Ｄとの接合Ｊは、ひずみＧｅ層５２の内部に
形成されている。このようにすれば、チャネル・ドレイ
ン間のポテンシャル障壁をなくし、且つ上下対称に近い
縦型ＦＥＴが得られる。

【００５８】以上説明した具体例においては、ＳｉＧｅ
層とひずみＧｅ層との組み合わせ、あるいはＳｉＧｅ層
とひずみＳｉＧｅ層との組み合わせについて説明した。
しかし、本発明は、これらに限定されるものではなく、
Ｃ（炭素）をＳｉＧｅ結晶中に５％程度以下の濃度で添
加したＳｉＧｅＣ結晶を用いることも可能である。Ｃの
添加により、ＳｉＧｅのバンドギャップを維持しながら
ひずみＧｅ層あるいはひずみＳｉＧｅ層との格子定数の
差を大きくすることが可能となる。

【００５９】また、ソース・ドレイン部にＳｉＧｅＣを
用いると、不純物の拡散を抑制できるという効果も併せ
て得られる。

【００６０】次に、本発明によるＣＭＯＳインバータに
ついて説明する。

【００６１】図７は、本発明によるＣＭＯＳインバータ
の一例を表す概念図である。すなわち、同図のインバー
タは、共通のＳｉ基板１、埋め込み酸化膜２の上に形成
されたｎチャネルトランジスタ６０Ａと、ｐチャネルト
ランジスタ６０Ｂとを有する。これらのトランジスタ
は、例えば、図１乃至図６に関して前述したような本発
明の構成を有する。具体的には、例えば、ＳｉＧｅバッ
ファ層３Ａ、３Ｂ、ひずみＧｅチャネル層４Ａ、４Ｂ、
ＳｉＧｅキャップ層５Ａ、５Ｂの如くである。これらの
層は、ｎチャネルまたはｐチャネルのいずれかに合わせ
て導電型及びキャリア濃度が調節されている。

【００６２】ゲート電極７Ａ、７Ｂは、共通入力配線Ｗ
１により接続されている。また、ｎチャネルトランジス
タ６０Ａのソース・ドレインのいずれか一方と、ｐチャ
ネルトランジスタ６０Ｂのソース・ドレインのいずれか
他方とは共通出力配線Ｗ２により接続されている。さら
に、ゼロボルト入力配線Ｗ３と、プラス１ボルト入力配
線Ｗ４がそれぞれ、ソース・ドレインのいずれかに配線
され、トランジスタ６０Ａ、６０Ｂが相補動作する。

【００６３】ここで、ｐチャネルトランジスタ６０Ｂを
形成する際には、砒素（Ａｓ）の代わりに例えば硼素
（Ｂ）を添加不純物としてイオン注入すればよい。すな
わち、イオン注入する領域に応じて、２回に分けてイオ
ン注入を行えば、ｎチャネルトランジスタとｐチャネル
トランジスタとを同一の基板上に形成できる。

【００６４】なお、本具体例のＣＭＯＳインバータにお
いても、ＳｉＧｅ層とひずみＳｉＧｅチャネル層とを組
み合わせた縦型ＦＥＴを用いることができる。または、
炭素を添加したＳｉＧｅＣ層とひずみＧｅチャネル層
（または、ひずみＳｉＧｅチャネル層）とを組み合わせ
てもよい。

【００６５】

【発明の効果】以上詳述したように、本発明によれば、
絶縁膜上に形成された格子緩和したＳｉＧｅ層の上に、
チャンネル層となるひずみＧｅ層またはひずみＳｉＧｅ
層を積層し、さらにその上にＳｉＧｅ層を形成すること
により、このひずみＧｅ層をチャンネルに利用でき、よ
り高速の移動度の縦型ＭＯＳＦＥＴを実現できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の要部断面構成を例示する
概念図である。

【図２】本発明の半導体装置の要部製造工程を表す工程
断面図である。

【図３】本発明の半導体装置の要部製造工程を表す工程
断面図である。

【図４】図２（ｃ）に表した積層構造を得るための別の
方法を表す概略工程断面図である。

【図５】（ａ）は、図１に例示したようにチャネル部Ｃ
をひずみＧｅにより形成し、ソース部Ｓとドレイン部Ｄ
をともにＳｉＧｅにより形成した場合のバンドダイアグ
ラムを表す概念図であり、（ｂ）は、ソース部ＳをＳｉ
Ｇｅにより形成しドレイン部Ｄはチャネル部Ｃと同様の
ひずみＧｅにより形成した場合のバンドダイアグラムを
表す概念図である。

【図６】（ａ）は、チャネルとドレインとの接合をひず
みＧｅ層の内部に設けた構造を例示する概念断面図であ
り、（ｂ）は、この構造のバンドダイアグラムを表す概
念図である。

【図７】本発明によるＣＭＯＳインバータの一例を表す
概念図である。

【符号の説明】

１基板２埋め込み酸化膜３、３Ａ、３ＢＳｉＧｅバッファ層４、４Ａ、４ＢひずみＧｅチャネル層５、５Ａ、５ＢＳｉＧｅキャップ層６ゲート絶縁膜７ゲート電極Ｗ１、Ｗ２、Ｗ３、Ｗ４配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６１８Ｂ (72)発明者水野智久神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者高木信一神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内Ｆターム(参考） 5F048 AA08 AC03 BA03 BA09 BA10 BA19 BB01 BB04 BB05 BB09 BB11 BC03 BC11 BC15 BD07 BD09 5F110 AA01 AA09 BB04 CC09 DD01 DD06 DD13 DD24 DD25 EE04 EE08 EE09 EE22 EE41 EE42 FF01 FF02 FF03 FF04 FF23 FF26 FF29 GG01 GG03 GG06 GG25 GG28 GG42 GG47 HK08 HK25 HK27 HM12 HM13

Claims

【特許請求の範囲】

【請求項１】IV族半導体からなる第１の半導体結晶と、前記第１の半導体結晶の上に積層されたIV族半導体から
なる第２の半導体結晶と、前記第２の半導体結晶の上に積層されたIV族半導体から
なる第３の半導体結晶と、前記第２の半導体結晶の側壁を被覆するゲート絶縁膜
と、前記ゲート絶縁膜を介して前記第２の半導体結晶の側壁
上に設けられたゲート電極と、を備え、第１及び第３の半導体結晶の少なくともいずれかは、電
子に対する伝導帯のポテンシャルが前記第２の半導体結
晶の電子に対する伝導帯のポテンシャルよりも高く、且
つ正孔に対する価電子帯のポテンシャルが前記第２の半
導体結晶の正孔に対する価電子帯のポテンシャルよりも
高く、前記ゲート電極に印加する電圧に応じた電界効果により
前記第２の半導体結晶の前記側壁付近に反転層を誘起し
て前記第１の半導体結晶と前記第３の半導体結晶との間
の電子あるいは正孔の流れを制御する、半導体装置。
【請求項２】前記第２の半導体結晶は、前記第１の半導
体結晶よりも大きな格子定数を有する半導体からなり、前記第２の半導体結晶は、前記第１の半導体結晶との積
層面に対して平行な方向に生ずる圧縮応力による圧縮ひ
ずみを有することを特徴とする請求項１記載の半導体装
置。
【請求項３】第１及び第３の半導体結晶のいずれか一方
は、電子に対する伝導帯のポテンシャルが前記第２の半
導体結晶の電子に対する伝導帯のポテンシャルよりも高
く、且つ正孔に対する価電子帯のポテンシャルが前記第
２の半導体結晶の正孔に対する価電子帯のポテンシャル
よりも高く、第１及び第３の半導体結晶のいずれか他方は、伝導帯及
び価電子帯のポテンシャルが前記第２の半導体結晶と略
同一であることを特徴とする請求項１または２に記載の
半導体装置。
【請求項４】前記第２の半導体結晶は、第１導電型のチ
ャネル領域と、第２導電型のドレイン領域とを有するこ
とを特徴とする請求項１〜３のいずれか１つに記載の半
導体装置。
【請求項５】前記第１の半導体結晶は、７０原子％以上
のゲルマニウム（Ｇｅ）を含有するシリコン・ゲルマニ
ウム（ＳｉＧｅ）からなり、前記第２の半導体結晶は、ゲルマニウム、または前記第
１の半導体結晶よりも高い濃度のゲルマニウムを含有す
るシリコン・ゲルマニウムからなることを特徴とする請
求項１〜３のいずれか１つに記載の半導体装置。
【請求項６】前記第１の半導体結晶は、炭素（Ｃ）を含
有することを特徴とする請求項１〜５のいずれか１つに
記載の半導体装置。