JP2001044425A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001044425A JP2001044425A JP11216332A JP21633299A JP2001044425A JP 2001044425 A JP2001044425 A JP 2001044425A JP 11216332 A JP11216332 A JP 11216332A JP 21633299 A JP21633299 A JP 21633299A JP 2001044425 A JP2001044425 A JP 2001044425A
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- Japan
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 Siバンド不連続で接合する層との組合せを用
いて、低消費電力で高速な電界効果トランジスタを有す
る半導体装置を提供すること。 【解決手段】電界効果トランジスタのチャネルが形成さ
れるチャネル形成層４にバンド不連続半導体層５を設け
ることによりキャリアの基板側への侵入を防止し、これ
により短チャネル効果を抑止し、且つ、キャリアの移動
度を無歪のチャネル形成層の材料より大きくする。 【効果】高速かつ低消費電力の相補型電界効果トランジ
スタを実現できる。
いて、低消費電力で高速な電界効果トランジスタを有す
る半導体装置を提供すること。 【解決手段】電界効果トランジスタのチャネルが形成さ
れるチャネル形成層４にバンド不連続半導体層５を設け
ることによりキャリアの基板側への侵入を防止し、これ
により短チャネル効果を抑止し、且つ、キャリアの移動
度を無歪のチャネル形成層の材料より大きくする。 【効果】高速かつ低消費電力の相補型電界効果トランジ
スタを実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に相補型電界効果トランジスタを
含む半導体装置に関する。
の製造方法に関し、特に相補型電界効果トランジスタを
含む半導体装置に関する。
【０００２】
【従来の技術】SiMOS型電界効果トランジスタ（Si-MOSF
ET）を用いた集積回路では、いわゆるスケーリング則に
のっとって、デバイス寸法の縮小や動作電圧の低減など
を行うことにより、消費電力の低減と、高速化を両立し
てきた。
ET）を用いた集積回路では、いわゆるスケーリング則に
のっとって、デバイス寸法の縮小や動作電圧の低減など
を行うことにより、消費電力の低減と、高速化を両立し
てきた。
【０００３】しかしながら、寸法縮小に伴い発生する短
チャンネル効果の問題や、低電圧化した場合に顕著にな
る、ドレイン電圧としきい値電圧の近接による動作マー
ジンの低下など、多くの問題点が生じてきている。特
に、短チャネル化に伴い、伝導電子又は正孔が半導体基
板側へ侵入する事によって生ずるパンチスルーは素子の
高度性能化を阻む大きな要因となっている。
チャンネル効果の問題や、低電圧化した場合に顕著にな
る、ドレイン電圧としきい値電圧の近接による動作マー
ジンの低下など、多くの問題点が生じてきている。特
に、短チャネル化に伴い、伝導電子又は正孔が半導体基
板側へ侵入する事によって生ずるパンチスルーは素子の
高度性能化を阻む大きな要因となっている。
【０００４】このように従来のSi-MOSFETではもはや性
能向上がきわめて困難になってきている。
能向上がきわめて困難になってきている。
【０００５】
【発明が解決しようとする課題】これ以上の性能向上に
は、半導体装置の構造、及び材料レベルの改良で高速化
を図る必要性がある。一方、本質的に高速である所謂化
合物半導体を用いることは、ひとつの解答ではあるもの
の、Si集積回路の製造技術との融合性の点ではなはだ困
難であり、かつ製造コストが膨大になるため、現実的な
解決策ではない。
は、半導体装置の構造、及び材料レベルの改良で高速化
を図る必要性がある。一方、本質的に高速である所謂化
合物半導体を用いることは、ひとつの解答ではあるもの
の、Si集積回路の製造技術との融合性の点ではなはだ困
難であり、かつ製造コストが膨大になるため、現実的な
解決策ではない。
【０００６】本発明の目的は、バンド不連続層をチャネ
ル形成層の直下に設け、パンチスルーを抑制し、低消費
電力で高速な相補型電界効果トランジスタを有する半導
体装置を提供することにある。
ル形成層の直下に設け、パンチスルーを抑制し、低消費
電力で高速な相補型電界効果トランジスタを有する半導
体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的は、電界効果ト
ランジスタのチャネルが形成されるチャネル形成層に更
にキャリアの基板側へ侵入する事を阻止する特別な半導
体層を設けることにより達成できる。例えば、チャネル
形成層がｎ型である場合、伝導帯のポテンシャルが、チ
ャネル内のそれより高い材料を基板側へ設け、逆にチャ
ネル形成層がｐ型である場合、価電子帯のポテンシャル
が、チャネル内のそれより低い材料を基板側へ設ける事
により可能である。
ランジスタのチャネルが形成されるチャネル形成層に更
にキャリアの基板側へ侵入する事を阻止する特別な半導
体層を設けることにより達成できる。例えば、チャネル
形成層がｎ型である場合、伝導帯のポテンシャルが、チ
ャネル内のそれより高い材料を基板側へ設け、逆にチャ
ネル形成層がｐ型である場合、価電子帯のポテンシャル
が、チャネル内のそれより低い材料を基板側へ設ける事
により可能である。
【０００８】具体的にはSiおよびこれと同族元素である
Geなどの組合せを用いて、良質な結晶系でバンド不連続
層を形成することが可能である。バンド不連続と成る半
導体層としてSiGe混晶層を設ける時、例えば、ｎチャネ
ル層が純粋なSi層の場合、SiGe混晶層のGe混晶比率を零
から１の間に選択することにより、又ｐチャネル層につ
いては、チャネル層のGe混晶比率を大きく選択したSiGe
層とすることにより可能である。
Geなどの組合せを用いて、良質な結晶系でバンド不連続
層を形成することが可能である。バンド不連続と成る半
導体層としてSiGe混晶層を設ける時、例えば、ｎチャネ
ル層が純粋なSi層の場合、SiGe混晶層のGe混晶比率を零
から１の間に選択することにより、又ｐチャネル層につ
いては、チャネル層のGe混晶比率を大きく選択したSiGe
層とすることにより可能である。
【０００９】また、バンド不連続は、バンド禁止帯幅の
広い絶縁体を用いる事によっても達成可能である。例え
ば、Siチャネルに対しシリコン酸化物を導入する事によ
り大きなバンド不連続を達成出来る。
広い絶縁体を用いる事によっても達成可能である。例え
ば、Siチャネルに対しシリコン酸化物を導入する事によ
り大きなバンド不連続を達成出来る。
【００１０】Si層とSiGe層を接合させる事により、付随
的にSi層及びSiGe層に格子歪みが導入される。Siあるい
はSiGe或いは純粋なGeに歪を印加すると、歪を受けない
SiあるいはGeに比べてキャリアの移動度が増大しうるこ
とが示唆されている（M.V.Fischetti and S.E.Laux:J.A
ppl.Phys.80(1996)pp2234-2252）。これは、サファイア
上にSiを堆積すると、Siが面内歪を受けることにより移
動度が増加する現象と起源を同じくし、古くから知られ
ていることである。本発明は付随的にこの現象を応用し
て電界効果トランジスタおよびそれを用いた集積回路等
の半導体装置の性能を飛躍的に向上させる事を可能とし
ている。
的にSi層及びSiGe層に格子歪みが導入される。Siあるい
はSiGe或いは純粋なGeに歪を印加すると、歪を受けない
SiあるいはGeに比べてキャリアの移動度が増大しうるこ
とが示唆されている（M.V.Fischetti and S.E.Laux:J.A
ppl.Phys.80(1996)pp2234-2252）。これは、サファイア
上にSiを堆積すると、Siが面内歪を受けることにより移
動度が増加する現象と起源を同じくし、古くから知られ
ていることである。本発明は付随的にこの現象を応用し
て電界効果トランジスタおよびそれを用いた集積回路等
の半導体装置の性能を飛躍的に向上させる事を可能とし
ている。
【００１１】
【発明の実施の形態】はじめにバンド不連続が存在する
場合の電界効果トランジスタの動作原理について説明す
る。図１にゲート８／SiO2ゲート絶縁膜７／Siチャネル
形成層４／Si1-xGex層５／Si基板１と言う積層構造のバ
ンド図を示す。層４と層５の間ではバンド不連続が形成
され、特に、伝導帯はチャネル形成領域４から見て、層
５は電子に対するポテンシャル障壁となっている。
場合の電界効果トランジスタの動作原理について説明す
る。図１にゲート８／SiO2ゲート絶縁膜７／Siチャネル
形成層４／Si1-xGex層５／Si基板１と言う積層構造のバ
ンド図を示す。層４と層５の間ではバンド不連続が形成
され、特に、伝導帯はチャネル形成領域４から見て、層
５は電子に対するポテンシャル障壁となっている。
【００１２】さて、ｎ型の電界効果トランジスタの場
合、ゲート８に正の電圧を印加してやると、図１（ｃ）
のようにゲート絶縁膜７とチャネル形成層４の界面付近
でバンドが曲がり、この部分に出来た層４中の伝導帯の
三角井戸に電子が蓄積され、トランジスタ動作を行うこ
とが出来る。これは通常のMOS型電界効果トランジスタ
と全く同じである。
合、ゲート８に正の電圧を印加してやると、図１（ｃ）
のようにゲート絶縁膜７とチャネル形成層４の界面付近
でバンドが曲がり、この部分に出来た層４中の伝導帯の
三角井戸に電子が蓄積され、トランジスタ動作を行うこ
とが出来る。これは通常のMOS型電界効果トランジスタ
と全く同じである。
【００１３】一方、ドレイン３に正の電圧を印加し電子
をソースからドレインへ誘引させようとすると、通常の
MOS型電界効果トランジスタの場合、図５に示される如
くポテンシャルは基板１の深さ方向に対し大きくたわ
み、三角井戸が消失していることがわかる。ゲート絶縁
膜７とチャネル形成層４の極薄領域に存在していた電子
は、この為、基板深さ方向へ大きく侵入可能となる。こ
れが所謂パンチスルーと呼ばれる現象で、正常成るMOS
電界効果トランジスタの動作を阻害する大きな要因とな
っている。
をソースからドレインへ誘引させようとすると、通常の
MOS型電界効果トランジスタの場合、図５に示される如
くポテンシャルは基板１の深さ方向に対し大きくたわ
み、三角井戸が消失していることがわかる。ゲート絶縁
膜７とチャネル形成層４の極薄領域に存在していた電子
は、この為、基板深さ方向へ大きく侵入可能となる。こ
れが所謂パンチスルーと呼ばれる現象で、正常成るMOS
電界効果トランジスタの動作を阻害する大きな要因とな
っている。
【００１４】また、P型の電界効果トランジスタの場
合、ゲート８及びドレイン３に負の電圧を印加すると、
図７の如くポテンシャルが形成され、電子の場合と同
様、正孔が基板深さ方向へ侵入する事が可能となる。即
ち、パンチスルー現象が生じ、正常なMOS電界効果トラ
ンジスタの動作を阻害することになる。
合、ゲート８及びドレイン３に負の電圧を印加すると、
図７の如くポテンシャルが形成され、電子の場合と同
様、正孔が基板深さ方向へ侵入する事が可能となる。即
ち、パンチスルー現象が生じ、正常なMOS電界効果トラ
ンジスタの動作を阻害することになる。
【００１５】パンチスルーを阻止し正常な動作を保存す
るには、電子又は正孔の基板側への侵入を阻止する為の
ポテンシャル障壁を形成してやれば良く、その方法とし
てチャネルドープと言う手法が一般的である。図２に示
される様な通常型MOS電界効果トランジスタの場合、基
板不純物濃度は図２(b)に示される如く一様分布をして
いる。これに対し、図３(b)に示す如く、局所的に不純
物濃度を高くした領域６を設けることにより、ポテンシ
ャルの曲り(図３(b))を、通常型のそれ(図２(b))より大
きく取る事が可能となる。しかし、この方法ではポテン
シャル障壁は最大でバンド禁止帯幅の半分までである。
しかも、基板不純物濃度の増加は、容量の増大を招き、
デバイスの高速化に対して逆効果である。
るには、電子又は正孔の基板側への侵入を阻止する為の
ポテンシャル障壁を形成してやれば良く、その方法とし
てチャネルドープと言う手法が一般的である。図２に示
される様な通常型MOS電界効果トランジスタの場合、基
板不純物濃度は図２(b)に示される如く一様分布をして
いる。これに対し、図３(b)に示す如く、局所的に不純
物濃度を高くした領域６を設けることにより、ポテンシ
ャルの曲り(図３(b))を、通常型のそれ(図２(b))より大
きく取る事が可能となる。しかし、この方法ではポテン
シャル障壁は最大でバンド禁止帯幅の半分までである。
しかも、基板不純物濃度の増加は、容量の増大を招き、
デバイスの高速化に対して逆効果である。
【００１６】このような問題を解決するためには、異種
材料との接合による所謂ヘテロ接合を用い、容量の増大
を招かず、且つ、大きなポテンシャル障壁を形成させる
ことが有効である。ｎ型MOS電界効果トランジスタの場
合、図１(c)に示す如く、電子に対するポテンシャル障
壁を伝導帯に設けることにより、ドレイン３に正バイア
スを印加した場合でも、図４に示される様に電子の基板
側への侵入を阻止するポテンシャル障壁を作ることが可
能となる。一方、ｐ型MOS電界効果トランジスタの場
合、図６に示す如く、正孔に対するポテンシャル障壁を
価電子帯に設けることにより、ドレイン３に負バイアス
を印加した場合でも正孔の基板側への侵入を阻止するポ
テンシャル障壁を存在させることが可能となる。
材料との接合による所謂ヘテロ接合を用い、容量の増大
を招かず、且つ、大きなポテンシャル障壁を形成させる
ことが有効である。ｎ型MOS電界効果トランジスタの場
合、図１(c)に示す如く、電子に対するポテンシャル障
壁を伝導帯に設けることにより、ドレイン３に正バイア
スを印加した場合でも、図４に示される様に電子の基板
側への侵入を阻止するポテンシャル障壁を作ることが可
能となる。一方、ｐ型MOS電界効果トランジスタの場
合、図６に示す如く、正孔に対するポテンシャル障壁を
価電子帯に設けることにより、ドレイン３に負バイアス
を印加した場合でも正孔の基板側への侵入を阻止するポ
テンシャル障壁を存在させることが可能となる。
【００１７】さて、ｎ型、ｐ型両チャネルを同時に具備
させた相補型電界効果トランジスタを作成するにはチャ
ネル形成層４に対するポテンシャル障壁形成層５のポテ
ンシャル突出方向を逆転させる必要がある。これは、例
えば、SiGe混晶系におけるGe混晶比率を選択することに
より達成可能である。図８にｎ型、ｐ型両チャネルに対
しポテンシャル障壁を同時に具備させた相補型電界効果
トランジスタの構造図を示す。Ge混晶比率をｘ(0≦ｘ≦
1)と記述する時、SiGe混晶系はSi1-xGexと記述される。
ｎ型チャネルに対して、層５のｘを層４のxに対し大き
く選定し、ｐ型チャネル領域対しては逆にチャネル形成
領域９のｘを層５のｘより大きく選定する事により、容
易に達成できる。
させた相補型電界効果トランジスタを作成するにはチャ
ネル形成層４に対するポテンシャル障壁形成層５のポテ
ンシャル突出方向を逆転させる必要がある。これは、例
えば、SiGe混晶系におけるGe混晶比率を選択することに
より達成可能である。図８にｎ型、ｐ型両チャネルに対
しポテンシャル障壁を同時に具備させた相補型電界効果
トランジスタの構造図を示す。Ge混晶比率をｘ(0≦ｘ≦
1)と記述する時、SiGe混晶系はSi1-xGexと記述される。
ｎ型チャネルに対して、層５のｘを層４のxに対し大き
く選定し、ｐ型チャネル領域対しては逆にチャネル形成
領域９のｘを層５のｘより大きく選定する事により、容
易に達成できる。
【００１８】異種材料５として絶縁物、例えばSiO2を用
いる事はSi材料との整合性、バンド不連続を大きく取る
ことが出来る面から有利である。バンド構造を図９に示
す。Siに対しSiO2は伝導帯、価電子帯いずれに対しても
大きなポテンシャル障壁(およそ３eV)を形成でき、良好
なるパンチスルー抑止効果を有している。
いる事はSi材料との整合性、バンド不連続を大きく取る
ことが出来る面から有利である。バンド構造を図９に示
す。Siに対しSiO2は伝導帯、価電子帯いずれに対しても
大きなポテンシャル障壁(およそ３eV)を形成でき、良好
なるパンチスルー抑止効果を有している。
【００１９】絶縁物をポテンシャル障壁として用いた相
補型電界効果トランジスタの構造例を図１０に示す。Si
Ge混晶系で材料が構成される場合、層４と層５における
Ge混晶比率ｘの大小関係は図８の場合と同じであり、こ
こでは、絶縁物としてSiO2１０がポテンシャル障壁層と
して埋め込まれている。SiO2はｎ型、ｐ型いずれに対し
ても大きなポテンシャル障壁を形成でき、パンチスルー
抑止と言う観点から有利である。
補型電界効果トランジスタの構造例を図１０に示す。Si
Ge混晶系で材料が構成される場合、層４と層５における
Ge混晶比率ｘの大小関係は図８の場合と同じであり、こ
こでは、絶縁物としてSiO2１０がポテンシャル障壁層と
して埋め込まれている。SiO2はｎ型、ｐ型いずれに対し
ても大きなポテンシャル障壁を形成でき、パンチスルー
抑止と言う観点から有利である。
【００２０】SiGe混晶系を用いると、Ge混晶比率ｘの変
化する境界で格子定数の不整合が発生し、結晶歪みが生
ずる。歪Siは無歪Siに比べ移動度が増大するという利点
があり、付随的に半導体デバイス性能の向上が望まれ
る。図１０の様に絶縁物を局所的に埋め込む構造でも歪
みは残存し、絶縁物を全面に装備した所謂SOI(Semicond
uctor On Insukator)構造に比べて、移動度の増加とい
う利点を享受可能である。
化する境界で格子定数の不整合が発生し、結晶歪みが生
ずる。歪Siは無歪Siに比べ移動度が増大するという利点
があり、付随的に半導体デバイス性能の向上が望まれ
る。図１０の様に絶縁物を局所的に埋め込む構造でも歪
みは残存し、絶縁物を全面に装備した所謂SOI(Semicond
uctor On Insukator)構造に比べて、移動度の増加とい
う利点を享受可能である。
【００２１】用いる基板結晶の面方位の選択と、チャネ
ルでのキャリア走行方向の関係の選択は、より高速な動
作をさせる場合に必要な要件である。
ルでのキャリア走行方向の関係の選択は、より高速な動
作をさせる場合に必要な要件である。
【００２２】基板面方位として{100}面を用いること
は、従来の多くのSi半導体素子がこの面方位を用いてい
ることから、従来素子との結合、同一プロセスの利用と
いった点で有利であるとともに、歪を印加させたときの
移動度も大きく増大し、望ましい結晶方位である。この
場合チャネルの面内方向は<110>あるいは<001>方向とす
ることが、エピ成長やエッチングなどのプロセスの制御
性を高める上で有利である。
は、従来の多くのSi半導体素子がこの面方位を用いてい
ることから、従来素子との結合、同一プロセスの利用と
いった点で有利であるとともに、歪を印加させたときの
移動度も大きく増大し、望ましい結晶方位である。この
場合チャネルの面内方向は<110>あるいは<001>方向とす
ることが、エピ成長やエッチングなどのプロセスの制御
性を高める上で有利である。
【００２３】基板面方位として{110}面を用いることも
可能である。この場合、チャネルの方向としては<110>
あるいは<001>方向とすることが歪を印加することによ
る移動度の増大の点で有利である。また、電子のチャネ
ルとしては<110>方向を用いるとさらに望ましい。ただ
し、ｎ型MOS電界効果トランジスタとｐ型MOS電界効果ト
ランジスタのバランスを考慮した場合に、必ずしもこの
配置である必要はない。
可能である。この場合、チャネルの方向としては<110>
あるいは<001>方向とすることが歪を印加することによ
る移動度の増大の点で有利である。また、電子のチャネ
ルとしては<110>方向を用いるとさらに望ましい。ただ
し、ｎ型MOS電界効果トランジスタとｐ型MOS電界効果ト
ランジスタのバランスを考慮した場合に、必ずしもこの
配置である必要はない。
【００２４】以上に記述したように、チャネル形成に対
しポテンシャル障壁層を有する電界効果トランジスタな
いしは相補型電界効果トランジスタおよびこれを用いた
半導体装置は、従来に比べて、パンチスルーを効果的に
抑止し、しかも、チャネルを流れるキャリアの移動度が
高く、高速化が図れるために、その工業的価値は極めて
高い。
しポテンシャル障壁層を有する電界効果トランジスタな
いしは相補型電界効果トランジスタおよびこれを用いた
半導体装置は、従来に比べて、パンチスルーを効果的に
抑止し、しかも、チャネルを流れるキャリアの移動度が
高く、高速化が図れるために、その工業的価値は極めて
高い。
【００２５】以下、実施例により本発明を詳細に説明す
る。
る。
【００２６】実施例１ 図１０は、本実施例に係る相補型電界効果トランジスタ
の断面図である。Si基板１を洗浄した後、ただちに化学
気相成長装置に導入し、Si0.7Ge0.3層５を成長する。Si
基板１の面方位は{100}とする。膜厚は500nmとする。原
料にはSi2H6およびGeH4を用い、成長温度700℃で成長す
る。ここで、導電型決定のためのドーピングは行わな
い。Si1-xGex層５のGe混晶比ｘはいかようにも制御可能
であるが、チャネルSi層４へ導入される格子歪の適正化
のためには、ｘの値で0.2-0.4にすると良い結果が得ら
れる。
の断面図である。Si基板１を洗浄した後、ただちに化学
気相成長装置に導入し、Si0.7Ge0.3層５を成長する。Si
基板１の面方位は{100}とする。膜厚は500nmとする。原
料にはSi2H6およびGeH4を用い、成長温度700℃で成長す
る。ここで、導電型決定のためのドーピングは行わな
い。Si1-xGex層５のGe混晶比ｘはいかようにも制御可能
であるが、チャネルSi層４へ導入される格子歪の適正化
のためには、ｘの値で0.2-0.4にすると良い結果が得ら
れる。
【００２７】次に、Si1-xGex層５上に化学気相成長法に
よりチャネルSi層４を形成する。ここで、導電型決定の
ためのｐ型ドーピングを行う。ｐ型とする為にＢ等のII
I族元素を注入し、導入量によりｎ型電界効果トランジ
スタのしきい値を制御する。膜厚は60nmとした。この層
４はSi1-xGex層５の格子定数がSiより大きいことから面
内引っ張り歪を受けている。これにより、この中のキャ
リア（電子および正孔）移動度は、無歪Si中よりも大き
くなる。なお、Si層およびSiGe層の成長は化学気相成長
法に限らない。
よりチャネルSi層４を形成する。ここで、導電型決定の
ためのｐ型ドーピングを行う。ｐ型とする為にＢ等のII
I族元素を注入し、導入量によりｎ型電界効果トランジ
スタのしきい値を制御する。膜厚は60nmとした。この層
４はSi1-xGex層５の格子定数がSiより大きいことから面
内引っ張り歪を受けている。これにより、この中のキャ
リア（電子および正孔）移動度は、無歪Si中よりも大き
くなる。なお、Si層およびSiGe層の成長は化学気相成長
法に限らない。
【００２８】次に、ｐ型電界効果トランジスタ領域を形
成するため、Ge混晶比ｘの大きい領域９を形成する。Ge
混晶比ｘを上げるためには、Ge原子のイオン打込み法を
用いれば良い。ここでは打込み量5×1016 cm-2、打込み
エネルギー50 eV、更に1000℃のランプアニールにより
深さ20 nmの範囲で、ｘ＝0.5を作成した。
成するため、Ge混晶比ｘの大きい領域９を形成する。Ge
混晶比ｘを上げるためには、Ge原子のイオン打込み法を
用いれば良い。ここでは打込み量5×1016 cm-2、打込み
エネルギー50 eV、更に1000℃のランプアニールにより
深さ20 nmの範囲で、ｘ＝0.5を作成した。
【００２９】次に、チャネルSi層４の表面を熱酸化し、
SiO2ゲート絶縁膜７を形成する。さらに、その上にポリ
シリコンゲート電極８を形成した後、ゲート領域以外を
エッチングにより除去する。さらに、セルフアラインに
よりソースドレイン領域をイオン注入法により形成す
る。このとき、Ｂ等のIII族元素を注入すればp型ソース
ドレイン領域が形成でき、P等のＶ族元素を注入すればn
型ソースドレイン領域が形成できるのでｎ型、ｐ型電界
効果トランジスタともに同一ウェハ上に作製できる。こ
のとき、Si1-xGex層５への漏れ電流を減らすために、イ
オン注入深さはチャネルSi層４の厚みの半分以下の30nm
とした。最後に、層間絶縁膜（図示せず）を形成し、コ
ンタクトホールをあけ、Al等の金属膜を蒸着し、パター
ニングし、金属配線を形成して、電界効果トランジスタ
が完成する。
SiO2ゲート絶縁膜７を形成する。さらに、その上にポリ
シリコンゲート電極８を形成した後、ゲート領域以外を
エッチングにより除去する。さらに、セルフアラインに
よりソースドレイン領域をイオン注入法により形成す
る。このとき、Ｂ等のIII族元素を注入すればp型ソース
ドレイン領域が形成でき、P等のＶ族元素を注入すればn
型ソースドレイン領域が形成できるのでｎ型、ｐ型電界
効果トランジスタともに同一ウェハ上に作製できる。こ
のとき、Si1-xGex層５への漏れ電流を減らすために、イ
オン注入深さはチャネルSi層４の厚みの半分以下の30nm
とした。最後に、層間絶縁膜（図示せず）を形成し、コ
ンタクトホールをあけ、Al等の金属膜を蒸着し、パター
ニングし、金属配線を形成して、電界効果トランジスタ
が完成する。
【００３０】このトランジスタの電気的特性を図１１、
１２に示す。パンチスルーについては、図１１に示され
るドレイン電流のゲート電圧依存性に見られる如く、従
来型トランジスタではゲート電圧の低い領域で電流値を
絞り込むことが出来ず、所謂パンチスルーが生じてい
る。これに対し、本発明によれば、ゲート電圧の低い領
域で電流値を１０桁以上絞りこむ事が出来ている。即
ち、パンチスルーを完全に抑える事が出来ている。又、
図１２に示される如く、ドレイン電圧依存性において、
本発明によるトランジスタは従来型に比べ、訳2.5倍の
電流値増大と、立ち上がり特性の改善が見られている。
これにより、低電圧駆動が可能となり、同一寸法でSi基
板上に直接作製した従来型の電界効果トランジスタに比
べて、相互コンダクタンス及び遮断周波数がおよそ2.5
倍になった。
１２に示す。パンチスルーについては、図１１に示され
るドレイン電流のゲート電圧依存性に見られる如く、従
来型トランジスタではゲート電圧の低い領域で電流値を
絞り込むことが出来ず、所謂パンチスルーが生じてい
る。これに対し、本発明によれば、ゲート電圧の低い領
域で電流値を１０桁以上絞りこむ事が出来ている。即
ち、パンチスルーを完全に抑える事が出来ている。又、
図１２に示される如く、ドレイン電圧依存性において、
本発明によるトランジスタは従来型に比べ、訳2.5倍の
電流値増大と、立ち上がり特性の改善が見られている。
これにより、低電圧駆動が可能となり、同一寸法でSi基
板上に直接作製した従来型の電界効果トランジスタに比
べて、相互コンダクタンス及び遮断周波数がおよそ2.5
倍になった。
【００３１】実施例２ 図１０は、本実施例に係る絶縁物導入構造の断面図であ
る。Si基板１を洗浄した後、ただちに化学気相成長装置
に導入し、Si1-xGex層５を成長する。膜厚は150nmとす
る。原料にはSi2H6およびGeH4を用い、成長温度700℃で
成長する。Si1-xGex層５のGe混晶比ｘはいかようにも制
御可能であるが、後で形成するチャネルSi層４に導入さ
れる歪みの適正化のためには、ｘを0.2-0.4とすると良
い結果が得られる。本実施例では0.3とする。なお、Si
およびSiGe層の成長は化学気相成長法に限らず、上記組
成の結晶成長が可能な方法であれば良い。
る。Si基板１を洗浄した後、ただちに化学気相成長装置
に導入し、Si1-xGex層５を成長する。膜厚は150nmとす
る。原料にはSi2H6およびGeH4を用い、成長温度700℃で
成長する。Si1-xGex層５のGe混晶比ｘはいかようにも制
御可能であるが、後で形成するチャネルSi層４に導入さ
れる歪みの適正化のためには、ｘを0.2-0.4とすると良
い結果が得られる。本実施例では0.3とする。なお、Si
およびSiGe層の成長は化学気相成長法に限らず、上記組
成の結晶成長が可能な方法であれば良い。
【００３２】次に、Si1-xGex層５上に化学気相成長法に
よりチャネルSi層４を形成する。ここで、導電型決定の
ためのｐ型ドーピングを行う。ｐ型とする為にＢ等のII
I族元素を注入し、導入量によりｎ型電界効果トランジ
スタのしきい値を制御する。膜厚は60nmとした。この層
４はSi1-xGex層５の格子定数がSiより大きいことから面
内引っ張り歪を受けている。これにより、この中のキャ
リア（電子および正孔）移動度は、無歪Si中よりも大き
くなる。なお、Si層およびSiGe層の成長は化学気相成長
法に限らない。
よりチャネルSi層４を形成する。ここで、導電型決定の
ためのｐ型ドーピングを行う。ｐ型とする為にＢ等のII
I族元素を注入し、導入量によりｎ型電界効果トランジ
スタのしきい値を制御する。膜厚は60nmとした。この層
４はSi1-xGex層５の格子定数がSiより大きいことから面
内引っ張り歪を受けている。これにより、この中のキャ
リア（電子および正孔）移動度は、無歪Si中よりも大き
くなる。なお、Si層およびSiGe層の成長は化学気相成長
法に限らない。
【００３３】次にp型電界効果トランジスタ形成部分に
酸素イオンを加速電圧30KeV、ドーズ量4×1017/cm2の条
件でチャネルSi層４の上から注入し、1300℃で8時間ア
ニールを行う。これにより、チャネルSi層４とSi1-xGex
層５の間ににSiO2絶縁層１０が形成される。SiO2絶縁層
１０の厚みは凡そ60nmであり、絶縁耐圧50V以上が確保
される。アニール処理により、Si1-xGex層５は欠陥密度
が極めて低く、平坦でかつ歪み緩和が十分になされる。
さらに、この上部にｎ型ウエルを形成するため、As又は
P, Sb等Ｖ属のイオン打込みを行い、ｐ型電界効果トラ
ンジスタのチャネル領域９を作成する。導入量によりｎ
型電界効果トランジスタのしきい値を制御する。
酸素イオンを加速電圧30KeV、ドーズ量4×1017/cm2の条
件でチャネルSi層４の上から注入し、1300℃で8時間ア
ニールを行う。これにより、チャネルSi層４とSi1-xGex
層５の間ににSiO2絶縁層１０が形成される。SiO2絶縁層
１０の厚みは凡そ60nmであり、絶縁耐圧50V以上が確保
される。アニール処理により、Si1-xGex層５は欠陥密度
が極めて低く、平坦でかつ歪み緩和が十分になされる。
さらに、この上部にｎ型ウエルを形成するため、As又は
P, Sb等Ｖ属のイオン打込みを行い、ｐ型電界効果トラ
ンジスタのチャネル領域９を作成する。導入量によりｎ
型電界効果トランジスタのしきい値を制御する。
【００３４】以後、発明の実施例１と同様のプロセスを
用いて、相補型電界効果トランジスタを製造することが
できる。
用いて、相補型電界効果トランジスタを製造することが
できる。
【００３５】本発明により、浮遊容量が大幅に低減され
るため、実装レベルでの動作速度を通常のSi基板使用時
に比べ40％ほど高めることが出来た。
るため、実装レベルでの動作速度を通常のSi基板使用時
に比べ40％ほど高めることが出来た。
【００３６】
【発明の効果】本発明によれば高速かつ低消費電力の相
補型電界効果トランジスタおよびこれを内蔵する半導体
装置を実現できる。
補型電界効果トランジスタおよびこれを内蔵する半導体
装置を実現できる。
【図１】本発明の具体例であるチャネルSi層／Si1-xGex
層というヘテロ接合を有する電界効果トランジスタの断
面構造図（a）、不純物濃度分布図（b）、バンド図
（c）。
層というヘテロ接合を有する電界効果トランジスタの断
面構造図（a）、不純物濃度分布図（b）、バンド図
（c）。
【図２】従来型電界効果トランジスタの断面構造図
（a）、不純物濃度分布図（b）、バンド図（c）。
（a）、不純物濃度分布図（b）、バンド図（c）。
【図３】パンチスルー防止層を有する従来型電界効果ト
ランジスタの断面構造図（a）、不純物濃度分布図
（b）、バンド図（c）。
ランジスタの断面構造図（a）、不純物濃度分布図
（b）、バンド図（c）。
【図４】図１に示す構造のドレインに正のバイアスを印
加した状態のバンド図。
加した状態のバンド図。
【図５】図２に示す構造のドレインに正のバイアスを印
加した状態のバンド図。
加した状態のバンド図。
【図６】図１に示す構造のドレインに負のバイアスを印
加した状態のバンド図。
加した状態のバンド図。
【図７】図２に示す構造のドレインに負のバイアスを印
加した状態のバンド図。
加した状態のバンド図。
【図８】本発明の実施例１の相補型電界効果トランジス
タの断面構造図。
タの断面構造図。
【図９】本発明の実施例２のバンド図。
【図１０】本発明の実施例２の相補型電界効果トランジ
スタの断面構造図。
スタの断面構造図。
【図１１】本発明の実施例１のｎ型電界効果トランジス
タの電気的特性(ドレイン電流のゲート電圧依存性)を示
す図。
タの電気的特性(ドレイン電流のゲート電圧依存性)を示
す図。
【図１２】本発明の実施例１のｎ型電界効果トランジス
タの電気的特性(ドレイン電流のドレイン電圧依存性)を
示す図。
タの電気的特性(ドレイン電流のドレイン電圧依存性)を
示す図。
1…基板Si層、２…ソース領域、3…ドレイン領域、４…
チャネル領域、５…Si1-xGex層、６…パンチスルー防止
層、７…SiO2ゲート絶縁層、８…ゲート電極、９…ｐ型
チャネル層、１０…埋め込みSiO2領域。
チャネル領域、５…Si1-xGex層、６…パンチスルー防止
層、７…SiO2ゲート絶縁層、８…ゲート電極、９…ｐ型
チャネル層、１０…埋め込みSiO2領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉井 信之 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F040 DA01 DA03 DA18 DB03 DC01 EC07 EE06 EM02 EM03 EM04 FC05 FC14 5F048 AA00 BA03 BA09 BA10 BB05 BB14 BD09 5F110 AA01 AA30 BB04 CC01 DD05 EE09 GG02 GG04 GG12 GG39 GG44 GG52 QQ30
Claims (9)
- 【請求項１】電界効果トランジスタのチャネルが形成さ
れるチャネル形成層の伝導帯と価電子帯とを有する第１
の半導体層と、該チャネル形成層の伝導帯および価電子
帯と不連続となる伝導帯および価電子帯とを有する第２
の半導体層と、を有することを特徴とする半導体装置。 - 【請求項２】前記電界効果トランジスタのソース及びド
レイン領域が前記チャネル形成層に形成されていること
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記半導体装置はｎ型、ｐ型の両チャネル
を具備し、前記電界効果トランジスタは該相補型電界効
果トランジスタの構成要素であることを特徴とする請求
項１に記載の半導体装置。 - 【請求項４】ｎ型、ｐ型の両チャネルが同一平面上に形
成される事を特徴とする請求項１に記載の半導体装置。 - 【請求項５】前記チャネル形成層とバンド不連続を生ず
る半導体層の間で、電子及び正孔それぞれに対しポテン
シャル障壁と成ることを特徴とする請求項１に記載の半
導体装置。 - 【請求項６】前記チャネル形成層とバンド不連続となる
半導体層がSi半導体とSiGe層の組み合わせ、又は、SiGe
とSiGe層の組み合わせにより形成されたことを特徴とす
る請求項１に記載の半導体装置。 - 【請求項７】前記SiGe層のGe混晶比率をxとする時、ｎ
型電界効果トランジスタに対してはバンド不連続半導体
層のxがチャネル形成層のxより大きく、ｐ型電界効果ト
ランジスタに対してはチャネル形成層のxがバンド不連
続半導体層のxより大きいことを特徴とする請求項１に
記載の半導体装置。 - 【請求項８】ｎ型又はｐ型電界効果トランジスタを形成
する前記チャネル形成層と半導体基板の間の少なくとも
一部に絶縁物を有することを特徴とする請求項１に記載
の半導体装置。 - 【請求項９】電界効果トランジスタのチャネルが形成さ
れるチャネル形成層と、チャネル形成層に設けられ、キ
ャリアの基板側への侵入を防止するバンド不連続半導体
層と、を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11216332A JP2001044425A (ja) | 1999-07-30 | 1999-07-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11216332A JP2001044425A (ja) | 1999-07-30 | 1999-07-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044425A true JP2001044425A (ja) | 2001-02-16 |
Family
ID=16686891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11216332A Pending JP2001044425A (ja) | 1999-07-30 | 1999-07-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044425A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108468A (ja) * | 2004-10-07 | 2006-04-20 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP2006332687A (ja) * | 2006-07-10 | 2006-12-07 | Fujitsu Ltd | Ｃｍｏｓ半導体装置 |
| US7229892B2 (en) | 2004-02-27 | 2007-06-12 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2007515808A (ja) * | 2003-12-23 | 2007-06-14 | インテル・コーポレーション | Ｃｍｏｓ用歪トランジスタの集積化 |
-
1999
- 1999-07-30 JP JP11216332A patent/JP2001044425A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007515808A (ja) * | 2003-12-23 | 2007-06-14 | インテル・コーポレーション | Ｃｍｏｓ用歪トランジスタの集積化 |
| JP2011142325A (ja) * | 2003-12-23 | 2011-07-21 | Intel Corp | Ｃｍｏｓ用歪トランジスタの集積化 |
| US8373154B2 (en) | 2003-12-23 | 2013-02-12 | Intel Corporation | Strained transistor integration for CMOS |
| US8748869B2 (en) | 2003-12-23 | 2014-06-10 | Intel Corporation | Strained transistor integration for CMOS |
| US7229892B2 (en) | 2004-02-27 | 2007-06-12 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2006108468A (ja) * | 2004-10-07 | 2006-04-20 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP4604637B2 (ja) * | 2004-10-07 | 2011-01-05 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
| US7871878B2 (en) | 2004-10-07 | 2011-01-18 | Sony Corporation | Method of fabricating PMOS and NMOS transistor on the same substrate |
| JP2006332687A (ja) * | 2006-07-10 | 2006-12-07 | Fujitsu Ltd | Ｃｍｏｓ半導体装置 |
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