JP2001332745A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】良質な埋め込み酸化膜と大きな歪みＳｉ層を有
する半導体基板上に電界効果トランジスタが形成され、
高速かつ低消費電力の半導体装置を得る。 【解決手段】本発明は、低Ｇｅ濃度第１のＳｉＧｅ層を
形成する工程と、前記第１のＳｉＧｅ層中に酸素をイオ
ン注入した後アニールして酸化膜を形成する工程と、前
記第１のＳｉＧｅ層上に前記第１のＳｉＧｅ層よりＧｅ
濃度が高い第２のＳｉＧｅ層を形成する工程と、前記第
２のＳｉＧｅ層上に歪Ｓｉ層を形成する工程と、前記歪
Ｓｉ層をチャネル領域とする電界効果トランジスタを形
成する工程とを具備することを特徴とする半導体装置の
製造方法である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法及び半導体装置に関する。

【０００２】

【従来の技術】現在の半導体素子の中核的存在であるシ
リコンＭＯＳ電界効果トランジスタは、素子寸法の微細
化、特にゲート長の縮小によって高密度集積化と駆動力
の増大を同時に達成してきた。しかしながら近い将来、
従来のトレンドに従った素子の微細化は物理的、経済的
な壁にぶつかることが指摘されている。そこで今後は微
細化以外の手法による高速化、低消費電力化の技術を確
立する必要がある。

【０００３】そこで近年Ｓｉ基板上に形成された緩和Ｓ
ｉＧｅを下地にし、この上に薄く形成された歪Ｓｉ層を
形成した半導体基板を用いた電界効果型トランジスタが
提案されている。この電界効果型トランジスタは、前記
歪Ｓｉ層においてキャリアが高移動度特性を示すため、
これをチャネル領域として使用することによって高速か
つ低消費電力化を図ることができる。

【０００４】一方、電界効果トランジスタの短チャネル
効果抑制のためのチャネル不純物の高濃度化はソース／
ドレイン拡散層の寄生容量の増大を招く。この寄生容量
の低減のために、シリコンウエハ上にシリコン酸化膜を
具備しさらに前記シリコン酸化膜上に半導体層を具備す
るＳＯＩ構造を有する半導体基板を使用が有効であるこ
とが知られている。

【０００５】そこで前記SOI構造と歪Si層とを兼ね備え
た半導体基板を用いたMOS電界効果トランジスタが、特
開平９−３２１３０７号公報に記載されている。

【０００６】図６を用いて、特開平９−３２１３０７号
公報に記載された従来の半導体装置の製造方法及びその
構造について説明する。

【０００７】図６に示すように、Ｓｉウエハ１上に、Ｇ
ｅ濃度が徐々に大きくなるように傾斜させながら傾斜Ｓ
ｉＧｅ層２を形成する。次に、この傾斜ＳｉＧｅ層２上
に、応力を十分に緩和する程度に厚く応力緩和ＳｉＧｅ
層３（Ｇｅ濃度２０ａｔｍ％）を形成する。

【０００８】この後、応力緩和ＳｉＧｅ層３中に酸素を
イオン注入し、高温でアニール（１３５０℃）して、応
力緩和ＳｉＧｅ層３中に埋め込み酸化膜４を作製する。

【０００９】次に、応力緩和ＳｉＧｅ層３上に薄くＳｉ
をエピタキシャル成長することで歪Ｓｉ層５を形成す
る。

【００１０】さらにこのような構造の半導体基板に、歪
Ｓｉ層５をチャネル領域とする電界効果トランジスタを
作成し半導体装置を得ていた。

【００１１】このような半導体装置において、歪Ｓｉ層
５におけるキャリアの移動度をより向上させるには、歪
Ｓｉ層５に、より大きな歪を入れることが有効である。

【００１２】図６の構造において歪Ｓｉ層５に大きな歪
みを入れるためには、応力緩和ＳｉＧｅ層３のＧｅの濃
度をより大きくし、Ｓｉとの格子定数の差を大きくしな
ければならないことが知られている。

【００１３】一方、ＳＯＩ構造の効果を十分に得るため
に均一な連続した高品質な埋め込み酸化膜４を形成する
必要がある。そのためには、酸素をイオン注入した後
に、高温アニール（１３５０℃）することが必要であ
る。

【００１４】しかしながらＳｉＧｅはＧｅ濃度が大きく
なるとその融点が降下する性質がある。このため応力緩
和ＳｉＧｅ層のＧｅ濃度を２０ａｔｍ％よりも大きくし
た場合、前記高温アニールを行うと、ＳｉＧｅ層の融解
や、酸素やＧｅの揮発が生じる。結果として均一な連続
した高品質の埋め込み酸化膜４が形成できない。

【００１５】また、上記構成の半導体装置は高電圧を印
加したときの耐圧特性の向上が求められていた。

【００１６】本発明は、上記問題点に鑑みてなされたも
のである。

【００１７】

【発明が解決しようとする課題】本発明の目的は、表面
の歪みＳｉ層に大きな歪が入るように、ＳｉＧｅ層のＧ
ｅ濃度を大きくし、かつ高品質な埋め込み酸化膜を有す
る半導体基板を作成し、この半導体基板を用いることに
よりソース／ドレイン拡散層の寄生容量を低減し、高速
かつ低消費電力の半導体装置を実現することにある。

【００１８】また、本発明の目的は耐圧特性の高い向上
する半導体装置を提供する。

【００１９】

【課題を解決するための手段】本発明は、基板上に第１
のＳｉＧｅ層を形成する工程と、前記第１のＳｉＧｅ層
中に酸素をイオン注入後、基板をアニールして酸化膜を
形成する工程と、前記第１のＳｉＧｅ層上に前記第１の
ＳｉＧｅ層よりＧｅ濃度が高い第２のＳｉＧｅ層を形成
する工程と、前記第２のＳｉＧｅ層上に歪Ｓｉ層を形成
する工程と、前記歪Ｓｉ層をチャネル領域とする電界効
果トランジスタを形成する工程とを行うことを特徴とす
る半導体装置の製造方法である。

【００２０】また、本発明は、ベース基板と、前記ベー
ス基板上に形成された酸化膜と、前記酸化膜上に形成さ
れた第１のＳｉＧｅ層と、前記第１のＳｉＧｅ層上に形
成された前記第１のＳｉＧｅ層よりもＧｅ濃度の高い第
２のＳｉＧｅ層及び、前記第２のＳｉＧｅ層上に形成さ
れた歪Ｓｉ層を備える半導体基板及び、前記半導体基板
上に形成された電界効果トランジスタとを備える半導体
装置であって、前記電界効果トランジスタは、前記歪Si
層にあるチャネル領域と、前記歪Ｓｉ層に前記チャネル
領域を挟んで互いに離間して設けられたソース領域及び
ドレイン領域と、前記チャネル領域上に設けられたゲー
ト絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電
極とを備え、前記ソース領域又はドレイン領域は前記第
1のＳｉＧｅ層に達していることを特徴とする半導体装
置である。

【００２１】本発明の製造方法においては、まずＧｅ濃
度の低い第１のＳｉＧｅ層に埋め込み酸化膜を形成す
る。前記埋め込み酸化膜は第１のＳｉＧｅ層のＧｅ濃度
が低濃度であるため、高温にてアニールを施してもＳｉ
Ｇｅ層の融解や、酸素やＧｅの揮発が生じない。そのた
め均一で連続した良好な埋め込み酸化膜が得られる。引
き続き第１のＳｉＧｅ層上にＧｅ濃度の高い第２のＳｉ
Ｇｅ層を成長させ、この上に歪Ｓｉ層を形成する。それ
により歪Ｓｉ層の結晶格子に、大きな歪が印加される。

【００２２】また、本発明の半導体装置は、前記第１の
ＳｉＧｅ層上にＧｅ濃度の高い第２のＳｉＧｅ層を有
し、この第２のＳｉＧｅ層上に歪Ｓｉ層が形成されてい
る。そのため前記歪Ｓｉ層は大きな歪が印加されてい
る。さらにＧｅ濃度の低い第１のＳｉＧｅ層は、Ｇｅ濃
度の高い第２のＳｉＧｅ層に比べてバンドギャップが大
きい。したがって、ソース／ドレイン領域界面における
ｐｎ接合界面が第１のＳｉＧｅ層に面する構成にした電
界効果トランジスタでは、ゲート電極に高電圧を印加し
た場合でも前記ｐｎ接合における空乏層ののびが大きく
なり、耐圧特性が高くなる。

【００２３】

【発明の実施の形態】図１〜図３は本実施例の半導体装
置の製造工程を説明する断面図である。図４は本実施例
の半導体装置を説明する断面図である。

【００２４】まず半導体基板の製造方法を説明する。

【００２５】図１に示すように、Ｓｉウエハ１１上にＧ
ｅ濃度が０atm％から１０atm％まで徐々に大きくなる傾
斜ＳｉＧｅ層１２を厚さ０．８μｍエピタキシャル成長
した。

【００２６】次に、傾斜ＳｉＧｅ層１２上に連続して、
Ｇｅ濃度が１０ａｔｍ％と一定の第１のＳｉＧｅ層１３
を厚さ１μｍエピタキシャル成長した。

【００２７】次に、第１のＳｉＧｅ層１３中に、４×１
０¹⁷ｃｍ^-2のドーズ量、加速エネルギー１８０ｋｅＶの
条件でＯイオンをイオン注入し、１３５０℃で６時間ア
ニールした。それにより第1のＳｉＧｅ層１３の表面か
ら３５０ｎｍから４５０ｎｍまでの位置にかけて厚さ１
００ｎｍの埋め込み酸化膜１４を形成した。この埋め込
み酸化膜の形成範囲は上記方法で酸素イオンが高密度且
つ高精度に注入できる範囲であった。

【００２８】次に、図２に示すように、第1のＳｉＧｅ
層１３をエッチングして薄膜化することが望ましい。

【００２９】本実施例では第1のＳｉＧｅ層１３を表面
から３００ｎｍエッチングし、埋め込み酸化膜１４上
に、５０ｎｍの第１のＳｉＧｅ層１５を残した。エッチ
ングする際は第1のSiGe層の一部をエッチングし、第１
のＳｉＧｅ層を残留させる必要がある。第１のSiGe層を
全てエッチングすると、後工程において結晶性の高い第
２のＳｉＧｅ層をエピタキシャル成長できない。

【００３０】次に、第１のＳｉＧｅ層１５上に、Ｇｅ濃
度３０ａｔｍ％の第２のＳｉＧｅ層１６を厚さ１５０ｎ
ｍエピタキシャル成長させ、単結晶層を形成した。

【００３１】次にＳｉ層をエピタキシャル成長によって
厚さ２０ｎｍの単結晶層を形成することによって、歪Ｓ
ｉ層１７を形成した。

【００３２】以上のようにして本発明の実施例に係る半
導体基板が得られた。

【００３３】本実施例に係る半導体基板は歪Ｓｉ層１７
直下の第２のＳｉＧｅ層１６は、Ｇｅ濃度が３０ａｔｍ
％と大きいので、歪Ｓｉ層１７に十分に歪を印加でき
る。また埋め込み酸化膜１４を形成するための第1のＳ
ｉＧｅ層１３は、Ｇｅ濃度が１０ａｔｍ％と低いため
に、融点が十分高いので、良好な埋め込み酸化膜を形成
するための高温アニールが可能である。

【００３４】次に、このようにして得られた歪Ｓｉ層１
７を表面に有する半導体基板に対して電界効果トランジ
スタを形成した。

【００３５】図３に示すように、上記半導体基板を、８
００℃、ドライ雰囲気中で熱酸化してゲート絶縁膜１８
となるシリコン酸化膜を厚さ３ｎｍ形成した。次に、こ
のゲート酸化膜１８上に、ｎタイプ多結晶Ｓｉを厚さ２
００ｎｍ堆積し、パターニングすることによって、ゲー
ト電極１９を形成した。

【００３６】次に、図４に示すように、ゲート電極１９
をマスクとして、Ａｓイオンを第２のＳｉＧｅ層１６と
第１のＳｉＧｅ層１５の界面までイオン注入し、ソース
領域及びドレイン領域２０を形成した。ソース領域、ド
レイン領域２０の各々の界面は第1のSiGe層１３中又は
第1のSiGe層１３と第2のSiGe層１６との界面に位置して
いる。すなわちソース領域及びドレイン領域２０の界面
は第1のSiGe層１３に達している。それにより半導体装
置の耐圧特性を高くすることになる。ソース領域、ドレ
イン領域２０の各々の界面は第1のSiGe層１３中又は第1
のSiGe層１５と第2のSiGe層１６との界面に存在してい
ても良い。

【００３７】この電界効果トランジスタのチャネル領域
は歪Ｓｉ層１７に存在する。

【００３８】このようにして、本発明の実施例に係る半
導体基板上にＭＯＳ型電界効果トランジスタが完成し
た。

【００３９】なお、本発明の実施例において、均一な連
続した良質な酸化膜を得るため、酸素イオン注入後のア
ニール温度は１２８０℃以上であることが望ましい。ま
た酸素イオン注入後の前記アニール温度は１３５０℃以
下であることが望ましい。

【００４０】図５は、ＳｉＧｅのＧｅ濃度と融点の関係
を示すグラフである。

【００４１】図５に示すように、第1のＳｉＧｅ層１３
の融点温度（実線）を、埋め込み酸化膜１４が形成でき
る最低限のアニール温度１２８０℃以上に設定するため
に、少なくともＧｅ濃度を２０ａｔｍ％以下とすること
が望ましい。また、第1のＳｉＧｅ層のＧｅ濃度は１ａ
ｔｍ％以上とすることが、第２のＳｉＧｅ層の格子整合
を取る上で望ましい。

【００４２】本発明の実施例の効果を得るためにより望
ましい第１のＳｉＧｅ層のＧｅ濃度は５ａｔｍ以上％１
５ａｔｍ％以下である。

【００４３】一方、第２のＳｉＧｅ層１６は少なくとも
Ｇｅ濃度が第１のＳｉＧｅ層のＧｅ濃度より大きけれ
ば、歪Ｓｉ層１７により大きい歪を与えることができ
る。また、各層間の歪の整合性を取るため、第２のＳｉ
Ｇｅ層１６のＧｅ濃度は９０ａｔｍ％以下であることが
望ましい。

【００４４】本発明の実施例の効果を得るためにより望
ましい第２のＳｉＧｅ層のＧｅ濃度は１５ａｔｍ以上％
８０ａｔｍ％以下である。より好ましくは、２０ａｔｍ
％以上８０ａｔｍ％以下である。

【００４５】また、第1のＳｉＧｅ層と格子整合を図
り、且つ歪Ｓｉ層１７により大きな歪を与えるために第
２のＳｉＧｅ層１６のＧｅ濃度を、第1のＳｉＧｅ層の
Ｇｅ濃度より高い濃度、例えば１５ａｔｍ％から９０ａ
ｔｍ％までの範囲で膜厚方向に変化させた傾斜組成とし
ても良い。このとき第２のＳｉＧｅ層１６のＧｅ濃度は
歪Ｓｉ層１７側を高くする。

【００４６】本発明において、埋め込み酸化膜１４上の
第１のＳｉＧｅ層１５の膜厚は格子緩和させるために１
ｎｍ以上４００ｎｍ以下であることが望ましい。

【００４７】第２のＳｉＧｅ層の膜厚は格子緩和させる
ために１ｎｍ以上４００ｎｍ以下であることが望まし
い。

【００４８】また、歪Ｓｉ層１７により大きな歪を導入
するためには、第２のＳｉＧｅ層１６は、埋め込み酸化
膜上の第１のＳｉＧｅ層１５よりもその膜厚が大きいこ
とが望ましい。第２のＳｉＧｅ層の膜厚と、埋め込み酸
化膜上の第１のＳｉＧｅ層１５の膜厚の比（埋め込み酸
化膜上の第１のＳｉＧｅ層１５の膜厚／第２のＳｉＧｅ
層の膜厚）は１以上であることが望ましい。

【００４９】本発明の実施例に係る半導体基板の歪Ｓｉ
層１７にかかる応力を計算により求める。

【００５０】先ず、簡単化するために歪Ｓｉ層１７と埋
め込み酸化膜１４の応力を無視する。歪Ｓｉ層１７にか
かる応力は、第１のＳｉＧｅ層１５と第２のＳｉＧｅ層
１６の応力バランスから決定される。第１のＳｉＧｅ層
１５と第２のＳｉＧｅ層１６の厚さを、それぞれＴ２及
びＴ３、完全緩和時の格子定数をａ２及びａ３とし、応
力バランスした時のｘｙ平面の格子定数をａとする。こ
のとき第２のＳｉＧｅ層１６の圧縮力と第１のＳｉＧｅ
層１５の張力のバランスは、 （ａ３−ａ）Ｔ３＝（ａ−ａ２）Ｔ２ である。これより ａ＝（ａ３Ｔ３＋ａ２Ｔ２）／（Ｔ２＋Ｔ３） （１） となる。 また、ＳｉＧｅの格子定数はＧｅ濃度ｘに比
例すると仮定でき、 ａ（ｘ）＝（ａGe−ａSi）ｘ＋ａSi である。

【００５１】ここで、ａGe及びａSiはＧｅ及びＳｉの通
常の格子定数である。

【００５２】従って、（１）は ａ＝[(aGe-aSi)(x3T3+x2T2)+(T2+T3)aSi]/(T2+T3) （１）‘ Ｔ２＝Ｔ３の場合は、 ａ＝（ａGe−ａSi）（ｘ２＋ｘ３）／２＋ａSi （１）’’ となり、歪Ｓｉ層１７のｘｙ平面の格子定数が、第１の
ＳｉＧｅ層１５と第２のＳｉＧｅ層１６のＧｅ濃度の平
均値に等しくなる応力がかかることになる。

【００５３】従って、ｘ３＞ｘ２より、Ｇｅ濃度が異な
る二層のＳｉＧｅ層によって、歪Ｓｉ層には常に第１の
ＳｉＧｅ単層より大きな歪みを入れることが可能とな
る。例えば、上記実施例では、実効的にｘ＝０．２の時
の歪みをＳｉに導入できる。

【００５４】

【発明の効果】以上のように、本発明の半導体装置の製
造方法により、良質な埋め込み酸化膜と大きな歪みＳｉ
層を有する半導体基板上に電界効果トランジスタが形成
でき、高速かつ低消費電力の半導体装置を実現できる。

【００５５】また、本発明の半導体装置は、大きな歪み
Ｓｉ層を有する半導体基板上に電界効果トランジスタが
形成されており、高速かつ低消費電力の半導体装置を実
現できる。また、Ｇｅ濃度の低い第１のＳｉＧｅ層は、
Ｇｅ濃度の高い第２のＳｉＧｅ層に比べてバンドギャッ
プが大きい。したがって、ソース／ドレイン領域界面に
おけるｐｎ接合界面が第１のＳｉＧｅ層に達する場合、
前記ｐｎ接合の耐圧特性が高くなる。

【図面の簡単な説明】

【図１】 本発明の実施例の半導体装置の製造工程を説
明する断面図。

【図２】 本発明の実施例の半導体装置の製造工程を説
明する断面図。

【図３】 本発明の実施例の半導体装置の製造工程を説
明する断面図。

【図４】 本発明の実施例の半導体装置の断面図。

【図５】 ＳｉＧｅのＧｅ濃度と融点の関係を示すグラ
フ。

【図６】 従来の半導体基板の断面図。

【符号の説明】

１・・・Siウエハ ２・・・傾斜SiGe層 ３・・・応力緩和SiGe層 ４・・・埋め込み酸化膜 ５・・・歪Si層 １１・・・Siウエハ １２・・・傾斜SiGe層 １３・・・第1のSiGe層 １４・・・埋め込み酸化膜 １５・・・第１のSiGe層 １６・・・第２のSiGe層 １７・・・歪Si層

Claims (11)

【特許請求の範囲】
1. 【請求項１】基板上に第１のＳｉＧｅ層を形成する工程
   と、 前記第１のＳｉＧｅ層中に酸素をイオン注入後、基板を
   アニールして酸化膜を形成する工程と、 前記第１のＳｉＧｅ層上に前記第１のＳｉＧｅ層よりＧ
   ｅ濃度が高い第２のＳｉＧｅ層を形成する工程と、 前記第２のＳｉＧｅ層上に歪Ｓｉ層を形成する工程と、
   前記歪Ｓｉ層をチャネル領域とする電界効果トランジス
   タを形成する工程とを行うことを特徴とする半導体装置
   の製造方法。
2. 【請求項２】前記酸化膜を形成する工程の後に、前記第
   １のＳｉＧｅ層の表面を一部除去する工程をさらに行う
   ことを特徴とする請求項１記載の半導体装置の製造方
   法。
3. 【請求項３】前記第１のＳｉＧｅ層のＧｅ濃度は１ａｔ
   ｍ以上２０ａｔｍ％以下であることを特徴とする請求項
   １記載の半導体装置の製造方法。
4. 【請求項４】前記第２のＳｉＧｅ層のＧｅ濃度は第１の
   SiGe層のGe濃度よりも大きく９０ａｔｍ％以下であるこ
   とを特徴とする請求項１記載の半導体装置の製造方法。
5. 【請求項５】（前記酸化膜上の第１のＳｉＧｅ層の膜厚
   ／前記第２のＳｉＧｅ層の膜厚）は１以上であることを
   特徴とする請求項１記載の半導体装置の製造方法。
6. 【請求項６】前記酸化膜上の前記第１のＳｉＧｅ層の膜
   厚は１ｎｍ以上４００ｎｍ以下の範囲内にあり、第２の
   ＳｉＧｅ層の膜厚は１ｎｍ以上４００ｎｍ以下の範囲内
   にあることを特徴とする請求項１記載の半導体装置の製
   造方法。
7. 【請求項７】前記基板は、シリコンウエハ上にＧｅ濃度
   が膜厚方向に傾斜しているＳｉＧｅ層を備えた積層体で
   あることを特徴とする請求項１記載の半導体装置の製造
   方法。
8. 【請求項８】ベース基板と、前記ベース基板上に形成さ
   れた酸化膜と、前記酸化膜上に形成された第１のＳｉＧ
   ｅ層と、前記第１のＳｉＧｅ層上に形成された前記第１
   のＳｉＧｅ層よりもＧｅ濃度の高い第２のＳｉＧｅ層及
   び、前記第２のＳｉＧｅ層上に形成された歪Ｓｉ層を備
   える半導体基板及び、前記半導体基板上に形成された電
   界効果トランジスタとを備える半導体装置であって、 前記電界効果トランジスタは、前記歪Si層にあるチャネ
   ル領域と、前記歪Ｓｉ層に前記チャネル領域を挟んで互
   いに離間して設けられたソース領域及びドレイン領域
   と、前記チャネル領域上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられたゲート電極とを備え、
   前記ソース領域又はドレイン領域は前記第1のＳｉＧｅ
   層に達していることを特徴とする半導体装置。
9. 【請求項９】前記ソース領域又はドレイン領域の界面は
   第1のSiGe層中もしくは第1のSiGe層及び第2のSiGe層と
   の界面にあることを特徴とする請求項８記載の半導体装
   置。
10. 【請求項１０】前記第１のＳｉＧｅ層のＧｅ濃度は１ａ
    ｔｍ以上２０ａｔｍ％以下であることを特徴とする請求
    項８記載の半導体装置。
11. 【請求項１１】前記第２のＳｉＧｅ層のGe濃度は、第１
    SiGe層のGe濃度よりも大きく９０ａｔｍ％以下であるこ
    とを請求項８記載の半導体装置。