JP2001291864A - 電界効果トランジスタ及びこれを用いた集積化論理回路 - Google Patents
電界効果トランジスタ及びこれを用いた集積化論理回路Info
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- JP2001291864A JP2001291864A JP2000106856A JP2000106856A JP2001291864A JP 2001291864 A JP2001291864 A JP 2001291864A JP 2000106856 A JP2000106856 A JP 2000106856A JP 2000106856 A JP2000106856 A JP 2000106856A JP 2001291864 A JP2001291864 A JP 2001291864A
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Abstract
(57)【要約】
【課題】ｐMOSFETにおける正孔移動度を歪Si-MOSFETよ
りも大きくし、CMOS論理回路の設計を容易にし、かつ動
作速度を向上させる。 【解決手段】チャネルに引張り歪SiGeを有するMOSFET
りも大きくし、CMOS論理回路の設計を容易にし、かつ動
作速度を向上させる。 【解決手段】チャネルに引張り歪SiGeを有するMOSFET
Description
【０００１】
【発明の属する技術分野】電界効果トランジスタおよび
これを用いた集積回路に関する。
これを用いた集積回路に関する。
【０００２】
【従来の技術】現在の半導体素子の中核的存在であるSi
-MOSFET（金属−酸化物−半導体電界効果トランジス
タ）は、素子寸法の微細化、特にゲート長の縮小によっ
て高密度集積化と駆動力の増大を同時に達成してきた。
しかしながら近い将来、従来のトレンドに従った素子の
微細化は物理的、経済的な壁にぶつかることが指摘され
ている。そこで今後は微細化以外の手法による高速化、
低消費電力化の技術を確立する必要がある。そのような
技術として有力視されているものの一つに引張り歪Siを
チャネルとしたMOSFETがある。図９（ａ）はこのような
引張り歪Si-MOSFETの断面図である。この引張り歪Si-MO
SFETは、Si基板１と、この上に形成されたSiGeからなる
バッファ層２と、この上に形成された格子緩和したSiGe
層３と、この上に形成された引張り歪Si層１５と、この
上にゲート絶縁膜５を介して形成されたゲート電極６
と、ソース７、ドレイン８とから形成されている。SiGe
層３は格子緩和するように十分厚く形成されているの
で、その上にエピタキシャル成長したSi層１５の膜厚を
２０ｎｍ程度と非常に薄くすると、Si層１５の結晶格子
は緩和せずに基板面内方向に引張り歪みを有する。この
ためSi層１５はSi基板１の面内方向の格子定数が、Si基
板１の垂直方向の格子定数に比べて大きい状態となって
いる。この結晶格子の非対称性のために、無歪の状態で
６重に縮退していた伝導帯の谷、および２重に縮退して
いた価電子帯のΓ点（電子の波数が０の状態）近傍の縮
退が解ける。
-MOSFET（金属−酸化物−半導体電界効果トランジス
タ）は、素子寸法の微細化、特にゲート長の縮小によっ
て高密度集積化と駆動力の増大を同時に達成してきた。
しかしながら近い将来、従来のトレンドに従った素子の
微細化は物理的、経済的な壁にぶつかることが指摘され
ている。そこで今後は微細化以外の手法による高速化、
低消費電力化の技術を確立する必要がある。そのような
技術として有力視されているものの一つに引張り歪Siを
チャネルとしたMOSFETがある。図９（ａ）はこのような
引張り歪Si-MOSFETの断面図である。この引張り歪Si-MO
SFETは、Si基板１と、この上に形成されたSiGeからなる
バッファ層２と、この上に形成された格子緩和したSiGe
層３と、この上に形成された引張り歪Si層１５と、この
上にゲート絶縁膜５を介して形成されたゲート電極６
と、ソース７、ドレイン８とから形成されている。SiGe
層３は格子緩和するように十分厚く形成されているの
で、その上にエピタキシャル成長したSi層１５の膜厚を
２０ｎｍ程度と非常に薄くすると、Si層１５の結晶格子
は緩和せずに基板面内方向に引張り歪みを有する。この
ためSi層１５はSi基板１の面内方向の格子定数が、Si基
板１の垂直方向の格子定数に比べて大きい状態となって
いる。この結晶格子の非対称性のために、無歪の状態で
６重に縮退していた伝導帯の谷、および２重に縮退して
いた価電子帯のΓ点（電子の波数が０の状態）近傍の縮
退が解ける。
【０００３】その結果、伝導帯は２重縮退した状態と４
重縮退した状態に、価電子帯は重い正孔帯、軽い正孔帯
にそれぞれ分離する。そのため引張り歪Siでは電子およ
び正孔のいずれにおいてもフォノンによる散乱確率が減
少し、室温付近で移動度が増大する。この引張り歪Siの
移動度が増大する特性を利用して、引張り歪SiをMOSFET
のチャネル層に利用することによって、MOSFETの高速化
を図っている（J. Welseret al., IEDM Tech. Di
g., p. 1000, (1992), p. 373 (1994), p.517
(1995), K. Chinmay et al., Solid-State Elect
ron. p1863 41(1997)）。この引張り歪Siをチャネル
に有する引張り歪Si-MOSFETは、ｎチャネルにおいて
は、理論的予想と同等な、Si-MOSFETの１.７倍程度の移
動度増大が観測されている。一方、ｐチャネルにおいて
は、理論的には２.５倍程度の増大が予想されているの
に対し、実際には高々１.４倍程度の増大しか観測され
ていない。
重縮退した状態に、価電子帯は重い正孔帯、軽い正孔帯
にそれぞれ分離する。そのため引張り歪Siでは電子およ
び正孔のいずれにおいてもフォノンによる散乱確率が減
少し、室温付近で移動度が増大する。この引張り歪Siの
移動度が増大する特性を利用して、引張り歪SiをMOSFET
のチャネル層に利用することによって、MOSFETの高速化
を図っている（J. Welseret al., IEDM Tech. Di
g., p. 1000, (1992), p. 373 (1994), p.517
(1995), K. Chinmay et al., Solid-State Elect
ron. p1863 41(1997)）。この引張り歪Siをチャネル
に有する引張り歪Si-MOSFETは、ｎチャネルにおいて
は、理論的予想と同等な、Si-MOSFETの１.７倍程度の移
動度増大が観測されている。一方、ｐチャネルにおいて
は、理論的には２.５倍程度の増大が予想されているの
に対し、実際には高々１.４倍程度の増大しか観測され
ていない。
【０００４】また、ｎチャネルおよびｐチャネルMOSFET
からなるCMOS回路の動作速度を主に制限するのは移動度
あるいは単位ゲート幅当りの駆動力の小さいｐチャネル
の素子である。Si-MOSFETにおいては、ｐチャネルの移
動度はｎチャネルの約１/３程度しかない。その結果生
じる駆動力差を補うため、p-MOSFETのゲート幅をn-MOSF
ETよりも広く取る必要があった。しかしながら、こうす
るとｐチャネルのゲート面積がｎチャネルより大きくな
り、ゲートの充放電の時定数を増大させることになって
しまう。したがってｐチャネルおよびｎチャネルの移動
度の違いがCMOS回路の設計を複雑なものとしていた。ま
た、CMOS論理回路に上記の引張り歪Si-MOSFETを用いる
と、Si-MOSFETよりもｎチャネルおよびｐチャネルとも
駆動力が増大するので当然動作速度の向上が期待でき
る。しかし、引張り歪Si-MOSFETにおいては、ｐ型とｎ
型の移動度の差は通常のSi-MOSFETの場合よりむしろ拡
大してしまっているため、CMOS論理回路の最適設計がよ
り複雑になるばかりか、引張り歪Si-MOSFETの移動度向
上の効果を十分生かすことが出来ない。
からなるCMOS回路の動作速度を主に制限するのは移動度
あるいは単位ゲート幅当りの駆動力の小さいｐチャネル
の素子である。Si-MOSFETにおいては、ｐチャネルの移
動度はｎチャネルの約１/３程度しかない。その結果生
じる駆動力差を補うため、p-MOSFETのゲート幅をn-MOSF
ETよりも広く取る必要があった。しかしながら、こうす
るとｐチャネルのゲート面積がｎチャネルより大きくな
り、ゲートの充放電の時定数を増大させることになって
しまう。したがってｐチャネルおよびｎチャネルの移動
度の違いがCMOS回路の設計を複雑なものとしていた。ま
た、CMOS論理回路に上記の引張り歪Si-MOSFETを用いる
と、Si-MOSFETよりもｎチャネルおよびｐチャネルとも
駆動力が増大するので当然動作速度の向上が期待でき
る。しかし、引張り歪Si-MOSFETにおいては、ｐ型とｎ
型の移動度の差は通常のSi-MOSFETの場合よりむしろ拡
大してしまっているため、CMOS論理回路の最適設計がよ
り複雑になるばかりか、引張り歪Si-MOSFETの移動度向
上の効果を十分生かすことが出来ない。
【０００５】仮に理論値どおりの正孔移動度が得られた
としても、電子移動度も同時に増大するため、なお２倍
程度の移動度差が残存するという問題がある。また、微
細化以外の手法による高速化、低消費電力化の別の技術
として圧縮歪を有するSiGeをチャネルとして用いる技術
がある。図９（ｂ）はこの圧縮歪SiGeをｐチャネルに有
するMOSFETの断面図である。この圧縮歪SiGe-MOSFET
は、Si基板１上に形成されたｐチャネル圧縮歪SiGe層１
７と、この上に形成されたSiキャップ層１８と、この上
にゲート絶縁膜５を介して形成されたゲート電極６と、
ソース７、ドレイン８から形成されている。このｐチャ
ネル圧縮歪SiGe-MOSFETは、V. P. Kesan et al.,
IEDM Tech. Dig., p25 (1991), R. J. P. Land
er et al., Semicond. Sci. Technol. p. 1064
12 (1997)に記載されている。この中で、圧縮歪のSi
Geは、価電子帯の縮退が解ける効果や有効質量が小さく
なる効果で移動度が無歪のｐチャネルSi-MOSFETよりも
増大することが報告されている。しかしながら圧縮歪の
SiGeは、ｎチャネルの場合、圧縮歪により基底状態の面
内方向の有効質量が無歪のｎチャネルSi-MOSFETの場合
に比べて重くなってしまう。また、４重縮退した状態が
基底状態となるので、フォノン散乱確率はあまり減少し
ない。更に合金散乱の効果が加わるため、移動度は逆に
低下してしまう（T. Manku and A. Nathan, IEEE
Trans. Electron Devices, p. 2082 39 (199
2)）。
としても、電子移動度も同時に増大するため、なお２倍
程度の移動度差が残存するという問題がある。また、微
細化以外の手法による高速化、低消費電力化の別の技術
として圧縮歪を有するSiGeをチャネルとして用いる技術
がある。図９（ｂ）はこの圧縮歪SiGeをｐチャネルに有
するMOSFETの断面図である。この圧縮歪SiGe-MOSFET
は、Si基板１上に形成されたｐチャネル圧縮歪SiGe層１
７と、この上に形成されたSiキャップ層１８と、この上
にゲート絶縁膜５を介して形成されたゲート電極６と、
ソース７、ドレイン８から形成されている。このｐチャ
ネル圧縮歪SiGe-MOSFETは、V. P. Kesan et al.,
IEDM Tech. Dig., p25 (1991), R. J. P. Land
er et al., Semicond. Sci. Technol. p. 1064
12 (1997)に記載されている。この中で、圧縮歪のSi
Geは、価電子帯の縮退が解ける効果や有効質量が小さく
なる効果で移動度が無歪のｐチャネルSi-MOSFETよりも
増大することが報告されている。しかしながら圧縮歪の
SiGeは、ｎチャネルの場合、圧縮歪により基底状態の面
内方向の有効質量が無歪のｎチャネルSi-MOSFETの場合
に比べて重くなってしまう。また、４重縮退した状態が
基底状態となるので、フォノン散乱確率はあまり減少し
ない。更に合金散乱の効果が加わるため、移動度は逆に
低下してしまう（T. Manku and A. Nathan, IEEE
Trans. Electron Devices, p. 2082 39 (199
2)）。
【０００６】したがって圧縮歪SiGeをｎチャネルおよび
ｐチャネルに用いてCMOS論理回路を構成しても従来の歪
のないSi-MOSFETを用いてCMOS論理回路を構成する構造
に対するメリットはあまり無い。
ｐチャネルに用いてCMOS論理回路を構成しても従来の歪
のないSi-MOSFETを用いてCMOS論理回路を構成する構造
に対するメリットはあまり無い。
【０００７】
【発明が解決しようとする課題】上述したように引張り
歪Si-MOSFETは電子の移動度増大率に比べ正孔の移動度
増大率が小さい。したがって、これらをｎチャネルおよ
びｐチャネルに用いてCMOS回路に応用する場合、駆動力
やゲート容量のアンバランスにより最適設計が複雑にな
るばかりか、引張り歪Siの移動度向上の効果を十分生か
すことが出来ない問題がある。また、圧縮歪SiGe-MOSFE
Tは電子の移動度が、歪のないSi-MOSFETよりも低下して
しまう。したがって、これらをｎチャネルおよびｐチャ
ネルに用いてCMOS回路に応用する場合、歪のないSi-MOS
FETを用いてCMOS回路を構成する構造に対するメリット
がないという問題がある。本発明は、上記問題点を解決
するためになされたもので、ｎチャネルおよびｐチャネ
ルの移動度を従来の歪のないSiよりも大きくし、かつそ
れらの移動度のバランスをよくすることによって、最適
設計をより簡便にし、さらにCMOS回路としての動作速度
を更に向上させることを目的とする。
歪Si-MOSFETは電子の移動度増大率に比べ正孔の移動度
増大率が小さい。したがって、これらをｎチャネルおよ
びｐチャネルに用いてCMOS回路に応用する場合、駆動力
やゲート容量のアンバランスにより最適設計が複雑にな
るばかりか、引張り歪Siの移動度向上の効果を十分生か
すことが出来ない問題がある。また、圧縮歪SiGe-MOSFE
Tは電子の移動度が、歪のないSi-MOSFETよりも低下して
しまう。したがって、これらをｎチャネルおよびｐチャ
ネルに用いてCMOS回路に応用する場合、歪のないSi-MOS
FETを用いてCMOS回路を構成する構造に対するメリット
がないという問題がある。本発明は、上記問題点を解決
するためになされたもので、ｎチャネルおよびｐチャネ
ルの移動度を従来の歪のないSiよりも大きくし、かつそ
れらの移動度のバランスをよくすることによって、最適
設計をより簡便にし、さらにCMOS回路としての動作速度
を更に向上させることを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、引張り歪を有するSiGeチャネル層と、こ
のSiGeチャネル層上にゲート絶縁膜を介して形成された
ゲート電極と、前記SiGeチャネル層を挟むように形成さ
れたソース領域およびドレイン領域とを具備することを
特徴とする電界効果トランジスタを提供する。また、本
発明は、半導体基板と、この半導体基板上に形成された
第１のSi1-yGey層と、この第１のSi1-yGeｙ層上に形成
された第２のSi1-xGex層（ｘ＜ｙ）と、この第２のSi
1-xGex層上に形成されたゲート絶縁膜と、このゲート絶
縁膜上に形成されたゲート電極とを具備し、前記第２の
Si1-xGex層は電子或いは正孔が主に走行するチャネル層
を有し、かつ結晶格子が前記半導体基板面内方向に引張
り歪を有していることを特徴とする電界効果トランジス
タを提供する。また、本発明は、前記半導体基板或いは
前記第１のSi1-ｙGey層中に絶縁膜が埋め込まれている
ことを特徴とする電界効果トランジスタを提供する。ま
た、本発明は、前記半導体基板と前記第１のSi1-yGey層
の間に絶縁層を設け、前記第２のSi1-ｘGex層は、前記
ゲート絶縁膜に近い領域が遠い領域よりGe組成が低くな
っていることを特徴とする電界効果トランジスタを提供
する。
に、本発明は、引張り歪を有するSiGeチャネル層と、こ
のSiGeチャネル層上にゲート絶縁膜を介して形成された
ゲート電極と、前記SiGeチャネル層を挟むように形成さ
れたソース領域およびドレイン領域とを具備することを
特徴とする電界効果トランジスタを提供する。また、本
発明は、半導体基板と、この半導体基板上に形成された
第１のSi1-yGey層と、この第１のSi1-yGeｙ層上に形成
された第２のSi1-xGex層（ｘ＜ｙ）と、この第２のSi
1-xGex層上に形成されたゲート絶縁膜と、このゲート絶
縁膜上に形成されたゲート電極とを具備し、前記第２の
Si1-xGex層は電子或いは正孔が主に走行するチャネル層
を有し、かつ結晶格子が前記半導体基板面内方向に引張
り歪を有していることを特徴とする電界効果トランジス
タを提供する。また、本発明は、前記半導体基板或いは
前記第１のSi1-ｙGey層中に絶縁膜が埋め込まれている
ことを特徴とする電界効果トランジスタを提供する。ま
た、本発明は、前記半導体基板と前記第１のSi1-yGey層
の間に絶縁層を設け、前記第２のSi1-ｘGex層は、前記
ゲート絶縁膜に近い領域が遠い領域よりGe組成が低くな
っていることを特徴とする電界効果トランジスタを提供
する。
【０００９】また、本発明は、格子緩和した第１のSiGe
層と、この第１のSiGe層上に形成された引張り歪を有す
る第２のSiGe層と、この第２のSiGe上に形成されたゲー
ト絶縁膜と、このゲート絶縁膜上に形成されたゲート電
極とを具備することを特徴とする電界効果トランジスタ
を提供する。また、本発明は、前記第２のSiGe層は、前
記ゲート絶縁膜に近い領域が遠い領域よりもGe組成が低
くなっていることを特徴とする電界効果トランジスタを
提供する。また、本発明は、前記ゲート絶縁膜と前記第
２のSiGe界面領域のGe組成が１%以下であることを特徴
とする電界効果トランジスタを提供する。また、本発明
は、前記第２のSiGe層の前記ゲート絶縁膜界面から１０
ｎｍ以内の領域にGe組成が１０ %以上の領域が存在す
ることを特徴とする電界効果トランジスタを提供する。
また、本発明は、ｐチャネルとｎチャネルの電界効果ト
ランジスタを組み合わせて構成される集積化論理回路に
おいて、ｐチャネルおよびｎチャネルまたはｐチャネル
の電界効果トランジスタが上記電界効果トランジスタで
あることを特徴とする集積化論理回路を提供する。
層と、この第１のSiGe層上に形成された引張り歪を有す
る第２のSiGe層と、この第２のSiGe上に形成されたゲー
ト絶縁膜と、このゲート絶縁膜上に形成されたゲート電
極とを具備することを特徴とする電界効果トランジスタ
を提供する。また、本発明は、前記第２のSiGe層は、前
記ゲート絶縁膜に近い領域が遠い領域よりもGe組成が低
くなっていることを特徴とする電界効果トランジスタを
提供する。また、本発明は、前記ゲート絶縁膜と前記第
２のSiGe界面領域のGe組成が１%以下であることを特徴
とする電界効果トランジスタを提供する。また、本発明
は、前記第２のSiGe層の前記ゲート絶縁膜界面から１０
ｎｍ以内の領域にGe組成が１０ %以上の領域が存在す
ることを特徴とする電界効果トランジスタを提供する。
また、本発明は、ｐチャネルとｎチャネルの電界効果ト
ランジスタを組み合わせて構成される集積化論理回路に
おいて、ｐチャネルおよびｎチャネルまたはｐチャネル
の電界効果トランジスタが上記電界効果トランジスタで
あることを特徴とする集積化論理回路を提供する。
【００１０】本発明は、電子又は正孔が主に走行する領
域（チャネル領域）に、引張り歪みSiGe層を用いること
を特徴とする。この引張り歪みSiGeチャネル層は、より
Ge組成の大きいSiGeバッファ層上に、臨界膜厚以下の厚
さにエピタキシャル成長させることにより得られる。あ
るいは、バッファ層からチャネル領域にかけて連続的ま
たは段階的にGe組成が減少する様にエピタキシャル成長
された構造によっても得られる。
域（チャネル領域）に、引張り歪みSiGe層を用いること
を特徴とする。この引張り歪みSiGeチャネル層は、より
Ge組成の大きいSiGeバッファ層上に、臨界膜厚以下の厚
さにエピタキシャル成長させることにより得られる。あ
るいは、バッファ層からチャネル領域にかけて連続的ま
たは段階的にGe組成が減少する様にエピタキシャル成長
された構造によっても得られる。
【００１１】
【発明の実施の形態】以下図面を参照して、本発明の好
適な実施形態を説明する。引張り歪が導入されたSiGe
は、価電子帯のΓ点における縮退が解け軽い正孔帯と重
い正孔帯に分離する。その結果、フォノンによる帯間の
散乱確率が減少する。この効果は、導入される引張り歪
が大きいほど大きくなるが、ある程度以上では飽和する
傾向がある。これは、軽い正孔帯と重い正孔帯の分離の
エネルギーが、光学フォノン（LO-フォノン）のエネル
ギーよりも十分大きくなると、帯間の散乱確率が無視で
きるような状況となるためである。一方、チャネル領域
にGeが混入すると、各価電子帯の正孔の、波数に対する
エネルギーの変化率が大きくなる。これは、正孔の有効
質量が減少したことと等価である。移動度は有効質量に
反比例するので、有効質量の減少により更に移動度が向
上する。図７は、引張り歪Siチャネルを用いたp-MOSFET
（実線）と、本発明の引張り歪Si0.9Ge0.1チャネルを用
いたp-MOSFET（破線）の移動度増大率の関係の計算値
を、バッファ層のGe組成に対して示したものである。
適な実施形態を説明する。引張り歪が導入されたSiGe
は、価電子帯のΓ点における縮退が解け軽い正孔帯と重
い正孔帯に分離する。その結果、フォノンによる帯間の
散乱確率が減少する。この効果は、導入される引張り歪
が大きいほど大きくなるが、ある程度以上では飽和する
傾向がある。これは、軽い正孔帯と重い正孔帯の分離の
エネルギーが、光学フォノン（LO-フォノン）のエネル
ギーよりも十分大きくなると、帯間の散乱確率が無視で
きるような状況となるためである。一方、チャネル領域
にGeが混入すると、各価電子帯の正孔の、波数に対する
エネルギーの変化率が大きくなる。これは、正孔の有効
質量が減少したことと等価である。移動度は有効質量に
反比例するので、有効質量の減少により更に移動度が向
上する。図７は、引張り歪Siチャネルを用いたp-MOSFET
（実線）と、本発明の引張り歪Si0.9Ge0.1チャネルを用
いたp-MOSFET（破線）の移動度増大率の関係の計算値
を、バッファ層のGe組成に対して示したものである。
【００１２】図７から分かるように、十分バッファ層の
Ge組成の大きい領域（例えばGeが０.３以上）すなわち
十分にチャネルに引張り歪が入っている領域では、本発
明による引張り歪Si0.9Ge0.1 をチャネル層とするp-MO
SFETの移動度が引張り歪Siをチャネル層とするp-MOSFET
の移動度を上回る。本発明の引張り歪SiGeをチャネルと
するp-MOSFETでは、SiGeが基板面内に引張り歪みを有
し、MOS反転層中は２次元正孔ガスとなっている。次
に、図１に本発明の電界効果トランジスタの断面図を示
す。この電界効果トランジスタは、n型Si基板１と、こ
のn型Si基板上に形成され表面に向かってGeが徐々に増
加する傾斜組成n型SiGe層２と、この傾斜組成n型SiGe層
２上に形成された第１のSiGe層であるn型Si0.6Ge0.4バ
ッファ層３と、このn型Si0.6Ge0.4バッファ層３上に形
成された第２のSiGe層であるn型Si0.9Ge0.1チャネル層
４と、この上にゲート酸化膜５を介して形成された（ｐ
＋）ポリSiゲート電極６と、チャネル層４の両側に形成
されたソース７とドレイン８とから形成されている。ま
たソース７とドレイン８上には電極１０が形成されゲー
ト電極上には絶縁膜９が形成されている。この半導体の
チャネル層４には、下地のバッファ層３よりもGe組成の
低いSiGeが用いられているため、引張り歪が導入されて
おり移動度が向上している。
Ge組成の大きい領域（例えばGeが０.３以上）すなわち
十分にチャネルに引張り歪が入っている領域では、本発
明による引張り歪Si0.9Ge0.1 をチャネル層とするp-MO
SFETの移動度が引張り歪Siをチャネル層とするp-MOSFET
の移動度を上回る。本発明の引張り歪SiGeをチャネルと
するp-MOSFETでは、SiGeが基板面内に引張り歪みを有
し、MOS反転層中は２次元正孔ガスとなっている。次
に、図１に本発明の電界効果トランジスタの断面図を示
す。この電界効果トランジスタは、n型Si基板１と、こ
のn型Si基板上に形成され表面に向かってGeが徐々に増
加する傾斜組成n型SiGe層２と、この傾斜組成n型SiGe層
２上に形成された第１のSiGe層であるn型Si0.6Ge0.4バ
ッファ層３と、このn型Si0.6Ge0.4バッファ層３上に形
成された第２のSiGe層であるn型Si0.9Ge0.1チャネル層
４と、この上にゲート酸化膜５を介して形成された（ｐ
＋）ポリSiゲート電極６と、チャネル層４の両側に形成
されたソース７とドレイン８とから形成されている。ま
たソース７とドレイン８上には電極１０が形成されゲー
ト電極上には絶縁膜９が形成されている。この半導体の
チャネル層４には、下地のバッファ層３よりもGe組成の
低いSiGeが用いられているため、引張り歪が導入されて
おり移動度が向上している。
【００１３】次に、この半導体素子の形成方法を述べ
る。先ず、n型Si基板１上にCVDによりGe組成が表面に向
けて徐々に増加するように傾斜組成n型SiGe層２を厚さ
３μｍ形成する。続けてこの上にCVDによりn型Si0.6Ge
0.4バッファ層３を厚さ１μｍ形成する。次に、バッフ
ァ層３上にCVDによりn型Si0.9Ge0.1チャネル層４を厚さ
１５ｎｍ形成する。チャネル層４はバッファ層３よりも
十分に薄く形成しているので引張り歪が導入されてい
る。次に、熱酸化によりゲート酸化膜５を厚さ５ｎｍ形
成する。次に、ＣＶＤによってp型にヘビードープされ
た（ｐ＋）ポリSiゲート電極６を形成する。次に、エッ
チングによって所望の形状にポリSiゲート電極６及びゲ
ート酸化膜５を整形し、ゲートの両脇にはBまたはBF2を
イオン注入し、熱処理することによりソース７、ドレイ
ン８を形成する。次に、CVDによりゲート電極６を取り
巻くようにCVD酸化膜９を堆積したのちソース７、ドレ
イン８の上部にコンタクトホールを形成する。このコン
タクトホール上にAl電極１０を形成する。
る。先ず、n型Si基板１上にCVDによりGe組成が表面に向
けて徐々に増加するように傾斜組成n型SiGe層２を厚さ
３μｍ形成する。続けてこの上にCVDによりn型Si0.6Ge
0.4バッファ層３を厚さ１μｍ形成する。次に、バッフ
ァ層３上にCVDによりn型Si0.9Ge0.1チャネル層４を厚さ
１５ｎｍ形成する。チャネル層４はバッファ層３よりも
十分に薄く形成しているので引張り歪が導入されてい
る。次に、熱酸化によりゲート酸化膜５を厚さ５ｎｍ形
成する。次に、ＣＶＤによってp型にヘビードープされ
た（ｐ＋）ポリSiゲート電極６を形成する。次に、エッ
チングによって所望の形状にポリSiゲート電極６及びゲ
ート酸化膜５を整形し、ゲートの両脇にはBまたはBF2を
イオン注入し、熱処理することによりソース７、ドレイ
ン８を形成する。次に、CVDによりゲート電極６を取り
巻くようにCVD酸化膜９を堆積したのちソース７、ドレ
イン８の上部にコンタクトホールを形成する。このコン
タクトホール上にAl電極１０を形成する。
【００１４】この半導体素子では、バッファ層３は完全
に格子緩和しているのに対し、チャネル層４は基板面内
方向に引張り歪みを受けている。ゲートに負のバイアス
が加えられると、ゲート直下に正孔の反転層チャネルが
形成される。この反転層の厚さは高々１０ｎｍ程度であ
るので、反転層の存在する領域すなわち引張り歪SiGeチ
ャネル層の絶縁膜５との界面からの距離が１０ｎｍ以内
に、十分なGe組成としてGe組成１０％以上を有する領域
が存在することが望ましい。このMOSFETの移動度を評価
すると、図７のA点に示す様に、従来の歪Siを用いた場
合よりも30 %ほど大きな値となった。図２に本発明の
別の実施例にかかる電界効果トランジスタの断面図を示
す。図２中ソース、ドレイン領域は省略している。Si基
板１上に表面に行くにしたがってGe組成の大きくなる傾
斜組成SiGe層１２と、この上に埋め込み酸化膜１１（厚
さ１００ｎｍ）が形成されている。この上には第１のSi
Ge層であるアンドープSi0.6Ge0.4バッファ層３（厚さ８
ｎｍ）が形成されている。この上に引張り歪が導入され
た第２のSiGe層であるアンドープSi 0.9Ge0.1チャネル層
４（厚さ７ｎｍ）、ゲート酸化膜５（厚さ３ｎｍ）、
（ｐ＋）ポリSiゲート電極６が順次積層されている。
に格子緩和しているのに対し、チャネル層４は基板面内
方向に引張り歪みを受けている。ゲートに負のバイアス
が加えられると、ゲート直下に正孔の反転層チャネルが
形成される。この反転層の厚さは高々１０ｎｍ程度であ
るので、反転層の存在する領域すなわち引張り歪SiGeチ
ャネル層の絶縁膜５との界面からの距離が１０ｎｍ以内
に、十分なGe組成としてGe組成１０％以上を有する領域
が存在することが望ましい。このMOSFETの移動度を評価
すると、図７のA点に示す様に、従来の歪Siを用いた場
合よりも30 %ほど大きな値となった。図２に本発明の
別の実施例にかかる電界効果トランジスタの断面図を示
す。図２中ソース、ドレイン領域は省略している。Si基
板１上に表面に行くにしたがってGe組成の大きくなる傾
斜組成SiGe層１２と、この上に埋め込み酸化膜１１（厚
さ１００ｎｍ）が形成されている。この上には第１のSi
Ge層であるアンドープSi0.6Ge0.4バッファ層３（厚さ８
ｎｍ）が形成されている。この上に引張り歪が導入され
た第２のSiGe層であるアンドープSi 0.9Ge0.1チャネル層
４（厚さ７ｎｍ）、ゲート酸化膜５（厚さ３ｎｍ）、
（ｐ＋）ポリSiゲート電極６が順次積層されている。
【００１５】埋め込み酸化膜は、SiGeバッファ層３中、
またはSi基板中に酸素イオンを注入し、1200℃から1360
℃の高温で数時間アニールすることにより得られる。ま
たは熱酸化膜を形成したSi基板を逆さにして別のSi基
板、またはSiGeバッファ層を形成した基板上に張り付
け、熱処理後、研磨やエッチングにより薄膜化すること
によっても得られる。こうしてSOI（Semiconductor on
Insulator ）構造を成している。この構造において
は、ゲート絶縁膜５と埋め込み酸化膜１１に挟まれたSi
Geバッファ層３とSiGeチャネル層４の領域の厚さが非常
に薄いので、オフ状態でもチャネル空乏層が埋め込み酸
化膜１１界面まで延びるため微細化に適した構造であ
る。こうすることで構造では、ゲート長を５０ ｎｍ程
度まで微細化することが可能である。図３に本発明の別
の実施例にかかる電界効果トランジスタの断面図を示
す。Si基板１上に埋め込み酸化膜１１（厚さ１００ｎ
ｍ）が形成されている。この上には薄いアンドープSi層
１３を介して、第１のSiGe層であるアンドープSi0.6Ge
0.4バッファ層３（厚さ８ｎｍ）が形成され、この上
に、引張り歪が導入された第２のSiGe層であるアンドー
プSi0.9Ge0.1チャネル層４（厚さ５ｎｍ）、ゲート酸化
膜５（厚さ３ｎｍ）、（ｐ＋）ポリSiゲート電極６が順
次積層されている。
またはSi基板中に酸素イオンを注入し、1200℃から1360
℃の高温で数時間アニールすることにより得られる。ま
たは熱酸化膜を形成したSi基板を逆さにして別のSi基
板、またはSiGeバッファ層を形成した基板上に張り付
け、熱処理後、研磨やエッチングにより薄膜化すること
によっても得られる。こうしてSOI（Semiconductor on
Insulator ）構造を成している。この構造において
は、ゲート絶縁膜５と埋め込み酸化膜１１に挟まれたSi
Geバッファ層３とSiGeチャネル層４の領域の厚さが非常
に薄いので、オフ状態でもチャネル空乏層が埋め込み酸
化膜１１界面まで延びるため微細化に適した構造であ
る。こうすることで構造では、ゲート長を５０ ｎｍ程
度まで微細化することが可能である。図３に本発明の別
の実施例にかかる電界効果トランジスタの断面図を示
す。Si基板１上に埋め込み酸化膜１１（厚さ１００ｎ
ｍ）が形成されている。この上には薄いアンドープSi層
１３を介して、第１のSiGe層であるアンドープSi0.6Ge
0.4バッファ層３（厚さ８ｎｍ）が形成され、この上
に、引張り歪が導入された第２のSiGe層であるアンドー
プSi0.9Ge0.1チャネル層４（厚さ５ｎｍ）、ゲート酸化
膜５（厚さ３ｎｍ）、（ｐ＋）ポリSiゲート電極６が順
次積層されている。
【００１６】埋め込み酸化膜は、SiGeバッファ層３中、
またはSi基板中に酸素イオンを注入し、1200℃から1360
℃の高温で数時間アニールすることにより得られる。ま
たは熱酸化膜を形成したSi基板を逆さにして別のSi基
板、またはSiGeバッファ層を形成した基板上に張り付
け、熱処理後、研磨やエッチングにより薄膜化すること
によっても得られる。こうしてSOI（Semiconductor on
Insulator ）構造を成している。この構造において
もゲート絶縁膜５と埋め込み酸化膜１１に挟まれたSi層
１３、SiGeバッファ層３およびSiGeチャネル層４の領域
の厚さが非常に薄いので、オフ状態でもチャネル空乏層
が埋め込み酸化膜１１界面まで延びるため、微細化に適
した構造である。この構造でもゲート長を５０ｎｍ 程
度まで微細化することが可能である。本実施例では、シ
リコン基板１中に埋め込み酸化膜１１を形成したので、
表面に薄いSi層１３が残った。図４に本発明の別の実施
例にかかる電界効果トランジスタの断面図を示す。図４
において左側のものは埋め込み酸化膜のないもの、右側
のものは埋め込み酸化膜１１のあるものである。
またはSi基板中に酸素イオンを注入し、1200℃から1360
℃の高温で数時間アニールすることにより得られる。ま
たは熱酸化膜を形成したSi基板を逆さにして別のSi基
板、またはSiGeバッファ層を形成した基板上に張り付
け、熱処理後、研磨やエッチングにより薄膜化すること
によっても得られる。こうしてSOI（Semiconductor on
Insulator ）構造を成している。この構造において
もゲート絶縁膜５と埋め込み酸化膜１１に挟まれたSi層
１３、SiGeバッファ層３およびSiGeチャネル層４の領域
の厚さが非常に薄いので、オフ状態でもチャネル空乏層
が埋め込み酸化膜１１界面まで延びるため、微細化に適
した構造である。この構造でもゲート長を５０ｎｍ 程
度まで微細化することが可能である。本実施例では、シ
リコン基板１中に埋め込み酸化膜１１を形成したので、
表面に薄いSi層１３が残った。図４に本発明の別の実施
例にかかる電界効果トランジスタの断面図を示す。図４
において左側のものは埋め込み酸化膜のないもの、右側
のものは埋め込み酸化膜１１のあるものである。
【００１７】Si基板１上にGe組成が表面に向けて大きく
なる傾斜組成バッファ層２、１２が形成され、この上に
第１のSiGe層であるSiGeバッファ層３が形成されてい
る。右側のものはSiGeバッファ層３中に埋め込み酸化膜
１１が形成されている。また、n型Si0.6Ge0.4バッファ
層３上に、ゲート酸化膜５に向けて連続的、あるいは段
階的にGe組成が減少するように第２のSiGe層であるSiGe
チャネル層１４（厚さ１５ｎｍ）が形成されている。Si
Geチャネル層１４上には、ゲート絶縁膜５、ゲート電極
６が形成されている。本実施例では、第２のSiGe層であ
るSiGeチャネル層１４がゲート絶縁膜５に近い領域が遠
い領域よりもGe組成が低くなっている。このSiGeチャネ
ル層１４のGe組成の傾斜により、図８に示す様に、反転
層領域の実効電界が減少し、界面ラフネス散乱が減少す
る。その結果、さらに移動度増大の効果が得られる。図
５に本発明の別の実施例にかかる電界効果トランジスタ
の断面図を示す。本実施例はSOI構造を成している。
なる傾斜組成バッファ層２、１２が形成され、この上に
第１のSiGe層であるSiGeバッファ層３が形成されてい
る。右側のものはSiGeバッファ層３中に埋め込み酸化膜
１１が形成されている。また、n型Si0.6Ge0.4バッファ
層３上に、ゲート酸化膜５に向けて連続的、あるいは段
階的にGe組成が減少するように第２のSiGe層であるSiGe
チャネル層１４（厚さ１５ｎｍ）が形成されている。Si
Geチャネル層１４上には、ゲート絶縁膜５、ゲート電極
６が形成されている。本実施例では、第２のSiGe層であ
るSiGeチャネル層１４がゲート絶縁膜５に近い領域が遠
い領域よりもGe組成が低くなっている。このSiGeチャネ
ル層１４のGe組成の傾斜により、図８に示す様に、反転
層領域の実効電界が減少し、界面ラフネス散乱が減少す
る。その結果、さらに移動度増大の効果が得られる。図
５に本発明の別の実施例にかかる電界効果トランジスタ
の断面図を示す。本実施例はSOI構造を成している。
【００１８】Si基板１上にGe組成が表面に向けて大きく
なる傾斜組成第１のSiGe層であるSiGeバッファ層が形成
され酸化されて埋め込み絶縁膜１１となっている。この
上に第２のSiGe層であるアンドープSiGeチャネル層１４
が直接形成されている。SiGeチャネル層１４の埋め込み
酸化膜１１側の領域は圧縮歪、ゲート酸化膜５側は引張
り歪みを受けている。上記２つの実施例においては、ゲ
ート酸化膜との界面近傍のGe組成は実質的に0となって
いる。これは、この界面にGeが存在することによる界面
準位密度の増大を避けるためである。この効果を得るた
めにはゲート絶縁膜５と第２のSiGeであるSiGeチャネル
層１４の界面領域のGe組成は１%以下であることが望ま
しい。以上、ｐチャネルMOSFETに対する実施例を示した
が、これらの構造をそのままｎチャネルMOSFETに用いる
ことも出来る。その場合、各層の導電型を反転すればよ
い。こうしてｐチャネルおよびｎチャネルを基板上に造
り込むことにより、CMOS論理回路を構成することが出来
る。
なる傾斜組成第１のSiGe層であるSiGeバッファ層が形成
され酸化されて埋め込み絶縁膜１１となっている。この
上に第２のSiGe層であるアンドープSiGeチャネル層１４
が直接形成されている。SiGeチャネル層１４の埋め込み
酸化膜１１側の領域は圧縮歪、ゲート酸化膜５側は引張
り歪みを受けている。上記２つの実施例においては、ゲ
ート酸化膜との界面近傍のGe組成は実質的に0となって
いる。これは、この界面にGeが存在することによる界面
準位密度の増大を避けるためである。この効果を得るた
めにはゲート絶縁膜５と第２のSiGeであるSiGeチャネル
層１４の界面領域のGe組成は１%以下であることが望ま
しい。以上、ｐチャネルMOSFETに対する実施例を示した
が、これらの構造をそのままｎチャネルMOSFETに用いる
ことも出来る。その場合、各層の導電型を反転すればよ
い。こうしてｐチャネルおよびｎチャネルを基板上に造
り込むことにより、CMOS論理回路を構成することが出来
る。
【００１９】図６に本発明の別の実施例にかかるCMOSイ
ンバーターの断面図を示す。ただし、配線は模式的に描
いた。また、p,-MOSFETおよびn-MOSFETの基本構造は図
５に示すSOI構造としたが、他の実施例に示した構造を
用いてもよい。なおそれぞれの素子間はメサエッチング
により素子分離されている。ｐチャネルのゲート電極６
はｐ＋ポリSi、ｎチャネルのゲート電極６'はｎ＋ポリS
iで形成されている。また、ｐチャネルのソース、ドレ
イン領域７、８はｐ ＋型、ｎチャネルのソース、ドレイ
ン領域７'、８'はｎ＋型にそれぞれドーピングされてい
る。入力信号は両MOSFETのゲート電極６、６'に、出力
信号はそれぞれのオーミック電極の一方づつ８、８'に
接続されている。p-MOSFETの残りの一方のオーミック電
極７には正の電源電圧Vdd（1〜3 V）に、n-MOSFETの残
りの一方のオーミック電極７'はアースにそれぞれ接続
されている。基板には両MOSFETのしきい値を調整するた
めのバックゲート電極が形成されている。このようにし
て形成されたCMOSインバーターはｐチャネルとｎチャネ
ルの移動度のバランスがよく、設計が容易になり、また
素子の高速化を図ることが可能となる。
ンバーターの断面図を示す。ただし、配線は模式的に描
いた。また、p,-MOSFETおよびn-MOSFETの基本構造は図
５に示すSOI構造としたが、他の実施例に示した構造を
用いてもよい。なおそれぞれの素子間はメサエッチング
により素子分離されている。ｐチャネルのゲート電極６
はｐ＋ポリSi、ｎチャネルのゲート電極６'はｎ＋ポリS
iで形成されている。また、ｐチャネルのソース、ドレ
イン領域７、８はｐ ＋型、ｎチャネルのソース、ドレイ
ン領域７'、８'はｎ＋型にそれぞれドーピングされてい
る。入力信号は両MOSFETのゲート電極６、６'に、出力
信号はそれぞれのオーミック電極の一方づつ８、８'に
接続されている。p-MOSFETの残りの一方のオーミック電
極７には正の電源電圧Vdd（1〜3 V）に、n-MOSFETの残
りの一方のオーミック電極７'はアースにそれぞれ接続
されている。基板には両MOSFETのしきい値を調整するた
めのバックゲート電極が形成されている。このようにし
て形成されたCMOSインバーターはｐチャネルとｎチャネ
ルの移動度のバランスがよく、設計が容易になり、また
素子の高速化を図ることが可能となる。
【００２０】
【発明の効果】本発明によれば、ｎチャネルおよびｐチ
ャネルの移動度を大きくし、かつそれらの移動度のバラ
ンスをよくすることによって、最適設計をより簡便に
し、さらにCMOS回路としての動作速度を更に向上させる
ことができる。その結果、ｐ、ｎ両チャネルの駆動力バ
ランスが向上し、最適設計がより簡便になり、さらにCM
OS回路としての動作速度が向上する。
ャネルの移動度を大きくし、かつそれらの移動度のバラ
ンスをよくすることによって、最適設計をより簡便に
し、さらにCMOS回路としての動作速度を更に向上させる
ことができる。その結果、ｐ、ｎ両チャネルの駆動力バ
ランスが向上し、最適設計がより簡便になり、さらにCM
OS回路としての動作速度が向上する。
【図面の簡単な説明】
【図１】 本発明の実施例にかかるMOSFETの断面図
【図２】 本発明の別の実施例にかかるMOSFETの断面図
【図３】 本発明の別の実施例にかかるMOSFETの断面図
【図４】 本発明の別の実施例にかかるMOSFETの断面図
【図５】 本発明の別の実施例にかかるMOSFETの断面図
【図６】 本発明の実施例にかかるCMOSインバーター回
路の断面図
路の断面図
【図７】 引張り歪SiGeと引張り歪Siの正孔移動度の増
大率の計算図
大率の計算図
【図８】 本発明の実施例にかかるMOSFETの価電子帯の
ポテンシャルを示す図
ポテンシャルを示す図
【図９】 従来例のMOSFETの断面図
1・・・Si基板 2・・・傾斜組成SiGeバッファ層 3・・・緩和SiGeバッファ層 4・・・引張り歪みSiGeチャネル層 5・・・ゲート酸化膜 6・・・ｐ＋ポリSiゲート電極 6'・・・ｎ＋ポリSiゲート電極 7・・・p型拡散層 7'・・・ｎ型拡散層 8・・・p型拡散層 8'・・・ｎ型拡散層 9・・・CVD絶縁膜 10・・・ソース・ドレイン電極 11・・・埋め込み酸化膜 12・・・傾斜組成SiGe層 13・・・Siバッファ層 14・・・傾斜組成SiGeチャネル層 15・・・引張り歪みSiチャネル層 16・・・バックゲート電極 17・・・圧縮歪SiGeチャネル層 18・・・Siキャップ層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１３Ａ ６１８Ｂ ６１８Ｅ (72)発明者 高木 信一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 杉山 直治 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 臼田 宏治 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 畠山 哲夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 4M104 AA01 BB01 BB02 BB40 CC05 DD06 DD16 DD43 FF31 GG09 GG10 GG14 HH20 5F040 DA01 DB03 DC01 EC07 EE05 EH02 EL02 FC11 5F048 AA00 AA01 AB04 AC01 AC03 BA04 BA14 BA16 BB06 BB07 BD00 BD01 BD05 5F110 AA01 BB04 CC02 DD01 DD05 DD13 FF01 FF23 GG01 GG07 GG19 GG25 GG28 HJ01 HJ13 HL03 NN02 NN23 NN35 QQ17
Claims (9)
- 【請求項１】引張り歪を有するSiGeチャネル層と、 このSiGeチャネル層上にゲート絶縁膜を介して形成され
たゲート電極と、 前記SiGeチャネル層を挟むように形成されたソース領域
およびドレイン領域とを具備することを特徴とする電界
効果トランジスタ。 - 【請求項２】半導体基板と、 この半導体基板上に形成された第１のSi1-yGey層と、 この 第１のSi1-yGeｙ層上に形成された第２のSi1-xGex
層（ｘ＜ｙ）と、 この第２のSi1-xGex層上に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極とを具備
し、 前記第２のSi1-xGex層は電子或いは正孔が主に走行する
チャネル層を有し、かつ結晶格子が前記半導体基板面内
方向に引張り歪を有していることを特徴とする電界効果
トランジスタ。 - 【請求項３】前記半導体基板或いは前記第１のSi1-ｙGe
y層中に絶縁膜が埋め込まれていることを特徴とする請
求項２記載の電界効果トランジスタ。 - 【請求項４】前記半導体基板と前記第１のSi1-yGey層の
間に絶縁層を設け、前記第２のSi1- ｘGex層は、前記ゲ
ート絶縁膜に近い領域が遠い領域よりGe組成が低くなっ
ていることを特徴とする請求項１記載の電界効果トラン
ジスタ。 - 【請求項５】格子緩和した第１のSiGe層と、 この第１のSiGe層上に形成された引張り歪を有する第２
のSiGe層と、 この第２のSiGe上に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極とを具備す
ることを特徴とする電界効果トランジスタ。 - 【請求項６】前記第２のSiGe層は、前記ゲート絶縁膜に
近い領域が遠い領域よりもGe組成が低くなっていること
を特徴とする請求項５記載の電界効果トランジスタ。 - 【請求項７】前記ゲート絶縁膜と前記第２のSiGe界面領
域のGe組成が１%以下であることを特徴とする請求項
２、３、４、５或いは６記載の電界効果トランジスタ。 - 【請求項８】前記第２のSiGe層の前記ゲート絶縁膜界面
から１０ｎｍ以内の領域にGe組成が１０ %以上の領域
が存在することを特徴とする請求項２、３、４、５、６
或いは７記載の電界効果トランジスタ。 - 【請求項９】ｐチャネルとｎチャネルの電界効果トラン
ジスタを組み合わせて構成される集積化論理回路におい
て、ｐチャネルおよびｎチャネルまたはｐチャネルの電
界効果トランジスタが請求項１、２、３、４、５、６或
いは８記載の電界効果トランジスタであることを特徴と
する集積化論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000106856A JP3420168B2 (ja) | 2000-04-07 | 2000-04-07 | 電界効果トランジスタ及びこれを用いた集積化論理回路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000106856A JP3420168B2 (ja) | 2000-04-07 | 2000-04-07 | 電界効果トランジスタ及びこれを用いた集積化論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001291864A true JP2001291864A (ja) | 2001-10-19 |
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ID=18619961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2000106856A Expired - Fee Related JP3420168B2 (ja) | 2000-04-07 | 2000-04-07 | 電界効果トランジスタ及びこれを用いた集積化論理回路 |
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- 2000-04-07 JP JP2000106856A patent/JP3420168B2/ja not_active Expired - Fee Related
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