JP2008511173A - 移動度を半導体素子において増加させる方法及び装置 - Google Patents

移動度を半導体素子において増加させる方法及び装置 Download PDF

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Abstract

トランジスタのチャネル領域における移動度の増大を実現する方法及び装置が提示される。一の実施形態では、チャネル領域（１８）は２軸応力が発生する基板の上に形成される。ソース領域（３０）及びドレイン領域（３２）は基板の上に形成される。ソース領域及びドレイン領域は１軸応力を２軸応力発生チャネル領域に追加する形で発生させるように作用する。１軸応力及び２軸応力はＰチャネルトランジスタに関しては共に圧縮応力であり、そしてＮチャネルトランジスタに関しては共に引っ張り応力である。その結果、キャリア移動度が短チャネルトランジスタ及び長チャネルトランジスタの両方に関して増加する。両方のタイプのトランジスタを同じ集積回路に搭載することができる。

Description

本発明は半導体素子に関し、特に移動度を増加させた半導体素子に関する。
半導体素子の形成では、シリコンがこれまで最も普通に半導体材料として選択されてきた。トランジスタ性能は種々のプロセス改善によって常に向上してきた。これらの改善の一つでは、シリコンの応力を変えて移動度を改善していた。これらの方法の幾つかの方法では、シリコンの他に他の材料を使用して応力を改善し、そしてその結果として移動度を大きくしていた。例えば、シリコン層にゲルマニウムを添加することによって、シリコンゲルマニウム層に圧縮応力が発生する。圧縮応力が発生するこのようなシリコンゲルマニウム層は、Ｐチャネルトランジスタのキャリアの移動度を大きくするために有用である。引っ張り応力を発生させる方法が見つかればＮチャネルトランジスタのキャリアの移動度を大きくすることができる。
種々の方法が、引っ張り応力及び圧縮応力の両方を発生させるために開発されている。移動度は応力の増加と共に大きくなるが、最終的には、応力が十分に大きくなると、結晶格子に破壊が、または結晶の格子定数の拡張に起因する欠陥が生じ、これによって応力を半導体形成において利用することができなくなる。別の問題は、通常の応力改善法は短チャネルトランジスタまたは長チャネルトランジスタの内の一方のトランジスタにおける移動度のみを大きくするために有用であるに過ぎないことである。例えば、ＳｉＧｅにおける２軸圧縮応力に関する典型的な問題は、この圧縮応力がキャリアの移動度を短チャネルトランジスタにおいて大きくするためにはほとんど寄与しないことである。これとは異なり、１軸圧縮応力に関する典型的な問題は、この圧縮応力がキャリアの移動度を長チャネルトランジスタにおいて大きくするためにはほとんど寄与しないことである。従って、移動度を大きくすることにより、移動度の変化がチャネル長の変化に伴なって生じ、これがトランジスタのモデルを構築するのを更に困難にしており、今度はトランジスタを使用する回路を、これらの大きくなった移動度を用いて設計することが更に困難になる。
従って、一つ以上の上述の問題において不具合となっている移動度を大きくする必要がある。
一の態様では、トランジスタにおけるキャリア移動度を、チャネル領域に１軸応力及び２軸応力の両方を発生させることにより大きくする。この結果、移動度が短チャネルトランジスタ及び長チャネルトランジスタの両方において大きくなり、そして長チャネルトランジスタと短チャネルトランジスタとの間の移動度の差が小さくなる。この原理は図及び以下の記述を参照することにより一層深く理解される。
図１に示すのは半導体構造１０であり、この半導体構造は絶縁層１２と、絶縁層１２上の半導体層１４と、絶縁層１２上に位置し、かつ半導体層１４を取り囲むトレンチ分離領域１６と、半導体層１４上の半導体層１８と、ゲート誘電体２０と、ゲート２２と、ゲート２４周りのサイドウォールスペーサ２４と、ゲート２２の一方の側のソース／ドレインエクステンション領域２３と、そしてゲート２２の他方の側のソース／ドレインエクステンション領域２５と、を備える。半導体層１８は半導体層１４の上にエピタキシャル成長させる。従って、半導体層１８は半導体層１４の結晶構造及び結晶間隔と一致する。エピタキシャル成長によって結晶間隔を強制的に一致させるので、半導体層１４と１８との間の材料変化によりこれらの２つの層の間に応力変化が生じる。
Ｎチャネルの場合、半導体層１４はシリコンであることが好ましく、そして半導体層１８はシリコンカーボン合金であることが好ましい。シリコン中の応力は、シリコンカーボン合金に２軸引っ張り応力が発生することにより緩和することが好ましい。別の構成では、半導体層１４は、少なくとも部分的に応力緩和されたシリコンゲルマニウムであることが好ましく、そして半導体層１８は、２軸引っ張り応力が発生することになるシリコンまたはシリコンカーボン合金のいずれかとすることが好ましい。Ｎチャネルの場合のこれらの例のいずれにおいても、半導体層１４は、連続エピタキシャル成長により形成される半導体層１８の固有の格子定数よりも大きい固有の結晶格子定数を有する。
Ｐチャネルの場合、半導体層１４はシリコンであることが好ましく、そして半導体層１８はシリコンゲルマニウムであることが好ましい。シリコン中の応力は、シリコンゲルマニウムに２軸圧縮応力が発生することにより緩和することができる。別の構成では、半導体層１４は別の半導体材料とすることができ、この半導体材料の上には、２軸圧縮応力が発生することになる半導体層１８を成長させることができる。Ｐチャネルの場合のこの例では、半導体層１４は、連続エピタキシャル成長により形成される半導体層１８の固有の格子定数よりも小さい固有の結晶格子定数を有する。
図２に示すのは、ソース／ドレインエクステンション２３及び２５、半導体層１８、及び半導体層１４をエッチングしてゲート２２の一方の側にリセス２６を、そしてゲート２２の他方の側にリセス２８を形成した後の半導体構造１０である。
図３に示すのは、リセス２６及び２８を半導体充填物３０及び半導体充填物３２でそれぞれ充填した後の半導体構造１０である。半導体充填物３０及び３２に、ｉｎ−ｓｉｔｕドープして、またはイオン注入によりドープしてこれらの充填物をソース／ドレイン領域とすることができる。半導体充填物３０及び３２の材料は半導体層１８の材料タイプと同じであるが、半導体層１８に含まれる元素の割合とは異なる割合の元素を含むことができる。例えば、Ｎチャネルの場合、領域３０及び３２の半導体材料は、半導体層１８がシリコンカーボン合金の場合にシリコンカーボン合金とすることができるが、カーボンに対するシリコンの割合を異ならせることができる。シリコンカーボン合金の場合は１軸引っ張り応力が半導体層１８に発生する。同様に、Ｐチャネルの場合、半導体充填物３０及び３２は、半導体層１８がシリコンゲルマニウムの場合にシリコンゲルマニウムとすることができるが、ゲルマニウムに対するシリコンの割合を異ならせることができる。シリコンゲルマニウムの場合は１軸圧縮応力が半導体層１８に発生する。半導体充填物３０及び３２はストレッサであり、これらのストレッサにより、圧縮応力または引っ張り応力を発生させることができ、いずれの応力が発生するかは１軸材料によって変わる。
従って、結果として得られる図３の半導体素子１０は、１軸応力及び２軸応力の両方が発生するチャネルとして使用される半導体領域１８を有する。従って、移動度は長チャネル及び短チャネルの両方に関して大きくなる。各タイプの応力の大きさを調整することにより、移動度を長チャネル及び短チャネルの両方の場合に関して同じとなる状態に極めて近い状態に維持することができる。
図４に示すのは半導体構造５０であり、この半導体構造は絶縁層５２と、絶縁層５２上で部分的に応力緩和されるシリコンゲルマニウム半導体層５４と、半導体層５４を取り囲むトレンチ分離領域５６と、半導体層５４上のゲート誘電体６２と、ゲート誘電体６２上のゲートと、ゲート５８を取り囲むサイドウォールスペーサ６０と、ゲート５８の一方の側の半導体層５４中のソース／ドレインエクステンション６４と、そしてゲート５８の他方の側の半導体層５４中のソース／ドレインエクステンション６６と、を備える。この構造はＰチャネルトランジスタの場合の構造である、というのは、部分的に応力緩和されるシリコンゲルマニウムでは、シリコンゲルマニウムの２軸圧縮応力に起因して正孔移動度が大きくなるからである。
図５に示すのは、ソース／ドレインエクステンション６４及び６６を縦方向に半導体層５４に食い込む形でエッチングしてゲート５８の一方の側にリセス６８を、そしてゲート５８の他方の側にリセス７０を形成した後の半導体構造５０である。
図６に示すのは、リセス６８及び７０を半導体充填物７２及び半導体充填物７４でそれぞれ充填した後の半導体構造５０である。半導体充填物７２及び７４の材料は半導体層５４の材料タイプと同じであるが、半導体層５４に含まれる元素の割合とは異なる割合の元素を含むことができる。従って、半導体層５４がシリコンゲルマニウムである場合のこの例では、半導体充填物７２及び７４におけるゲルマニウムに対するシリコンの割合を、半導体層５４における割合とは異なるようにすることができる。半導体充填物７２及び７４に、ｉｎ−ｓｉｔｕドープして、またはイオン注入によりドープしてこれらの充填物をソース／ドレイン領域とすることができる。この半導体素子５０では、部分的に応力緩和されるシリコンゲルマニウムである半導体層５４は２軸圧縮応力を有し、更に１軸圧縮応力が半導体充填物７２及び７４の形成により更に発生する。その結果、１軸応力及び２軸応力の両方を有する素子構造が得られる。この場合、Ｐチャネルトランジスタにとって有用なのは圧縮応力であるが、半導体材料が異なると、Ｎチャネルトランジスタにとって有用となるのは引っ張り応力である。
図７に示すのは半導体素子１００であり、この半導体素子は絶縁層１０２と、絶縁層１０２上の半導体ボディ１２２と、半導体ボディ１２２上の半導体ボディ１０４と、半導体ボディ１２２及び１０４を取り囲むトレンチ分離領域１１６と、半導体ボディ１０４上のゲート誘電体１１０と、ゲート誘電体１１０上のゲート１０６と、ゲート１０６を取り囲むサイドウォールスペーサ１０８と、ゲート１０６の一方の側の半導体ボディ１２２におけるソース／ドレイン領域１２４と、ゲート１０６の他方の側の半導体ボディ１２２におけるソース／ドレイン領域１２６と、ゲート１０６の一方の側の半導体ボディ１０４におけるソース／ドレイン領域１１２と、ゲート１０６の他方の側の半導体ボディ１０４におけるソース／ドレイン領域１１４と、ゲート１０６から離間し、かつソース／ドレイン領域１１２及び１２４を貫通して絶縁層１０２に達する絶縁プラグ１１８と、そしてゲート１０６から離間し、かつソース／ドレイン領域１１４及び１２６を貫通する絶縁プラグ１２０と、を備える。
Ｐチャネルの場合、半導体層１２２はシリコンであることが好ましく、そして半導体層１０４はシリコンゲルマニウムであることが好ましい。シリコンの応力は、シリコンゲルマニウムに圧縮応力が発生する結果、緩和することができる。別の構造では、半導体層１２２は別の半導体材料とすることができ、この半導体材料上には、圧縮応力が発生することになる半導体層１０４を成長させることができる。
図８に示すのは半導体素子１００の上面図であり、この上面図には図７の断面が切り出される切断線を示している。これは、絶縁プラグ１１８がソース／ドレイン領域１１２を貫通する様子を示し、かつ複数のこのような絶縁プラグがゲート１０６とトレンチ分離領域１１６との間のゲート１０６の一方の側に設けられることを示している。同様に、絶縁プラグがゲート１０６の他方の側に設けられることが示され、かつ複数のこのような絶縁プラグがソース／ドレイン領域１１４が貫通する様子が示される。ストレッサであるこれらの絶縁プラグは同時に、かつトレンチ分離領域１１６と同じ方法により形成される。この構造は、ライナー酸化膜、及びＴＥＯＳ充填材料のような酸化物により得られる。方形１３２及び１５０は絶縁プラグ１１８と１２０との間に配置されるソース／ドレイン領域のコンタクトを示している。複数のこのようなコンタクトを設けて外部配線とソース／ドレイン領域との間のコンタクト抵抗を下げる。この半導体素子１００は１軸応力を発生させる別のアプローチである。この場合においては、１軸応力は半導体ボディ１０４内部の圧縮応力である。
本明細書ではこれまで、本発明について特定の実施形態を参照しながら説明してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、１軸応力を実現するための方法について図１〜６で説明したが、図７及び８に示すような他の別の方法を使用することもできる。更に、追加の要素を格子構造に導入して異なるドーパント密度依存性を実現することができる。例えば、Ｎチャネルの場合、Ｇｅを導入することができる。Ｇｅは引っ張り応力を小さくするように作用するが、Ｇｅによる効果は、炭素をシリコンよりも増やすことにより相殺することができる。このような場合においては、ソース／ドレインに更に引っ張り応力が発生するようにする必要があるので、ゲルマニウムに対する炭素の割合が当該チャネルにおける割合よりも大きくなるようにする必要がある。このような構成にすることにより、炭素濃度を所定の引っ張り応力に関して増やすことができる。炭素を増やすとボロンの拡散速度を小さくすることができる。同様に、Ｐチャネルトランジスタの場合、炭素をチャネルに導入することができ、これによって今度はＧｅを増やす必要が出てくる。Ｇｅを更に増やすと、ソース／ドレインに利点がもたらされる。Ｇｅ濃度を増やして同じ圧縮応力を維持することにより、砒素の拡散速度を大きくすることができる。従って、本明細書及び図は、本発明を制限するものとしてではなく、例示として捉えられるべきであり、そしてこのような変更の全ては本発明の技術範囲に含まれるものである。
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びいずれかの効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。
本発明の第１の実施形態による処理の第１工程における半導体構造の断面図。 処理の次の工程における図１の半導体構造の断面図。 処理の次の工程における図２の半導体構造の断面図。 本発明の第２の実施形態による処理の第１工程における半導体構造の断面図。 処理の次の工程における図４の半導体構造の断面図。 処理の次の工程における図５の半導体構造の断面図。 本発明を使用するための別の形態による半導体構造の断面図。 図７の半導体構造の上面面。

Claims (29)

  1. トランジスタの製造方法であって、
    基板を設ける工程と、
    チャネル領域を２軸応力が発生する基板の上に形成する工程と、
    １軸応力をチャネル領域に発生させるように作用する、ソース領域及びドレイン領域を、基板の上に形成する工程とを備える方法。
  2. チャネル領域を形成する工程は更に、
    シリコンを含み、かつ固有の第１格子定数を有する第１層を基板の上に形成する工程と、
    シリコン及び別の元素からなるとともに、固有の第１格子定数よりも大きい固有の第２格子定数を有する第２層を第１層の上にエピタキシャル成長させる工程とからなる、請求項１記載の方法。
  3. 前記別の元素はゲルマニウムである、請求項２記載の方法。
  4. チャネル領域を形成する工程は更に、
    シリコンを含み、かつ固有の第１格子定数を有する第１層を基板の上に形成する工程と、
    シリコン及び別の元素からなるとともに、固有の第１格子定数よりも小さい固有の第２格子定数を有する第２層を第１層の上にエピタキシャル成長させる工程とからなる、請求項１記載の方法。
  5. 前記別の元素は炭素である、請求項４記載の方法。
  6. トランジスタはＰチャネルトランジスタである、請求項１記載の方法。
  7. トランジスタはＮチャネルトランジスタである、請求項１記載の方法。
  8. チャネル領域を形成する工程は更に、
    シリコン及びゲルマニウムを含む２軸応力発生層を基板の上に形成する工程と、
    ゲート酸化膜を２軸応力形成層の上に形成する工程と、
    ゲートを前記ゲート酸化膜の上に形成する工程とからなる、請求項１記載の方法。
  9. ソース領域及びドレイン領域を形成する工程は更に、
    シリコンを含む第１層を基板の上に形成する工程と、
    ソースエクステンション及びドレインエクステンションを第１層に形成する工程と、
    所定量の第１層をソースエクステンション及びドレインエクステンションから除去してソースリセス及びドレインリセスを形成する工程と、
    第１ストレッサをソース領域に、かつ第２ストレッサをドレイン領域にエピタキシャル成長させる工程であって、第１及び第２ストレッサはシリコン及びゲルマニウムを含み、第１及び第２ストレッサは１軸応力をチャネル領域に発生させるように作用する、第１及び第２ストレッサのエピタキシャル成長工程とからなる、請求項１記載の方法。
  10. チャネル領域にはトランジスタの平面に沿って２軸応力が発生する、請求項１記載の方法。
  11. チャネル領域はシリコン及びゲルマニウムを含み、ソース領域及びドレイン領域はそれぞれシリコン及びゲルマニウムを含み、ソース領域及びドレイン領域のゲルマニウム含有量はチャネル領域のゲルマニウム含有量よりも多い、請求項１記載の方法。
  12. チャネル領域はシリコン及び炭素を含み、ソース領域及びドレイン領域はそれぞれシリコン及び炭素を含み、ソース領域及びドレイン領域の炭素含有量はチャネル領域の炭素含有量よりも多い、請求項１記載の方法。
  13. ２軸応力及び１軸応力は共に引っ張り応力である、請求項１記載の方法。
  14. ２軸応力及び１軸応力は共に圧縮応力である、請求項１記載の方法。
  15. 基板は半導体基板である、請求項１記載の方法。
  16. 基板と、
    基板上に形成されるシリコン層と、
    シリコン層上に形成され、かつ２軸応力が発生するチャネル領域と、
    基板上に形成され、かつ１軸応力をチャネル領域に発生させるように作用するソース領域及びドレイン領域とを備える半導体素子。
  17. 基板は半導体基板である、請求項１６記載の半導体素子。
  18. チャネル領域は、
    シリコンを含み、かつ基板上に形成され、更には固有の第１格子定数を有する第１層と、
    第１層上にエピタキシャル成長する第２層と、を含み、第２層はシリコン及び別の元素を含み、第２層は、固有の第１格子定数よりも大きい固有の第２格子定数を有する、請求項１６記載の半導体素子。
  19. 前記別の元素はゲルマニウムである、請求項１８記載の半導体素子。
  20. チャネル領域は、
    シリコンを含み、かつ基板上に形成され、更には固有の第１格子定数を有する第１層と、
    第１層上にエピタキシャル成長する第２層と、を含み、第２層はシリコン及び別の元素を含み、第２層は、固有の第１格子定数よりも小さい固有の第２格子定数を有する、請求項１６記載の半導体素子。
  21. 前記別の元素は炭素である、請求項２０記載の半導体素子。
  22. 半導体素子はＰ型トランジスタである、請求項１６記載の半導体素子。
  23. 半導体素子はＮ型トランジスタである、請求項１６記載の半導体素子。
  24. チャネル領域は、
    シリコン及びゲルマニウムを含み、かつ基板上に形成される２軸応力発生層と、
    ２軸応力発生層上に形成されるゲート酸化膜と、
    ゲート酸化膜上に形成されるゲートと、を含む、請求項１６記載の半導体素子。
  25. ソース領域及びドレイン領域は、
    シリコンを含み、かつ基板上に形成される第１層と、
    第１層に形成されるソースエクステンション及びドレインエクステンションであって、所定量の第１層をソースエクステンション及びドレインエクステンションから除去してソースリセス及びドレインリセスを形成する構成のソースエクステンション及びドレインエクステンションと、
    ソース領域に形成される第１ストレッサと、
    ドレイン領域に形成される第２ストレッサと、を含み、第１及び第２ストレッサはシリコン及びゲルマニウムを含み、第１及び第２ストレッサは１軸応力をチャネル領域に発生させるように作用する、請求項１６記載の半導体素子。
  26. チャネル領域はシリコン及びゲルマニウムを含み、ソース領域及びドレイン領域はそれぞれシリコン及びゲルマニウムを含み、ソース領域及びドレイン領域のゲルマニウム含有量はチャネル領域のゲルマニウム含有量よりも多い、請求項１６記載の半導体素子。
  27. チャネル領域はシリコン及び炭素を含み、ソース領域及びドレイン領域はそれぞれシリコン及び炭素を含み、ソース領域及びドレイン領域の炭素含有量はチャネル領域の炭素含有量よりも多い、請求項１６記載の半導体素子。
  28. ２軸応力及び１軸応力は共に引っ張り応力である、請求項１６記載の半導体素子。
  29. ２軸応力及び１軸応力は共に圧縮応力である、請求項１６記載の半導体素子。
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