JP2001338988A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 129
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 286
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 19
- 229910052732 germanium Inorganic materials 0.000 claims description 187
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 187
- 239000000758 substrate Substances 0.000 claims description 117
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 84
- 239000007789 gas Substances 0.000 claims description 83
- 239000013078 crystal Substances 0.000 claims description 78
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 75
- 229910052710 silicon Inorganic materials 0.000 claims description 75
- 239000010703 silicon Substances 0.000 claims description 75
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 61
- 125000006850 spacer group Chemical group 0.000 claims description 61
- 239000002019 doping agent Substances 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 52
- 239000000203 mixture Substances 0.000 claims description 46
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 30
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 30
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 23
- 229910000041 hydrogen chloride Inorganic materials 0.000 claims description 23
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 claims description 23
- 238000002955 isolation Methods 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 15
- 229910052736 halogen Inorganic materials 0.000 claims description 15
- 150000002367 halogens Chemical class 0.000 claims description 15
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 claims description 8
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 229910000078 germane Inorganic materials 0.000 claims description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 6
- 238000000171 gas-source molecular beam epitaxy Methods 0.000 claims description 6
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 claims description 6
- 229910052986 germanium hydride Inorganic materials 0.000 claims description 6
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 5
- 150000004678 hydrides Chemical class 0.000 claims description 5
- 229910052990 silicon hydride Inorganic materials 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 3
- 238000012545 processing Methods 0.000 abstract description 3
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 70
- 108091006146 Channels Proteins 0.000 description 55
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 31
- 229910052814 silicon oxide Inorganic materials 0.000 description 25
- 238000005530 etching Methods 0.000 description 21
- 239000000969 carrier Substances 0.000 description 16
- 238000000605 extraction Methods 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 11
- 239000000463 material Substances 0.000 description 10
- 238000006722 reduction reaction Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 230000005669 field effect Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- 238000006557 surface reaction Methods 0.000 description 4
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000010295 mobile communication Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 101100207343 Antirrhinum majus 1e20 gene Proteins 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910007264 Si2H6 Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000004047 hole gas Substances 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000008707 rearrangement Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 108700042918 BF02 Proteins 0.000 description 1
- 101100454436 Biomphalaria glabrata BG06 gene Proteins 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 102100033007 Carbonic anhydrase 14 Human genes 0.000 description 1
- 101000867862 Homo sapiens Carbonic anhydrase 14 Proteins 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- 229910003910 SiCl4 Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 1
- 238000000603 solid-source molecular beam epitaxy Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
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Abstract
(57)【要約】
【課題】ＭＯＤＦＥＴと他の素子との段差が小さく、微
細加工に適した高速動作可能な半導体装置を得る。 【解決手段】ＭＯＤＦＥＴの真性部分８，９を、半導体
基板１に側面が絶縁膜７で底面が単結晶シリコン１の溝
を形成し、この溝内に選択成長させることにより形成す
る。 【効果】同一基板に混載する他の素子との段差をなくす
ことができ、各素子の微細化，高集積化が可能となる。
同時に、灰船長を短くでき、低消費電力化が可能とな
る。
細加工に適した高速動作可能な半導体装置を得る。 【解決手段】ＭＯＤＦＥＴの真性部分８，９を、半導体
基板１に側面が絶縁膜７で底面が単結晶シリコン１の溝
を形成し、この溝内に選択成長させることにより形成す
る。 【効果】同一基板に混載する他の素子との段差をなくす
ことができ、各素子の微細化，高集積化が可能となる。
同時に、灰船長を短くでき、低消費電力化が可能とな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、変調ドープ電界効
果トランジスタを有する半導体装置及びその製造方法に
係り、特に、単結晶シリコンと単結晶シリコン・ゲルマ
ニウムからなる多層膜中にチャネルを形成した変調ドー
プ電界効果トランジスタとＭＯＳＦＥＴ若しくはバイポ
ーラトランジスタを同一基板上に形成した半導体装置及
びその製造方法に関する。
果トランジスタを有する半導体装置及びその製造方法に
係り、特に、単結晶シリコンと単結晶シリコン・ゲルマ
ニウムからなる多層膜中にチャネルを形成した変調ドー
プ電界効果トランジスタとＭＯＳＦＥＴ若しくはバイポ
ーラトランジスタを同一基板上に形成した半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】単結晶シリコンと単結晶シリコン・ゲル
マニウムからなる多層膜の中にｐチャネルを形成した従
来のｐ型変調ドープ電界効果トランジスタ（ｐＭＯＤＦ
ＥＴ）は、例えばエレクトロニクス レターズ １９９
３年 第２９巻 ４８６頁（Ｅｌｅｃｔｏｒｏｎｉｃｓ
Ｌｅｔｔｅｒｓ １９９３，ｖｏｌ．２９，ｐ．４８
６）に記載されている。この従来例のｐＭＯＤＦＥＴの
断面構造を図４５に示す。
マニウムからなる多層膜の中にｐチャネルを形成した従
来のｐ型変調ドープ電界効果トランジスタ（ｐＭＯＤＦ
ＥＴ）は、例えばエレクトロニクス レターズ １９９
３年 第２９巻 ４８６頁（Ｅｌｅｃｔｏｒｏｎｉｃｓ
Ｌｅｔｔｅｒｓ １９９３，ｖｏｌ．２９，ｐ．４８
６）に記載されている。この従来例のｐＭＯＤＦＥＴの
断面構造を図４５に示す。
【０００３】図４５において、参照符号１０１はシリコ
ン基板を示し、このシリコン基板１０１上に単結晶シリ
コンからなるバッファ層１０２を形成する。バッファ層
１０２上にｐ型単結晶シリコンからなるキャリア供給層
１０３と、単結晶シリコンからなるスペーサー層１０４
を形成し、単結晶シリコン・ゲルマニウムからなるｐ型
チャネル層１０５と単結晶シリコンからなるキャップ層
１０６を順次形成する。単結晶ゲルマニウムの格子定数
は単結晶シリコンの格子定数よりも約４％大きいので、
単結晶シリコン層に挟まれることによって単結晶シリコ
ン・ゲルマニウム層は圧縮歪みを受ける。その結果、荷
電子帯において正孔に対してエネルギーの低い井戸層と
なるため、キャリア供給層１０３から供給された正孔は
チャネル層１０５に集まって二次元正孔ガスを形成し、
トランジスタ動作を行う。ゲート電極１０７，１０８を
形成した後、ボロンを選択的にイオン注入することによ
りソース１０９及びドレイン１１０を形成する。次い
で、トランジスタの周辺部分をエッチングし、ソース、
ドレインに電極１１１を形成する。
ン基板を示し、このシリコン基板１０１上に単結晶シリ
コンからなるバッファ層１０２を形成する。バッファ層
１０２上にｐ型単結晶シリコンからなるキャリア供給層
１０３と、単結晶シリコンからなるスペーサー層１０４
を形成し、単結晶シリコン・ゲルマニウムからなるｐ型
チャネル層１０５と単結晶シリコンからなるキャップ層
１０６を順次形成する。単結晶ゲルマニウムの格子定数
は単結晶シリコンの格子定数よりも約４％大きいので、
単結晶シリコン層に挟まれることによって単結晶シリコ
ン・ゲルマニウム層は圧縮歪みを受ける。その結果、荷
電子帯において正孔に対してエネルギーの低い井戸層と
なるため、キャリア供給層１０３から供給された正孔は
チャネル層１０５に集まって二次元正孔ガスを形成し、
トランジスタ動作を行う。ゲート電極１０７，１０８を
形成した後、ボロンを選択的にイオン注入することによ
りソース１０９及びドレイン１１０を形成する。次い
で、トランジスタの周辺部分をエッチングし、ソース、
ドレインに電極１１１を形成する。
【０００４】ｐＭＯＤＦＥＴとしては、この他に単結晶
シリコン・ゲルマニウムからなるバッファ層を用い、バ
ッファ層よりもゲルマニウム組成比の高いチャネル層を
形成した例も報告されている。たとえば、アイ イー
イー イー エレクトロンデバイス レターズ １９９
３年 第１４巻 ２０５頁（ＩＥＥＥ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ １９９３、ｖｏｌ
１４、ｐ．２０５）に記載されているように、ゲルマニ
ウム組成比が７０％であるバッファ層を形成し、この上
にキャリア供給層と障壁層に挟まれて、単結晶ゲルマニ
ウムからなるチャネル層を形成している。このように、
ゲルマニウム組成比を高くすることによって、チャネル
中の移動度の向上を図っている。
シリコン・ゲルマニウムからなるバッファ層を用い、バ
ッファ層よりもゲルマニウム組成比の高いチャネル層を
形成した例も報告されている。たとえば、アイ イー
イー イー エレクトロンデバイス レターズ １９９
３年 第１４巻 ２０５頁（ＩＥＥＥ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ １９９３、ｖｏｌ
１４、ｐ．２０５）に記載されているように、ゲルマニ
ウム組成比が７０％であるバッファ層を形成し、この上
にキャリア供給層と障壁層に挟まれて、単結晶ゲルマニ
ウムからなるチャネル層を形成している。このように、
ゲルマニウム組成比を高くすることによって、チャネル
中の移動度の向上を図っている。
【０００５】同様に、単結晶シリコンと単結晶シリコン
・ゲルマニウムからなる多層膜の中にｎチャネルを形成
した従来のｎ型変調ドープ電界効果トランジスタ（ｎＭ
ＯＤＦＥＴ）は、例えばエレクトロニクス レターズ
１９９２年 第２８巻 １６０頁（Ｅｌｅｃｔｏｒｏｎ
ｉｃｓ Ｌｅｔｔｅｒｓ １９９２，ｖｏｌ．２８，
ｐ．１６０）に記載されている。この従来例のｎＭＯＤ
ＦＥＴの断面構造を図４６に示す。
・ゲルマニウムからなる多層膜の中にｎチャネルを形成
した従来のｎ型変調ドープ電界効果トランジスタ（ｎＭ
ＯＤＦＥＴ）は、例えばエレクトロニクス レターズ
１９９２年 第２８巻 １６０頁（Ｅｌｅｃｔｏｒｏｎ
ｉｃｓ Ｌｅｔｔｅｒｓ １９９２，ｖｏｌ．２８，
ｐ．１６０）に記載されている。この従来例のｎＭＯＤ
ＦＥＴの断面構造を図４６に示す。
【０００６】図４６において、参照符号１０１はシリコ
ン基板を示し、このシリコン基板１０１上に単結晶シリ
コンゲルマニウムからなるバッファ層１１２を形成す
る。バッファ層１１２は、表面ではシリコン・ゲルマニ
ウム本来の格子定数を持った仮想基板となるものであ
り、表面において良好な結晶性が求められる。単結晶シ
リコン基板上に単結晶シリコン・ゲルマニウムをエピタ
キシャル成長すると、基板と同じ原子間隔で成長しよう
とするために単結晶シリコン・ゲルマニウム層は圧縮歪
みを受け、成長面内の格子定数は単結晶シリコンの格子
定数となる。そこで、歪みを緩和する転移を積極的に導
入し、基板となっている単結晶シリコンの影響をなくす
必要がある。例えば、シリコン・ゲルマニウム層の厚さ
が１．５μｍの間で、ゲルマニウム組成比をシリコン基
板側で５％、及び表面側では３０％となるように変化さ
せることにより、バッファ層１１２の内部のみに転移を
閉じこめることができ、表面における結晶性は良好とな
る。バッファ層１１２上にはバッファ層１１２の表面と
同じゲルマニウム組成比をもつ単結晶シリコン・ゲルマ
ニウムからなる第２のバッファ層１１３を形成しキャリ
アに対する障壁層とする。次いで、単結晶シリコンから
なるチャネル層１１４、単結晶シリコン・ゲルマニウム
からなるスペーサー層１１５、ｎ型単結晶シリコン・ゲ
ルマニウムからなるキャリア供給層１１６を形成する。
このような多層膜構造にすることにより、単結晶シリコ
ン層１１４は単結晶シリコン・ゲルマニウムの格子定数
を持って成長するために引っ張り応力を受ける。その結
果、伝導帯の電子に対するエネルギーは単結晶シリコン
チャネル層１１４がもっとも低くなり、スペーサー層１
１５を挟んで形成されたキャリア供給層１１６から供給
された電子はチャネル層１１４に溜まって二次元電子ガ
スを形成する。表面には単結晶シリコン・ゲルマニウム
からなるキャップスペーサー層１１７及び表面の保護膜
となる単結晶シリコンからなるキャップ層１１８を形成
する。ゲート電極１１９，１２０を形成し、リンをイオ
ン注入することによりソース１２１及びドレイン１２２
を形成する。最後に、トランジスタの周辺部分をエッチ
ングすることにより、トランジスタの真性部分となる単
結晶シリコン及び単結晶シリコン・ゲルマニウムからな
る多層膜を島状に加工し、ソース，ドレインに電極１２
３を形成する。
ン基板を示し、このシリコン基板１０１上に単結晶シリ
コンゲルマニウムからなるバッファ層１１２を形成す
る。バッファ層１１２は、表面ではシリコン・ゲルマニ
ウム本来の格子定数を持った仮想基板となるものであ
り、表面において良好な結晶性が求められる。単結晶シ
リコン基板上に単結晶シリコン・ゲルマニウムをエピタ
キシャル成長すると、基板と同じ原子間隔で成長しよう
とするために単結晶シリコン・ゲルマニウム層は圧縮歪
みを受け、成長面内の格子定数は単結晶シリコンの格子
定数となる。そこで、歪みを緩和する転移を積極的に導
入し、基板となっている単結晶シリコンの影響をなくす
必要がある。例えば、シリコン・ゲルマニウム層の厚さ
が１．５μｍの間で、ゲルマニウム組成比をシリコン基
板側で５％、及び表面側では３０％となるように変化さ
せることにより、バッファ層１１２の内部のみに転移を
閉じこめることができ、表面における結晶性は良好とな
る。バッファ層１１２上にはバッファ層１１２の表面と
同じゲルマニウム組成比をもつ単結晶シリコン・ゲルマ
ニウムからなる第２のバッファ層１１３を形成しキャリ
アに対する障壁層とする。次いで、単結晶シリコンから
なるチャネル層１１４、単結晶シリコン・ゲルマニウム
からなるスペーサー層１１５、ｎ型単結晶シリコン・ゲ
ルマニウムからなるキャリア供給層１１６を形成する。
このような多層膜構造にすることにより、単結晶シリコ
ン層１１４は単結晶シリコン・ゲルマニウムの格子定数
を持って成長するために引っ張り応力を受ける。その結
果、伝導帯の電子に対するエネルギーは単結晶シリコン
チャネル層１１４がもっとも低くなり、スペーサー層１
１５を挟んで形成されたキャリア供給層１１６から供給
された電子はチャネル層１１４に溜まって二次元電子ガ
スを形成する。表面には単結晶シリコン・ゲルマニウム
からなるキャップスペーサー層１１７及び表面の保護膜
となる単結晶シリコンからなるキャップ層１１８を形成
する。ゲート電極１１９，１２０を形成し、リンをイオ
ン注入することによりソース１２１及びドレイン１２２
を形成する。最後に、トランジスタの周辺部分をエッチ
ングすることにより、トランジスタの真性部分となる単
結晶シリコン及び単結晶シリコン・ゲルマニウムからな
る多層膜を島状に加工し、ソース，ドレインに電極１２
３を形成する。
【０００７】さらに、単結晶シリコンと単結晶シリコン
ゲルマニウムの多層膜中にｎＭＯＤＦＥＴとｐＭＯＤＦ
ＥＴを同時に作成し、相補型にしたものが、例えばアイ
イー イー イー トランザクションズ オン エレ
クトロン デバイセズ １９９６年 第４３巻 １２２
４頁（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎＥｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ １９９６、ｖｏｌ４
３、ｐ．１２２４）に記載されている。この従来例の相
補型変調ドープ電界効果トランジスタ（ｃＭＯＤＦＥ
Ｔ）の断面構造を図４７に示す。
ゲルマニウムの多層膜中にｎＭＯＤＦＥＴとｐＭＯＤＦ
ＥＴを同時に作成し、相補型にしたものが、例えばアイ
イー イー イー トランザクションズ オン エレ
クトロン デバイセズ １９９６年 第４３巻 １２２
４頁（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎＥｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ １９９６、ｖｏｌ４
３、ｐ．１２２４）に記載されている。この従来例の相
補型変調ドープ電界効果トランジスタ（ｃＭＯＤＦＥ
Ｔ）の断面構造を図４７に示す。
【０００８】図４７において、参照符号１０１はシリコ
ン基板を示し、このシリコン基板１０１上にｐ型にドー
プされた単結晶シリコン・ゲルマニウムからなるバッフ
ァ層１２４を形成する。シリコン基板１０１とバッファ
層１２４の格子定数の違いによる歪みをバッファ層１２
４内部のみで緩和させることにより、単結晶シリコンゲ
ルマニウム層の格子定数となった結晶性の良好な仮想的
な基板を形成する。ｐＭＯＤＦＥＴを形成する領域のみ
にｎ型ドーパントをイオン注入することによりｎウェル
１２５を形成する。バッファ層１２４上にバッファ層と
同じゲルマニウム組成比をもつ単結晶シリコンゲルマニ
ウムからなるスペーサー層１２６と、やはり同じゲルマ
ニウム組成比を持つｎ型単結晶シリコンゲルマニウムか
らなるｎ型キャリア供給層１２７と単結晶シリコンゲル
マニウムからなる第２のスペーサー層１２８と単結晶シ
リコンからなるｎ型チャネル層１２９と、バッファ層１
２４の表面よりもゲルマニウム組成比の高い単結晶シリ
コンゲルマニウムからなるｐ型チャネル層１３０を順次
積層する。表面を単結晶シリコンからなるキャップ層１
３１及びシリコン酸化膜１３２で覆った後、ゲート電極
１３３を形成する。ゲート電極をマスクにして、ｐＭＯ
ＤＦＥＴを形成する領域にはｐ型ドーパントをｐ型チャ
ネル層１３０よりも深くイオン注入することによりｐＭ
ＯＤＦＥＴのソース１３４及びドレイン１３５を形成
し、ｎＭＯＤＦＥＴを形成する領域にはｎ型ドーパント
をｎ型チャネル層１２９よりも深くイオン注入すること
によりｎＭＯＤＦＥＴのソース１３６及びドレイン１３
７を形成する。
ン基板を示し、このシリコン基板１０１上にｐ型にドー
プされた単結晶シリコン・ゲルマニウムからなるバッフ
ァ層１２４を形成する。シリコン基板１０１とバッファ
層１２４の格子定数の違いによる歪みをバッファ層１２
４内部のみで緩和させることにより、単結晶シリコンゲ
ルマニウム層の格子定数となった結晶性の良好な仮想的
な基板を形成する。ｐＭＯＤＦＥＴを形成する領域のみ
にｎ型ドーパントをイオン注入することによりｎウェル
１２５を形成する。バッファ層１２４上にバッファ層と
同じゲルマニウム組成比をもつ単結晶シリコンゲルマニ
ウムからなるスペーサー層１２６と、やはり同じゲルマ
ニウム組成比を持つｎ型単結晶シリコンゲルマニウムか
らなるｎ型キャリア供給層１２７と単結晶シリコンゲル
マニウムからなる第２のスペーサー層１２８と単結晶シ
リコンからなるｎ型チャネル層１２９と、バッファ層１
２４の表面よりもゲルマニウム組成比の高い単結晶シリ
コンゲルマニウムからなるｐ型チャネル層１３０を順次
積層する。表面を単結晶シリコンからなるキャップ層１
３１及びシリコン酸化膜１３２で覆った後、ゲート電極
１３３を形成する。ゲート電極をマスクにして、ｐＭＯ
ＤＦＥＴを形成する領域にはｐ型ドーパントをｐ型チャ
ネル層１３０よりも深くイオン注入することによりｐＭ
ＯＤＦＥＴのソース１３４及びドレイン１３５を形成
し、ｎＭＯＤＦＥＴを形成する領域にはｎ型ドーパント
をｎ型チャネル層１２９よりも深くイオン注入すること
によりｎＭＯＤＦＥＴのソース１３６及びドレイン１３
７を形成する。
【０００９】また、選択エピタキシャル成長によりチャ
ネル層を形成した電界効果トランジスタ（ＦＥＴ）が、
例えば特開平５−７４８１２号公報に記載されている。
この従来例のＦＥＴの断面構造を図４８に示す。
ネル層を形成した電界効果トランジスタ（ＦＥＴ）が、
例えば特開平５−７４８１２号公報に記載されている。
この従来例のＦＥＴの断面構造を図４８に示す。
【００１０】図４８において、参照符号１０１はシリコ
ン基板を示し、このシリコン基板１０１上にフィールド
酸化膜１３８を形成する。フィールド酸化膜１３８上に
高濃度ｎ型多結晶シリコン層１３９及びゲート分離絶縁
膜１４０を選択的に形成しゲート領域に開口部を設け
る。開口部側壁にシリコン窒化膜１４１を形成し、フィ
ールド酸化膜１３８をサイドエッチすることにより高濃
度ｎ型多結晶シリコン１３９のひさしを形成する。開口
部の底面にはシリコン基板１０１が露出しているため、
ここに単結晶シリコンゲルマニウムからなるチャネル層
１４２を形成し、同時に高濃度ｎ型多結晶シリコン１３
９のひさし底面からは多結晶シリコンゲルマニウム層１
４３が堆積する。次いで、単結晶シリコン層１４４と多
結晶シリコン層１４５を同時に選択的に形成することに
より高濃度ｎ型多結晶シリコンからなるソース及びドレ
イン引き出し電極とチャネル層１４２が自動的に接続さ
れる。絶縁膜１４６を開口部側壁に選択的に形成した
後、単結晶シリコン層をエピタキシャル成長し、ゲート
分離絶縁膜１４０にソース及びドレイン取り出し部分を
開口し、最後に電極１４８を形成する。
ン基板を示し、このシリコン基板１０１上にフィールド
酸化膜１３８を形成する。フィールド酸化膜１３８上に
高濃度ｎ型多結晶シリコン層１３９及びゲート分離絶縁
膜１４０を選択的に形成しゲート領域に開口部を設け
る。開口部側壁にシリコン窒化膜１４１を形成し、フィ
ールド酸化膜１３８をサイドエッチすることにより高濃
度ｎ型多結晶シリコン１３９のひさしを形成する。開口
部の底面にはシリコン基板１０１が露出しているため、
ここに単結晶シリコンゲルマニウムからなるチャネル層
１４２を形成し、同時に高濃度ｎ型多結晶シリコン１３
９のひさし底面からは多結晶シリコンゲルマニウム層１
４３が堆積する。次いで、単結晶シリコン層１４４と多
結晶シリコン層１４５を同時に選択的に形成することに
より高濃度ｎ型多結晶シリコンからなるソース及びドレ
イン引き出し電極とチャネル層１４２が自動的に接続さ
れる。絶縁膜１４６を開口部側壁に選択的に形成した
後、単結晶シリコン層をエピタキシャル成長し、ゲート
分離絶縁膜１４０にソース及びドレイン取り出し部分を
開口し、最後に電極１４８を形成する。
【００１１】
【発明が解決しようとする課題】単結晶シリコンと単結
晶シリコン・ゲルマニウムのヘテロ構造を利用してチャ
ネル層を形成したＭＯＤＦＥＴでは、シリコン・ゲルマ
ニウムの歪みを緩和するために比較的厚いバッファ層が
必要である。前述した従来例のＭＯＤＦＥＴでは、ウェ
ハ全面にバッファ層やシリコンとシリコン・ゲルマニウ
ムからなる多層膜が形成されるため、従来の技術から考
えられる方法では、ＭＯＳＦＥＴやバイポーラトランジ
スタなどとの混載を行うには、これらのバッファ層や多
層膜を除去する必要がある。従来例のｐＭＯＤＦＥＴを
シリコンｎＭＯＳＦＥＴと同一基板上に混載する場合の
プロセスフローを検討した結果を図４９，図５０に示
す。シリコン基板１５０の一部にｐウェル１５１及びｎ
ウェル１５２をイオン注入によって形成する（図４９
（ａ）参照）。次いで、シリコン基板１５０全面に単結
晶シリコン・ゲルマニウム層からなるバッファ層１５３
と単結晶シリコンと単結晶シリコン・ゲルマニウムから
なる多層膜１５４をエピタキシャル成長する（図４９
（ｂ）参照）。この場合、シリコン基板１５０全面にお
いて単結晶シリコン面が露出しているため、バッファ層
１５３と多層膜１５４は全面単結晶層として成長する。
次いで、ｐＭＯＤＦＥＴを形成する部分を残して、バッ
ファ層１５３と多層膜１５４を除去する。このとき、ｎ
ＭＯＳＦＥＴとｐＭＯＤＦＥＴの間の段差はｐＭＯＤＦ
ＥＴのバッファ層１５３とシリコン及びシリコン・ゲル
マニウムの多層膜１５４の厚さに、エッチングによって
シリコン基板１５０に生じる段差が加わったものになる
（図４９（ｃ）参照）。次いで、ｐＭＯＤＦＥＴにゲー
ト絶縁膜１５５、ゲート電極１５６及びゲート側壁絶縁
膜１５７を形成し、ｎＭＯＳＦＥＴではゲート絶縁膜１
５８、ゲート電極１５９及びゲート側壁絶縁膜１６０を
形成する（図５０（ｄ）参照）。最後に、選択的にｐ型
ドーパントをイオン注入してｐＭＯＤＦＥＴのソース１
６１とドレイン１６２を形成し、ｎ型ドーパントを選択
的にイオン注入してｎＭＯＳＦＥＴのソース１６３とド
レイン１６４を形成する（図５０（ｅ）参照）。
晶シリコン・ゲルマニウムのヘテロ構造を利用してチャ
ネル層を形成したＭＯＤＦＥＴでは、シリコン・ゲルマ
ニウムの歪みを緩和するために比較的厚いバッファ層が
必要である。前述した従来例のＭＯＤＦＥＴでは、ウェ
ハ全面にバッファ層やシリコンとシリコン・ゲルマニウ
ムからなる多層膜が形成されるため、従来の技術から考
えられる方法では、ＭＯＳＦＥＴやバイポーラトランジ
スタなどとの混載を行うには、これらのバッファ層や多
層膜を除去する必要がある。従来例のｐＭＯＤＦＥＴを
シリコンｎＭＯＳＦＥＴと同一基板上に混載する場合の
プロセスフローを検討した結果を図４９，図５０に示
す。シリコン基板１５０の一部にｐウェル１５１及びｎ
ウェル１５２をイオン注入によって形成する（図４９
（ａ）参照）。次いで、シリコン基板１５０全面に単結
晶シリコン・ゲルマニウム層からなるバッファ層１５３
と単結晶シリコンと単結晶シリコン・ゲルマニウムから
なる多層膜１５４をエピタキシャル成長する（図４９
（ｂ）参照）。この場合、シリコン基板１５０全面にお
いて単結晶シリコン面が露出しているため、バッファ層
１５３と多層膜１５４は全面単結晶層として成長する。
次いで、ｐＭＯＤＦＥＴを形成する部分を残して、バッ
ファ層１５３と多層膜１５４を除去する。このとき、ｎ
ＭＯＳＦＥＴとｐＭＯＤＦＥＴの間の段差はｐＭＯＤＦ
ＥＴのバッファ層１５３とシリコン及びシリコン・ゲル
マニウムの多層膜１５４の厚さに、エッチングによって
シリコン基板１５０に生じる段差が加わったものになる
（図４９（ｃ）参照）。次いで、ｐＭＯＤＦＥＴにゲー
ト絶縁膜１５５、ゲート電極１５６及びゲート側壁絶縁
膜１５７を形成し、ｎＭＯＳＦＥＴではゲート絶縁膜１
５８、ゲート電極１５９及びゲート側壁絶縁膜１６０を
形成する（図５０（ｄ）参照）。最後に、選択的にｐ型
ドーパントをイオン注入してｐＭＯＤＦＥＴのソース１
６１とドレイン１６２を形成し、ｎ型ドーパントを選択
的にイオン注入してｎＭＯＳＦＥＴのソース１６３とド
レイン１６４を形成する（図５０（ｅ）参照）。
【００１２】また、フィールド絶縁膜と素子分離絶縁領
域を用いた場合の、プロセスフローを検討した結果を図
５１，図５２に示す。シリコン基板１５０上にｎＭＯＳ
ＦＥＴ及びｐＭＯＤＦＥＴの真性領域を形成する部分以
外の領域にフィールド絶縁膜１６５を形成し、トランジ
スタ間の分離を行うために、素子分離絶縁膜１６６を形
成する（図５１（ａ）参照）。そして、ｎＭＯＳＦＥＴ
とｐＭＯＤＦＥＴを形成する領域に、それぞれｐ型及び
ｎ型ドーパントをイオン注入することによってｐウェル
１５１及びｎウェル１５２を形成する（図５１（ｂ）参
照）。ここでエピタキシャル成長により基板全面にバッ
ファ層１５３及び単結晶シリコンと単結晶シリコン・ゲ
ルマニウムの多層膜１５４を形成する。このとき、シリ
コン基板上には単結晶シリコン・ゲルマニウム層及び単
結晶シリコン層の多層膜が形成され、フィールド絶縁膜
１６５上及び素子分離絶縁膜１６６上には多結晶シリコ
ン・ゲルマニウム層と多結晶シリコン層の多層膜が形成
される（図５１（ｃ）参照）。ｎＭＯＳＦＥＴを形成す
る領域ではシリコン基板１５０の表面を露出する必要が
あるため、ｐＭＯＤＦＥＴを形成する領域を残して、シ
リコン及びシリコン・ゲルマニウムからなる多層膜１５
４とバッファ層１５３を除去する（図５２（ｄ）参
照）。ｐＭＯＤＦＥＴにゲート絶縁膜１５５、ゲート電
極１５６及びゲート側壁絶縁膜１５７を形成し、ｎＭＯ
ＳＦＥＴではゲート絶縁膜１５８、ゲート電極１５９及
びゲート側壁絶縁膜１６０を形成した後、選択的にｐ型
ドーパントをイオン注入してｐＭＯＤＦＥＴのソース１
６１とドレイン１６２を形成し、ｎ型ドーパントを選択
的にイオン注入してｎＭＯＳＦＥＴのソース１６３とド
レイン１６４を形成する（図５２（ｅ）参照）。この結
果、ｐＭＯＤＦＥＴとｎＭＯＳＦＥＴの間の段差はｐＭ
ＯＤＦＥＴのバッファ層１５３とシリコン及びシリコン
・ゲルマニウムの多層膜１５４の厚さとほぼ等しくな
る。
域を用いた場合の、プロセスフローを検討した結果を図
５１，図５２に示す。シリコン基板１５０上にｎＭＯＳ
ＦＥＴ及びｐＭＯＤＦＥＴの真性領域を形成する部分以
外の領域にフィールド絶縁膜１６５を形成し、トランジ
スタ間の分離を行うために、素子分離絶縁膜１６６を形
成する（図５１（ａ）参照）。そして、ｎＭＯＳＦＥＴ
とｐＭＯＤＦＥＴを形成する領域に、それぞれｐ型及び
ｎ型ドーパントをイオン注入することによってｐウェル
１５１及びｎウェル１５２を形成する（図５１（ｂ）参
照）。ここでエピタキシャル成長により基板全面にバッ
ファ層１５３及び単結晶シリコンと単結晶シリコン・ゲ
ルマニウムの多層膜１５４を形成する。このとき、シリ
コン基板上には単結晶シリコン・ゲルマニウム層及び単
結晶シリコン層の多層膜が形成され、フィールド絶縁膜
１６５上及び素子分離絶縁膜１６６上には多結晶シリコ
ン・ゲルマニウム層と多結晶シリコン層の多層膜が形成
される（図５１（ｃ）参照）。ｎＭＯＳＦＥＴを形成す
る領域ではシリコン基板１５０の表面を露出する必要が
あるため、ｐＭＯＤＦＥＴを形成する領域を残して、シ
リコン及びシリコン・ゲルマニウムからなる多層膜１５
４とバッファ層１５３を除去する（図５２（ｄ）参
照）。ｐＭＯＤＦＥＴにゲート絶縁膜１５５、ゲート電
極１５６及びゲート側壁絶縁膜１５７を形成し、ｎＭＯ
ＳＦＥＴではゲート絶縁膜１５８、ゲート電極１５９及
びゲート側壁絶縁膜１６０を形成した後、選択的にｐ型
ドーパントをイオン注入してｐＭＯＤＦＥＴのソース１
６１とドレイン１６２を形成し、ｎ型ドーパントを選択
的にイオン注入してｎＭＯＳＦＥＴのソース１６３とド
レイン１６４を形成する（図５２（ｅ）参照）。この結
果、ｐＭＯＤＦＥＴとｎＭＯＳＦＥＴの間の段差はｐＭ
ＯＤＦＥＴのバッファ層１５３とシリコン及びシリコン
・ゲルマニウムの多層膜１５４の厚さとほぼ等しくな
る。
【００１３】前記両プロセスからもわかるように、ＭＯ
ＤＦＥＴとＭＯＳＦＥＴなどのような他のデバイスを同
一基板上に混載する場合、ＭＯＤＦＥＴの真性部分以外
の領域を除去することにより、少なくともバッファ層と
シリコンとシリコン・ゲルマニウムの多層膜の厚さの段
差が発生する。この段差が大きくなると、ゲート電極や
配線等のパターンをフォトリソグラフィーによって形成
する際に、露光に用いる光の波長とパターンのサイズに
よっては焦点が合わずにパターンが解像できないという
問題がある。波長３６５ｎｍのｉ線を用いた場合、最小
寸法０．５μｍのパターンを解像するには、焦点深度は
約１．７μｍ、また、最小寸法０．２μｍのパターンを
解像するには、焦点深度は約１．０μｍとなるため、そ
れ以上の段差が生じる場合は、ゲートの寸法を大きくす
る必要がある。従って、ゲート長の縮小が困難となり、
トランジスタの高性能化ができないという問題が生じ
る。また、ＭＯＤＦＥＴにおけるバッファ層と単結晶シ
リコンとシリコンゲルマニウムの多層膜を形成した後に
他のデバイスを作成すると、絶縁膜の堆積等に際しての
熱処理が増えるため、キャリア供給層からチャネル層へ
ドーパントが拡散してしまう。その結果、トランジスタ
動作時のキャリアがドーパントイオンと衝突するように
なるため、高速化及び低雑音化が困難となるという問題
がある。これとは逆に、ＭＯＳＦＥＴやバイポーラトラ
ンジスタを先に形成した基板にＭＯＤＦＥＴを形成した
場合、基板全面に堆積した厚いバッファ層を除去する
と、先に形成してあったデバイスにエッチングのダメー
ジが加わり、性能が劣化するという問題が生じる。これ
に対して、エッチングに対する保護膜を形成しておく
と、その保護膜の堆積やＭＯＤＦＥＴ形成領域における
保護膜の除去、及びコンタクトのための保護膜への開口
部形成などの工程が新たに必要になるために、工程数が
大幅に増加し、コストが上昇するという問題が生じる。
ＤＦＥＴとＭＯＳＦＥＴなどのような他のデバイスを同
一基板上に混載する場合、ＭＯＤＦＥＴの真性部分以外
の領域を除去することにより、少なくともバッファ層と
シリコンとシリコン・ゲルマニウムの多層膜の厚さの段
差が発生する。この段差が大きくなると、ゲート電極や
配線等のパターンをフォトリソグラフィーによって形成
する際に、露光に用いる光の波長とパターンのサイズに
よっては焦点が合わずにパターンが解像できないという
問題がある。波長３６５ｎｍのｉ線を用いた場合、最小
寸法０．５μｍのパターンを解像するには、焦点深度は
約１．７μｍ、また、最小寸法０．２μｍのパターンを
解像するには、焦点深度は約１．０μｍとなるため、そ
れ以上の段差が生じる場合は、ゲートの寸法を大きくす
る必要がある。従って、ゲート長の縮小が困難となり、
トランジスタの高性能化ができないという問題が生じ
る。また、ＭＯＤＦＥＴにおけるバッファ層と単結晶シ
リコンとシリコンゲルマニウムの多層膜を形成した後に
他のデバイスを作成すると、絶縁膜の堆積等に際しての
熱処理が増えるため、キャリア供給層からチャネル層へ
ドーパントが拡散してしまう。その結果、トランジスタ
動作時のキャリアがドーパントイオンと衝突するように
なるため、高速化及び低雑音化が困難となるという問題
がある。これとは逆に、ＭＯＳＦＥＴやバイポーラトラ
ンジスタを先に形成した基板にＭＯＤＦＥＴを形成した
場合、基板全面に堆積した厚いバッファ層を除去する
と、先に形成してあったデバイスにエッチングのダメー
ジが加わり、性能が劣化するという問題が生じる。これ
に対して、エッチングに対する保護膜を形成しておく
と、その保護膜の堆積やＭＯＤＦＥＴ形成領域における
保護膜の除去、及びコンタクトのための保護膜への開口
部形成などの工程が新たに必要になるために、工程数が
大幅に増加し、コストが上昇するという問題が生じる。
【００１４】本発明の目的は、単結晶シリコンと単結晶
シリコン・ゲルマニウムの多層膜からなるヘテロ構造中
にチャネルを形成したＭＯＤＦＥＴとＭＯＳＦＥＴやバ
イポーラトランジスタとを同一基板上に混載した半導体
装置において、基板上の各デバイス形成領域の段差が小
さく、熱処理が少ないために高速動作及び低雑音化が可
能な上に、スループットよく製造することのできる半導
体装置とその製造方法を提供することにある。
シリコン・ゲルマニウムの多層膜からなるヘテロ構造中
にチャネルを形成したＭＯＤＦＥＴとＭＯＳＦＥＴやバ
イポーラトランジスタとを同一基板上に混載した半導体
装置において、基板上の各デバイス形成領域の段差が小
さく、熱処理が少ないために高速動作及び低雑音化が可
能な上に、スループットよく製造することのできる半導
体装置とその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明の一実施態様によ
れば、半導体基板に溝を形成し、この溝内に変調ドープ
電界効果トランジスタ（ＭＯＤＦＥＴ）の真性部分を埋
め込み形成することにより、同一半導体基板にＭＯＳＦ
ＥＴを混載した場合においても、各素子間での段差を解
消することができるので、上述したフォトリソグラフィ
ーにおける問題を引き起こすことなく、ゲート電極や配
線等を各素子形成領域で一括して、かつ、パターン寸法
を縮小して形成することができる。
れば、半導体基板に溝を形成し、この溝内に変調ドープ
電界効果トランジスタ（ＭＯＤＦＥＴ）の真性部分を埋
め込み形成することにより、同一半導体基板にＭＯＳＦ
ＥＴを混載した場合においても、各素子間での段差を解
消することができるので、上述したフォトリソグラフィ
ーにおける問題を引き起こすことなく、ゲート電極や配
線等を各素子形成領域で一括して、かつ、パターン寸法
を縮小して形成することができる。
【００１６】また、ＭＯＤＦＥＴの真性部分を形成した
後は、ゲート絶縁膜，ゲート電極等々の形成を各素子に
対して同一工程で行うことができるので、熱処理の不要
な増加を招くことなく、キャリア供給層からチャネル層
へのドーパント拡散を抑制でき、ＭＯＤＦＥＴの高速
化，低雑音化が可能となる。さらに、半導体基板の溝内
へのバッファ層の形成を、溝側面及びＭＯＤ形成領域外
を絶縁膜で覆い選択成長により行うことにより、他の素
子形成領域のバッファ層除去を行う必要がなくなり、他
の素子の特性劣化を回避することができる。
後は、ゲート絶縁膜，ゲート電極等々の形成を各素子に
対して同一工程で行うことができるので、熱処理の不要
な増加を招くことなく、キャリア供給層からチャネル層
へのドーパント拡散を抑制でき、ＭＯＤＦＥＴの高速
化，低雑音化が可能となる。さらに、半導体基板の溝内
へのバッファ層の形成を、溝側面及びＭＯＤ形成領域外
を絶縁膜で覆い選択成長により行うことにより、他の素
子形成領域のバッファ層除去を行う必要がなくなり、他
の素子の特性劣化を回避することができる。
【００１７】また、ＭＯＤＦＥＴの真性部分において、
単結晶シリコンと単結晶シリコン・ゲルマニウムからな
る多層膜中にへテロ接合によるキャリア閉じこめ効果を
利用したチャネル層をもうけ、なおかつチャネル層には
ドーピングせずに、スペーサー層によって隔てられたキ
ャリア供給層のみにドーピングを行うことにより、キャ
リアがドーパントのイオンと衝突することがないことか
ら、キャリアの移動度を向上させることができる。さら
に、チャネルをヘテロ接合界面に設けるため、良好な結
晶性を持ったヘテロ接合を形成することにより、結晶欠
陥などに起因した界面準位との散乱が発生せず、ＭＯＤ
ＦＥＴの低雑音化が可能となる。
単結晶シリコンと単結晶シリコン・ゲルマニウムからな
る多層膜中にへテロ接合によるキャリア閉じこめ効果を
利用したチャネル層をもうけ、なおかつチャネル層には
ドーピングせずに、スペーサー層によって隔てられたキ
ャリア供給層のみにドーピングを行うことにより、キャ
リアがドーパントのイオンと衝突することがないことか
ら、キャリアの移動度を向上させることができる。さら
に、チャネルをヘテロ接合界面に設けるため、良好な結
晶性を持ったヘテロ接合を形成することにより、結晶欠
陥などに起因した界面準位との散乱が発生せず、ＭＯＤ
ＦＥＴの低雑音化が可能となる。
【００１８】また、ｐＭＯＤＦＥＴでは圧縮歪みを受け
た単結晶シリコン・ゲルマニウム層、ｎＭＯＤＦＥＴで
は引っ張り歪みを受けた単結晶シリコン層中にチャネル
を形成することにより、歪みの効果でエネルギー準位が
分裂し、バンド間散乱が低減できることからチャネル中
のキャリアの移動度を増大させることができる。
た単結晶シリコン・ゲルマニウム層、ｎＭＯＤＦＥＴで
は引っ張り歪みを受けた単結晶シリコン層中にチャネル
を形成することにより、歪みの効果でエネルギー準位が
分裂し、バンド間散乱が低減できることからチャネル中
のキャリアの移動度を増大させることができる。
【００１９】なお、同一半導体基板上にシリコン・ゲル
マニウムヘテロバイポーラトランジスタ（ＳｉＧｅ−Ｈ
ＢＴ）と変調ドープ電界効果トランジスタ（ＭＯＤＦＥ
Ｔ）を混載する場合においては、半導体基板に各素子に
対する複数の溝を形成し、この溝内にＳｉＧｅ−ＨＢＴ
のコレクタ層とＭＯＤＦＥＴのバッファ層とをそれぞれ
埋め込み形成することにより、上述したＣＭＳＦＥＴを
混載した場合と同様の効果を得ることができる。
マニウムヘテロバイポーラトランジスタ（ＳｉＧｅ−Ｈ
ＢＴ）と変調ドープ電界効果トランジスタ（ＭＯＤＦＥ
Ｔ）を混載する場合においては、半導体基板に各素子に
対する複数の溝を形成し、この溝内にＳｉＧｅ−ＨＢＴ
のコレクタ層とＭＯＤＦＥＴのバッファ層とをそれぞれ
埋め込み形成することにより、上述したＣＭＳＦＥＴを
混載した場合と同様の効果を得ることができる。
【００２０】
【発明の実施の形態】以下に、本発明に係る半導体装置
及びその製造方法の具体的な実施例につき、添付図面を
参照しながら詳細に説明する。
及びその製造方法の具体的な実施例につき、添付図面を
参照しながら詳細に説明する。
【００２１】＜実施例１＞図１は、本発明に係る半導体
装置の第１の実施例を示す断面構造図であり、ｐＭＯＤ
ＦＥＴとｎＭＯＳＦＥＴを同一基板上に形成した例であ
る。
装置の第１の実施例を示す断面構造図であり、ｐＭＯＤ
ＦＥＴとｎＭＯＳＦＥＴを同一基板上に形成した例であ
る。
【００２２】シリコン基板１上に形成されたｐＭＯＤＦ
ＥＴは、ｎウェル６，バッファ層８，単結晶シリコンと
単結晶シリコンゲルマニウムからなる多層膜９，ゲート
絶縁膜１０ａ，ゲート電極１１ａ，ソース１５及びドレ
イン１６によって構成されている。一方、ｎＭＯＳＦＥ
Ｔは、ｐウェル５，ゲート絶縁膜１０ｂ，ゲート電極１
１ｂ，ソース１３及びドレイン１４によって構成されて
いる。
ＥＴは、ｎウェル６，バッファ層８，単結晶シリコンと
単結晶シリコンゲルマニウムからなる多層膜９，ゲート
絶縁膜１０ａ，ゲート電極１１ａ，ソース１５及びドレ
イン１６によって構成されている。一方、ｎＭＯＳＦＥ
Ｔは、ｐウェル５，ゲート絶縁膜１０ｂ，ゲート電極１
１ｂ，ソース１３及びドレイン１４によって構成されて
いる。
【００２３】以下、図１に示した構造の半導体装置の製
造方法を、図２及び図３を用いて説明する。
造方法を、図２及び図３を用いて説明する。
【００２４】まず、シリコン基板１上に選択的にフィー
ルド絶縁膜２を形成する（図２（ａ）参照）。このフィ
ールド絶縁膜２の形成方法としては、例えば、シリコン
基板１をエッチングして段差を形成した後にシリコン酸
化膜を堆積し、化学的機械研磨法（ＣＭＰ）を用いてシ
リコン基板１の表面を部分的に露出することもできる
し、別の方法としては、最終的にシリコン面を露出させ
る部分のみに窒化膜を形成し、それ以外の部分を酸化す
るＬＯＣＯＳ法を用いることもできる。
ルド絶縁膜２を形成する（図２（ａ）参照）。このフィ
ールド絶縁膜２の形成方法としては、例えば、シリコン
基板１をエッチングして段差を形成した後にシリコン酸
化膜を堆積し、化学的機械研磨法（ＣＭＰ）を用いてシ
リコン基板１の表面を部分的に露出することもできる
し、別の方法としては、最終的にシリコン面を露出させ
る部分のみに窒化膜を形成し、それ以外の部分を酸化す
るＬＯＣＯＳ法を用いることもできる。
【００２５】次いで、隣接する素子との境界に溝を形成
し、溝の中に絶縁物を埋め込むことにより素子分離領域
３を形成する。この他に素子分離領域３の溝に埋め込む
物質としては、絶縁膜と多結晶シリコンの積層膜でも良
い。
し、溝の中に絶縁物を埋め込むことにより素子分離領域
３を形成する。この他に素子分離領域３の溝に埋め込む
物質としては、絶縁膜と多結晶シリコンの積層膜でも良
い。
【００２６】尚、以下に述べる他の実施例でも、フィー
ルド酸化膜２及び素子分離領域３に関しては同様であ
る。
ルド酸化膜２及び素子分離領域３に関しては同様であ
る。
【００２７】次いで、全面に絶縁膜４を形成する。この
絶縁膜４は、後ほど選択エピタキシャル成長のマスク材
となるため、選択性の大きいシリコン酸化膜にすれば好
適である。そして、ｎＭＯＳＦＥＴを形成する領域にｐ
型ドーパントを選択的にイオン注入することによりｐウ
ェル５を形成し、ｐＭＯＤＦＥＴを形成する領域にｎ型
ドーパントを選択的にイオン注入することによりｎウェ
ル６をそれぞれ形成する（図２（ｂ）参照）。
絶縁膜４は、後ほど選択エピタキシャル成長のマスク材
となるため、選択性の大きいシリコン酸化膜にすれば好
適である。そして、ｎＭＯＳＦＥＴを形成する領域にｐ
型ドーパントを選択的にイオン注入することによりｐウ
ェル５を形成し、ｐＭＯＤＦＥＴを形成する領域にｎ型
ドーパントを選択的にイオン注入することによりｎウェ
ル６をそれぞれ形成する（図２（ｂ）参照）。
【００２８】次いで、ｐＭＯＤＦＥＴの真性部分を形成
するために絶縁膜４とフィールド酸化膜２に開口部を形
成し、この開口部の側壁にシリコン窒化膜７を選択的に
形成する（図２（ｃ）参照）。
するために絶縁膜４とフィールド酸化膜２に開口部を形
成し、この開口部の側壁にシリコン窒化膜７を選択的に
形成する（図２（ｃ）参照）。
【００２９】次いで、開口部の底部に露出したシリコン
基板１上に、単結晶シリコン・ゲルマニウムからなるバ
ッファ層８を、選択エピタキシャル成長によって形成す
る（図３（ａ）参照）。このバッファ層８ではシリコン
基板１側から表面に向けてゲルマニウム組成比を増加さ
せる。これによって、バッファ層８の内部のみに単結晶
シリコンと単結晶シリコン・ゲルマニウム層との格子定
数の違いによるひずみを緩和することによって、表面で
の結晶性は良好で、格子定数は単結晶シリコン・ゲルマ
ニウム層の値となる仮想的な基板を形成する。例えば、
ゲルマニウム組成比をシリコン基板１側での５％から表
面側で３０％まで均一に上昇させた場合、バッファ層８
の厚さを約１．５μｍとすれば、歪みが内部で完全に緩
和した結晶面が得られる。また、均一ではなく、階段状
にゲルマニウム組成比を増加させることにより、バッフ
ァ層８の厚さを低減することができ、約１．０μｍで良
好な結晶表面が得られる。
基板１上に、単結晶シリコン・ゲルマニウムからなるバ
ッファ層８を、選択エピタキシャル成長によって形成す
る（図３（ａ）参照）。このバッファ層８ではシリコン
基板１側から表面に向けてゲルマニウム組成比を増加さ
せる。これによって、バッファ層８の内部のみに単結晶
シリコンと単結晶シリコン・ゲルマニウム層との格子定
数の違いによるひずみを緩和することによって、表面で
の結晶性は良好で、格子定数は単結晶シリコン・ゲルマ
ニウム層の値となる仮想的な基板を形成する。例えば、
ゲルマニウム組成比をシリコン基板１側での５％から表
面側で３０％まで均一に上昇させた場合、バッファ層８
の厚さを約１．５μｍとすれば、歪みが内部で完全に緩
和した結晶面が得られる。また、均一ではなく、階段状
にゲルマニウム組成比を増加させることにより、バッフ
ァ層８の厚さを低減することができ、約１．０μｍで良
好な結晶表面が得られる。
【００３０】ここで、選択成長により形成した単結晶シ
リコン層若しくは単結晶シリコン・ゲルマニウム層の形
状について説明する。図４に選択エピタキシャル成長を
行った単結晶層の断面形状をしめす。
リコン層若しくは単結晶シリコン・ゲルマニウム層の形
状について説明する。図４に選択エピタキシャル成長を
行った単結晶層の断面形状をしめす。
【００３１】図４（ａ）に示すように、シリコン基板６
５上に形成されたシリコン酸化膜６６の開口部に単結晶
シリコン層若しくは単結晶シリコンゲルマニウム層６７
を選択エピタキシャル成長により形成すると、シリコン
基板６５とシリコン酸化膜６６の境界からある決まった
方位を持った結晶面が発生する。代表的な結晶面として
は（１１１）面と（３１１）面が挙げられる。シリコン
酸化膜６６上では、シリコンの原料ガスと表面分子が反
応して以下のような反応が生じる。例えば、シリコンの
原料ガスとしてジシラン（Ｓｉ２Ｈ６）を用いたとき、 Ｓｉ２Ｈ６ ＋ ２ＳｉＯ２ → ４ＳｉＯ↑ ＋ ３Ｈ２↑ また、シリコンの原料ガスとしてモノシラン（ＳｉＨ
４）を用いたとき、 ＳｉＨ４ ＋ ＳｉＯ２ → ２ＳｉＯ↑ ＋ ２Ｈ２↑ さらに、ジクロルシランを原料ガスとして用いると、 ＳｉＨ２Ｃｌ２ ＋ ＳｉＯ２ → ２ＳｉＯ↑ ＋ ２ＨＣ
ｌ↑ といった還元反応が生じる。また、ゲルマニウムの原料
ガスであるゲルマン（ＧｅＨ４）についても同様であ
る。ゲルマンに関しての還元反応は、 ＧｅＨ４ ＋ ＳｉＯ２ → ＳｉＯ↑ ＋ ＧｅＯ↑ ＋ ２
Ｈ２↑ となる。上記の還元反応は数多くの反応のうちの一部で
あり、この他にも原料ガスが分解してエネルギーが高い
状態になったラジカル分子と酸化膜との還元反応なども
存在する。その結果、酸化膜上では上記還元反応による
エッチングと原料ガスが分解して生じる堆積とが同時に
進行しており、成長温度及び圧力に依存してエッチング
と堆積の大小関係が変化する。上記の還元反応だけでは
選択性を保持できる膜厚に限界があるため、比較的厚い
単結晶シリコン層または単結晶シリコン・ゲルマニウム
層を選択エピタキシャル成長する場合、原料ガスに加え
て、塩素ガス（Ｃｌ）や塩化水素ガス（ＨＣｌ）といっ
たハロゲン系のガスを添加して、シリコン層自体のエッ
チングを行う。その反応には、 Ｓｉ ＋ ２Ｃｌ２ → ＳｉＣｌ４↑ Ｓｉ ＋ ２ＨＣｌ → ＳｉＨ２Ｃｌ２↑ といったものがある。以上の反応が同時に進行する結
果、選択性が維持されている状態では、シリコン酸化膜
上にシリコン若しくはシリコン・ゲルマニウムは堆積し
ないために、シリコン基板６５とシリコン酸化膜６６の
境界では成長が起こらない。この境界で成長が進行しな
いと、表面原子の再配列によってエネルギー的に安定と
なった（１１１）面や（３１１）面が発生し、開口部の
中心に存在する（１００）面での成長が進行するに従い
ファセットが大きくなる。
５上に形成されたシリコン酸化膜６６の開口部に単結晶
シリコン層若しくは単結晶シリコンゲルマニウム層６７
を選択エピタキシャル成長により形成すると、シリコン
基板６５とシリコン酸化膜６６の境界からある決まった
方位を持った結晶面が発生する。代表的な結晶面として
は（１１１）面と（３１１）面が挙げられる。シリコン
酸化膜６６上では、シリコンの原料ガスと表面分子が反
応して以下のような反応が生じる。例えば、シリコンの
原料ガスとしてジシラン（Ｓｉ２Ｈ６）を用いたとき、 Ｓｉ２Ｈ６ ＋ ２ＳｉＯ２ → ４ＳｉＯ↑ ＋ ３Ｈ２↑ また、シリコンの原料ガスとしてモノシラン（ＳｉＨ
４）を用いたとき、 ＳｉＨ４ ＋ ＳｉＯ２ → ２ＳｉＯ↑ ＋ ２Ｈ２↑ さらに、ジクロルシランを原料ガスとして用いると、 ＳｉＨ２Ｃｌ２ ＋ ＳｉＯ２ → ２ＳｉＯ↑ ＋ ２ＨＣ
ｌ↑ といった還元反応が生じる。また、ゲルマニウムの原料
ガスであるゲルマン（ＧｅＨ４）についても同様であ
る。ゲルマンに関しての還元反応は、 ＧｅＨ４ ＋ ＳｉＯ２ → ＳｉＯ↑ ＋ ＧｅＯ↑ ＋ ２
Ｈ２↑ となる。上記の還元反応は数多くの反応のうちの一部で
あり、この他にも原料ガスが分解してエネルギーが高い
状態になったラジカル分子と酸化膜との還元反応なども
存在する。その結果、酸化膜上では上記還元反応による
エッチングと原料ガスが分解して生じる堆積とが同時に
進行しており、成長温度及び圧力に依存してエッチング
と堆積の大小関係が変化する。上記の還元反応だけでは
選択性を保持できる膜厚に限界があるため、比較的厚い
単結晶シリコン層または単結晶シリコン・ゲルマニウム
層を選択エピタキシャル成長する場合、原料ガスに加え
て、塩素ガス（Ｃｌ）や塩化水素ガス（ＨＣｌ）といっ
たハロゲン系のガスを添加して、シリコン層自体のエッ
チングを行う。その反応には、 Ｓｉ ＋ ２Ｃｌ２ → ＳｉＣｌ４↑ Ｓｉ ＋ ２ＨＣｌ → ＳｉＨ２Ｃｌ２↑ といったものがある。以上の反応が同時に進行する結
果、選択性が維持されている状態では、シリコン酸化膜
上にシリコン若しくはシリコン・ゲルマニウムは堆積し
ないために、シリコン基板６５とシリコン酸化膜６６の
境界では成長が起こらない。この境界で成長が進行しな
いと、表面原子の再配列によってエネルギー的に安定と
なった（１１１）面や（３１１）面が発生し、開口部の
中心に存在する（１００）面での成長が進行するに従い
ファセットが大きくなる。
【００３２】前述した原料ガスによる還元反応はシリコ
ン酸化膜に対する還元反応であるため、例えばシリコン
窒化膜では還元反応が存在しない。従って、シリコン基
板６５上に側面がシリコン窒化膜６８の開口部を形成す
ると、シリコン酸化膜と比較して選択性が弱くなるため
に、シリコン窒化膜上に多結晶シリコン若しくは多結晶
シリコン・ゲルマニウムが堆積しやすくなる。しかし、
ファセットの発生という点で見ると、選択性が弱くなる
ために、エピタキシャル成長を続けるとシリコン基板６
５とシリコン窒化膜６８の境界で成長が進行するため、
シリコン窒化膜に接して単結晶シリコン若しくは単結晶
シリコン・ゲルマニウム層６７が成長する（図４（ｂ）
参照）。シリコン窒化膜６８との境界では、表面エネル
ギーの低さと成長速度が遅いことからファセットが発生
することもあるが、その大きさはシリコン酸化膜の開口
部と比較して非常に小さくなる。
ン酸化膜に対する還元反応であるため、例えばシリコン
窒化膜では還元反応が存在しない。従って、シリコン基
板６５上に側面がシリコン窒化膜６８の開口部を形成す
ると、シリコン酸化膜と比較して選択性が弱くなるため
に、シリコン窒化膜上に多結晶シリコン若しくは多結晶
シリコン・ゲルマニウムが堆積しやすくなる。しかし、
ファセットの発生という点で見ると、選択性が弱くなる
ために、エピタキシャル成長を続けるとシリコン基板６
５とシリコン窒化膜６８の境界で成長が進行するため、
シリコン窒化膜に接して単結晶シリコン若しくは単結晶
シリコン・ゲルマニウム層６７が成長する（図４（ｂ）
参照）。シリコン窒化膜６８との境界では、表面エネル
ギーの低さと成長速度が遅いことからファセットが発生
することもあるが、その大きさはシリコン酸化膜の開口
部と比較して非常に小さくなる。
【００３３】以上のように、側壁に窒化膜７を有するフ
ィールド酸化膜２の開口部内に単結晶シリコン・ゲルマ
ニウムを選択エピタキシャル成長することによって、フ
ァセットの発生が抑制されたバッファ層を形成すること
が可能となる。または、フィールド絶縁膜２をシリコン
窒化膜で形成してもよい。この場合は側壁にシリコン窒
化膜を形成する必要はない。
ィールド酸化膜２の開口部内に単結晶シリコン・ゲルマ
ニウムを選択エピタキシャル成長することによって、フ
ァセットの発生が抑制されたバッファ層を形成すること
が可能となる。または、フィールド絶縁膜２をシリコン
窒化膜で形成してもよい。この場合は側壁にシリコン窒
化膜を形成する必要はない。
【００３４】次に、選択エピタキシャル成長の条件につ
いて説明する。単結晶シリコン若しくは単結晶シリコン
・ゲルマニウムのエピタキシャル成長には、固体ソース
ＭＢＥ（Molecular Beam Epitaxy）法，ＣＶＤ（Chemic
al Vapor Deposition）法，ガスソースＭＢＥ法を用い
ることができるが、選択成長を行うためにはＣＶＤ法や
ガスソースＭＢＥ法がより好適である。
いて説明する。単結晶シリコン若しくは単結晶シリコン
・ゲルマニウムのエピタキシャル成長には、固体ソース
ＭＢＥ（Molecular Beam Epitaxy）法，ＣＶＤ（Chemic
al Vapor Deposition）法，ガスソースＭＢＥ法を用い
ることができるが、選択成長を行うためにはＣＶＤ法や
ガスソースＭＢＥ法がより好適である。
【００３５】ＣＶＤ法とは、基板表面にシリコンまたは
ゲルマニウムの原料ガスやドーピングガスを供給し、熱
エネルギーや紫外線などにより原料ガス及びドーピング
ガスを分解することによって基板上に単結晶層を形成す
るものである。シリコンの原料ガスとして、モノシラン
（ＳｉＨ４）やジクロルシラン（ＳｉＨ２Ｃｌ２）など
をはじめとするシリコンの水素化物及び塩化物ガスを用
いることができ、ゲルマニウムの原料ガスとしてはゲル
マン（ＧｅＨ４）などのゲルマニウムの水素化物及び塩
化物ガスを用いることができる。また、ドーピングガス
としてジボラン（Ｂ２Ｈ６）、ホスフィン（ＰＨ３）な
どのＩＩＩ族元素及びＶ族元素の水素化物ガスを用いる
ことができる。また、これらの原料ガス及びドーピング
ガスは、水素などで希釈して用いることもできる。ま
た、選択成長を行うためには、前述したようにシリコン
酸化膜やシリコン窒化膜といった選択成長のマスク材上
に堆積したシリコンの核をエッチングするため、塩素ガ
ス（Ｃｌ２）や塩化水素ガス（ＨＣｌ）といったハロゲ
ン系のガスを添加する必要がある。エピタキシャル成長
温度が７５０℃、成長圧力が５ｅ４Ｐａ、ＳｉＨ２Ｃｌ
２流量２０ｍｌ／ｍｉｎ、ゲルマン流量１ｍｌ／ｍｉｎ
流した場合、シリコン酸化膜上及びシリコン窒化膜上に
多結晶シリコン・ゲルマニウムが堆積しないために必要
とされるＨＣｌ流量は２０から８０ｍｌ／ｍｉｎであ
る。これよりもＨＣｌ流量が少ないと選択性が崩れてマ
スク材の上に多結晶シリコン・ゲルマニウムが堆積を始
め、逆にこれよりもＨＣｌ流量が多いと単結晶シリコン
・ゲルマニウム層が成長しない。また、温度範囲は、単
結晶シリコン若しくは単結晶シリコン・ゲルマニウムが
成長を始める６００℃以上で、上限は結晶欠陥が生じ始
める９００℃以下の範囲である。この温度範囲で、成長
圧力は基板上に均一にガスが供給される１０００Ｐａ以
上で、上限はガスを排気しながら成長するために１０
１，３２０Ｐａ以下であればよい。これらの成長温度及
び成長圧力のもとで選択成長を実現するためには、原料
ガスによるマスク材への堆積よりもハロゲンガスによる
エッチングの方が強く、同時に単結晶基板上ではエッチ
ングよりも堆積の方が強い領域を実現するガス流量を選
択する必要がある。
ゲルマニウムの原料ガスやドーピングガスを供給し、熱
エネルギーや紫外線などにより原料ガス及びドーピング
ガスを分解することによって基板上に単結晶層を形成す
るものである。シリコンの原料ガスとして、モノシラン
（ＳｉＨ４）やジクロルシラン（ＳｉＨ２Ｃｌ２）など
をはじめとするシリコンの水素化物及び塩化物ガスを用
いることができ、ゲルマニウムの原料ガスとしてはゲル
マン（ＧｅＨ４）などのゲルマニウムの水素化物及び塩
化物ガスを用いることができる。また、ドーピングガス
としてジボラン（Ｂ２Ｈ６）、ホスフィン（ＰＨ３）な
どのＩＩＩ族元素及びＶ族元素の水素化物ガスを用いる
ことができる。また、これらの原料ガス及びドーピング
ガスは、水素などで希釈して用いることもできる。ま
た、選択成長を行うためには、前述したようにシリコン
酸化膜やシリコン窒化膜といった選択成長のマスク材上
に堆積したシリコンの核をエッチングするため、塩素ガ
ス（Ｃｌ２）や塩化水素ガス（ＨＣｌ）といったハロゲ
ン系のガスを添加する必要がある。エピタキシャル成長
温度が７５０℃、成長圧力が５ｅ４Ｐａ、ＳｉＨ２Ｃｌ
２流量２０ｍｌ／ｍｉｎ、ゲルマン流量１ｍｌ／ｍｉｎ
流した場合、シリコン酸化膜上及びシリコン窒化膜上に
多結晶シリコン・ゲルマニウムが堆積しないために必要
とされるＨＣｌ流量は２０から８０ｍｌ／ｍｉｎであ
る。これよりもＨＣｌ流量が少ないと選択性が崩れてマ
スク材の上に多結晶シリコン・ゲルマニウムが堆積を始
め、逆にこれよりもＨＣｌ流量が多いと単結晶シリコン
・ゲルマニウム層が成長しない。また、温度範囲は、単
結晶シリコン若しくは単結晶シリコン・ゲルマニウムが
成長を始める６００℃以上で、上限は結晶欠陥が生じ始
める９００℃以下の範囲である。この温度範囲で、成長
圧力は基板上に均一にガスが供給される１０００Ｐａ以
上で、上限はガスを排気しながら成長するために１０
１，３２０Ｐａ以下であればよい。これらの成長温度及
び成長圧力のもとで選択成長を実現するためには、原料
ガスによるマスク材への堆積よりもハロゲンガスによる
エッチングの方が強く、同時に単結晶基板上ではエッチ
ングよりも堆積の方が強い領域を実現するガス流量を選
択する必要がある。
【００３６】一方、ガスソースＭＢＥ法では、ＣＶＤ法
と比較してより低温で制御性よくエピタキシャル成長す
ることが可能であり、そのためには、より反応性の高い
ジシラン（Ｓｉ２Ｈ６）等のガスが適している。ドーピ
ングガスに関しては、ＣＶＤ法と同様である。また、選
択成長を行うために、ＣＶＤ法と同様Ｃｌ２やＨＣｌと
いったハロゲン系のガスを添加することもできる。エピ
タキシャル成長温度が５７５℃、成長圧力が１Ｐａ、ジ
シラン流量２ｍｌ／ｍｉｎ、ゲルマン流量４ｍｌ／ｍｉ
ｎの場合、シリコン酸化膜上、及びシリコン窒化膜上に
多結晶シリコン・ゲルマニウムが堆積しないために必要
とされるＨＣｌ流量は５から１０ｍｌ／ｍｉｎである。
これよりもＨＣｌ流量が少ないと選択性が崩れてマスク
材の上に多結晶シリコン・ゲルマニウムが堆積を始め、
逆にこれよりもＨＣｌ流量が多いと単結晶シリコン・ゲ
ルマニウム層の表面モフォロジーが悪化してしまう。ま
た、温度範囲は、シリコン酸化膜及びシリコン窒化膜と
単結晶シリコンとの選択性が良好に得られる５００℃以
上で、上限は表面モフォロジーが良好な８００℃以下の
範囲である。この温度範囲で、成長圧力は成長速度が表
面での反応で律速される０．１Ｐａ以上で、上限は気相
中での反応が起こり始める１００Ｐａ以下であればよ
い。
と比較してより低温で制御性よくエピタキシャル成長す
ることが可能であり、そのためには、より反応性の高い
ジシラン（Ｓｉ２Ｈ６）等のガスが適している。ドーピ
ングガスに関しては、ＣＶＤ法と同様である。また、選
択成長を行うために、ＣＶＤ法と同様Ｃｌ２やＨＣｌと
いったハロゲン系のガスを添加することもできる。エピ
タキシャル成長温度が５７５℃、成長圧力が１Ｐａ、ジ
シラン流量２ｍｌ／ｍｉｎ、ゲルマン流量４ｍｌ／ｍｉ
ｎの場合、シリコン酸化膜上、及びシリコン窒化膜上に
多結晶シリコン・ゲルマニウムが堆積しないために必要
とされるＨＣｌ流量は５から１０ｍｌ／ｍｉｎである。
これよりもＨＣｌ流量が少ないと選択性が崩れてマスク
材の上に多結晶シリコン・ゲルマニウムが堆積を始め、
逆にこれよりもＨＣｌ流量が多いと単結晶シリコン・ゲ
ルマニウム層の表面モフォロジーが悪化してしまう。ま
た、温度範囲は、シリコン酸化膜及びシリコン窒化膜と
単結晶シリコンとの選択性が良好に得られる５００℃以
上で、上限は表面モフォロジーが良好な８００℃以下の
範囲である。この温度範囲で、成長圧力は成長速度が表
面での反応で律速される０．１Ｐａ以上で、上限は気相
中での反応が起こり始める１００Ｐａ以下であればよ
い。
【００３７】以下の実施例においても、単結晶シリコン
若しくは単結晶シリコン・ゲルマニウムの選択エピタキ
シャル成長条件に関しては同様である。
若しくは単結晶シリコン・ゲルマニウムの選択エピタキ
シャル成長条件に関しては同様である。
【００３８】次いで、バッファ層８上に単結晶シリコン
と単結晶シリコン・ゲルマニウムからなる多層膜９を、
バッファ層８の形成方法同様に選択エピタキシャル成長
によって形成する（図３（ｂ）参照）。ｐＭＯＤＦＥＴ
における真性部分の拡大図を図５に示す。まず始めに、
バッファ層８の上にはｐ型ドーパントを含んだキャリア
供給層９ａを選択エピタキシャル成長により形成する。
キャリア供給層９ａでは、ゲルマニウム組成比はバッフ
ァ層の表面側の値と等しくすればよく、ドーパントの濃
度はチャネル層への拡散を抑制するために１ｅ２０ｃｍ
−３以下であればよい。厚さもエピタキシャル成長の制
御性が良い１ｎｍ以上とすれば好適である。次いで、キ
ャリアを閉じこめるための障壁層となる単結晶シリコン
・ゲルマニウムからなるスペーサー層９ｂを形成する。
このスペーサー層ではゲルマニウム組成比はバッファ層
８の表面側の値と等しくすればよく、厚さは、エピタキ
シャル成長の制御性が良い１ｎｍからチャネル層へキャ
リアが供給される５０ｎｍの範囲とすればよい。チャネ
ル層９ｃはスペーサー層９ｂよりもゲルマニウム組成比
を高くすることにより圧縮歪みを受けた状態とする。例
えば、スペーサー層９ｂのゲルマニウム組成比３０％に
対して、チャネル層のゲルマニウム組成比を５０％とす
ることによってチャネル層は圧縮歪みを受け、価電子帯
のバンドが変化する。その結果、チャネル層における価
電子帯の正孔に対するエネルギーが下がり、量子井戸構
造となるため、キャリア供給層９ａから供給されたキャ
リアがこの井戸層にたまり、二次元正孔ガスが形成され
る。チャネル層の厚さは、エピタキシャル成長の制御性
が良い１ｎｍ以上とすればよい。チャネル層の上にはキ
ャリアの障壁層となる上に、シリコン・ゲルマニウム層
の保護をする単結晶シリコンからなるキャップ層９ｄを
形成する。キャップ層の厚さは、ゲート電極からの制御
を行うために、エピタキシャル成長の制御性が良い１ｎ
ｍからゲート電極でチャネル層のキャリアの制御ができ
る５０ｎｍであれば好適である。図５に示した実施例で
は、キャリア供給層９ａがチャネル層９ｃとバッファ層
８の間にあるが、キャリア供給層９ａはチャネル層９よ
りも表面側にあってもよい。その場合のｐＭＯＤＦＥＴ
の真性部分の拡大図を図６に示す。バッファ層８側から
順に、スペーサー層９ｂ、チャネル層９ｃ、第２のスペ
ーサー層９ｅ、キャリア供給層９ａ、キャップ層９ｄと
成長させればよい。
と単結晶シリコン・ゲルマニウムからなる多層膜９を、
バッファ層８の形成方法同様に選択エピタキシャル成長
によって形成する（図３（ｂ）参照）。ｐＭＯＤＦＥＴ
における真性部分の拡大図を図５に示す。まず始めに、
バッファ層８の上にはｐ型ドーパントを含んだキャリア
供給層９ａを選択エピタキシャル成長により形成する。
キャリア供給層９ａでは、ゲルマニウム組成比はバッフ
ァ層の表面側の値と等しくすればよく、ドーパントの濃
度はチャネル層への拡散を抑制するために１ｅ２０ｃｍ
−３以下であればよい。厚さもエピタキシャル成長の制
御性が良い１ｎｍ以上とすれば好適である。次いで、キ
ャリアを閉じこめるための障壁層となる単結晶シリコン
・ゲルマニウムからなるスペーサー層９ｂを形成する。
このスペーサー層ではゲルマニウム組成比はバッファ層
８の表面側の値と等しくすればよく、厚さは、エピタキ
シャル成長の制御性が良い１ｎｍからチャネル層へキャ
リアが供給される５０ｎｍの範囲とすればよい。チャネ
ル層９ｃはスペーサー層９ｂよりもゲルマニウム組成比
を高くすることにより圧縮歪みを受けた状態とする。例
えば、スペーサー層９ｂのゲルマニウム組成比３０％に
対して、チャネル層のゲルマニウム組成比を５０％とす
ることによってチャネル層は圧縮歪みを受け、価電子帯
のバンドが変化する。その結果、チャネル層における価
電子帯の正孔に対するエネルギーが下がり、量子井戸構
造となるため、キャリア供給層９ａから供給されたキャ
リアがこの井戸層にたまり、二次元正孔ガスが形成され
る。チャネル層の厚さは、エピタキシャル成長の制御性
が良い１ｎｍ以上とすればよい。チャネル層の上にはキ
ャリアの障壁層となる上に、シリコン・ゲルマニウム層
の保護をする単結晶シリコンからなるキャップ層９ｄを
形成する。キャップ層の厚さは、ゲート電極からの制御
を行うために、エピタキシャル成長の制御性が良い１ｎ
ｍからゲート電極でチャネル層のキャリアの制御ができ
る５０ｎｍであれば好適である。図５に示した実施例で
は、キャリア供給層９ａがチャネル層９ｃとバッファ層
８の間にあるが、キャリア供給層９ａはチャネル層９よ
りも表面側にあってもよい。その場合のｐＭＯＤＦＥＴ
の真性部分の拡大図を図６に示す。バッファ層８側から
順に、スペーサー層９ｂ、チャネル層９ｃ、第２のスペ
ーサー層９ｅ、キャリア供給層９ａ、キャップ層９ｄと
成長させればよい。
【００３９】ｐＭＯＳＦＥＴにおける真性部分に単結晶
シリコンと単結晶シリコン・ゲルマニウムからなる多層
膜９を選択エピタキシャル成長により形成した後、全面
にゲート絶縁膜１０及びゲート電極１１を堆積し、ゲー
トと電極１１を異方性エッチングし、ゲート電極の側壁
にゲート・ソース及びゲート・ドレイン分離絶縁膜１２
を形成する（図３（ｃ）参照）。
シリコンと単結晶シリコン・ゲルマニウムからなる多層
膜９を選択エピタキシャル成長により形成した後、全面
にゲート絶縁膜１０及びゲート電極１１を堆積し、ゲー
トと電極１１を異方性エッチングし、ゲート電極の側壁
にゲート・ソース及びゲート・ドレイン分離絶縁膜１２
を形成する（図３（ｃ）参照）。
【００４０】最後にｎＭＯＳＦＥＴの領域に対して選択
的にｎ型ドーパントをイオン注入することにより、ｎＭ
ＯＳＦＥＴのソース１３及びドレイン１４を形成する。
同様にｐＭＯＤＦＥＴの領域に対して選択的にｐ型ドー
パントをイオン注入することによりソース１５及びドレ
イン１６を形成すると図１に示した構造が得られる。
的にｎ型ドーパントをイオン注入することにより、ｎＭ
ＯＳＦＥＴのソース１３及びドレイン１４を形成する。
同様にｐＭＯＤＦＥＴの領域に対して選択的にｐ型ドー
パントをイオン注入することによりソース１５及びドレ
イン１６を形成すると図１に示した構造が得られる。
【００４１】ゲート構造は、前述のようなＭＯＳ構造で
なくてもよい。図７に、ショットキーゲートを持つｎＦ
ＥＴ及びｐＭＯＤＦＥＴを同一基板上に混載した半導体
装置の断面図を示す。ｐＭＯＳＦＥＴにおける真性部分
に単結晶シリコンと単結晶シリコン・ゲルマニウムから
なる多層膜９を選択エピタキシャル成長により形成した
後、全面にレジストを塗布し、ゲート領域にレジストの
開口部を形成する。ここにゲート電極となる金属を蒸着
し、レジストを除去することによってゲート部分のみに
電極１７を形成する。ゲート構造としては、ｎ型、ｐ型
両トランジスタともＭＯＳ構造にするかまたはショット
キー構造にするだけではなく、お互いに独立にゲート構
造を選択できるのはもちろんである。
なくてもよい。図７に、ショットキーゲートを持つｎＦ
ＥＴ及びｐＭＯＤＦＥＴを同一基板上に混載した半導体
装置の断面図を示す。ｐＭＯＳＦＥＴにおける真性部分
に単結晶シリコンと単結晶シリコン・ゲルマニウムから
なる多層膜９を選択エピタキシャル成長により形成した
後、全面にレジストを塗布し、ゲート領域にレジストの
開口部を形成する。ここにゲート電極となる金属を蒸着
し、レジストを除去することによってゲート部分のみに
電極１７を形成する。ゲート構造としては、ｎ型、ｐ型
両トランジスタともＭＯＳ構造にするかまたはショット
キー構造にするだけではなく、お互いに独立にゲート構
造を選択できるのはもちろんである。
【００４２】本実施例により、ｎＭＯＳＦＥＴとｐＭＯ
ＤＦＥＴを同一基板上に形成できることから、両デバイ
スで構成した相補型回路において、ｐ型トランジスタの
相互コンダクタンスをｎ型トランジスタと素子サイズを
大きくすることなくバランスすることができるため、寄
生容量の低減と高速化が可能となる。また、ｎ型及びｐ
型トランジスタの高速性能もバランスすることが可能と
なり、両トランジスタで構成した回路の設計が容易とな
り、システムの高性能化が実現できる。また、ｐＭＯＤ
ＦＥＴはチャネル層において不純物や界面準位と散乱す
ることがないため、回路の低雑音化が可能となる。さら
に、ｎＭＯＳＦＥＴとｐＭＯＤＦＥＴの段差が無いこと
から、両デバイスのさらなる微細化が可能となり、回路
性能を向上することができる。また、段差がないことか
らトランジスタの集積化が容易となるため、消費電力の
低減が可能となる。従って、高速、低容量、低雑音の回
路が実現可能となり、この回路を用いたシステムの高速
化及び高性能化に有効である。
ＤＦＥＴを同一基板上に形成できることから、両デバイ
スで構成した相補型回路において、ｐ型トランジスタの
相互コンダクタンスをｎ型トランジスタと素子サイズを
大きくすることなくバランスすることができるため、寄
生容量の低減と高速化が可能となる。また、ｎ型及びｐ
型トランジスタの高速性能もバランスすることが可能と
なり、両トランジスタで構成した回路の設計が容易とな
り、システムの高性能化が実現できる。また、ｐＭＯＤ
ＦＥＴはチャネル層において不純物や界面準位と散乱す
ることがないため、回路の低雑音化が可能となる。さら
に、ｎＭＯＳＦＥＴとｐＭＯＤＦＥＴの段差が無いこと
から、両デバイスのさらなる微細化が可能となり、回路
性能を向上することができる。また、段差がないことか
らトランジスタの集積化が容易となるため、消費電力の
低減が可能となる。従って、高速、低容量、低雑音の回
路が実現可能となり、この回路を用いたシステムの高速
化及び高性能化に有効である。
【００４３】＜実施例２＞図８は、本発明に係る半導体
装置の第２の実施例を示す断面構造図であり、ｐＭＯＤ
ＦＥＴとｃＭＯＳＦＥＴを同一基板上に形成した例であ
る。
装置の第２の実施例を示す断面構造図であり、ｐＭＯＤ
ＦＥＴとｃＭＯＳＦＥＴを同一基板上に形成した例であ
る。
【００４４】シリコン基板１上に形成されたｐＭＯＤＦ
ＥＴは、ｎウェル６，バッファ層８，単結晶シリコンと
単結晶シリコンゲルマニウムからなる多層膜９，ゲート
絶縁膜１０ａ，ゲート電極１１ａ，ソース１５ａ及びド
レイン１６ａによって構成されている。一方、ｃＭＯＳ
ＦＥＴのうち、ｎＭＯＳＦＥＴはｐウェル５，ゲート絶
縁膜１０ｂ，ゲート電極１１ｂ，ソース１３及びドレイ
ン１４によって構成されており、ｐＭＯＳＦＥＴはｎウ
ェル６，ゲート絶縁膜１０ｃ，ゲート電極１１ｃ，ソー
ス１５ｂ及びドレイン１６ｂによって構成されている。
ＥＴは、ｎウェル６，バッファ層８，単結晶シリコンと
単結晶シリコンゲルマニウムからなる多層膜９，ゲート
絶縁膜１０ａ，ゲート電極１１ａ，ソース１５ａ及びド
レイン１６ａによって構成されている。一方、ｃＭＯＳ
ＦＥＴのうち、ｎＭＯＳＦＥＴはｐウェル５，ゲート絶
縁膜１０ｂ，ゲート電極１１ｂ，ソース１３及びドレイ
ン１４によって構成されており、ｐＭＯＳＦＥＴはｎウ
ェル６，ゲート絶縁膜１０ｃ，ゲート電極１１ｃ，ソー
ス１５ｂ及びドレイン１６ｂによって構成されている。
【００４５】ｐＭＯＳＦＥＴとｐＭＯＤＦＥＴは、バッ
ファ層８と単結晶シリコンと単結晶シリコンゲルマニウ
ムからなる多層膜９の形成以外は、ほぼすべての工程を
共通化することが可能となる。これにより、システム中
で特に高速化や寄生抵抗の低減が必要とされない部分に
はｐＭＯＳＦＥＴを用い、高速動作が必要な部分にのみ
ｐＭＯＤＦＥＴを適用し、ｎＭＯＳＦＥＴと組み合わせ
て相補的な回路構成とすることができる。こういった構
成を適用できるシステムとして、移動体通信用高周波Ｉ
Ｃや高速プロセッサＩＣがあげられる。
ファ層８と単結晶シリコンと単結晶シリコンゲルマニウ
ムからなる多層膜９の形成以外は、ほぼすべての工程を
共通化することが可能となる。これにより、システム中
で特に高速化や寄生抵抗の低減が必要とされない部分に
はｐＭＯＳＦＥＴを用い、高速動作が必要な部分にのみ
ｐＭＯＤＦＥＴを適用し、ｎＭＯＳＦＥＴと組み合わせ
て相補的な回路構成とすることができる。こういった構
成を適用できるシステムとして、移動体通信用高周波Ｉ
Ｃや高速プロセッサＩＣがあげられる。
【００４６】本実施例によれば、実施例１の効果に加え
て、システム中の適用箇所に応じて高速なｐＭＯＤＦＥ
Ｔを用いることができるため、システムの高性能化が可
能となる。
て、システム中の適用箇所に応じて高速なｐＭＯＤＦＥ
Ｔを用いることができるため、システムの高性能化が可
能となる。
【００４７】＜実施例３＞図９は、本発明に係る半導体
装置の第３の実施例を示す断面構造図であり、ｎＭＯＤ
ＦＥＴとｃＭＯＳＦＥＴを同一基板上に形成した例であ
る。
装置の第３の実施例を示す断面構造図であり、ｎＭＯＤ
ＦＥＴとｃＭＯＳＦＥＴを同一基板上に形成した例であ
る。
【００４８】実施例１で説明したｐＭＯＤＦＥＴ同様、
シリコン基板１上に形成されたｎＭＯＤＦＥＴは、ｐウ
ェル５を形成した後、フィールド絶縁膜２の開口部のみ
に選択的にバッファ層８及び単結晶シリコンと単結晶シ
リコンゲルマニウムからなる多層膜１８を形成する。選
択エピタキシャル成長条件は、実施例１と同様である。
シリコン基板１上に形成されたｎＭＯＤＦＥＴは、ｐウ
ェル５を形成した後、フィールド絶縁膜２の開口部のみ
に選択的にバッファ層８及び単結晶シリコンと単結晶シ
リコンゲルマニウムからなる多層膜１８を形成する。選
択エピタキシャル成長条件は、実施例１と同様である。
【００４９】ｎＭＯＤＦＥＴにおける真性部分の拡大図
を図１０に示す。バッファ層８の上には、キャリアを閉
じこめるために、バッファ層の表面と同じゲルマニウム
組成比を持った単結晶シリコン・ゲルマニウムからなる
スペーサー層１８ａを形成する。このスペーサー層では
ゲルマニウム組成比はバッファ層８の表面側の値と等し
くすればよく、厚さは、エピタキシャル成長の制御性が
良い１ｎｍとすればよい。ついで、チャネル層となる単
結晶シリコン層１８ｂを形成する。バッファ層８によ
り、シリコン・ゲルマニウムの格子定数の仮想基板上に
エピタキシャル成長を行っているため、単結晶シリコン
からなるチャネル層１８ｂは引っ張り歪みを受けた状態
で成長する。例えば、ゲルマニウム組成比３０％のスペ
ーサー層１８ａ上に成長することによってチャネル層は
引っ張り歪みを受け、伝導帯のバンドが変化する。その
結果、チャネル層における伝導帯の電子に対するエネル
ギーが下がり、量子井戸構造となるため、キャリアがこ
の井戸層にたまり、二次元電子ガスが形成される。チャ
ネル層の厚さは、エピタキシャル成長の制御性が良い１
ｎｍ以上とすればよい。キャリア障壁層とするため、バ
ッファ層の表面と同じゲルマニウム組成比を持った単結
晶シリコン・ゲルマニウムからなる第２のスペーサー層
１８ｃを形成した後、ｎ型ドーパントを含んだキャリア
供給層１８ｄを形成する。キャリア供給層１８ｄでは、
ゲルマニウム組成比はバッファ層の表面側の値と等しく
すればよく、ドーパントの濃度はチャネル層への拡散を
抑制するために１ｅ２０ｃｍ−３以下であればよい。厚
さもエピタキシャル成長の制御性が良い１ｎｍ以上とす
れば好適である。多層膜の最表面には、キャリアの障壁
層となる上に、シリコン・ゲルマニウム層の保護をする
単結晶シリコンからなるキャップ層１８ｅを形成する。
キャップ層の厚さは、ゲート電極からの制御を行うため
に、エピタキシャル成長の制御性が良い１ｎｍからゲー
ト電極でチャネル層のキャリアの制御ができる５０ｎｍ
であれば好適である。図１０に示した実施例では、キャ
リア供給層１８ｄがチャネル層１８ｂよりも表面側にあ
るが、キャリア供給層１８ｄはチャネル層１８ｂとバッ
ファ層８の間にあってもよい。その場合のｎＭＯＤＦＥ
Ｔの真性部分の拡大図を図１１に示す。バッファ層８側
から順に、キャリア供給層１８ｄ、スペーサー層１８
ａ、チャネル層１８ｂ、第２のスペーサー層１８ｃ、キ
ャップ層１８ｅと成長すればよい。
を図１０に示す。バッファ層８の上には、キャリアを閉
じこめるために、バッファ層の表面と同じゲルマニウム
組成比を持った単結晶シリコン・ゲルマニウムからなる
スペーサー層１８ａを形成する。このスペーサー層では
ゲルマニウム組成比はバッファ層８の表面側の値と等し
くすればよく、厚さは、エピタキシャル成長の制御性が
良い１ｎｍとすればよい。ついで、チャネル層となる単
結晶シリコン層１８ｂを形成する。バッファ層８によ
り、シリコン・ゲルマニウムの格子定数の仮想基板上に
エピタキシャル成長を行っているため、単結晶シリコン
からなるチャネル層１８ｂは引っ張り歪みを受けた状態
で成長する。例えば、ゲルマニウム組成比３０％のスペ
ーサー層１８ａ上に成長することによってチャネル層は
引っ張り歪みを受け、伝導帯のバンドが変化する。その
結果、チャネル層における伝導帯の電子に対するエネル
ギーが下がり、量子井戸構造となるため、キャリアがこ
の井戸層にたまり、二次元電子ガスが形成される。チャ
ネル層の厚さは、エピタキシャル成長の制御性が良い１
ｎｍ以上とすればよい。キャリア障壁層とするため、バ
ッファ層の表面と同じゲルマニウム組成比を持った単結
晶シリコン・ゲルマニウムからなる第２のスペーサー層
１８ｃを形成した後、ｎ型ドーパントを含んだキャリア
供給層１８ｄを形成する。キャリア供給層１８ｄでは、
ゲルマニウム組成比はバッファ層の表面側の値と等しく
すればよく、ドーパントの濃度はチャネル層への拡散を
抑制するために１ｅ２０ｃｍ−３以下であればよい。厚
さもエピタキシャル成長の制御性が良い１ｎｍ以上とす
れば好適である。多層膜の最表面には、キャリアの障壁
層となる上に、シリコン・ゲルマニウム層の保護をする
単結晶シリコンからなるキャップ層１８ｅを形成する。
キャップ層の厚さは、ゲート電極からの制御を行うため
に、エピタキシャル成長の制御性が良い１ｎｍからゲー
ト電極でチャネル層のキャリアの制御ができる５０ｎｍ
であれば好適である。図１０に示した実施例では、キャ
リア供給層１８ｄがチャネル層１８ｂよりも表面側にあ
るが、キャリア供給層１８ｄはチャネル層１８ｂとバッ
ファ層８の間にあってもよい。その場合のｎＭＯＤＦＥ
Ｔの真性部分の拡大図を図１１に示す。バッファ層８側
から順に、キャリア供給層１８ｄ、スペーサー層１８
ａ、チャネル層１８ｂ、第２のスペーサー層１８ｃ、キ
ャップ層１８ｅと成長すればよい。
【００５０】単結晶シリコンと単結晶シリコン・ゲルマ
ニウムからなる多層膜１８を形成した後、ゲート絶縁膜
１０ｄ及びゲート電極１１ｄを形成し、そしてソース１
３ｂ及びドレイン１４ｂの部分にｎ型ドーパントをイオ
ン注入することによりｎＭＯＤＦＥＴが形成される。一
方、ｃＭＯＳＦＥＴのうち、ｎＭＯＳＦＥＴはｐウェル
５，ゲート絶縁膜１０ｂ，ゲート電極１１ｂ，ソース１
３ａ及びドレイン１４ａによって構成されており、ｐＭ
ＯＳＦＥＴはｎウェル６，ゲート絶縁膜１０ｃ，ゲート
電極１１ｃ，ソース１５ｂ及びドレイン１６ｂによって
構成されている。
ニウムからなる多層膜１８を形成した後、ゲート絶縁膜
１０ｄ及びゲート電極１１ｄを形成し、そしてソース１
３ｂ及びドレイン１４ｂの部分にｎ型ドーパントをイオ
ン注入することによりｎＭＯＤＦＥＴが形成される。一
方、ｃＭＯＳＦＥＴのうち、ｎＭＯＳＦＥＴはｐウェル
５，ゲート絶縁膜１０ｂ，ゲート電極１１ｂ，ソース１
３ａ及びドレイン１４ａによって構成されており、ｐＭ
ＯＳＦＥＴはｎウェル６，ゲート絶縁膜１０ｃ，ゲート
電極１１ｃ，ソース１５ｂ及びドレイン１６ｂによって
構成されている。
【００５１】ｎＭＯＳＦＥＴとｎＭＯＤＦＥＴは、バッ
ファ層８と単結晶シリコンと単結晶シリコンゲルマニウ
ムからなる多層膜１８の形成以外は、ほぼすべての工程
を共通化することが可能となる。これにより、システム
中で特に高速化が必要な部分にｎＭＯＤＦＥＴを適用す
ることができる。こういった構成を適用できるシステム
として、移動体通信用高周波ＩＣや高速プロセッサＩＣ
があげられる。
ファ層８と単結晶シリコンと単結晶シリコンゲルマニウ
ムからなる多層膜１８の形成以外は、ほぼすべての工程
を共通化することが可能となる。これにより、システム
中で特に高速化が必要な部分にｎＭＯＤＦＥＴを適用す
ることができる。こういった構成を適用できるシステム
として、移動体通信用高周波ＩＣや高速プロセッサＩＣ
があげられる。
【００５２】本実施例によれば、システム中の高速動作
が必要な部分にｎＭＯＤＦＥＴを用いることができるた
め、システムの高性能化が可能となる。
が必要な部分にｎＭＯＤＦＥＴを用いることができるた
め、システムの高性能化が可能となる。
【００５３】＜実施例４＞図１２は、本発明に係る半導
体装置の第４の実施例を示す断面構造図であり、ｃＭＯ
ＤＦＥＴとｃＭＯＳＦＥＴを同一基板上に形成した例で
ある。
体装置の第４の実施例を示す断面構造図であり、ｃＭＯ
ＤＦＥＴとｃＭＯＳＦＥＴを同一基板上に形成した例で
ある。
【００５４】実施例１及び３で説明したｎＭＯＤＦＥＴ
及びｐＭＯＤＦＥＴ同様、シリコン基板１上にｐウェル
５及びｎウェル６をそれぞれ形成し、フィールド絶縁膜
２を開口し、その側壁にシリコン窒化膜７を形成する。
ｎＭＯＤＦＥＴ及びｐＭＯＤＦＥＴのそれぞれの開口部
に同時に単結晶シリコン・ゲルマニウムからなるバッフ
ァ層８を選択的に形成し、その上に単結晶シリコン及び
単結晶シリコン・ゲルマニウムからなる多層膜１９を選
択的に形成する。選択エピタキシャル成長条件は、実施
例１と同様である。
及びｐＭＯＤＦＥＴ同様、シリコン基板１上にｐウェル
５及びｎウェル６をそれぞれ形成し、フィールド絶縁膜
２を開口し、その側壁にシリコン窒化膜７を形成する。
ｎＭＯＤＦＥＴ及びｐＭＯＤＦＥＴのそれぞれの開口部
に同時に単結晶シリコン・ゲルマニウムからなるバッフ
ァ層８を選択的に形成し、その上に単結晶シリコン及び
単結晶シリコン・ゲルマニウムからなる多層膜１９を選
択的に形成する。選択エピタキシャル成長条件は、実施
例１と同様である。
【００５５】ｎＭＯＤＦＥＴ及びｐＭＯＤＦＥＴにおけ
る真性部分の拡大図を図１３に示す。バッファ層８の上
には、キャリアを閉じこめるために、バッファ層の表面
と同じゲルマニウム組成比を持った単結晶シリコン・ゲ
ルマニウムからなるスペーサー層１９ａを形成する。こ
のスペーサー層ではゲルマニウム組成比はバッファ層８
の表面側の値と等しくすればよく、厚さは、エピタキシ
ャル成長の制御性が良い１ｎｍ以上とすればよい。次い
で、ｎ型ドーパントを含んだキャリア供給層１９ｂを形
成する。キャリア供給層１８ｄでは、ゲルマニウム組成
比はバッファ層の表面側の値と等しくすればよく、ドー
パントの濃度はチャネル層への拡散を抑制するために１
ｅ２０ｃｍ−３以下であればよい。厚さもエピタキシャ
ル成長の制御性が良い１ｎｍ以上とすれば好適である。
キャリア障壁層とするため、バッファ層の表面と同じゲ
ルマニウム組成比を持った単結晶シリコン・ゲルマニウ
ムからなる第２のスペーサー層１９ｃを形成した後、ｎ
チャネル層となる単結晶シリコン層１９ｄを形成する。
バッファ層８により、シリコン・ゲルマニウムの格子定
数の仮想基板上にエピタキシャル成長を行っているた
め、単結晶シリコンからなるｎチャネル層１９ｄは引っ
張り歪みを受けた状態で成長する。例えば、ゲルマニウ
ム組成比３０％のスペーサー層１９ｃ上に成長すること
によってｎチャネル層は引っ張り歪みを受け、伝導帯の
バンドが変化する。その結果、ｎチャネル層における伝
導帯の電子に対するエネルギーが下がり、量子井戸構造
となるため、ｎ型キャリアがこの井戸層にたまり、トラ
ンジスタ動作に寄与する。ｎチャネル層の厚さは、エピ
タキシャル成長の制御性が良い１ｎｍ以上とすればよ
い。ｎチャネル上にはバッファ層８よりもゲルマニウム
組成比が高い単結晶シリコン・ゲルマニウムからなるｐ
チャネル層１９ｅを形成する。ゲルマニウム組成比を高
くしたことにより、ｐチャネル層１９ｅは圧縮歪みを受
け、荷電子帯の正孔に対するエネルギーが下がるため、
ｐ型キャリアがこの井戸層にたまり、ｐチャネルとして
動作する。ｐチャネル層１９ｅの上に、ｐ型キャリアの
障壁層となる単結晶シリコン・ゲルマニウムからなる第
３のスペーサー層１９ｆを形成し、最表面にはシリコン
・ゲルマニウム層の保護をする単結晶シリコンからなる
キャップ層１９ｇを形成する。キャップ層の厚さは、ゲ
ート電極からの制御を行うために、エピタキシャル成長
の制御性が良い１ｎｍからゲート電極でチャネル層のキ
ャリアの制御ができる５０ｎｍであれば好適である。
る真性部分の拡大図を図１３に示す。バッファ層８の上
には、キャリアを閉じこめるために、バッファ層の表面
と同じゲルマニウム組成比を持った単結晶シリコン・ゲ
ルマニウムからなるスペーサー層１９ａを形成する。こ
のスペーサー層ではゲルマニウム組成比はバッファ層８
の表面側の値と等しくすればよく、厚さは、エピタキシ
ャル成長の制御性が良い１ｎｍ以上とすればよい。次い
で、ｎ型ドーパントを含んだキャリア供給層１９ｂを形
成する。キャリア供給層１８ｄでは、ゲルマニウム組成
比はバッファ層の表面側の値と等しくすればよく、ドー
パントの濃度はチャネル層への拡散を抑制するために１
ｅ２０ｃｍ−３以下であればよい。厚さもエピタキシャ
ル成長の制御性が良い１ｎｍ以上とすれば好適である。
キャリア障壁層とするため、バッファ層の表面と同じゲ
ルマニウム組成比を持った単結晶シリコン・ゲルマニウ
ムからなる第２のスペーサー層１９ｃを形成した後、ｎ
チャネル層となる単結晶シリコン層１９ｄを形成する。
バッファ層８により、シリコン・ゲルマニウムの格子定
数の仮想基板上にエピタキシャル成長を行っているた
め、単結晶シリコンからなるｎチャネル層１９ｄは引っ
張り歪みを受けた状態で成長する。例えば、ゲルマニウ
ム組成比３０％のスペーサー層１９ｃ上に成長すること
によってｎチャネル層は引っ張り歪みを受け、伝導帯の
バンドが変化する。その結果、ｎチャネル層における伝
導帯の電子に対するエネルギーが下がり、量子井戸構造
となるため、ｎ型キャリアがこの井戸層にたまり、トラ
ンジスタ動作に寄与する。ｎチャネル層の厚さは、エピ
タキシャル成長の制御性が良い１ｎｍ以上とすればよ
い。ｎチャネル上にはバッファ層８よりもゲルマニウム
組成比が高い単結晶シリコン・ゲルマニウムからなるｐ
チャネル層１９ｅを形成する。ゲルマニウム組成比を高
くしたことにより、ｐチャネル層１９ｅは圧縮歪みを受
け、荷電子帯の正孔に対するエネルギーが下がるため、
ｐ型キャリアがこの井戸層にたまり、ｐチャネルとして
動作する。ｐチャネル層１９ｅの上に、ｐ型キャリアの
障壁層となる単結晶シリコン・ゲルマニウムからなる第
３のスペーサー層１９ｆを形成し、最表面にはシリコン
・ゲルマニウム層の保護をする単結晶シリコンからなる
キャップ層１９ｇを形成する。キャップ層の厚さは、ゲ
ート電極からの制御を行うために、エピタキシャル成長
の制御性が良い１ｎｍからゲート電極でチャネル層のキ
ャリアの制御ができる５０ｎｍであれば好適である。
【００５６】単結晶シリコンと単結晶シリコン・ゲルマ
ニウムからなる多層膜１９を形成した後、ｃＭＯＤＦＥ
ＴとｃＭＯＳＦＥＴの各部分にゲート絶縁膜１０及びゲ
ート電極１１を形成し、ｎＭＯＳＦＥＴ及びｎＭＯＤＦ
ＥＴ部分に選択的にｎ型ドーパントをイオン注入するこ
とによりｎ型ソース１３及びｎ型ドレイン１４を形成す
る。同様に、ｐＭＯＳＦＥＴ及びｐＭＯＤＦＥＴ部分に
選択的にｐ型ドーパントをイオン注入することによりｐ
型ソース１５及びｐ型ドレイン１６を形成する。ｎＭＯ
ＳＦＥＴとｎＭＯＤＦＥＴ、及びｐＭＯＳＦＥＴとｐＭ
ＯＤＦＥＴはバッファ層８と単結晶シリコンと単結晶シ
リコンゲルマニウムからなる多層膜１９の形成以外は、
それぞれ工程をほぼ共通化することが可能となる。これ
により、システム中で特に高速化が必要な部分にｎＭＯ
ＤＦＥＴ及びｐＭＯＤＦＥＴからなる回路を適用するこ
とができる。こういった構成を適用できるシステムとし
て、移動体通信用高周波ＩＣや高速プロセッサＩＣ等が
あげられる。
ニウムからなる多層膜１９を形成した後、ｃＭＯＤＦＥ
ＴとｃＭＯＳＦＥＴの各部分にゲート絶縁膜１０及びゲ
ート電極１１を形成し、ｎＭＯＳＦＥＴ及びｎＭＯＤＦ
ＥＴ部分に選択的にｎ型ドーパントをイオン注入するこ
とによりｎ型ソース１３及びｎ型ドレイン１４を形成す
る。同様に、ｐＭＯＳＦＥＴ及びｐＭＯＤＦＥＴ部分に
選択的にｐ型ドーパントをイオン注入することによりｐ
型ソース１５及びｐ型ドレイン１６を形成する。ｎＭＯ
ＳＦＥＴとｎＭＯＤＦＥＴ、及びｐＭＯＳＦＥＴとｐＭ
ＯＤＦＥＴはバッファ層８と単結晶シリコンと単結晶シ
リコンゲルマニウムからなる多層膜１９の形成以外は、
それぞれ工程をほぼ共通化することが可能となる。これ
により、システム中で特に高速化が必要な部分にｎＭＯ
ＤＦＥＴ及びｐＭＯＤＦＥＴからなる回路を適用するこ
とができる。こういった構成を適用できるシステムとし
て、移動体通信用高周波ＩＣや高速プロセッサＩＣ等が
あげられる。
【００５７】本実施例によれば、システム中の高速動作
が必要な部分にｃＭＯＤＦＥＴを用いることができるた
め、システムのさらなる高性能化が可能となる。
が必要な部分にｃＭＯＤＦＥＴを用いることができるた
め、システムのさらなる高性能化が可能となる。
【００５８】＜実施例５＞図１４は、本発明に係る半導
体装置の第５の実施例を示す断面構造図であり、ｐＭＯ
ＤＦＥＴとＮＰＮ型シリコン・ゲルマニウムヘテロ接合
バイポーラトランジスタ（ＳｉＧｅ−ＨＢＴ）を同一基
板上に形成した例である。
体装置の第５の実施例を示す断面構造図であり、ｐＭＯ
ＤＦＥＴとＮＰＮ型シリコン・ゲルマニウムヘテロ接合
バイポーラトランジスタ（ＳｉＧｅ−ＨＢＴ）を同一基
板上に形成した例である。
【００５９】シリコン基板１上に形成されたｐＭＯＤＦ
ＥＴは、ｎウェル６，バッファ層２１ａ，単結晶シリコ
ンと単結晶シリコンゲルマニウムからなる多層膜２９
ａ，ゲート絶縁膜３１，ゲート電極３３ａ，ソース２５
ａ及びドレイン２５ｂによって構成されている。一方、
ＮＰＮ型ＳｉＧｅ−ＨＢＴは、高濃度ｎ型埋め込み層２
０，低濃度コレクタ２１ｂ，ベース２９ｂ及びエミッタ
３４によって構成されている。
ＥＴは、ｎウェル６，バッファ層２１ａ，単結晶シリコ
ンと単結晶シリコンゲルマニウムからなる多層膜２９
ａ，ゲート絶縁膜３１，ゲート電極３３ａ，ソース２５
ａ及びドレイン２５ｂによって構成されている。一方、
ＮＰＮ型ＳｉＧｅ−ＨＢＴは、高濃度ｎ型埋め込み層２
０，低濃度コレクタ２１ｂ，ベース２９ｂ及びエミッタ
３４によって構成されている。
【００６０】以下、図１４に示した構造の半導体装置の
製造方法を、図１５，図１６及び図１７を用いて説明す
る。
製造方法を、図１５，図１６及び図１７を用いて説明す
る。
【００６１】まず、シリコン基板１上のＮＰＮ型ＳｉＧ
ｅ−ＨＢＴを形成する領域に対して選択的に高濃度ｎ型
埋め込み層２０を形成した後、全面に単結晶シリコン層
２１をエピタキシャル成長する（図１５（ａ）参照）。
ここで、単結晶シリコン層２１は単結晶シリコン・ゲル
マニウム層でもよく、その他の実施例についても同様で
ある。
ｅ−ＨＢＴを形成する領域に対して選択的に高濃度ｎ型
埋め込み層２０を形成した後、全面に単結晶シリコン層
２１をエピタキシャル成長する（図１５（ａ）参照）。
ここで、単結晶シリコン層２１は単結晶シリコン・ゲル
マニウム層でもよく、その他の実施例についても同様で
ある。
【００６２】次いで、単結晶シリコン層２１のうち、ｐ
ＭＯＤＦＥＴのバッファ領域２１ａとＮＰＮ型ＳｉＧｅ
−ＨＢＴの低濃度コレクタ領域２１ｂ及びコレクタ引き
出し領域２１ｃ以外の部分をエッチングする。絶縁膜を
堆積し、ＣＭＰ法により単結晶シリコン層２１の表面が
露出するまで絶縁膜の研磨を行うことにより、フィール
ド絶縁膜２を形成する（図１５（ｂ）参照）。このフィ
ールド絶縁膜２の形成方法としては、この他にも例え
ば、ｐＭＯＤＦＥＴのバッファ領域２１ａとＨＢＴの低
濃度コレクタ領域２１ｂ及びコレクタ引き出し領域２１
ｃの部分に選択的にシリコン窒化膜を形成し、その他の
領域を酸化するＬＯＣＯＳによっても実現できる。ま
た、単結晶シリコン層２１の堆積前にシリコン基板１全
面に絶縁膜を堆積し、部分的にもうけた開口部に選択エ
ピタキシャル成長によってｐＭＯＤＦＥＴのバッファ領
域２１ａとＮＰＮ型ＳｉＧｅ−ＨＢＴの低濃度コレクタ
領域２１ｂ及びコレクタ引き出し領域２１ｃの部分を形
成してもよい。さらに、同様に開口部をもつフィールド
絶縁膜２全面に非選択的に単結晶シリコン層２１を堆積
することにより、フィールド絶縁膜２の開口部内には単
結晶シリコン層が成長し、フィールド絶縁膜２上には多
結晶シリコン層が堆積する。このフィールド絶縁膜２上
に堆積した多結晶シリコン層をＣＭＰ法により研磨し
て、フィールド絶縁膜２を露出させることによってもｐ
ＭＯＤＦＥＴのバッファ領域２１ａとＨＢＴの低濃度コ
レクタ領域２１ｂ及びコレクタ引き出し領域２１ｃを選
択的に形成することができる。フィールド絶縁膜２及び
単結晶シリコン層２１の形成方法に関しては、他の実施
例においても同様である。
ＭＯＤＦＥＴのバッファ領域２１ａとＮＰＮ型ＳｉＧｅ
−ＨＢＴの低濃度コレクタ領域２１ｂ及びコレクタ引き
出し領域２１ｃ以外の部分をエッチングする。絶縁膜を
堆積し、ＣＭＰ法により単結晶シリコン層２１の表面が
露出するまで絶縁膜の研磨を行うことにより、フィール
ド絶縁膜２を形成する（図１５（ｂ）参照）。このフィ
ールド絶縁膜２の形成方法としては、この他にも例え
ば、ｐＭＯＤＦＥＴのバッファ領域２１ａとＨＢＴの低
濃度コレクタ領域２１ｂ及びコレクタ引き出し領域２１
ｃの部分に選択的にシリコン窒化膜を形成し、その他の
領域を酸化するＬＯＣＯＳによっても実現できる。ま
た、単結晶シリコン層２１の堆積前にシリコン基板１全
面に絶縁膜を堆積し、部分的にもうけた開口部に選択エ
ピタキシャル成長によってｐＭＯＤＦＥＴのバッファ領
域２１ａとＮＰＮ型ＳｉＧｅ−ＨＢＴの低濃度コレクタ
領域２１ｂ及びコレクタ引き出し領域２１ｃの部分を形
成してもよい。さらに、同様に開口部をもつフィールド
絶縁膜２全面に非選択的に単結晶シリコン層２１を堆積
することにより、フィールド絶縁膜２の開口部内には単
結晶シリコン層が成長し、フィールド絶縁膜２上には多
結晶シリコン層が堆積する。このフィールド絶縁膜２上
に堆積した多結晶シリコン層をＣＭＰ法により研磨し
て、フィールド絶縁膜２を露出させることによってもｐ
ＭＯＤＦＥＴのバッファ領域２１ａとＨＢＴの低濃度コ
レクタ領域２１ｂ及びコレクタ引き出し領域２１ｃを選
択的に形成することができる。フィールド絶縁膜２及び
単結晶シリコン層２１の形成方法に関しては、他の実施
例においても同様である。
【００６３】次いで、各素子間に異方性エッチングによ
り溝を形成し、この溝の内部のみに絶縁膜若しくは絶縁
膜と多結晶シリコン層の多層膜を埋め込むことにより素
子分離領域３を形成する。ｐＭＯＤＦＥＴの領域にｎ型
ドーパントをイオン注入することによりｎウェル６を形
成し、コレクタ引き出し部分にもｎ型ドーパントを高濃
度でイオン注入することにより高濃度ｎ型コレクタ引き
出し層２２を形成する（図１５（ｃ）参照）。
り溝を形成し、この溝の内部のみに絶縁膜若しくは絶縁
膜と多結晶シリコン層の多層膜を埋め込むことにより素
子分離領域３を形成する。ｐＭＯＤＦＥＴの領域にｎ型
ドーパントをイオン注入することによりｎウェル６を形
成し、コレクタ引き出し部分にもｎ型ドーパントを高濃
度でイオン注入することにより高濃度ｎ型コレクタ引き
出し層２２を形成する（図１５（ｃ）参照）。
【００６４】そして、全面に第１の絶縁膜２３及び第２
の絶縁膜２４を堆積した後、ＨＢＴのベース引き出し電
極及びｐＭＯＤＦＥＴのソース・ドレイン引き出し電極
となる高濃度ｐ型多結晶シリコン２５を選択的に形成す
る（図１６（ａ）参照）。
の絶縁膜２４を堆積した後、ＨＢＴのベース引き出し電
極及びｐＭＯＤＦＥＴのソース・ドレイン引き出し電極
となる高濃度ｐ型多結晶シリコン２５を選択的に形成す
る（図１６（ａ）参照）。
【００６５】高濃度ｐ型多結晶シリコン２５を覆うよう
に全面に絶縁膜２６を形成し、ＨＢＴのエミッタ部分と
ｐＭＯＤＦＥＴのゲート部分に絶縁膜２６と高濃度ｐ型
多結晶シリコン２５の開口部２７を形成する。この開口
部２７の側壁に絶縁膜２８を形成し、等方性エッチング
により２層の絶縁膜２４、２３をエッチングすることに
より高濃度多結晶シリコン層２５のひさしを形成する
（図１６（ｂ）参照）。
に全面に絶縁膜２６を形成し、ＨＢＴのエミッタ部分と
ｐＭＯＤＦＥＴのゲート部分に絶縁膜２６と高濃度ｐ型
多結晶シリコン２５の開口部２７を形成する。この開口
部２７の側壁に絶縁膜２８を形成し、等方性エッチング
により２層の絶縁膜２４、２３をエッチングすることに
より高濃度多結晶シリコン層２５のひさしを形成する
（図１６（ｂ）参照）。
【００６６】この開口部２７に単結晶シリコンと単結晶
シリコン・ゲルマニウムからなる多層膜２９を選択エピ
タキシャル成長することによって、ＨＢＴの領域では真
性ベース層２９ｂを、一方、ｐＭＯＤＦＥＴ領域ではキ
ャリア供給層及びチャネル層を形成し、同時に高濃度ｐ
型多結晶シリコン層２５のひさし下部から成長した多結
晶シリコン及び多結晶シリコン・ゲルマニウムが成長
し、高濃度ｐ型多結晶シリコン層２５と単結晶シリコン
及び単結晶シリコン・ゲルマニウムからなる多層膜２９
とが自動的に接続される（図１６（ｃ）参照）。
シリコン・ゲルマニウムからなる多層膜２９を選択エピ
タキシャル成長することによって、ＨＢＴの領域では真
性ベース層２９ｂを、一方、ｐＭＯＤＦＥＴ領域ではキ
ャリア供給層及びチャネル層を形成し、同時に高濃度ｐ
型多結晶シリコン層２５のひさし下部から成長した多結
晶シリコン及び多結晶シリコン・ゲルマニウムが成長
し、高濃度ｐ型多結晶シリコン層２５と単結晶シリコン
及び単結晶シリコン・ゲルマニウムからなる多層膜２９
とが自動的に接続される（図１６（ｃ）参照）。
【００６７】ここで、単結晶シリコンと単結晶シリコン
・ゲルマニウムからなる多層膜２９の層構造の拡大図を
図１８に示す。単結晶シリコンからなるバッファ層２１
上に単結晶シリコン・ゲルマニウムからなるスペーサー
層２９ａとｐ型キャリア供給層２９ｂを形成しＨＢＴの
ベース層とする。ＨＢＴにおけるベース走行時間の短縮
と、アーリー電圧の向上のため、キャリア供給層２９ｂ
の中でゲルマニウム組成比を変化させる。たとえば、表
面側ではゲルマニウム組成比が０％で、バッファ層２１
側に行くに従いゲルマニウム組成比を増加させ、スペー
サー層２９ａとの境界で２０％とすることができる。ス
ペーサー層２９ａ中ではバッファ層２１との境界に向か
ってゲルマニウム組成比を減少させれば好適である。ま
た、真性ベース層となるキャリア供給層２９ｂの厚さ
は、ＨＢＴの高速化を実現するために２０ｎｍ以下と
し、傾斜を持った単結晶シリコン・ゲルマニウム層を制
御性よく形成するためには下限は５ｎｍとすればよい。
また、ＨＢＴのベース抵抗を低減するため、キャリア供
給層２９ｂに含まれるドーパント濃度は１ｘ１０１９ｃ
ｍ−３以上とし、上限はドーパントの拡散が顕著となる
１ｘ１０２０ｃｍ−３とすればよい。キャリア供給層２
９ｂ上にはキャリア障壁層及びエミッタ層となる単結晶
シリコンまたは単結晶シリコン・ゲルマニウムからなる
スペーサー層２９ｃを形成する。単結晶シリコン・ゲル
マニウム層でスペーサー層２９ｃを形成する場合は、ゲ
ルマニウム組成比をキャリア供給層２９ｂよりも小さく
すればよい。また、スペーサー層２９ｃの厚さは、キャ
リア供給層からのドーパント拡散を抑えるために５ｎｍ
以上あればよい。次いで、単結晶シリコン・ゲルマニウ
ムからなるｐ型チャネル層２９ｄを形成し、最後に保護
膜として単結晶シリコンからなるキャップ層２９ｅを形
成する。ＨＢＴとｐＭＯＤＦＥＴを同一基板上に形成し
たときの単結晶シリコンと単結晶シリコン・ゲルマニウ
ムからなる多層膜の層構造に関しては、他の実施例にお
いても同様である。
・ゲルマニウムからなる多層膜２９の層構造の拡大図を
図１８に示す。単結晶シリコンからなるバッファ層２１
上に単結晶シリコン・ゲルマニウムからなるスペーサー
層２９ａとｐ型キャリア供給層２９ｂを形成しＨＢＴの
ベース層とする。ＨＢＴにおけるベース走行時間の短縮
と、アーリー電圧の向上のため、キャリア供給層２９ｂ
の中でゲルマニウム組成比を変化させる。たとえば、表
面側ではゲルマニウム組成比が０％で、バッファ層２１
側に行くに従いゲルマニウム組成比を増加させ、スペー
サー層２９ａとの境界で２０％とすることができる。ス
ペーサー層２９ａ中ではバッファ層２１との境界に向か
ってゲルマニウム組成比を減少させれば好適である。ま
た、真性ベース層となるキャリア供給層２９ｂの厚さ
は、ＨＢＴの高速化を実現するために２０ｎｍ以下と
し、傾斜を持った単結晶シリコン・ゲルマニウム層を制
御性よく形成するためには下限は５ｎｍとすればよい。
また、ＨＢＴのベース抵抗を低減するため、キャリア供
給層２９ｂに含まれるドーパント濃度は１ｘ１０１９ｃ
ｍ−３以上とし、上限はドーパントの拡散が顕著となる
１ｘ１０２０ｃｍ−３とすればよい。キャリア供給層２
９ｂ上にはキャリア障壁層及びエミッタ層となる単結晶
シリコンまたは単結晶シリコン・ゲルマニウムからなる
スペーサー層２９ｃを形成する。単結晶シリコン・ゲル
マニウム層でスペーサー層２９ｃを形成する場合は、ゲ
ルマニウム組成比をキャリア供給層２９ｂよりも小さく
すればよい。また、スペーサー層２９ｃの厚さは、キャ
リア供給層からのドーパント拡散を抑えるために５ｎｍ
以上あればよい。次いで、単結晶シリコン・ゲルマニウ
ムからなるｐ型チャネル層２９ｄを形成し、最後に保護
膜として単結晶シリコンからなるキャップ層２９ｅを形
成する。ＨＢＴとｐＭＯＤＦＥＴを同一基板上に形成し
たときの単結晶シリコンと単結晶シリコン・ゲルマニウ
ムからなる多層膜の層構造に関しては、他の実施例にお
いても同様である。
【００６８】単結晶シリコンと単結晶シリコン・ゲルマ
ニウム層からなる多層膜２９の表面を絶縁膜３１で覆っ
た後、開口部の側壁に絶縁膜３２を選択的に形成する。
ＨＢＴの開口部ではエミッタ領域を形成するために絶縁
膜３１をエッチングするが、ｐＭＯＤＦＥＴの開口部で
は絶縁膜３１をゲート絶縁膜として使用する（図１７
（ａ）参照）。
ニウム層からなる多層膜２９の表面を絶縁膜３１で覆っ
た後、開口部の側壁に絶縁膜３２を選択的に形成する。
ＨＢＴの開口部ではエミッタ領域を形成するために絶縁
膜３１をエッチングするが、ｐＭＯＤＦＥＴの開口部で
は絶縁膜３１をゲート絶縁膜として使用する（図１７
（ａ）参照）。
【００６９】開口部にエミッタ及びゲート電極となる高
濃度ｎ型多結晶シリコン３３を形成し、たとえば９００
℃，３０秒のアニールを行うことによって、ＨＢＴの領
域のみで高濃度ｎ型多結晶シリコン３３からｎ型ドーパ
ントを単結晶シリコンと単結晶シリコン・ゲルマニウム
層からなる多層膜２９中に拡散させ、エミッタ領域３４
を形成する（図１７（ｂ）参照）。
濃度ｎ型多結晶シリコン３３を形成し、たとえば９００
℃，３０秒のアニールを行うことによって、ＨＢＴの領
域のみで高濃度ｎ型多結晶シリコン３３からｎ型ドーパ
ントを単結晶シリコンと単結晶シリコン・ゲルマニウム
層からなる多層膜２９中に拡散させ、エミッタ領域３４
を形成する（図１７（ｂ）参照）。
【００７０】リソグラフィーによるマスク形成と異方性
エッチングを用いて高濃度ｎ型多結晶シリコン層３３を
選択的に形成すると、開口部の外側にもマスク合わせの
余裕分だけひさし状のオーバーラップ領域が残ってしま
う。この部分は、特にｐＭＯＤＦＥＴにおいて、ゲート
・ソース及びゲート・ドレイン間容量を増大させるた
め、トランジスタの性能向上にはオーバーラップ領域の
除去が必要となる。高濃度ｎ型多結晶シリコン層のオー
バーラップ領域を形成しない例の断面図を図１９に示
す。高濃度ｎ型多結晶シリコン層３３を全面に堆積した
後、異方性エッチングによって高濃度ｎ型多結晶シリコ
ン層３３を除去すると、フィールド領域などの平坦な部
分が除去される状態では、開口部内などのような段差の
あるところには高濃度ｎ型多結晶シリコン層３３が除去
されないで残留する。従って、側壁の絶縁膜３２を形成
した状態での開口部の内径が、高濃度ｎ型多結晶シリコ
ン層３３の膜厚の約２倍以下であれば、開口部底面が異
方性エッチングによって除去されることはなく、オーバ
ーラップ領域も形成されない。
エッチングを用いて高濃度ｎ型多結晶シリコン層３３を
選択的に形成すると、開口部の外側にもマスク合わせの
余裕分だけひさし状のオーバーラップ領域が残ってしま
う。この部分は、特にｐＭＯＤＦＥＴにおいて、ゲート
・ソース及びゲート・ドレイン間容量を増大させるた
め、トランジスタの性能向上にはオーバーラップ領域の
除去が必要となる。高濃度ｎ型多結晶シリコン層のオー
バーラップ領域を形成しない例の断面図を図１９に示
す。高濃度ｎ型多結晶シリコン層３３を全面に堆積した
後、異方性エッチングによって高濃度ｎ型多結晶シリコ
ン層３３を除去すると、フィールド領域などの平坦な部
分が除去される状態では、開口部内などのような段差の
あるところには高濃度ｎ型多結晶シリコン層３３が除去
されないで残留する。従って、側壁の絶縁膜３２を形成
した状態での開口部の内径が、高濃度ｎ型多結晶シリコ
ン層３３の膜厚の約２倍以下であれば、開口部底面が異
方性エッチングによって除去されることはなく、オーバ
ーラップ領域も形成されない。
【００７１】また、別の例として、ＣＭＰを用いてオー
バーラップ領域を除去した例の断面図を図２０に示す。
高濃度ｎ型多結晶シリコン層３３を全面に堆積した後、
ＣＭＰ法により絶縁膜２６が露出するまで高濃度ｎ型多
結晶シリコン層３３を研磨することにより、オーバーラ
ップ領域を形成することなく真性領域以外の高濃度ｎ型
多結晶シリコン層３３を除去することができる。
バーラップ領域を除去した例の断面図を図２０に示す。
高濃度ｎ型多結晶シリコン層３３を全面に堆積した後、
ＣＭＰ法により絶縁膜２６が露出するまで高濃度ｎ型多
結晶シリコン層３３を研磨することにより、オーバーラ
ップ領域を形成することなく真性領域以外の高濃度ｎ型
多結晶シリコン層３３を除去することができる。
【００７２】以上説明したオーバーラップ領域を生じさ
せない高濃度ｎ型多結晶シリコン層３３の選択形成方法
は、他の実施例に関しても同様である。
せない高濃度ｎ型多結晶シリコン層３３の選択形成方法
は、他の実施例に関しても同様である。
【００７３】最後に全面に絶縁膜３５を堆積し、各電極
取り出し位置に開口部をもうけて電極３６を形成すると
図１４に示した構造となる。
取り出し位置に開口部をもうけて電極３６を形成すると
図１４に示した構造となる。
【００７４】本実施例により、ＮＰＮ型ＳｉＧｅ−ＨＢ
ＴとｐＭＯＤＦＥＴを同一基板上に形成できることか
ら、同一システム中にバイポーラトランジスタとＦＥＴ
を同時に使用しているシステムにおいて、ＳｉＧｅベー
スによるバイポーラトランジスタの高速化と、歪みＳｉ
ＧｅチャネルによるＦＥＴの高速化が両立できる。ま
た、ＮＰＮ型ＳｉＧｅ−ＨＢＴとｐＭＯＤＦＥＴで段差
が生じないことから、トランジスタの集積化が可能にな
る上、配線長が低減できるため、この半導体装置を用い
た回路の消費電力を低減することができる。また、ＮＰ
Ｎ型ＳｉＧｅ−ＨＢＴとｐＭＯＤＦＥＴの形成におい
て、多くの工程が共用できるため、両トランジスタを混
載した半導体装置の製造コストを下げることが可能とな
る。以上のことから、システム全体の高速化・高性能化
に有効な半導体装置を低コストで実現することができ
る。
ＴとｐＭＯＤＦＥＴを同一基板上に形成できることか
ら、同一システム中にバイポーラトランジスタとＦＥＴ
を同時に使用しているシステムにおいて、ＳｉＧｅベー
スによるバイポーラトランジスタの高速化と、歪みＳｉ
ＧｅチャネルによるＦＥＴの高速化が両立できる。ま
た、ＮＰＮ型ＳｉＧｅ−ＨＢＴとｐＭＯＤＦＥＴで段差
が生じないことから、トランジスタの集積化が可能にな
る上、配線長が低減できるため、この半導体装置を用い
た回路の消費電力を低減することができる。また、ＮＰ
Ｎ型ＳｉＧｅ−ＨＢＴとｐＭＯＤＦＥＴの形成におい
て、多くの工程が共用できるため、両トランジスタを混
載した半導体装置の製造コストを下げることが可能とな
る。以上のことから、システム全体の高速化・高性能化
に有効な半導体装置を低コストで実現することができ
る。
【００７５】＜実施例６＞図２１は、本発明に係る半導
体装置の第６の実施例を示す断面構造図であり、ｐＭＯ
ＤＦＥＴとＮＰＮ型ＳｉＧｅ−ＨＢＴを同一基板上に形
成した例である。
体装置の第６の実施例を示す断面構造図であり、ｐＭＯ
ＤＦＥＴとＮＰＮ型ＳｉＧｅ−ＨＢＴを同一基板上に形
成した例である。
【００７６】実施例５同様、シリコン基板１上に形成さ
れたｐＭＯＤＦＥＴは、ｎウェル６，バッファ層４３，
単結晶シリコンと単結晶シリコンゲルマニウムからなる
多層膜４４，ゲート絶縁膜４６，ゲート電極４８ａ，ソ
ース２５ａ及びドレイン２５ｂによって構成されてい
る。一方、ＮＰＮ型ＳｉＧｅ−ＨＢＴは、高濃度ｎ型埋
め込み層２０，低濃度コレクタ２１，ベース３７及びエ
ミッタ３４によって構成されている。
れたｐＭＯＤＦＥＴは、ｎウェル６，バッファ層４３，
単結晶シリコンと単結晶シリコンゲルマニウムからなる
多層膜４４，ゲート絶縁膜４６，ゲート電極４８ａ，ソ
ース２５ａ及びドレイン２５ｂによって構成されてい
る。一方、ＮＰＮ型ＳｉＧｅ−ＨＢＴは、高濃度ｎ型埋
め込み層２０，低濃度コレクタ２１，ベース３７及びエ
ミッタ３４によって構成されている。
【００７７】実施例５との違いは、ｐＭＯＤＦＥＴのバ
ッファ層４３とＨＢＴの低濃度コレクタ層２１の形成を
別工程にすることであり、これにより、それぞれの素子
において真性部分の設計が容易となる。
ッファ層４３とＨＢＴの低濃度コレクタ層２１の形成を
別工程にすることであり、これにより、それぞれの素子
において真性部分の設計が容易となる。
【００７８】以下、図２１に示した構造の半導体装置の
製造方法を、図２２，図２３及び図２４を用いて説明す
る。
製造方法を、図２２，図２３及び図２４を用いて説明す
る。
【００７９】まず、実施例５同様、シリコン基板１上の
ＮＰＮ型ＳｉＧｅ−ＨＢＴを形成する領域に対して選択
的に高濃度ｎ型埋め込み層２０を形成し、フィールド絶
縁膜２と単結晶領域２１をシリコン基板１上に選択的に
形成する。実施例５と異なるのは、ｐＭＯＤＦＥＴの真
性部分を形成する領域には単結晶領域２１を形成しない
ことである。次いで、各素子間に素子分離領域３を形成
し、ｐＭＯＤＦＥＴの領域にｎウェル６を、ＨＢＴのコ
レクタ引き出し部分に高濃度ｎ型コレクタ引き出し層２
２をそれぞれイオン注入によって形成する（図２２
（ａ）参照）。
ＮＰＮ型ＳｉＧｅ−ＨＢＴを形成する領域に対して選択
的に高濃度ｎ型埋め込み層２０を形成し、フィールド絶
縁膜２と単結晶領域２１をシリコン基板１上に選択的に
形成する。実施例５と異なるのは、ｐＭＯＤＦＥＴの真
性部分を形成する領域には単結晶領域２１を形成しない
ことである。次いで、各素子間に素子分離領域３を形成
し、ｐＭＯＤＦＥＴの領域にｎウェル６を、ＨＢＴのコ
レクタ引き出し部分に高濃度ｎ型コレクタ引き出し層２
２をそれぞれイオン注入によって形成する（図２２
（ａ）参照）。
【００８０】全面に第１の絶縁膜２３及び第２の絶縁膜
２４を堆積した後、ＨＢＴのベース引き出し電極及びｐ
ＭＯＤＦＥＴのソース・ドレイン引き出し電極となる高
濃度ｐ型多結晶シリコン２５を選択的に形成する（図２
２（ｂ）参照）。
２４を堆積した後、ＨＢＴのベース引き出し電極及びｐ
ＭＯＤＦＥＴのソース・ドレイン引き出し電極となる高
濃度ｐ型多結晶シリコン２５を選択的に形成する（図２
２（ｂ）参照）。
【００８１】次いで、高濃度ｐ型多結晶シリコン２５を
覆うように全面に絶縁膜２６を形成し、ＨＢＴのエミッ
タ部分で絶縁膜２６と高濃度ｐ型多結晶シリコンを開口
し、側壁に絶縁膜２８を形成する（図２２（ｃ）参
照）。
覆うように全面に絶縁膜２６を形成し、ＨＢＴのエミッ
タ部分で絶縁膜２６と高濃度ｐ型多結晶シリコンを開口
し、側壁に絶縁膜２８を形成する（図２２（ｃ）参
照）。
【００８２】等方性エッチングにより２層の絶縁膜２
４，２３をエッチングすることにより高濃度多結晶シリ
コン層２５ｃのひさしを形成し、この開口部２７ｂに単
結晶シリコンと単結晶シリコン・ゲルマニウムからなる
多層膜３７を選択エピタキシャル成長すると同時に高濃
度ｐ型多結晶シリコン層２５ｃのひさし下部から成長し
た多結晶シリコン及び多結晶シリコン・ゲルマニウム３
８が成長し、高濃度ｐ型多結晶シリコン層２５ｃと多層
膜３７の中に形成された真性ベースとが自動的に接続さ
れる（図２２（ｄ）参照）。
４，２３をエッチングすることにより高濃度多結晶シリ
コン層２５ｃのひさしを形成し、この開口部２７ｂに単
結晶シリコンと単結晶シリコン・ゲルマニウムからなる
多層膜３７を選択エピタキシャル成長すると同時に高濃
度ｐ型多結晶シリコン層２５ｃのひさし下部から成長し
た多結晶シリコン及び多結晶シリコン・ゲルマニウム３
８が成長し、高濃度ｐ型多結晶シリコン層２５ｃと多層
膜３７の中に形成された真性ベースとが自動的に接続さ
れる（図２２（ｄ）参照）。
【００８３】ここで、単結晶シリコンと単結晶シリコン
・ゲルマニウムからなる多層膜３７の層構造を図２５に
示す。コレクタ側には、伝導帯でのエネルギー障壁が発
生しないように、ゲルマニウム組成比を低濃度コレクタ
層に向かって減少させた単結晶シリコン・ゲルマニウム
からなる低濃度コレクタ層３７ａを形成する。ゲルマニ
ウム組成比を例えば２０％としたとき、低濃度コレクタ
層３７ａ中では、表面側から低濃度コレクタ層２１側に
向かってゲルマニウム組成比を２０％から０％まで変化
させれば好適であり、その厚さはゲルマニウム組成比の
傾斜を制御性よく形成するために５ｎｍ以上とすればよ
い。次いで、バンドギャップの違いによるエネルギー障
壁がベース・コレクタ界面付近に形成されることを防ぐ
ために、単結晶シリコン・ゲルマニウムからなる第２の
低濃度コレクタ層３７ｂを形成する。空乏層中を通過す
る電子にエネルギー障壁の影響を与えないためには、例
えば、ゲルマニウム組成比２０％均一で、３０ｎｍの厚
さとすればよい。次いで形成する真性ベース層３７ｃ中
では、ＨＢＴにおけるベース走行時間の短縮と、アーリ
ー電圧の向上のためにゲルマニウム組成比を変化させ
る。たとえば、表面側ではゲルマニウム組成比が０％
で、第２の低濃度コレクタ層３７ｂとの境界で２０％と
することにより、真性ベース３７ｃ中にキャリアが加速
される内部電界が発生する。また、真性ベース層３７ｃ
の厚さは、ＨＢＴの高速化を実現するために３０ｎｍ以
下とし、傾斜を持った単結晶シリコン・ゲルマニウム層
を制御性よく形成するためには下限は５ｎｍとすればよ
い。また、ベース抵抗を低減するため、真性ベース層３
７ｃに含まれるドーパント濃度は１ｘ１０１９ｃｍ−３
以上とし、上限はドーパントの拡散が顕著となる１ｘ１
０２０ｃｍ−３とすればよい。真性ベース層３７ｃ上
に、ｎ型ドーパントを拡散させることによって最終的に
エミッタとなる単結晶シリコン層３７ｄを形成する。単
結晶シリコン層３７ｄの厚さは、エミッタの拡散が制御
性よく行われ、なおかつ最終的にエミッタ・ベース界面
に抵抗の高い低濃度層が残らないためには、５ｎｍから
３０ｎｍの範囲とすればよい。ここで説明した以外で
も、単結晶シリコンと単結晶シリコン・ゲルマニウムを
用いて構成する多層膜３７であれば、ゲルマニウム組成
比プロファイルやドーピング濃度は自由に適用可能であ
り、他の実施例に関しても同様である。
・ゲルマニウムからなる多層膜３７の層構造を図２５に
示す。コレクタ側には、伝導帯でのエネルギー障壁が発
生しないように、ゲルマニウム組成比を低濃度コレクタ
層に向かって減少させた単結晶シリコン・ゲルマニウム
からなる低濃度コレクタ層３７ａを形成する。ゲルマニ
ウム組成比を例えば２０％としたとき、低濃度コレクタ
層３７ａ中では、表面側から低濃度コレクタ層２１側に
向かってゲルマニウム組成比を２０％から０％まで変化
させれば好適であり、その厚さはゲルマニウム組成比の
傾斜を制御性よく形成するために５ｎｍ以上とすればよ
い。次いで、バンドギャップの違いによるエネルギー障
壁がベース・コレクタ界面付近に形成されることを防ぐ
ために、単結晶シリコン・ゲルマニウムからなる第２の
低濃度コレクタ層３７ｂを形成する。空乏層中を通過す
る電子にエネルギー障壁の影響を与えないためには、例
えば、ゲルマニウム組成比２０％均一で、３０ｎｍの厚
さとすればよい。次いで形成する真性ベース層３７ｃ中
では、ＨＢＴにおけるベース走行時間の短縮と、アーリ
ー電圧の向上のためにゲルマニウム組成比を変化させ
る。たとえば、表面側ではゲルマニウム組成比が０％
で、第２の低濃度コレクタ層３７ｂとの境界で２０％と
することにより、真性ベース３７ｃ中にキャリアが加速
される内部電界が発生する。また、真性ベース層３７ｃ
の厚さは、ＨＢＴの高速化を実現するために３０ｎｍ以
下とし、傾斜を持った単結晶シリコン・ゲルマニウム層
を制御性よく形成するためには下限は５ｎｍとすればよ
い。また、ベース抵抗を低減するため、真性ベース層３
７ｃに含まれるドーパント濃度は１ｘ１０１９ｃｍ−３
以上とし、上限はドーパントの拡散が顕著となる１ｘ１
０２０ｃｍ−３とすればよい。真性ベース層３７ｃ上
に、ｎ型ドーパントを拡散させることによって最終的に
エミッタとなる単結晶シリコン層３７ｄを形成する。単
結晶シリコン層３７ｄの厚さは、エミッタの拡散が制御
性よく行われ、なおかつ最終的にエミッタ・ベース界面
に抵抗の高い低濃度層が残らないためには、５ｎｍから
３０ｎｍの範囲とすればよい。ここで説明した以外で
も、単結晶シリコンと単結晶シリコン・ゲルマニウムを
用いて構成する多層膜３７であれば、ゲルマニウム組成
比プロファイルやドーピング濃度は自由に適用可能であ
り、他の実施例に関しても同様である。
【００８４】次いで、全面にｐＭＯＤＦＥＴにおける選
択成長のマスク材となる絶縁膜３９，４０を堆積し、ｐ
ＭＯＤＦＥＴの領域に絶縁膜４０、３９，２６、高濃度
多結晶シリコン層２５、絶縁膜２４に対して開口部２７
ａを形成する。ここで、絶縁膜３９はシリコン酸化膜
で、絶縁膜４０はシリコン窒化膜であると好適である。
そして、開口部側壁にさらに絶縁膜４１、４２を形成す
る（図２３（ａ）参照）。絶縁膜４１はシリコン酸化膜
で、絶縁膜４２はシリコン窒化膜であると好適である。
この時点で、開口部２７ａの底面以外はすべてシリコン
窒化膜で覆われているため、異方性エッチングにより絶
縁膜２３とフィールド絶縁膜２を開口し、シリコン基板
１の表面を露出させる（図２３（ｂ）参照）。
択成長のマスク材となる絶縁膜３９，４０を堆積し、ｐ
ＭＯＤＦＥＴの領域に絶縁膜４０、３９，２６、高濃度
多結晶シリコン層２５、絶縁膜２４に対して開口部２７
ａを形成する。ここで、絶縁膜３９はシリコン酸化膜
で、絶縁膜４０はシリコン窒化膜であると好適である。
そして、開口部側壁にさらに絶縁膜４１、４２を形成す
る（図２３（ａ）参照）。絶縁膜４１はシリコン酸化膜
で、絶縁膜４２はシリコン窒化膜であると好適である。
この時点で、開口部２７ａの底面以外はすべてシリコン
窒化膜で覆われているため、異方性エッチングにより絶
縁膜２３とフィールド絶縁膜２を開口し、シリコン基板
１の表面を露出させる（図２３（ｂ）参照）。
【００８５】開口部２７ａの底面のみで単結晶シリコン
層が露出しているため、選択エピタキシャル成長にて、
単結晶シリコン・ゲルマニウムからなるｐＭＯＤＦＥＴ
のバッファ層４３を形成する。このとき、実施例１同様
にファセット発生を抑制するためのシリコン窒化膜を開
口部側壁に形成すると、ソース・ドレイン引き出し電極
２５の側壁にもシリコン窒化膜が堆積するため、ソース
及びドレインを接続するためには、バッファ層のエピタ
キシャル成長後にシリコン窒化膜を除去する必要があ
る。しかし、シリコン窒化膜の除去を行うと、単結晶シ
リコン・ゲルマニウムからなるバッファ層４３の表面に
ダメージが生じ、その表面上に形成したｐＭＯＤＦＥＴ
の性能が著しく低下する。従って、ここでは側壁にシリ
コン窒化膜を用いないでファセットの発生を抑制する方
法を用いる。図２６及び図２７には、シリコン基板６１
上に形成したシリコン酸化膜の開口部内に選択エピタキ
シャル成長した単結晶層６７の形状と、開口部の方位の
関係を示す。図２６（ａ）に示すように、シリコン基板
６１の面内結晶方位のうち、［１１０］方向に辺が向く
ように開口部を形成すると、シリコン酸化膜６６とシリ
コン基板６５の境界で表面原子の再配列が起こり、単結
晶層６７の表面では、基板の面方位である（１００）よ
りも安定な表面状態を持つ（１１１），（３１１）面が
発生する。その結果、理想的な長方形の開口部が形成さ
れているとすると、開口部の各辺からファセット６３，
６４が発生する。一方、図２７に示すように、開口部の
辺を［１００］方向にすると、表面原子の再配列が起こ
りにくくなるため、各辺ではファセットは発生せず、開
口部の角のみでわずかにファセット面６３、６４が発生
する。従って、開口部内の大部分の領域で、単結晶層６
７はシリコン酸化膜６６と接するように成長が進行す
る。この特性を利用すると、フィールド絶縁膜２として
シリコン酸化膜を用いた場合でも、開口部の辺の方位を
［１００］とすることにより、開口部内でバッファ層４
３はフィールド絶縁膜２と接して成長し、ファセットの
影響は非常に小さくなる（図２３（ｃ）参照）。
層が露出しているため、選択エピタキシャル成長にて、
単結晶シリコン・ゲルマニウムからなるｐＭＯＤＦＥＴ
のバッファ層４３を形成する。このとき、実施例１同様
にファセット発生を抑制するためのシリコン窒化膜を開
口部側壁に形成すると、ソース・ドレイン引き出し電極
２５の側壁にもシリコン窒化膜が堆積するため、ソース
及びドレインを接続するためには、バッファ層のエピタ
キシャル成長後にシリコン窒化膜を除去する必要があ
る。しかし、シリコン窒化膜の除去を行うと、単結晶シ
リコン・ゲルマニウムからなるバッファ層４３の表面に
ダメージが生じ、その表面上に形成したｐＭＯＤＦＥＴ
の性能が著しく低下する。従って、ここでは側壁にシリ
コン窒化膜を用いないでファセットの発生を抑制する方
法を用いる。図２６及び図２７には、シリコン基板６１
上に形成したシリコン酸化膜の開口部内に選択エピタキ
シャル成長した単結晶層６７の形状と、開口部の方位の
関係を示す。図２６（ａ）に示すように、シリコン基板
６１の面内結晶方位のうち、［１１０］方向に辺が向く
ように開口部を形成すると、シリコン酸化膜６６とシリ
コン基板６５の境界で表面原子の再配列が起こり、単結
晶層６７の表面では、基板の面方位である（１００）よ
りも安定な表面状態を持つ（１１１），（３１１）面が
発生する。その結果、理想的な長方形の開口部が形成さ
れているとすると、開口部の各辺からファセット６３，
６４が発生する。一方、図２７に示すように、開口部の
辺を［１００］方向にすると、表面原子の再配列が起こ
りにくくなるため、各辺ではファセットは発生せず、開
口部の角のみでわずかにファセット面６３、６４が発生
する。従って、開口部内の大部分の領域で、単結晶層６
７はシリコン酸化膜６６と接するように成長が進行す
る。この特性を利用すると、フィールド絶縁膜２として
シリコン酸化膜を用いた場合でも、開口部の辺の方位を
［１００］とすることにより、開口部内でバッファ層４
３はフィールド絶縁膜２と接して成長し、ファセットの
影響は非常に小さくなる（図２３（ｃ）参照）。
【００８６】ｐＭＯＤＦＥＴの領域のみにおいて、選択
成長のマスク材となる絶縁膜３９を除去し、単結晶シリ
コンと単結晶シリコン・ゲルマニウムからなる多層膜４
４と多結晶シリコン及び多結晶シリコン・ゲルマニウム
４５を同時に形成する事により、ソース・ドレイン引き
出し電極２５ａ，２５ｂとチャネル層を自己整合的に接
続する（図２４（ａ）参照）。ここで、単結晶シリコン
と単結晶シリコン・ゲルマニウムからなる多層膜４４の
構造は実施例１と同様である。
成長のマスク材となる絶縁膜３９を除去し、単結晶シリ
コンと単結晶シリコン・ゲルマニウムからなる多層膜４
４と多結晶シリコン及び多結晶シリコン・ゲルマニウム
４５を同時に形成する事により、ソース・ドレイン引き
出し電極２５ａ，２５ｂとチャネル層を自己整合的に接
続する（図２４（ａ）参照）。ここで、単結晶シリコン
と単結晶シリコン・ゲルマニウムからなる多層膜４４の
構造は実施例１と同様である。
【００８７】ゲート絶縁膜４６を堆積し、開口部の側壁
に絶縁膜４７を形成した後、ＨＢＴの領域のみ開口部の
底面を覆った絶縁膜３９、４６を除去することによって
単結晶シリコンキャップ層を露出させる（図２４（ｂ）
参照）。
に絶縁膜４７を形成した後、ＨＢＴの領域のみ開口部の
底面を覆った絶縁膜３９、４６を除去することによって
単結晶シリコンキャップ層を露出させる（図２４（ｂ）
参照）。
【００８８】ＨＢＴ及びｐＭＯＤＦＥＴ領域の開口部周
辺のみに高濃度ｎ型多結晶シリコン層を堆積し、アニー
ルを行うことで、ＨＢＴ領域のみでｎ型ドーパントを拡
散させ、エミッタ領域３４を形成する（図２４（ｃ）参
照）。オーバーラップ部分の除去に関しては、実施例５
と同様である。
辺のみに高濃度ｎ型多結晶シリコン層を堆積し、アニー
ルを行うことで、ＨＢＴ領域のみでｎ型ドーパントを拡
散させ、エミッタ領域３４を形成する（図２４（ｃ）参
照）。オーバーラップ部分の除去に関しては、実施例５
と同様である。
【００８９】最後に全面を絶縁膜３５で覆い、各電極部
を開口して電極４９を形成すると、図２１に示した構造
となる。本構造は、ＭＯＤＦＥＴ領域とバイポーラ領域
のそれぞれの真性部分は独立にエピタキシャル成長によ
って形成するため、ＨＢＴと混載するＭＯＤＦＥＴはｐ
ＭＯＤＦＥＴに限らず、ｎＭＯＤＦＥＴについても適用
可能である。これは、バッファ層を低濃度コレクタ層と
は独立に形成する他の実施例についても同様である。
を開口して電極４９を形成すると、図２１に示した構造
となる。本構造は、ＭＯＤＦＥＴ領域とバイポーラ領域
のそれぞれの真性部分は独立にエピタキシャル成長によ
って形成するため、ＨＢＴと混載するＭＯＤＦＥＴはｐ
ＭＯＤＦＥＴに限らず、ｎＭＯＤＦＥＴについても適用
可能である。これは、バッファ層を低濃度コレクタ層と
は独立に形成する他の実施例についても同様である。
【００９０】本実施例により、実施例５の効果に加え
て、バッファ層をＨＢＴの低濃度コレクタ層とは独立に
形成できるため、ｐＭＯＤＦＥＴとＨＢＴにおいてそれ
ぞれ最適な層構造の設計が可能となり、その結果、この
半導体装置を用いたシステムをより高速化及び高性能化
することができる。
て、バッファ層をＨＢＴの低濃度コレクタ層とは独立に
形成できるため、ｐＭＯＤＦＥＴとＨＢＴにおいてそれ
ぞれ最適な層構造の設計が可能となり、その結果、この
半導体装置を用いたシステムをより高速化及び高性能化
することができる。
【００９１】＜実施例７＞図２８は、本発明に係る半導
体装置の第７の実施例を示す断面構造図であり、ｐＭＯ
ＤＦＥＴとＮＰＮ型ＳｉＧｅ−ＨＢＴを同一基板上に形
成した例である。
体装置の第７の実施例を示す断面構造図であり、ｐＭＯ
ＤＦＥＴとＮＰＮ型ＳｉＧｅ−ＨＢＴを同一基板上に形
成した例である。
【００９２】実施例５同様、シリコン基板１上に形成さ
れたｐＭＯＤＦＥＴは、ｎウェル６，バッファ層２１
ａ，単結晶シリコンと単結晶シリコンゲルマニウムから
なる多層膜９，ゲート絶縁膜５０，ゲート電極５１，ソ
ース１５及びドレイン１６によって構成されている。一
方、ＮＰＮ型ＳｉＧｅ−ＨＢＴは、高濃度ｎ型埋め込み
層２０，低濃度コレクタ２１ｂ，ベース３７及びエミッ
タ３４によって構成されている。
れたｐＭＯＤＦＥＴは、ｎウェル６，バッファ層２１
ａ，単結晶シリコンと単結晶シリコンゲルマニウムから
なる多層膜９，ゲート絶縁膜５０，ゲート電極５１，ソ
ース１５及びドレイン１６によって構成されている。一
方、ＮＰＮ型ＳｉＧｅ−ＨＢＴは、高濃度ｎ型埋め込み
層２０，低濃度コレクタ２１ｂ，ベース３７及びエミッ
タ３４によって構成されている。
【００９３】実施例５との違いは、ｐＭＯＤＦＥＴのソ
ース及びドレインをマスク合わせによって形成している
点であり、これにより、工程数を大幅に低減することが
可能となる。
ース及びドレインをマスク合わせによって形成している
点であり、これにより、工程数を大幅に低減することが
可能となる。
【００９４】以下、図２８に示した構造の半導体装置の
製造方法を、図２９及び図３０を用いて説明する。
製造方法を、図２９及び図３０を用いて説明する。
【００９５】まず、実施例５同様、シリコン基板１上の
ＨＢＴを形成する領域に対して選択的に高濃度ｎ型埋め
込み層２０を形成し、フィールド絶縁膜２と単結晶領域
２１をシリコン基板１上に選択的に形成する。次いで、
各素子間に素子分離領域３を形成し、ｐＭＯＤＦＥＴの
領域にｎウェル６を、ＨＢＴのコレクタ引き出し部分に
高濃度ｎ型コレクタ引き出し層２２をそれぞれイオン注
入によって形成する（図２９（ａ）参照）。
ＨＢＴを形成する領域に対して選択的に高濃度ｎ型埋め
込み層２０を形成し、フィールド絶縁膜２と単結晶領域
２１をシリコン基板１上に選択的に形成する。次いで、
各素子間に素子分離領域３を形成し、ｐＭＯＤＦＥＴの
領域にｎウェル６を、ＨＢＴのコレクタ引き出し部分に
高濃度ｎ型コレクタ引き出し層２２をそれぞれイオン注
入によって形成する（図２９（ａ）参照）。
【００９６】全面に第１の絶縁膜２３及び第２の絶縁膜
２４を堆積した後、ＨＢＴのベース引き出し電極となる
高濃度ｐ型多結晶シリコン２５を選択的に形成し、高濃
度ｐ型多結晶シリコン２５を覆うように全面に絶縁膜２
６を形成する（図２９（ｂ）参照）。
２４を堆積した後、ＨＢＴのベース引き出し電極となる
高濃度ｐ型多結晶シリコン２５を選択的に形成し、高濃
度ｐ型多結晶シリコン２５を覆うように全面に絶縁膜２
６を形成する（図２９（ｂ）参照）。
【００９７】ＨＢＴのエミッタ部分で絶縁膜２６と高濃
度ｐ型多結晶シリコン２５を開口し、側壁に絶縁膜２８
を形成する（図２９（ｃ）参照）。
度ｐ型多結晶シリコン２５を開口し、側壁に絶縁膜２８
を形成する（図２９（ｃ）参照）。
【００９８】等方性エッチングにより二層の絶縁膜２
４、２３をエッチングすることにより高濃度多結晶シリ
コン層２５ｃのひさしを形成し、この開口部２７ｂに単
結晶シリコンと単結晶シリコン・ゲルマニウムからなる
多層膜３７を選択エピタキシャル成長すると同時に高濃
度ｐ型多結晶シリコン層２５ｃのひさし下部から成長し
た多結晶シリコン及び多結晶シリコン・ゲルマニウム３
８が成長し、高濃度ｐ型多結晶シリコン層２５ｃと多層
膜３７の中に形成された真性ベースとが自動的に接続さ
れる（図２９（ｄ）参照）。ここで、単結晶シリコンと
単結晶シリコン・ゲルマニウムからなる多層膜３７の層
構造は実施例６と同様である。
４、２３をエッチングすることにより高濃度多結晶シリ
コン層２５ｃのひさしを形成し、この開口部２７ｂに単
結晶シリコンと単結晶シリコン・ゲルマニウムからなる
多層膜３７を選択エピタキシャル成長すると同時に高濃
度ｐ型多結晶シリコン層２５ｃのひさし下部から成長し
た多結晶シリコン及び多結晶シリコン・ゲルマニウム３
８が成長し、高濃度ｐ型多結晶シリコン層２５ｃと多層
膜３７の中に形成された真性ベースとが自動的に接続さ
れる（図２９（ｄ）参照）。ここで、単結晶シリコンと
単結晶シリコン・ゲルマニウムからなる多層膜３７の層
構造は実施例６と同様である。
【００９９】次いで、全面にｐＭＯＤＦＥＴにおける選
択成長のマスク材となる絶縁膜３９を堆積し、ｐＭＯＤ
ＦＥＴの領域に絶縁膜３９，２６，２４，２３の開口部
２７ａを形成する。開口部の底面に単結晶層であるバッ
ファ層２１が露出しているため、単結晶シリコンと単結
晶シリコン・ゲルマニウムからなる多層膜９を選択エピ
タキシャル成長する（図３０（ａ）参照）。ここで、単
結晶シリコンと単結晶シリコン・ゲルマニウムからなる
多層膜９の構造は実施例１と同様である。
択成長のマスク材となる絶縁膜３９を堆積し、ｐＭＯＤ
ＦＥＴの領域に絶縁膜３９，２６，２４，２３の開口部
２７ａを形成する。開口部の底面に単結晶層であるバッ
ファ層２１が露出しているため、単結晶シリコンと単結
晶シリコン・ゲルマニウムからなる多層膜９を選択エピ
タキシャル成長する（図３０（ａ）参照）。ここで、単
結晶シリコンと単結晶シリコン・ゲルマニウムからなる
多層膜９の構造は実施例１と同様である。
【０１００】ゲート絶縁膜５０及びゲート電極５１を堆
積し、ゲート電極５１の加工後にＨＢＴの開口部及びｐ
ＭＯＤＦＥＴのゲートの側壁に絶縁膜４７を形成する
（図３０（ｂ）参照）。
積し、ゲート電極５１の加工後にＨＢＴの開口部及びｐ
ＭＯＤＦＥＴのゲートの側壁に絶縁膜４７を形成する
（図３０（ｂ）参照）。
【０１０１】絶縁膜５０，３９を等方性エッチングによ
り除去してＨＢＴの開口部底辺において単結晶シリコン
キャップ露出させ、高濃度ｎ型多結晶シリコンからなる
エミッタ電極を選択的に形成する。また、ｐＭＯＤＦＥ
Ｔでは、ｐ型ドーパントを選択的にイオン注入すること
により、ｐ型ソース１５とｐ型ドレイン１６を形成す
る。このときエミッタアニールによるエミッタ領域３４
の形成と、ソース・ドレインの活性化を共用することが
できる（図３０（ｃ）参照）。
り除去してＨＢＴの開口部底辺において単結晶シリコン
キャップ露出させ、高濃度ｎ型多結晶シリコンからなる
エミッタ電極を選択的に形成する。また、ｐＭＯＤＦＥ
Ｔでは、ｐ型ドーパントを選択的にイオン注入すること
により、ｐ型ソース１５とｐ型ドレイン１６を形成す
る。このときエミッタアニールによるエミッタ領域３４
の形成と、ソース・ドレインの活性化を共用することが
できる（図３０（ｃ）参照）。
【０１０２】最後に全面を絶縁膜３５で覆い、各電極部
を開口して電極４９を形成すると、図２８に示した構造
となる。
を開口して電極４９を形成すると、図２８に示した構造
となる。
【０１０３】本実施例により、実施例５の効果に加え
て、工程数を大幅に削減してｐＭＯＤＦＥＴとＨＢＴを
混載できるため、この回路を用いた高速・高性能なシス
テムのコストが低減できる。
て、工程数を大幅に削減してｐＭＯＤＦＥＴとＨＢＴを
混載できるため、この回路を用いた高速・高性能なシス
テムのコストが低減できる。
【０１０４】＜実施例８＞図３１は、本発明に係る半導
体装置の第８の実施例を示す断面構造図であり、ｐＭＯ
ＤＦＥＴとＮＰＮ型ＳｉＧｅ−ＨＢＴを同一基板上に形
成した例である。
体装置の第８の実施例を示す断面構造図であり、ｐＭＯ
ＤＦＥＴとＮＰＮ型ＳｉＧｅ−ＨＢＴを同一基板上に形
成した例である。
【０１０５】実施例６同様、シリコン基板１上に形成さ
れたｐＭＯＤＦＥＴは、ｎウェル６，バッファ層４３，
単結晶シリコンと単結晶シリコンゲルマニウムからなる
多層膜４４，ゲート絶縁膜５０，ゲート電極５１，ソー
ス１５及びドレイン１６によって構成されている。一
方、ＮＰＮ型ＳｉＧｅ−ＨＢＴは、高濃度ｎ型埋め込み
層２０，低濃度コレクタ２１，ベース３７及びエミッタ
３４によって構成されている。
れたｐＭＯＤＦＥＴは、ｎウェル６，バッファ層４３，
単結晶シリコンと単結晶シリコンゲルマニウムからなる
多層膜４４，ゲート絶縁膜５０，ゲート電極５１，ソー
ス１５及びドレイン１６によって構成されている。一
方、ＮＰＮ型ＳｉＧｅ−ＨＢＴは、高濃度ｎ型埋め込み
層２０，低濃度コレクタ２１，ベース３７及びエミッタ
３４によって構成されている。
【０１０６】実施例６との違いは、ｐＭＯＤＦＥＴのソ
ース及びドレインをマスク合わせによって形成している
点であり、これにより、工程数を大幅に低減することが
可能となる。
ース及びドレインをマスク合わせによって形成している
点であり、これにより、工程数を大幅に低減することが
可能となる。
【０１０７】以下、図３１に示した構造の半導体装置の
製造方法を、図３２及び図３３を用いて説明する。
製造方法を、図３２及び図３３を用いて説明する。
【０１０８】まず、実施例６同様、シリコン基板１上の
ＮＰＮ型ＳｉＧｅ−ＨＢＴを形成する領域に対して選択
的に高濃度ｎ型埋め込み層２０を形成し、フィールド絶
縁膜２と単結晶領域２１をシリコン基板１上に選択的に
形成する。単結晶領域２１を形成するのは、ＨＢＴの領
域のみである。次いで、各素子間に素子分離領域３を形
成し、ｐＭＯＤＦＥＴの領域にｎウェル６を、ＨＢＴの
コレクタ引き出し部分に高濃度ｎ型コレクタ引き出し層
２２をそれぞれイオン注入によって形成する（図３２
（ａ）参照）。
ＮＰＮ型ＳｉＧｅ−ＨＢＴを形成する領域に対して選択
的に高濃度ｎ型埋め込み層２０を形成し、フィールド絶
縁膜２と単結晶領域２１をシリコン基板１上に選択的に
形成する。単結晶領域２１を形成するのは、ＨＢＴの領
域のみである。次いで、各素子間に素子分離領域３を形
成し、ｐＭＯＤＦＥＴの領域にｎウェル６を、ＨＢＴの
コレクタ引き出し部分に高濃度ｎ型コレクタ引き出し層
２２をそれぞれイオン注入によって形成する（図３２
（ａ）参照）。
【０１０９】全面に第１の絶縁膜２３及び第２の絶縁膜
２４を堆積した後、ＮＰＮ型ＳｉＧｅ−ＨＢＴのベース
引き出し電極となる高濃度ｐ型多結晶シリコン２５を選
択的に形成し、絶縁膜２６で全面を覆う。ＮＰＮ型Ｓｉ
Ｇｅ−ＨＢＴのエミッタ部分で絶縁膜２６と高濃度ｐ型
多結晶シリコン２５を開口し、側壁に絶縁膜２８を形成
する（図３２（ｂ）参照）。
２４を堆積した後、ＮＰＮ型ＳｉＧｅ−ＨＢＴのベース
引き出し電極となる高濃度ｐ型多結晶シリコン２５を選
択的に形成し、絶縁膜２６で全面を覆う。ＮＰＮ型Ｓｉ
Ｇｅ−ＨＢＴのエミッタ部分で絶縁膜２６と高濃度ｐ型
多結晶シリコン２５を開口し、側壁に絶縁膜２８を形成
する（図３２（ｂ）参照）。
【０１１０】等方性エッチングにより二層の絶縁膜２
４、２３をエッチングすることにより高濃度多結晶シリ
コン層２５ｃのひさしを形成し、この開口部２７に単結
晶シリコンと単結晶シリコン・ゲルマニウムからなる多
層膜３７を選択エピタキシャル成長すると同時に高濃度
ｐ型多結晶シリコン層２５ｃのひさし下部から成長した
多結晶シリコン及び多結晶シリコン・ゲルマニウム３８
が成長し、高濃度ｐ型多結晶シリコン層２５ｃと多層膜
３７の中に形成された真性ベースとが自動的に接続され
る（図３２（ｃ）参照）。ここで、単結晶シリコンと単
結晶シリコン・ゲルマニウムからなる多層膜３７の層構
造は実施例６と同様である。
４、２３をエッチングすることにより高濃度多結晶シリ
コン層２５ｃのひさしを形成し、この開口部２７に単結
晶シリコンと単結晶シリコン・ゲルマニウムからなる多
層膜３７を選択エピタキシャル成長すると同時に高濃度
ｐ型多結晶シリコン層２５ｃのひさし下部から成長した
多結晶シリコン及び多結晶シリコン・ゲルマニウム３８
が成長し、高濃度ｐ型多結晶シリコン層２５ｃと多層膜
３７の中に形成された真性ベースとが自動的に接続され
る（図３２（ｃ）参照）。ここで、単結晶シリコンと単
結晶シリコン・ゲルマニウムからなる多層膜３７の層構
造は実施例６と同様である。
【０１１１】次いで、全面にｐＭＯＤＦＥＴにおける選
択成長のマスク材となる絶縁膜３９を堆積し、ｐＭＯＤ
ＦＥＴの領域に絶縁膜３９、２６、２４、２３、及びフ
ィールド絶縁膜２を異方性エッチングする。実施例６と
異なり、本実施例ではｐＭＯＤＦＥＴのソース・ドレイ
ンは自己整合的に電極と接続するわけではないので、前
記絶縁膜の開口部の側壁にシリコン窒化膜からなる絶縁
膜７を形成できる。従って、この開口部にバッファ層４
３と単結晶シリコンと単結晶シリコン・ゲルマニウムか
らなる多層膜４４を選択エピタキシャル成長すると、フ
ァセットの発生が低減できる（図３３（ａ）参照）。
択成長のマスク材となる絶縁膜３９を堆積し、ｐＭＯＤ
ＦＥＴの領域に絶縁膜３９、２６、２４、２３、及びフ
ィールド絶縁膜２を異方性エッチングする。実施例６と
異なり、本実施例ではｐＭＯＤＦＥＴのソース・ドレイ
ンは自己整合的に電極と接続するわけではないので、前
記絶縁膜の開口部の側壁にシリコン窒化膜からなる絶縁
膜７を形成できる。従って、この開口部にバッファ層４
３と単結晶シリコンと単結晶シリコン・ゲルマニウムか
らなる多層膜４４を選択エピタキシャル成長すると、フ
ァセットの発生が低減できる（図３３（ａ）参照）。
【０１１２】ゲート絶縁膜５０及びゲート電極５１を堆
積し、ゲート電極５１の加工後にＨＢＴの開口部及びｐ
ＭＯＤＦＥＴのゲートの側壁に絶縁膜４７を形成する
（図３３（ｂ）参照）。
積し、ゲート電極５１の加工後にＨＢＴの開口部及びｐ
ＭＯＤＦＥＴのゲートの側壁に絶縁膜４７を形成する
（図３３（ｂ）参照）。
【０１１３】絶縁膜５０、３９を等方性エッチングによ
り除去してＨＢＴの開口部底辺において単結晶シリコン
キャップ露出させ、高濃度ｎ型多結晶シリコンからなる
エミッタ電極４８を選択的に形成する。また、ｐＭＯＤ
ＦＥＴでは、ｐ型ドーパントを選択的にイオン注入する
ことにより、ｐ型ソース１５とｐ型ドレイン１６を形成
する。このときエミッタアニールによるエミッタ領域３
４の形成と、ソース・ドレインの活性化を共用すること
ができる（図３３（ｃ）参照）。
り除去してＨＢＴの開口部底辺において単結晶シリコン
キャップ露出させ、高濃度ｎ型多結晶シリコンからなる
エミッタ電極４８を選択的に形成する。また、ｐＭＯＤ
ＦＥＴでは、ｐ型ドーパントを選択的にイオン注入する
ことにより、ｐ型ソース１５とｐ型ドレイン１６を形成
する。このときエミッタアニールによるエミッタ領域３
４の形成と、ソース・ドレインの活性化を共用すること
ができる（図３３（ｃ）参照）。
【０１１４】最後に全面を絶縁膜３５で多い、各電極部
を開口して電極４９を形成すると、図３１に示した構造
となる。本構造は、実施例７同様、ＭＯＤＦＥＴ領域と
バイポーラ領域のそれぞれの真性部分は独立にエピタキ
シャル成長によって形成するため、ＨＢＴと混載するＭ
ＯＤＦＥＴはｐＭＯＤＦＥＴに限らず、ｎＭＯＤＦＥＴ
についても適用可能である。
を開口して電極４９を形成すると、図３１に示した構造
となる。本構造は、実施例７同様、ＭＯＤＦＥＴ領域と
バイポーラ領域のそれぞれの真性部分は独立にエピタキ
シャル成長によって形成するため、ＨＢＴと混載するＭ
ＯＤＦＥＴはｐＭＯＤＦＥＴに限らず、ｎＭＯＤＦＥＴ
についても適用可能である。
【０１１５】本実施例により、実施例５の効果に加え
て、バッファ層をＨＢＴの低濃度コレクタ層とは独立に
形成できるため、ｐＭＯＤＦＥＴとＨＢＴにおいてそれ
ぞれ最適な層構造の設計が可能となり、その結果、この
半導体装置を用いたシステムをより高速化及び高性能化
することができる。また、工程数を大幅に削減してＭＯ
ＤＦＥＴとＨＢＴを混載できるため、この回路を用いた
システムのコストが低減できる。
て、バッファ層をＨＢＴの低濃度コレクタ層とは独立に
形成できるため、ｐＭＯＤＦＥＴとＨＢＴにおいてそれ
ぞれ最適な層構造の設計が可能となり、その結果、この
半導体装置を用いたシステムをより高速化及び高性能化
することができる。また、工程数を大幅に削減してＭＯ
ＤＦＥＴとＨＢＴを混載できるため、この回路を用いた
システムのコストが低減できる。
【０１１６】＜実施例９＞図３４は、本発明に係る半導
体装置の第９の実施例を示す断面構造図であり、ｐＭＯ
ＤＦＥＴとｎＭＯＳＦＥＴとＮＰＮ型ＳｉＧｅ−ＨＢＴ
を同一基板上に形成した例である。
体装置の第９の実施例を示す断面構造図であり、ｐＭＯ
ＤＦＥＴとｎＭＯＳＦＥＴとＮＰＮ型ＳｉＧｅ−ＨＢＴ
を同一基板上に形成した例である。
【０１１７】実施例６同様、シリコン基板１上に形成さ
れたｐＭＯＤＦＥＴは、ｎウェル６，バッファ層４３，
単結晶シリコンと単結晶シリコンゲルマニウムからなる
多層膜４４，ゲート絶縁膜４６，ゲート電極４８，ソー
ス２５ａ及びドレイン２５ｂによって構成されている。
一方、ｎＭＯＳＦＥＴは、ｐウェル５，ゲート酸化膜１
０，ゲート電極１１，ソース１３及びドレイン１４によ
って構成される。また、ＮＰＮ型ＳｉＧｅ−ＨＢＴは、
高濃度ｎ型埋め込み層２０，低濃度コレクタ２１，ベー
ス３７及びエミッタ３４によって構成されている。
れたｐＭＯＤＦＥＴは、ｎウェル６，バッファ層４３，
単結晶シリコンと単結晶シリコンゲルマニウムからなる
多層膜４４，ゲート絶縁膜４６，ゲート電極４８，ソー
ス２５ａ及びドレイン２５ｂによって構成されている。
一方、ｎＭＯＳＦＥＴは、ｐウェル５，ゲート酸化膜１
０，ゲート電極１１，ソース１３及びドレイン１４によ
って構成される。また、ＮＰＮ型ＳｉＧｅ−ＨＢＴは、
高濃度ｎ型埋め込み層２０，低濃度コレクタ２１，ベー
ス３７及びエミッタ３４によって構成されている。
【０１１８】本構造は、ｐＭＯＤＦＥＴのバッファ層４
３をｎＭＯＳＦＥＴ領域とバイポーラ領域のそれぞれの
真性部分とは独立にエピタキシャル成長によって形成す
るため、ｎＭＯＳＦＥＴの性能を損なうことなくｐＭＯ
ＤＦＥＴの性能を向上することができる。
３をｎＭＯＳＦＥＴ領域とバイポーラ領域のそれぞれの
真性部分とは独立にエピタキシャル成長によって形成す
るため、ｎＭＯＳＦＥＴの性能を損なうことなくｐＭＯ
ＤＦＥＴの性能を向上することができる。
【０１１９】本実施例により、ｎ型とｐ型のバランスの
とれた高速・高性能な相補型ＦＥＴとＮＰＮバイポーラ
トランジスタを混載した装置を実現できるため、本回路
を用いたシステムの高性能化、低消費電力化、低コスト
化が可能となる。
とれた高速・高性能な相補型ＦＥＴとＮＰＮバイポーラ
トランジスタを混載した装置を実現できるため、本回路
を用いたシステムの高性能化、低消費電力化、低コスト
化が可能となる。
【０１２０】＜実施例１０＞図３５は、本発明に係る半
導体装置の第１０の実施例を示す断面構造図であり、ｐ
ＭＯＤＦＥＴとｎＭＯＤＦＥＴとＮＰＮ型ＳｉＧｅ−Ｈ
ＢＴを同一基板上に形成した例である。
導体装置の第１０の実施例を示す断面構造図であり、ｐ
ＭＯＤＦＥＴとｎＭＯＤＦＥＴとＮＰＮ型ＳｉＧｅ−Ｈ
ＢＴを同一基板上に形成した例である。
【０１２１】実施例９と異なるのは、ｎ型のＦＥＴをｎ
ＭＯＤＦＥＴにて実現した点であり、ＨＢＴの低濃度コ
レクタ層とは独立にｎＭＯＤＦＥＴ及びｐＭＯＤＦＥＴ
の真性部分を選択エピタキシャル成長していることか
ら、各素子の性能を向上するために最適な多層膜を実現
できる。また、ｎＭＯＤＦＥＴ及びｐＭＯＤＦＥＴは共
通の単結晶シリコンと単結晶シリコン・ゲルマニウムか
らなる多層膜１９中にチャネルを形成しており、また、
ＨＢＴに対しても周辺の膜構成を共用していることか
ら、工程が大幅に削減できる。
ＭＯＤＦＥＴにて実現した点であり、ＨＢＴの低濃度コ
レクタ層とは独立にｎＭＯＤＦＥＴ及びｐＭＯＤＦＥＴ
の真性部分を選択エピタキシャル成長していることか
ら、各素子の性能を向上するために最適な多層膜を実現
できる。また、ｎＭＯＤＦＥＴ及びｐＭＯＤＦＥＴは共
通の単結晶シリコンと単結晶シリコン・ゲルマニウムか
らなる多層膜１９中にチャネルを形成しており、また、
ＨＢＴに対しても周辺の膜構成を共用していることか
ら、工程が大幅に削減できる。
【０１２２】本実施例により、高速なｎＭＯＤＦＥＴ及
びｐＭＯＤＦＥＴをＨＢＴと同一基板上に段差なく混載
できることから、本回路を用いたシステムの高性能化、
低消費電力化、低コスト化が可能となる。
びｐＭＯＤＦＥＴをＨＢＴと同一基板上に段差なく混載
できることから、本回路を用いたシステムの高性能化、
低消費電力化、低コスト化が可能となる。
【０１２３】＜実施例１１＞図３６は、本発明に係る半
導体装置の第１１の実施例を示す断面構造図であり、ｐ
ＭＯＤＦＥＴとｎＭＯＳＦＥＴとＮＰＮ型ＳｉＧｅ−Ｈ
ＢＴとＰＮＰ型バイポーラトランジスタを同一基板上に
形成した例である。
導体装置の第１１の実施例を示す断面構造図であり、ｐ
ＭＯＤＦＥＴとｎＭＯＳＦＥＴとＮＰＮ型ＳｉＧｅ−Ｈ
ＢＴとＰＮＰ型バイポーラトランジスタを同一基板上に
形成した例である。
【０１２４】高濃度ｐ型埋め込み層５４、低濃度ｐ型コ
レクタ層５５、真性ベース層５７、及びエミッタ層５８
によって構成されるＰＮＰバイポーラトランジスタを、
他の実施例同様に形成したｎＭＯＤＦＥＴ、ｐＭＯＤＦ
ＥＴ及びＮＰＮ型ＳｉＧｅ−ＨＢＴと同一基板上に段差
なく形成することにより、ＦＥＴ及びバイポーラトラン
ジスタの双方で相補型の構成を実現できる。
レクタ層５５、真性ベース層５７、及びエミッタ層５８
によって構成されるＰＮＰバイポーラトランジスタを、
他の実施例同様に形成したｎＭＯＤＦＥＴ、ｐＭＯＤＦ
ＥＴ及びＮＰＮ型ＳｉＧｅ−ＨＢＴと同一基板上に段差
なく形成することにより、ＦＥＴ及びバイポーラトラン
ジスタの双方で相補型の構成を実現できる。
【０１２５】本実施例により、高速性能や電流値のバラ
ンスのとれた相補型ＦＥＴに加えて、バイポーラトラン
ジスタにおいても相補型の回路を実現できることから、
本回路を用いたシステムの高性能化、低消費電力化、低
コスト化が可能となる。
ンスのとれた相補型ＦＥＴに加えて、バイポーラトラン
ジスタにおいても相補型の回路を実現できることから、
本回路を用いたシステムの高性能化、低消費電力化、低
コスト化が可能となる。
【０１２６】＜実施例１２＞図３７は、本発明に係る半
導体装置の第１２の実施例を示す断面構造図であり、ｃ
ＭＯＤＦＥＴと相補型バイポーラトランジスタを段差な
く同一基板上に混載した例であり、実施例１１との違い
は、ｎ型ＦＥＴをｎＭＯＤＦＥＴによって形成したこと
である。これによって、ＭＯＤＦＥＴによるＦＥＴの高
速化と、ＳｉＧｅ−ＨＢＴによるバイポーラトランジス
タの高速化に加え、ともに相補型の構成をとることによ
って低消費電力化が可能となる。
導体装置の第１２の実施例を示す断面構造図であり、ｃ
ＭＯＤＦＥＴと相補型バイポーラトランジスタを段差な
く同一基板上に混載した例であり、実施例１１との違い
は、ｎ型ＦＥＴをｎＭＯＤＦＥＴによって形成したこと
である。これによって、ＭＯＤＦＥＴによるＦＥＴの高
速化と、ＳｉＧｅ−ＨＢＴによるバイポーラトランジス
タの高速化に加え、ともに相補型の構成をとることによ
って低消費電力化が可能となる。
【０１２７】本実施例により、高速性能を維持したま
ま、相補型のＦＥＴ及び相補型のバイポーラトランジス
タを実現できることから、本回路を用いたシステムの高
性能化、低消費電力化、低コスト化が可能となる。
ま、相補型のＦＥＴ及び相補型のバイポーラトランジス
タを実現できることから、本回路を用いたシステムの高
性能化、低消費電力化、低コスト化が可能となる。
【０１２８】＜実施例１３＞図３８及び図３９は、本発
明に係る半導体装置の第１３の実施例を示す平面図及び
断面構造図であり、傾斜基板上に形成したシリコン酸化
膜の開口部に単結晶層を選択エピタキシャル成長した例
である。
明に係る半導体装置の第１３の実施例を示す平面図及び
断面構造図であり、傾斜基板上に形成したシリコン酸化
膜の開口部に単結晶層を選択エピタキシャル成長した例
である。
【０１２９】エピタキシャル成長では、基板表面に到達
した原料ガス分子は基板表面を移動して、基板表面上の
活性な位置で分解することによって成長が進むため、基
板全体で均一にエピタキシャル成長を行うためには、成
長の進行する活性な場所をいかに均一に配置するかが重
要となる。このために、オフアングルと呼ばれる微少角
度だけ基板の面方位をずらすことにより表面に原子オー
ダーのステップを形成し、このステップに沿って成長が
進行することにより均一なエピタキシャル成長層を得る
方法が採られる。ところが、基板上に形成した開口部に
選択エピタキシャル成長を行う場合、開口部周辺で原子
層オーダーのステップの供給が行われないため、エピタ
キシャル成長層の表面は本来の結晶面の方位に近づいて
いく。この結果、選択成長された単結晶層は結晶面のオ
フアングルの方向と大きさに応じて形状が非対称にな
る。例えば、図３８に示すように、基板の面方位として
［１００］方向をとり、［０１０］方向にオフアングル
θをとると、基板６１の面内で［１１０］方向に各辺が
向いた状態でシリコン酸化膜６６開口部を形成すると、
選択エピタキシャル成長によって形成された単結晶層は
θ（θ＜θ）だけ傾く。また、図３９に示すように、
［１００］方向に各辺が向いた状態で形成した開口部に
単結晶層を選択エピタキシャル成長すると、図中Ｂ−Ｂ
で見るとオフアングルと同じ角度だけ単結晶層の表面は
傾いており、図中Ｃ−Ｃで見ると対称になっている。以
上の非対称性を利用し、開口部に形成した単結晶層中に
チャネル層及びソース・ドレインを形成する場合、ソー
スとドレインで寄生容量を下げたい方を膜厚が厚くなる
方へ形成すればよく、両方でバランスしたいときには単
結晶層の傾きと直交する方向でソース・ドレインを形成
すればよい。例えば、図４０に示すように、基板の面方
位に対して開口部の向きをそろえることにより、ドレイ
ン側で選択エピタキシャル成長によって形成したＭＯＤ
ＦＥＴの真性部分の膜厚が大きくなることから、ソース
側に比べて寄生容量を低減することが可能となる。回路
構成により、ソース側の寄生容量を低減したいときには
ソースとドレインを入れ替えればよい。また、回路中で
各トランジスタごとにソース寄生容量とドレイン寄生容
量の大小を調整したい場合には、各トランジスタで基板
に対する位置を決めることができる。
した原料ガス分子は基板表面を移動して、基板表面上の
活性な位置で分解することによって成長が進むため、基
板全体で均一にエピタキシャル成長を行うためには、成
長の進行する活性な場所をいかに均一に配置するかが重
要となる。このために、オフアングルと呼ばれる微少角
度だけ基板の面方位をずらすことにより表面に原子オー
ダーのステップを形成し、このステップに沿って成長が
進行することにより均一なエピタキシャル成長層を得る
方法が採られる。ところが、基板上に形成した開口部に
選択エピタキシャル成長を行う場合、開口部周辺で原子
層オーダーのステップの供給が行われないため、エピタ
キシャル成長層の表面は本来の結晶面の方位に近づいて
いく。この結果、選択成長された単結晶層は結晶面のオ
フアングルの方向と大きさに応じて形状が非対称にな
る。例えば、図３８に示すように、基板の面方位として
［１００］方向をとり、［０１０］方向にオフアングル
θをとると、基板６１の面内で［１１０］方向に各辺が
向いた状態でシリコン酸化膜６６開口部を形成すると、
選択エピタキシャル成長によって形成された単結晶層は
θ（θ＜θ）だけ傾く。また、図３９に示すように、
［１００］方向に各辺が向いた状態で形成した開口部に
単結晶層を選択エピタキシャル成長すると、図中Ｂ−Ｂ
で見るとオフアングルと同じ角度だけ単結晶層の表面は
傾いており、図中Ｃ−Ｃで見ると対称になっている。以
上の非対称性を利用し、開口部に形成した単結晶層中に
チャネル層及びソース・ドレインを形成する場合、ソー
スとドレインで寄生容量を下げたい方を膜厚が厚くなる
方へ形成すればよく、両方でバランスしたいときには単
結晶層の傾きと直交する方向でソース・ドレインを形成
すればよい。例えば、図４０に示すように、基板の面方
位に対して開口部の向きをそろえることにより、ドレイ
ン側で選択エピタキシャル成長によって形成したＭＯＤ
ＦＥＴの真性部分の膜厚が大きくなることから、ソース
側に比べて寄生容量を低減することが可能となる。回路
構成により、ソース側の寄生容量を低減したいときには
ソースとドレインを入れ替えればよい。また、回路中で
各トランジスタごとにソース寄生容量とドレイン寄生容
量の大小を調整したい場合には、各トランジスタで基板
に対する位置を決めることができる。
【０１３０】本実施例により、選択成長の非対称性を利
用してソース若しくはドレインの寄生容量を低減できる
ことから、このＦＥＴを用いた回路の高速化が可能とな
る。
用してソース若しくはドレインの寄生容量を低減できる
ことから、このＦＥＴを用いた回路の高速化が可能とな
る。
【０１３１】＜実施例１４＞図４１は、本発明に係る半
導体装置の第１４の実施例を示すエピタキシャル成長速
度の成長温度依存性を示す特性線図である。
導体装置の第１４の実施例を示すエピタキシャル成長速
度の成長温度依存性を示す特性線図である。
【０１３２】例えば単結晶シリコンの原料ガスとしてジ
シラン（Ｓｉ２Ｈ６）ガスを２ｍｌ／ｍｉｎ流して成長
を行うと、低温側では成長温度によって成長速度が大き
く変化するが、高温側では温度依存性が小さくなる。低
温側は表面反応律速領域と呼ばれ、成長速度は成長温度
によってある活性化エネルギーを持った表面からの水素
の脱離によって律速される。活性化エネルギーはゲルマ
ニウムの原料ガスであるゲルマン（ＧｅＨ４）の流量に
依存しているが、成長温度及びガス流量比が一定で、全
ガス流量を極端に少なくしなければ、全ガス流量を変化
させても成長速度は変化しない。
シラン（Ｓｉ２Ｈ６）ガスを２ｍｌ／ｍｉｎ流して成長
を行うと、低温側では成長温度によって成長速度が大き
く変化するが、高温側では温度依存性が小さくなる。低
温側は表面反応律速領域と呼ばれ、成長速度は成長温度
によってある活性化エネルギーを持った表面からの水素
の脱離によって律速される。活性化エネルギーはゲルマ
ニウムの原料ガスであるゲルマン（ＧｅＨ４）の流量に
依存しているが、成長温度及びガス流量比が一定で、全
ガス流量を極端に少なくしなければ、全ガス流量を変化
させても成長速度は変化しない。
【０１３３】一方、高温側はガス供給律速領域と呼ばれ
温度が一定でもガスの供給量によって成長速度が変化し
てしまう。表面反応律速領域でもガス供給律速領域でも
ガスの流量を制御することによって選択エピタキシャル
成長は可能であるが、エピタキシャル層の形状に大きく
違いが現れる。
温度が一定でもガスの供給量によって成長速度が変化し
てしまう。表面反応律速領域でもガス供給律速領域でも
ガスの流量を制御することによって選択エピタキシャル
成長は可能であるが、エピタキシャル層の形状に大きく
違いが現れる。
【０１３４】図４２に示すように、シリコン酸化膜６６
の開口部６２が複数あり、その距離がａだけ離れていた
とする。この開口部６２に選択エピタキシャル成長する
場合、ガス供給律速領域で選択成長を行うと表面に到達
した原料ガス分子は表面を移動して活性なサイトを見つ
けて分解することによりエピタキシャル成長が進行する
ため、もしこの原料ガスの移動距離・が開口部の間隔ａ
よりも大きい場合、開口部に供給される原料ガス分子の
数が場所によって変化する。具体的には、開口部周辺
で、近くに別の開口部がない場所に最も多くの原料ガス
分子が供給されるため、この場所ではエピタキシャル層
は厚くなり、反対に開口部の中心や周りに他の開口部が
密集している場所ではエピタキシャル層は薄くなる。
の開口部６２が複数あり、その距離がａだけ離れていた
とする。この開口部６２に選択エピタキシャル成長する
場合、ガス供給律速領域で選択成長を行うと表面に到達
した原料ガス分子は表面を移動して活性なサイトを見つ
けて分解することによりエピタキシャル成長が進行する
ため、もしこの原料ガスの移動距離・が開口部の間隔ａ
よりも大きい場合、開口部に供給される原料ガス分子の
数が場所によって変化する。具体的には、開口部周辺
で、近くに別の開口部がない場所に最も多くの原料ガス
分子が供給されるため、この場所ではエピタキシャル層
は厚くなり、反対に開口部の中心や周りに他の開口部が
密集している場所ではエピタキシャル層は薄くなる。
【０１３５】例えば、図４３に示したパターンでは、
（ａ）のように開口部の間隔が原料分子の平均移動距離
よりも十分に大きく、かつ開口部自体の大きさが原料分
子の平均移動距離よりも十分に小さいければ各開口部内
のエピタキシャル層の膜厚は均一になるが、（ｂ）に示
したように、開口部の間隔が原料分子の平均移動距離と
同程度以下に密集しているか、開口部自体の大きさが原
料分子の平均移動距離よりも大きいと場所によってエピ
タキシャル層の膜厚が変化してしまう。一方、表面反応
律速領域で成長を行うと、成長温度が両開口部を含む領
域で一定でありさえすれば膜厚は同じである。ただしこ
こではファセットの影響は考えないモノとする。従っ
て、例えば図４３（ｂ）に示したような粗密の度合いや
開口部の大きさがパターンにおいても成長速度は表面の
反応で決まっているため、成長温度が同じであればどこ
でも膜厚は一定である。
（ａ）のように開口部の間隔が原料分子の平均移動距離
よりも十分に大きく、かつ開口部自体の大きさが原料分
子の平均移動距離よりも十分に小さいければ各開口部内
のエピタキシャル層の膜厚は均一になるが、（ｂ）に示
したように、開口部の間隔が原料分子の平均移動距離と
同程度以下に密集しているか、開口部自体の大きさが原
料分子の平均移動距離よりも大きいと場所によってエピ
タキシャル層の膜厚が変化してしまう。一方、表面反応
律速領域で成長を行うと、成長温度が両開口部を含む領
域で一定でありさえすれば膜厚は同じである。ただしこ
こではファセットの影響は考えないモノとする。従っ
て、例えば図４３（ｂ）に示したような粗密の度合いや
開口部の大きさがパターンにおいても成長速度は表面の
反応で決まっているため、成長温度が同じであればどこ
でも膜厚は一定である。
【０１３６】本実施例により、反応律速領域で選択エピ
タキシャル成長を行うことにより、トランジスタを形成
する開口部の形状や粗密度などが変化しても均一なエピ
タキシャル層が形成できるため、トランジスタの性能ば
らつきを低減することができる。また、開口部パターン
を密集させても影響がないため、トランジスタの集積化
が可能となり、このトランジスタを用いた回路の低消費
電力化や高性能化が実現できる。
タキシャル成長を行うことにより、トランジスタを形成
する開口部の形状や粗密度などが変化しても均一なエピ
タキシャル層が形成できるため、トランジスタの性能ば
らつきを低減することができる。また、開口部パターン
を密集させても影響がないため、トランジスタの集積化
が可能となり、このトランジスタを用いた回路の低消費
電力化や高性能化が実現できる。
【０１３７】＜実施例１５＞図４４は、本発明に係る半
導体装置の第１５の実施例を示す無線通信装置のブロッ
ク図である。
導体装置の第１５の実施例を示す無線通信装置のブロッ
ク図である。
【０１３８】一般的な無線通信装置は、受信系では、ア
ンテナ８１で受信された信号は、送受信切り替えスイッ
チ８２により、前置増幅器８３に入力された後に増幅さ
れる。前置増幅器の出力は、フィルタ８４によって受信
周波数帯域の信号だけを選択し、ミキサ８５に入力され
る。ミキサ８５により中間周波数（ＩＦ）に変換された
信号は、ＩＦ増幅器８６で増幅された後に信号処理回路
８８に出力される。
ンテナ８１で受信された信号は、送受信切り替えスイッ
チ８２により、前置増幅器８３に入力された後に増幅さ
れる。前置増幅器の出力は、フィルタ８４によって受信
周波数帯域の信号だけを選択し、ミキサ８５に入力され
る。ミキサ８５により中間周波数（ＩＦ）に変換された
信号は、ＩＦ増幅器８６で増幅された後に信号処理回路
８８に出力される。
【０１３９】一方、送信系では、変調器８９によって変
調された信号は、フィルタやドライバ増幅器９０，移相
器９１を経て送信増幅器９２により増幅され、アンテナ
８１から送信される。
調された信号は、フィルタやドライバ増幅器９０，移相
器９１を経て送信増幅器９２により増幅され、アンテナ
８１から送信される。
【０１４０】本システムに本発明のＭＯＤＦＥＴを適用
する場合、前置増幅器８３等の特に高速動作が必要とさ
れる部分にＭＯＤＦＥＴを適用し、信号処理回路８８等
の部分にはＭＯＳＦＥＴを用いることにより、システム
全体の高性能化と低コスト化が実現できる。
する場合、前置増幅器８３等の特に高速動作が必要とさ
れる部分にＭＯＤＦＥＴを適用し、信号処理回路８８等
の部分にはＭＯＳＦＥＴを用いることにより、システム
全体の高性能化と低コスト化が実現できる。
【０１４１】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることはもちろんである。
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることはもちろんである。
【０１４２】
【発明の効果】本発明によれば、ＭＯＤＦＥＴのバッフ
ァ層或いはこれと単結晶シリコンと単結晶シリコン・ゲ
ルマニウムからなる多層膜を半導体基板に形成した溝内
に選択的に形成するため、同一半導体基板の他の領域に
形成される他の素子と影響を及ぼしあうことなく容易に
混載が可能になることから、これらの素子を用いた回路
の高性能化が可能となる。さらに、他の素子と混載する
際、各素子間に段差ができないことから、各素子の微細
加工が可能となる上、素子の間隔を縮小できることから
高集積化が可能となる。
ァ層或いはこれと単結晶シリコンと単結晶シリコン・ゲ
ルマニウムからなる多層膜を半導体基板に形成した溝内
に選択的に形成するため、同一半導体基板の他の領域に
形成される他の素子と影響を及ぼしあうことなく容易に
混載が可能になることから、これらの素子を用いた回路
の高性能化が可能となる。さらに、他の素子と混載する
際、各素子間に段差ができないことから、各素子の微細
加工が可能となる上、素子の間隔を縮小できることから
高集積化が可能となる。
【０１４３】また、各素子間の段差及び間隔が小さいこ
とから配線長が短くでき、その結果、低消費電力化が可
能となる。さらに、混載に際して本発明のＭＯＤＦＥＴ
と各素子の形成プロセスを共通化することが可能となる
ため、システムを形成するコストが低減できる。
とから配線長が短くでき、その結果、低消費電力化が可
能となる。さらに、混載に際して本発明のＭＯＤＦＥＴ
と各素子の形成プロセスを共通化することが可能となる
ため、システムを形成するコストが低減できる。
【０１４４】従って、特に高速動作や低雑音化が必要と
される回路やシステムに本発明による半導体装置を用い
ることで、回路及びシステム全体での性能の向上をはか
ることができる。
される回路やシステムに本発明による半導体装置を用い
ることで、回路及びシステム全体での性能の向上をはか
ることができる。
【図１】本発明に係る半導体装置の第１の実施例を示す
断面図。
断面図。
【図２】図１に示した本発明に係る半導体装置の製造方
法を工程順に示す拡大断面図。
法を工程順に示す拡大断面図。
【図３】図２の次の工程以降を順に示す拡大断面図。
【図４】選択エピタキシャル成長によって形成した単結
晶シリコン若しくは単結晶シリコン・ゲルマニウム層の
形状を示す拡大断面図。
晶シリコン若しくは単結晶シリコン・ゲルマニウム層の
形状を示す拡大断面図。
【図５】図１に示した半導体装置のｐＭＯＳＦＥＴの真
性部分を示す部分拡大断面図。
性部分を示す部分拡大断面図。
【図６】図１に示した半導体装置のｐＭＯＳＦＥＴの真
性部分を示す部分拡大断面図。
性部分を示す部分拡大断面図。
【図７】本発明に係る半導体装置の第１の実施例のう
ち、ゲートをショットキー接合で形成した構造を示す断
面図。
ち、ゲートをショットキー接合で形成した構造を示す断
面図。
【図８】本発明に係る半導体装置の第２の実施例を示す
断面図。
断面図。
【図９】本発明に係る半導体装置の第３の実施例を示す
断面図。
断面図。
【図１０】図９に示した半導体装置のｎＭＯＳＦＥＴの
真性部分を示す部分拡大断面図。
真性部分を示す部分拡大断面図。
【図１１】図９に示した半導体装置のｎＭＯＳＦＥＴの
真性部分を示す部分拡大断面図。
真性部分を示す部分拡大断面図。
【図１２】本発明に係る半導体装置の第４の実施例を示
す断面図。
す断面図。
【図１３】図１２に示した半導体装置のｎＭＯＳＦＥＴ
及びｐＭＯＤＦＥＴの真性部分を示す部分拡大断面図。
及びｐＭＯＤＦＥＴの真性部分を示す部分拡大断面図。
【図１４】本発明に係る半導体装置の第５の実施例を示
す断面図。
す断面図。
【図１５】図１４に示した本発明に係る半導体装置の製
造方法を工程順に示す拡大断面図。
造方法を工程順に示す拡大断面図。
【図１６】図１５の次の工程以降を順に示す拡大断面
図。
図。
【図１７】図１６の次の工程以降を順に示す拡大断面
図。
図。
【図１８】図１４に示した半導体装置のＮＰＮ型ＳｉＧ
ｅ−ＨＢＴの真性部分を示す部分拡大断面図。
ｅ−ＨＢＴの真性部分を示す部分拡大断面図。
【図１９】本発明に係る半導体装置の第５の実施例のう
ち、オーバーラップ領域をなくした構造を示す断面図。
ち、オーバーラップ領域をなくした構造を示す断面図。
【図２０】本発明に係る半導体装置の第５の実施例のう
ち、オーバーラップ領域をなくした構造を示す断面図。
ち、オーバーラップ領域をなくした構造を示す断面図。
【図２１】本発明に係る半導体装置の第６の実施例を示
す断面図。
す断面図。
【図２２】図２１に示した本発明に係る半導体装置の製
造方法を工程順に示す拡大断面図。
造方法を工程順に示す拡大断面図。
【図２３】図２２の次の工程以降を順に示す拡大断面
図。
図。
【図２４】図２３の次の工程以降を順に示す拡大断面
図。
図。
【図２５】図２１に示した半導体装置のＮＰＮ型ＳｉＧ
ｅ−ＨＢＴの真性部分を示す部分拡大断面図。
ｅ−ＨＢＴの真性部分を示す部分拡大断面図。
【図２６】［１１０］方向に各辺が向いた絶縁膜開口部
に形成した単結晶層の形状を示す表面図及び拡大断面
図。
に形成した単結晶層の形状を示す表面図及び拡大断面
図。
【図２７】［１００］方向に各辺が向いた絶縁膜開口部
に形成した単結晶層の形状を示す表面図及び拡大断面
図。
に形成した単結晶層の形状を示す表面図及び拡大断面
図。
【図２８】本発明に係る半導体装置の第７の実施例を示
す断面図。
す断面図。
【図２９】図２８に示した本発明に係る半導体装置の製
造方法を工程順に示す拡大断面図。
造方法を工程順に示す拡大断面図。
【図３０】図２９の次の工程以降を順に示す拡大断面
図。
図。
【図３１】本発明に係る半導体装置の第８の実施例を示
す断面図。
す断面図。
【図３２】図３１に示した本発明に係る半導体装置の製
造方法を工程順に示す拡大断面図。
造方法を工程順に示す拡大断面図。
【図３３】図３２の次の工程以降を順に示す拡大断面
図。
図。
【図３４】本発明に係る半導体装置の第９の実施例を示
す断面図。
す断面図。
【図３５】本発明に係る半導体装置の第１０の実施例を
示す断面図。
示す断面図。
【図３６】本発明に係る半導体装置の第１１の実施例を
示す断面図。
示す断面図。
【図３７】本発明に係る半導体装置の第１２の実施例を
示す断面図。
示す断面図。
【図３８】微傾斜基板上において、［１１０］方向に各
辺が向いた絶縁膜開口部に形成した単結晶層の形状を示
す表面図及び拡大断面図。
辺が向いた絶縁膜開口部に形成した単結晶層の形状を示
す表面図及び拡大断面図。
【図３９】微傾斜基板上において、［１００］方向に各
辺が向いた絶縁膜開口部に形成した単結晶層の形状を示
す表面図及び拡大断面図。
辺が向いた絶縁膜開口部に形成した単結晶層の形状を示
す表面図及び拡大断面図。
【図４０】微傾斜基板上において、［１１０］方向に各
辺が向いた絶縁膜開口部に形成したＭＯＤＦＥＴの配置
を説明するために平面図。
辺が向いた絶縁膜開口部に形成したＭＯＤＦＥＴの配置
を説明するために平面図。
【図４１】本発明に係る半導体装置の第１４の実施例を
示す単結晶シリコン及び単結晶シリコン・ゲルマニウム
の成長速度と、成長温度の関係を示す特性線図。
示す単結晶シリコン及び単結晶シリコン・ゲルマニウム
の成長速度と、成長温度の関係を示す特性線図。
【図４２】本発明に係る選択成長の開口部形状依存性を
説明するための平面図。
説明するための平面図。
【図４３】本発明に係る選択成長の開口部形状依存性を
説明するための平面図。
説明するための平面図。
【図４４】本発明に係る半導体装置の第１５の実施例を
示す移動体通信システムのブロック図。
示す移動体通信システムのブロック図。
【図４５】単結晶シリコンと単結晶シリコン・ゲルマニ
ウムからなる多層膜中にｐチャネルを形成した従来のｐ
ＭＯＤＦＥＴを示す断面図。
ウムからなる多層膜中にｐチャネルを形成した従来のｐ
ＭＯＤＦＥＴを示す断面図。
【図４６】単結晶シリコンと単結晶シリコン・ゲルマニ
ウムからなる多層膜中にｎチャネルを形成した従来のｎ
ＭＯＤＦＥＴを示す断面図。
ウムからなる多層膜中にｎチャネルを形成した従来のｎ
ＭＯＤＦＥＴを示す断面図。
【図４７】単結晶シリコンと単結晶シリコン・ゲルマニ
ウムからなる多層膜中にｎチャネル及びｐチャネルを形
成した従来のｃＭＯＤＦＥＴを示す断面図。
ウムからなる多層膜中にｎチャネル及びｐチャネルを形
成した従来のｃＭＯＤＦＥＴを示す断面図。
【図４８】選択成長によって形成した単結晶シリコン・
ゲルマニウム層をｎチャネルとした従来のＦＥＴを示す
断面図。
ゲルマニウム層をｎチャネルとした従来のＦＥＴを示す
断面図。
【図４９】従来のｐＭＯＤＦＥＴとシリコンＭＯＳＦＥ
Ｔを同一基板上に形成した半導体装置の製造方法を工程
順に示す拡大断面図。
Ｔを同一基板上に形成した半導体装置の製造方法を工程
順に示す拡大断面図。
【図５０】図４９の次の工程以降を順に示す拡大断面
図。
図。
【図５１】従来のｐＭＯＤＦＥＴとシリコンＭＯＳＦＥ
Ｔを同一基板上に形成した半導体装置の第２の製造方法
を工程順に示す拡大断面図。
Ｔを同一基板上に形成した半導体装置の第２の製造方法
を工程順に示す拡大断面図。
【図５２】図５１の次の工程以降を順に示す拡大断面
図。
図。
１，６１，６５，１０１，１５０…シリコン基板、２，
１３８，１６５…フィールド絶縁膜、３，１６６…素子
分離絶縁領域、４，２３，２４，２６，２８，３１，３
２，３５，３９，４０…絶縁膜、５，１５１…ｐウェ
ル、６，１２５，１５２…ｎウェル、７，６８，１４１
…シリコン窒化膜、９，１８，１９，２９，３７，４
４，１５４…単結晶シリコンと単結晶シリコン・ゲルマ
ニウムからなる多層膜、９ａ，１８ｄ，２９ｂ，１０３
…ｐ型キャリア供給層（単結晶シリコン・ゲルマニウ
ム）、９ｂ，１８ａ，１８ｃ，１９ａ，１９ｃ，１９
ｆ，２９ａ，２９ｃ，１１７，１２６…スペーサー層
（単結晶シリコン・ゲルマニウム）、９ｃ，１９ｅ，２
９ｄ…ｐ型チャネル層（単結晶シリコン若しくは単結晶
シリコン・ゲルマニウム）、９ｄ，１８ｅ，１９ｇ，２
９ｅ，３７ｃ，１０６，１１８，１３１…キャップ層
（単結晶シリコン）、１１，１７，４８ａ，５１，１０
７，１０８，１１９，１２０，１３３，１５６，１５９
…ゲート電極、１２，１５７，１６０…ゲート側壁絶縁
膜、１３，５２，１２１，１３６，１６３…ｎ型ソー
ス、１４，５３，１２２，１３７，１６４…ｎ型ドレイ
ン、１６，１１０，１３５，１６２…ｐ型ドレイン、１
８ｂ，１９ｄ…ｎ型チャネル（単結晶シリコン）、１９
ｂ，１１６，１２７…ｎ型キャリア供給層（単結晶シリ
コン・ゲルマニウム）、２０…高濃度ｎ型埋め込み層、
２１…単結晶層（単結晶シリコン若しくは単結晶シリコ
ン・ゲルマニウム）、２１ａ…バッファ層、２１ｂ，３
７ａ…低濃度コレクタ層、２２…高濃度ｎ型コレクタ引
き出し層、２５…高濃度ｐ型多結晶シリコン層、２５
ａ，１３９…ソース・ドレイン引き出し電極（高濃度ｎ
型多結晶シリコン）、２５ｂ…ベース引き出し電極、２
７，６２…開口部、３０，３８，４５…多結晶シリコン
及び多結晶シリコン・ゲルマニウム、３３…ゲート及び
エミッタ電極（高濃度ｎ型多結晶シリコン層）、３４…
エミッタ領域、３６，４９，１４８…電極、３７ｂ…ｐ
型真性ベース層（単結晶シリコン・ゲルマニウム）、４
１，４２，４７，１４６…側壁絶縁膜、４８…高濃度ｎ
型多結晶シリコン層、４８ｂ…エミッタ電極、５０，１
０，４６，１３２，１５５，１５８…ゲート絶縁膜、５
４…高濃度ｐ型埋め込み層、５５…低濃度ｐ型コレクタ
層、５６…高濃度ｐ型コレクタ引き出し層、５７…ｎ型
真性ベース層、５８…ｐ型エミッタ、６３，６４…ファ
セット、６６…シリコン酸化膜、６７…単結晶シリコン
若しくは単結晶シリコン・ゲルマニウム、６８…シリコ
ン窒化膜、６９…ゲート、７０…ソース、７１…ドレイ
ン、１０２…バッファ層（単結晶シリコン）、１０４…
スペーサー層（単結晶シリコン）、１０５，１３０，１
４２…チャネル層（単結晶シリコン・ゲルマニウム）、
１０９，１３４，１６１，１５…ｐ型ソース、１１１，
１２３…ソース・ドレイン電極、１１３，１２４，８，
４３，１１２，１５３…バッファ層（単結晶シリコン・
ゲルマニウム）、１１４，１２９…チャネル層（単結晶
シリコン）、１１５，１２８…スペーサー層（単結晶シ
リコン・ゲルマニウム）、１４０…ゲート分離絶縁膜、
１４３…ｎ型多結晶シリコン・ゲルマニウム層、１４４
…高濃度ｎ型単結晶シリコン層、１４５…高濃度ｎ型多
結晶シリコン層、１４７…高濃度ｐ型単結晶シリコン
層。
１３８，１６５…フィールド絶縁膜、３，１６６…素子
分離絶縁領域、４，２３，２４，２６，２８，３１，３
２，３５，３９，４０…絶縁膜、５，１５１…ｐウェ
ル、６，１２５，１５２…ｎウェル、７，６８，１４１
…シリコン窒化膜、９，１８，１９，２９，３７，４
４，１５４…単結晶シリコンと単結晶シリコン・ゲルマ
ニウムからなる多層膜、９ａ，１８ｄ，２９ｂ，１０３
…ｐ型キャリア供給層（単結晶シリコン・ゲルマニウ
ム）、９ｂ，１８ａ，１８ｃ，１９ａ，１９ｃ，１９
ｆ，２９ａ，２９ｃ，１１７，１２６…スペーサー層
（単結晶シリコン・ゲルマニウム）、９ｃ，１９ｅ，２
９ｄ…ｐ型チャネル層（単結晶シリコン若しくは単結晶
シリコン・ゲルマニウム）、９ｄ，１８ｅ，１９ｇ，２
９ｅ，３７ｃ，１０６，１１８，１３１…キャップ層
（単結晶シリコン）、１１，１７，４８ａ，５１，１０
７，１０８，１１９，１２０，１３３，１５６，１５９
…ゲート電極、１２，１５７，１６０…ゲート側壁絶縁
膜、１３，５２，１２１，１３６，１６３…ｎ型ソー
ス、１４，５３，１２２，１３７，１６４…ｎ型ドレイ
ン、１６，１１０，１３５，１６２…ｐ型ドレイン、１
８ｂ，１９ｄ…ｎ型チャネル（単結晶シリコン）、１９
ｂ，１１６，１２７…ｎ型キャリア供給層（単結晶シリ
コン・ゲルマニウム）、２０…高濃度ｎ型埋め込み層、
２１…単結晶層（単結晶シリコン若しくは単結晶シリコ
ン・ゲルマニウム）、２１ａ…バッファ層、２１ｂ，３
７ａ…低濃度コレクタ層、２２…高濃度ｎ型コレクタ引
き出し層、２５…高濃度ｐ型多結晶シリコン層、２５
ａ，１３９…ソース・ドレイン引き出し電極（高濃度ｎ
型多結晶シリコン）、２５ｂ…ベース引き出し電極、２
７，６２…開口部、３０，３８，４５…多結晶シリコン
及び多結晶シリコン・ゲルマニウム、３３…ゲート及び
エミッタ電極（高濃度ｎ型多結晶シリコン層）、３４…
エミッタ領域、３６，４９，１４８…電極、３７ｂ…ｐ
型真性ベース層（単結晶シリコン・ゲルマニウム）、４
１，４２，４７，１４６…側壁絶縁膜、４８…高濃度ｎ
型多結晶シリコン層、４８ｂ…エミッタ電極、５０，１
０，４６，１３２，１５５，１５８…ゲート絶縁膜、５
４…高濃度ｐ型埋め込み層、５５…低濃度ｐ型コレクタ
層、５６…高濃度ｐ型コレクタ引き出し層、５７…ｎ型
真性ベース層、５８…ｐ型エミッタ、６３，６４…ファ
セット、６６…シリコン酸化膜、６７…単結晶シリコン
若しくは単結晶シリコン・ゲルマニウム、６８…シリコ
ン窒化膜、６９…ゲート、７０…ソース、７１…ドレイ
ン、１０２…バッファ層（単結晶シリコン）、１０４…
スペーサー層（単結晶シリコン）、１０５，１３０，１
４２…チャネル層（単結晶シリコン・ゲルマニウム）、
１０９，１３４，１６１，１５…ｐ型ソース、１１１，
１２３…ソース・ドレイン電極、１１３，１２４，８，
４３，１１２，１５３…バッファ層（単結晶シリコン・
ゲルマニウム）、１１４，１２９…チャネル層（単結晶
シリコン）、１１５，１２８…スペーサー層（単結晶シ
リコン・ゲルマニウム）、１４０…ゲート分離絶縁膜、
１４３…ｎ型多結晶シリコン・ゲルマニウム層、１４４
…高濃度ｎ型単結晶シリコン層、１４５…高濃度ｎ型多
結晶シリコン層、１４７…高濃度ｐ型単結晶シリコン
層。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/165 21/331 29/73 Ｆターム(参考） 5F003 BA21 BA27 BC08 BE07 BF06 BG06 BJ15 BM01 BN01 5F048 AA08 AB03 AC01 AC03 AC05 BA01 BB01 BB05 BB20 BC06 BD09 BE03 BF02 BG13 CA03 CA06 CA09 CA14 5F082 AA06 AA18 AA40 BA05 BA21 BA22 BC03 BC09 CA01 EA23 EA24 FA05 GA02 GA03
Claims (50)
- 【請求項１】同一半導体基板に形成されたＭＯＳＦＥＴ
及びＭＯＤＦＥＴとを有し、上記ＭＯＤＦＥＴの真性部
分が上記半導体基板に形成された溝内に形成されている
ことを特徴とする半導体装置。 - 【請求項２】前記ＭＯＳＦＥＴが形成される部分の前記
半導体基板の表面と前記真性部分の上面とが略等しい高
さであることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】前記溝の側面に絶縁膜が形成されているこ
と特徴とする請求項２に記載の半導体装置。 - 【請求項４】前記溝が平面的にみて矩形形状であり、該
矩形の一辺の方位が前記半導体基板の面内結晶方位の
［１１０］であることを特徴とする請求項３に記載の半
導体装置。 - 【請求項５】前記絶縁膜がシリコン窒化膜であること特
徴とする請求項３に記載の半導体装置。 - 【請求項６】前記真性部分がバッファ層と該バッファ層
上に積層された単結晶シリコンと単結晶シリコンゲルマ
ニウムを含む多層膜とを有することを特徴とする請求項
１に記載の半導体装置。 - 【請求項７】前記ＭＯＤＦＥＴがＰ型であり、前記多層
膜は、前記バッファ層側から、Ｐ型ドーパントを含む単
結晶シリコン・ゲルマニウムからなるキャリア供給層と
単結晶シリコン・ゲルマニウムからなるスペーサ層とド
ーパントを含まない単結晶シリコン・ゲルマニウムから
なるチャネル層と単結晶シリコンからなるキャップ層が
積層されてなることを特徴とする請求項６に記載の半導
体装置。 - 【請求項８】前記ＭＯＤＦＥＴがＰ型であり、前記多層
膜は、前記バッファ層側から、単結晶シリコン・ゲルマ
ニウムからなる第１のスペーサ層とドーパントを含まな
い単結晶シリコン・ゲルマニウムからなるチャネル層と
単結晶シリコン・ゲルマニウムからなる第２のスペーサ
層とＰ型ドーパントを含む単結晶シリコン・ゲルマニウ
ムからなるキャリア供給層と単結晶シリコンからなるキ
ャップ層が積層されてなることを特徴とする請求項６に
記載の半導体装置。 - 【請求項９】前記チャネル層が圧縮歪みを受けた単結晶
シリコン・ゲルマニウムであることを特徴とする請求項
７又は請求項８に記載の半導体装置。 - 【請求項１０】前記ＭＯＤＦＥＴがＮ型であり、前記多
層膜は、前記バッファ層側から、単結晶シリコン・ゲル
マニウムからなる第１のスペーサ層とドーパントを含ま
ない単結晶シリコンからなるチャネル層と単結晶シリコ
ン・ゲルマニウムからなる第２のスペーサ層とＮ型ドー
パントを含む単結晶シリコン・ゲルマニウムからなるキ
ャリア供給層と単結晶シリコンからなるキャップ層が積
層されてなることを特徴とする請求項６に記載の半導体
装置。 - 【請求項１１】前記ＭＯＤＦＥＴがＮ型であり、前記多
層膜は、前記バッファ層側から、Ｎ型ドーパントを含む
単結晶シリコン・ゲルマニウムからなるキャリア供給層
と単結晶シリコン・ゲルマニウムからなる第１のスペー
サ層とドーパントを含まない単結晶シリコンからなるチ
ャネル層と単結晶シリコン・ゲルマニウムからなる第２
のスペーサ層と単結晶シリコンからなるキャップ層が積
層されてなることを特徴とする請求項６に記載の半導体
装置。 - 【請求項１２】前記チャネル層が引っ張り歪みを受けた
単結晶シリコンであることを特徴とする請求項１０又は
請求項１１に記載の半導体装置。 - 【請求項１３】同一半導体基板に形成されたＳｉＧｅー
ＨＢＴ及びＭＯＤＦＥＴとを有し、上記ＳｉＧｅーＨＢ
Ｔのコレクタ層が上記半導体基板に形成された第１の溝
内み形成され、上記ＭＯＤＦＥＴのバッファ層が上記半
導体基板に形成された第２の溝内に形成されていること
を特徴とする半導体装置。 - 【請求項１４】前記コレクタ層の上面と前記バッファ層
の上面とが略等しい高さであることを特徴とする請求項
１３に記載の半導体装置。 - 【請求項１５】前記溝の側面に絶縁膜が形成されている
こと特徴とする請求項１４に記載の半導体装置。 - 【請求項１６】前記第２の溝が平面的にみて矩形形状で
あり、該矩形の一辺の方位が前記半導体基板の面内結晶
方位の［１１０］であることを特徴とする請求項１５に
記載の半導体装置。 - 【請求項１７】前記絶縁膜がシリコン窒化膜であること
特徴とする請求項１５に記載の半導体装置。 - 【請求項１８】前記バッファ層上及び前記コレクタ層上
に積層された単結晶シリコンと単結晶シリコンゲルマニ
ウムを含む多層膜とを有し、前記ＭＯＤＦＥＴがＰ型で
前記ＳｉＧｅーＨＢＴがＮＰＮ型であり、上記多層膜
は、前記バッファ層側から、単結晶シリコン・ゲルマニ
ウムからなる第１のスペーサ層とＰ型ドーパントを含む
単結晶シリコン・ゲルマニウムからなるキャリア供給層
と単結晶シリコン又は単結晶シリコン・ゲルマニウムか
らなる第２のスペーサ層とドーパントを含まない単結晶
シリコン・ゲルマニウムからなるチャネル層と単結晶シ
リコンからなるキャップ層が積層されてなることを特徴
とする請求項１３に記載の半導体装置。 - 【請求項１９】前記チャネル層が圧縮歪みを受けた単結
晶シリコン・ゲルマニウムであることを特徴とする請求
項１８に記載の半導体装置。 - 【請求項２０】同一半導体基板上にＭＯＳＦＥＴ及びＭ
ＯＤＦＥＴとを有する半導体装置の製造方法であって、 素子分離絶縁膜が形成された単結晶シリコンからなる半
導体基板を準備する第１工程と、 ＭＯＳＦＥＴ形成領域の上記半導体基板表面を第１の絶
縁膜で覆い、かつ、ＭＯＤＦＥＴ形成領域の上記半導体
基板に、側面から上記素子分離絶縁膜が露出し底面から
単結晶シリコンが露出した溝を形成する第２工程と、 上記溝内にＭＯＤＦＥＴの真性部分を選択成長により形
成する第３工程と、 上記ＭＯＳＦＥＴ及び上記ＭＯＤＦＥＴのゲート絶縁膜
及びゲート電極を形成する第４工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項２１】前記第２工程と前記第３工程の間に、さ
らに、前記溝の側面にシリコン窒化膜を形成する工程を
有することを特徴とする請求項２０に記載の半導体装置
の製造方法。 - 【請求項２２】前記ＭＯＤＦＥＴがＰ型であり、前記第
３工程において、単結晶シリコン上に単結晶シリコン・
ゲルマニウムからなるバッファ層を選択成長させた後、
該バッファ層上にＰ型ドーパントがドーピングされた単
結晶シリコン・ゲルマニウムからなるキャリア供給層と
単結晶シリコン・ゲルマニウムからなるスペーサ層と単
結晶シリコン・ゲルマニウムからなるチャネル層と単結
晶シリコンからなるキャップ層を順次選択成長させるこ
とを特徴とする請求項２０に記載の半導体装置の製造方
法。 - 【請求項２３】前記チャネル層のゲルマニウム組成比を
前記スペーサ層よりも高くすることを特徴とする請求項
２２に記載の半導体装置の製造方法。 - 【請求項２４】前記ＭＯＤＦＥＴがＰ型であり、前記第
３工程において、単結晶シリコン上に単結晶シリコン・
ゲルマニウムからなるバッファ層を選択成長させた後、
該バッファ層上に単結晶シリコン・ゲルマニウムからな
る第１のスペーサ層と単結晶シリコン・ゲルマニウムか
らなるチャネル層と単結晶シリコン・ゲルマニウムから
なる第２のスペーサ層とＰ型ドーパントがドーピングさ
れた単結晶シリコン・ゲルマニウムからなるキャリア供
給層と単結晶シリコンからなるキャップ層を順次選択成
長させることを特徴とする請求項２０に記載の半導体装
置の製造方法。 - 【請求項２５】前記チャネル層のゲルマニウム組成比を
前記第１のスペーサ層よりも高くすることを特徴とする
請求項２４に記載の半導体装置の製造方法。 - 【請求項２６】前記ＭＯＤＦＥＴがＮ型であり、前記第
３工程において、単結晶シリコン上に単結晶シリコン・
ゲルマニウムからなるバッファ層を選択成長させた後、
該バッファ層上に単結晶シリコン・ゲルマニウムからな
る第１のスペーサ層と単結晶シリコンからなるチャネル
層と単結晶シリコン・ゲルマニウムからなる第２のスペ
ーサ層とＮ型ドーパントがドーピングされた単結晶シリ
コン・ゲルマニウムからなるキャリア供給層と単結晶シ
リコンからなるキャップ層を順次選択成長させることを
特徴とする請求項２０に記載の半導体装置の製造方法。 - 【請求項２７】前記ＭＯＤＦＥＴがＮ型であり、前記第
３工程において、単結晶シリコン上に単結晶シリコン・
ゲルマニウムからなるバッファ層を選択成長させた後、
該バッファ層上にＮ型ドーパントを含む単結晶シリコン
・ゲルマニウムからなるキャリア供給層と単結晶シリコ
ン・ゲルマニウムからなる第１のスペーサ層とドーパン
トを含まない単結晶シリコンからなるチャネル層と単結
晶シリコン・ゲルマニウムからなる第２のスペーサ層と
単結晶シリコンからなるキャップ層を順次選択成長させ
ることを特徴とする請求項２０に記載の半導体装置の製
造方法。 - 【請求項２８】前記第３工程を、ハロゲン系ガスを添加
したＣＶＤ法により行うことを特徴とする請求項２０に
記載の半導体装置の製造方法。 - 【請求項２９】シリコンの原料ガスとしてシリコンの水
素化物或いは塩化物を用い、ゲルマニウムの原料ガスと
してゲルマニウムの水素化物或いは塩化物を用い、ハロ
ゲン系ガスとして塩化水素ガスを用い、塩化水素ガスの
流量を２０〜８０ｍｌ／ｍｉｎとすることを特徴とする
請求項２８に記載の半導体装置の製造方法。 - 【請求項３０】前記第３工程を、ハロゲン系ガスを添加
したガスソースＭＢＥ法により行うことを特徴とする請
求項２０に記載の半導体装置の製造方法。 - 【請求項３１】シリコンの原料ガスとしてジシランを用
い、ゲルマニウムの原料ガスとしてゲルマンを用い、ハ
ロゲン系ガスとして塩化水素ガスを用い、塩化水素ガス
の流量を５〜１０ｍｌ／ｍｉｎとすることを特徴とする
請求項３０に記載の半導体装置の製造方法。 - 【請求項３２】同一半導体基板上にＳｉＧｅーＨＢＴ及
びＭＯＤＦＥＴとを有する半導体装置の製造方法であっ
て、 上記半導体基板上に単結晶シリコン或いは単結晶シリコ
ン・ゲルマニウムを成長させた後、エッチングを行い、
上記ＳｉＧｅーＨＢＴのコレクタ層と上記ＭＯＤＦＥＴ
のバッファ層を形成する第１工程と、 絶縁膜を堆積した後、部分的に除去し、上記コレクタ層
及び上記バッファ層の上面を露出する第２工程と、 上記コレクタ層上及び上記バッファ層上に、単結晶シリ
コンと単結晶シリコン・ゲルマニウムを含む多層膜を選
択成長させる第３工程と、 上記多層膜上に、上記ＳｉＧｅーＨＢＴのエミッタ電極
と上記ＭＯＤＦＥＴのゲート絶縁膜及びゲート電極をそ
れぞれ形成する第４工程とを有する半導体装置の製造方
法。 - 【請求項３３】前記第３工程において、前記コレクタ層
及び前記バッファ層側から第１，第２，第３，第４の単
結晶シリコン・ゲルマニウム層と単結晶シリコン層を形
成し、上記第２の単結晶シリコン・ゲルマニウム層には
ドーパントのドーピングを行うことを特徴とする請求項
３２に記載の半導体装置の製造方法。 - 【請求項３４】前記ＳｉＧｅーＨＢＴ形成領域の前記第
１，第２の単結晶シリコン・ゲルマニウム層を前記Ｓｉ
ＧｅーＨＢＴのベース層として用い，前記ＳｉＧｅーＨ
ＢＴ形成領域の前記第３，第４の単結晶シリコン・ゲル
マニウム層及び単結晶シリコン層の一部を前記ＳｉＧｅ
ーＨＢＴのエミッタ層として用いることを特徴とする請
求項３３に記載の半導体装置の製造方法。 - 【請求項３５】前記ＭＯＤＦＥＴ形成領域の前記第１の
単結晶シリコン・ゲルマニウム層を第１のスペーサ層，
前記第２の単結晶シリコン・ゲルマニウム層をキャリア
供給層，前記第３の単結晶シリコン・ゲルマニウム層を
第２のスペーサ層，前記第４の単結晶シリコン・ゲルマ
ニウム層をチャネル層，前記単結晶シリコン層をキャッ
プ層として用いることを特徴とする請求項３３に記載の
半導体装置の製造方法。 - 【請求項３６】前記第３工程を、ハロゲン系ガスを添加
したＣＶＤ法により行うことを特徴とする請求項３２に
記載の半導体装置の製造方法。 - 【請求項３７】シリコンの原料ガスとしてシリコンの水
素化物或いは塩化物を用い、ゲルマニウムの原料ガスと
してゲルマニウムの水素化物或いは塩化物を用い、ハロ
ゲン系ガスとして塩化水素ガスを用い、塩化水素ガスの
流量を２０〜８０ｍｌ／ｍｉｎとすることを特徴とする
請求項３６に記載の半導体装置の製造方法。 - 【請求項３８】前記第３工程を、ハロゲン系ガスを添加
したガスソースＭＢＥ法により行うことを特徴とする請
求項３２に記載の半導体装置の製造方法。 - 【請求項３９】シリコンの原料ガスとしてジシランを用
い、ゲルマニウムの原料ガスとしてゲルマンを用い、ハ
ロゲン系ガスとして塩化水素ガスを用い、塩化水素ガス
の流量を５〜１０ｍｌ／ｍｉｎとすることを特徴とする
請求項３８に記載の半導体装置の製造方法。 - 【請求項４０】同一半導体基板上にＳｉＧｅ−ＨＢＴ及
びＭＯＤＦＥＴとを有する半導体装置の製造方法であっ
て、 素子分離絶縁膜及びＳｉＧｅ−ＨＢＴのコレクタ層が形
成された単結晶シリコンからなる半導体基板を準備する
第１工程と、 ＭＯＳＦＥＴ形成領域を絶縁膜で覆い、かつ、ＭＯＤＦ
ＥＴ形成領域の上記半導体基板に、側面から上記素子分
離絶縁膜が露出し底面から単結晶シリコンが露出した溝
を形成する第２工程と、 上記溝内にＭＯＤＦＥＴの真性部分を選択成長により形
成する第３工程と、 上記ＳｉＧｅ−ＨＢＴのエミッタ電極と上記ＭＯＤＦＥ
Ｔのゲート絶縁膜及びゲート電極をそれぞれ形成する第
４工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項４１】前記ＭＯＤＦＥＴがＰ型であり、前記第
３工程において、単結晶シリコン上に単結晶シリコン・
ゲルマニウムからなるバッファ層を選択成長させた後、
該バッファ層上にＰ型ドーパントがドーピングされた単
結晶シリコン・ゲルマニウムからなるキャリア供給層と
単結晶シリコン・ゲルマニウムからなるスペーサ層と単
結晶シリコン・ゲルマニウムからなるチャネル層と単結
晶シリコンからなるキャップ層を順次選択成長させるこ
とを特徴とする請求項４０に記載の半導体装置の製造方
法。 - 【請求項４２】前記チャネル層のゲルマニウム組成比を
前記スペーサ層よりも高くすることを特徴とする請求項
４２に記載の半導体装置の製造方法。 - 【請求項４３】前記ＭＯＤＦＥＴがＰ型であり、前記第
３工程において、単結晶シリコン上に単結晶シリコン・
ゲルマニウムからなるバッファ層を選択成長させた後、
該バッファ層上に単結晶シリコン・ゲルマニウムからな
る第１のスペーサ層と単結晶シリコン・ゲルマニウムか
らなるチャネル層と単結晶シリコン・ゲルマニウムから
なる第２のスペーサ層とＰ型ドーパントがドーピングさ
れた単結晶シリコン・ゲルマニウムからなるキャリア供
給層と単結晶シリコンからなるキャップ層を順次選択成
長させることを特徴とする請求項４０に記載の半導体装
置の製造方法。 - 【請求項４４】前記チャネル層のゲルマニウム組成比を
前記第１のスペーサ層よりも高くすることを特徴とする
請求項４３に記載の半導体装置の製造方法。 - 【請求項４５】前記ＭＯＤＦＥＴがＮ型であり、前記第
３工程において、単結晶シリコン上に単結晶シリコン・
ゲルマニウムからなるバッファ層を選択成長させた後、
該バッファ層上に単結晶シリコン・ゲルマニウムからな
る第１のスペーサ層と単結晶シリコンからなるチャネル
層と単結晶シリコン・ゲルマニウムからなる第２のスペ
ーサ層とＮ型ドーパントがドーピングされた単結晶シリ
コン・ゲルマニウムからなるキャリア供給層と単結晶シ
リコンからなるキャップ層を順次選択成長させることを
特徴とする請求項４０に記載の半導体装置の製造方法。 - 【請求項４６】前記ＭＯＤＦＥＴがＮ型であり、前記第
３工程において、単結晶シリコン上に単結晶シリコン・
ゲルマニウムからなるバッファ層を選択成長させた後、
該バッファ層上にＮ型ドーパントを含む単結晶シリコン
・ゲルマニウムからなるキャリア供給層と単結晶シリコ
ン・ゲルマニウムからなる第１のスペーサ層とドーパン
トを含まない単結晶シリコンからなるチャネル層と単結
晶シリコン・ゲルマニウムからなる第２のスペーサ層と
単結晶シリコンからなるキャップ層を順次選択成長させ
ることを特徴とする請求項４０に記載の半導体装置の製
造方法。 - 【請求項４７】前記第３工程を、ハロゲン系ガスを添加
したＣＶＤ法により行うことを特徴とする請求項４０に
記載の半導体装置の製造方法。 - 【請求項４８】シリコンの原料ガスとしてシリコンの水
素化物或いは塩化物を用い、ゲルマニウムの原料ガスと
してゲルマニウムの水素化物或いは塩化物を用い、ハロ
ゲン系ガスとして塩化水素ガスを用い、塩化水素ガスの
流量を２０〜８０ｍｌ／ｍｉｎとすることを特徴とする
請求項４７に記載の半導体装置の製造方法。 - 【請求項４９】前記第３工程を、ハロゲン系ガスを添加
したガスソースＭＢＥ法により行うことを特徴とする請
求項４０に記載の半導体装置の製造方法。 - 【請求項５０】シリコンの原料ガスとしてジシランを用
い、ゲルマニウムの原料ガスとしてゲルマンを用い、ハ
ロゲン系ガスとして塩化水素ガスを用い、塩化水素ガス
の流量を５〜１０ｍｌ／ｍｉｎとすることを特徴とする
請求項４９に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000159544A JP2001338988A (ja) | 2000-05-25 | 2000-05-25 | 半導体装置及びその製造方法 |
| TW090107891A TW502443B (en) | 2000-05-25 | 2001-04-02 | Semiconductor device and manufacturing method |
| US09/824,225 US6724019B2 (en) | 2000-05-25 | 2001-04-03 | Multi-layered, single crystal field effect transistor |
| KR1020010022292A KR100783980B1 (ko) | 2000-05-25 | 2001-04-25 | 반도체 장치 및 그 제조 방법 |
| US10/738,544 US6995054B2 (en) | 2000-05-25 | 2003-12-18 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000159544A JP2001338988A (ja) | 2000-05-25 | 2000-05-25 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001338988A true JP2001338988A (ja) | 2001-12-07 |
| JP2001338988A5 JP2001338988A5 (ja) | 2006-03-30 |
Family
ID=18663847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000159544A Pending JP2001338988A (ja) | 2000-05-25 | 2000-05-25 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6724019B2 (ja) |
| JP (1) | JP2001338988A (ja) |
| KR (1) | KR100783980B1 (ja) |
| TW (1) | TW502443B (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197405A (ja) * | 2004-01-06 | 2005-07-21 | Toshiba Corp | 半導体装置とその製造方法 |
| JP2005203798A (ja) * | 2004-01-17 | 2005-07-28 | Samsung Electronics Co Ltd | 少なくとも５面チャンネル型ｆｉｎｆｅｔトランジスタ及びその製造方法 |
| JP2006041516A (ja) * | 2004-07-23 | 2006-02-09 | Internatl Business Mach Corp <Ibm> | パターン形成した歪み半導体基板およびデバイス |
| JP2006108468A (ja) * | 2004-10-07 | 2006-04-20 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP2006513567A (ja) * | 2003-01-08 | 2006-04-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造体およびその製造方法（歪みシリコンを用いた高性能の埋め込みｄｒａｍ技術） |
| KR100588779B1 (ko) * | 2003-12-30 | 2006-06-12 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| JP2007509503A (ja) * | 2003-10-20 | 2007-04-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造および半導体構造を製造する方法 |
| JP2007515808A (ja) * | 2003-12-23 | 2007-06-14 | インテル・コーポレーション | Ｃｍｏｓ用歪トランジスタの集積化 |
| CN100394614C (zh) * | 2003-12-01 | 2008-06-11 | 台湾积体电路制造股份有限公司 | 半导体装置及其形成方法 |
| US7691688B2 (en) | 2004-04-22 | 2010-04-06 | International Business Machines Corporation | Strained silicon CMOS on hybrid crystal orientations |
| WO2010134334A1 (ja) * | 2009-05-22 | 2010-11-25 | 住友化学株式会社 | 半導体基板、電子デバイス、半導体基板の製造方法及び電子デバイスの製造方法 |
| JP2013004968A (ja) * | 2011-06-17 | 2013-01-07 | Toshiba Corp | 半導体装置とその製造方法 |
Families Citing this family (135)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6830976B2 (en) * | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6703688B1 (en) * | 2001-03-02 | 2004-03-09 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6861326B2 (en) * | 2001-11-21 | 2005-03-01 | Micron Technology, Inc. | Methods of forming semiconductor circuitry |
| JP2003249451A (ja) * | 2002-02-22 | 2003-09-05 | Mitsubishi Electric Corp | エピタキシャル薄膜の形成方法 |
| DE10218381A1 (de) * | 2002-04-24 | 2004-02-26 | Forschungszentrum Jülich GmbH | Verfahren zur Herstellung einer oder mehrerer einkristalliner Schichten mit jeweils unterschiedlicher Gitterstruktur in einer Ebene einer Schichtenfolge |
| US7521733B2 (en) * | 2002-05-14 | 2009-04-21 | Infineon Technologies Ag | Method for manufacturing an integrated circuit and integrated circuit with a bipolar transistor and a hetero bipolar transistor |
| US7615829B2 (en) * | 2002-06-07 | 2009-11-10 | Amberwave Systems Corporation | Elevated source and drain elements for strained-channel heterojuntion field-effect transistors |
| US6946371B2 (en) * | 2002-06-10 | 2005-09-20 | Amberwave Systems Corporation | Methods of fabricating semiconductor structures having epitaxially grown source and drain elements |
| US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
| US6707106B1 (en) * | 2002-10-18 | 2004-03-16 | Advanced Micro Devices, Inc. | Semiconductor device with tensile strain silicon introduced by compressive material in a buried oxide layer |
| US6825506B2 (en) * | 2002-11-27 | 2004-11-30 | Intel Corporation | Field effect transistor and method of fabrication |
| JP2004245660A (ja) * | 2003-02-13 | 2004-09-02 | Seiko Instruments Inc | 小片試料の作製とその壁面の観察方法及びそのシステム |
| EP1602125B1 (en) * | 2003-03-07 | 2019-06-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Shallow trench isolation process |
| US6900502B2 (en) * | 2003-04-03 | 2005-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel on insulator device |
| US6882025B2 (en) * | 2003-04-25 | 2005-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained-channel transistor and methods of manufacture |
| US6867433B2 (en) | 2003-04-30 | 2005-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors |
| US7329923B2 (en) * | 2003-06-17 | 2008-02-12 | International Business Machines Corporation | High-performance CMOS devices on hybrid crystal oriented substrates |
| JP2005011915A (ja) * | 2003-06-18 | 2005-01-13 | Hitachi Ltd | 半導体装置、半導体回路モジュールおよびその製造方法 |
| US20050012087A1 (en) * | 2003-07-15 | 2005-01-20 | Yi-Ming Sheu | Self-aligned MOSFET having an oxide region below the channel |
| US7078742B2 (en) * | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
| US6936881B2 (en) * | 2003-07-25 | 2005-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor that includes high permittivity capacitor dielectric |
| US6940705B2 (en) | 2003-07-25 | 2005-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor with enhanced performance and method of manufacture |
| US7101742B2 (en) * | 2003-08-12 | 2006-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel complementary field-effect transistors and methods of manufacture |
| US7112495B2 (en) * | 2003-08-15 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit |
| US20050035410A1 (en) * | 2003-08-15 | 2005-02-17 | Yee-Chia Yeo | Semiconductor diode with reduced leakage |
| US20050035369A1 (en) * | 2003-08-15 | 2005-02-17 | Chun-Chieh Lin | Structure and method of forming integrated circuits utilizing strained channel transistors |
| US7071052B2 (en) * | 2003-08-18 | 2006-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistor with reduced leakage |
| US7166528B2 (en) | 2003-10-10 | 2007-01-23 | Applied Materials, Inc. | Methods of selective deposition of heavily doped epitaxial SiGe |
| US8501594B2 (en) * | 2003-10-10 | 2013-08-06 | Applied Materials, Inc. | Methods for forming silicon germanium layers |
| US7132338B2 (en) * | 2003-10-10 | 2006-11-07 | Applied Materials, Inc. | Methods to fabricate MOSFET devices using selective deposition process |
| US7303949B2 (en) * | 2003-10-20 | 2007-12-04 | International Business Machines Corporation | High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture |
| US7057216B2 (en) * | 2003-10-31 | 2006-06-06 | International Business Machines Corporation | High mobility heterojunction complementary field effect transistors and methods thereof |
| US7888201B2 (en) | 2003-11-04 | 2011-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
| US7129126B2 (en) | 2003-11-05 | 2006-10-31 | International Business Machines Corporation | Method and structure for forming strained Si for CMOS devices |
| US20050186722A1 (en) * | 2004-02-25 | 2005-08-25 | Kuan-Lun Cheng | Method and structure for CMOS device with stress relaxed by ion implantation of carbon or oxygen containing ions |
| US20050266632A1 (en) * | 2004-05-26 | 2005-12-01 | Yun-Hsiu Chen | Integrated circuit with strained and non-strained transistors, and method of forming thereof |
| CN1303700C (zh) * | 2004-06-08 | 2007-03-07 | 江苏长电科技股份有限公司 | 具有台阶型栅氧化层的射频soi功率nmosfet及其制造方法 |
| US7396743B2 (en) * | 2004-06-10 | 2008-07-08 | Singh Kaushal K | Low temperature epitaxial growth of silicon-containing films using UV radiation |
| US7855126B2 (en) * | 2004-06-17 | 2010-12-21 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device using a cyclic selective epitaxial growth technique and semiconductor devices formed using the same |
| US7361563B2 (en) * | 2004-06-17 | 2008-04-22 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device using a selective epitaxial growth technique |
| KR100593736B1 (ko) * | 2004-06-17 | 2006-06-28 | 삼성전자주식회사 | 단결정 반도체 상에 선택적으로 에피택시얼 반도체층을형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들 |
| US7253034B2 (en) * | 2004-07-29 | 2007-08-07 | International Business Machines Corporation | Dual SIMOX hybrid orientation technology (HOT) substrates |
| US7288448B2 (en) * | 2004-08-24 | 2007-10-30 | Orlowski Marius K | Method and apparatus for mobility enhancement in a semiconductor device |
| US7078722B2 (en) * | 2004-09-20 | 2006-07-18 | International Business Machines Corporation | NFET and PFET devices and methods of fabricating same |
| US7800097B2 (en) * | 2004-12-13 | 2010-09-21 | Panasonic Corporation | Semiconductor device including independent active layers and method for fabricating the same |
| US7351656B2 (en) * | 2005-01-21 | 2008-04-01 | Kabushiki Kaihsa Toshiba | Semiconductor device having oxidized metal film and manufacture method of the same |
| US7327008B2 (en) * | 2005-01-24 | 2008-02-05 | International Business Machines Corporation | Structure and method for mixed-substrate SIMOX technology |
| US20060172480A1 (en) * | 2005-02-03 | 2006-08-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Single metal gate CMOS device design |
| WO2006109221A2 (en) * | 2005-04-13 | 2006-10-19 | Nxp B.V. | Lateral bipolar transistor |
| KR100611204B1 (ko) * | 2005-05-10 | 2006-08-10 | 삼성전자주식회사 | 멀티 스택 패키징 칩 및 그 제조방법 |
| US7465976B2 (en) * | 2005-05-13 | 2008-12-16 | Intel Corporation | Tunneling field effect transistor using angled implants for forming asymmetric source/drain regions |
| US8324660B2 (en) | 2005-05-17 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication |
| US9153645B2 (en) | 2005-05-17 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication |
| TW200705553A (en) * | 2005-06-28 | 2007-02-01 | Nxp Bv | Doping profile improvement of in-situ doped n-type emitters |
| KR101181272B1 (ko) * | 2005-06-30 | 2012-09-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| US7807523B2 (en) * | 2005-07-01 | 2010-10-05 | Synopsys, Inc. | Sequential selective epitaxial growth |
| US7626246B2 (en) * | 2005-07-26 | 2009-12-01 | Amberwave Systems Corporation | Solutions for integrated circuit integration of alternative active area materials |
| JP4897948B2 (ja) * | 2005-09-02 | 2012-03-14 | 古河電気工業株式会社 | 半導体素子 |
| US8039880B2 (en) * | 2005-09-13 | 2011-10-18 | Raytheon Company | High performance microwave switching devices and circuits |
| US7986029B2 (en) * | 2005-11-08 | 2011-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual SOI structure |
| JP2007158295A (ja) * | 2005-11-10 | 2007-06-21 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| US20070158779A1 (en) * | 2006-01-12 | 2007-07-12 | International Business Machines Corporation | Methods and semiconductor structures for latch-up suppression using a buried damage layer |
| US7648869B2 (en) * | 2006-01-12 | 2010-01-19 | International Business Machines Corporation | Method of fabricating semiconductor structures for latch-up suppression |
| US7491618B2 (en) * | 2006-01-26 | 2009-02-17 | International Business Machines Corporation | Methods and semiconductor structures for latch-up suppression using a conductive region |
| US7276768B2 (en) * | 2006-01-26 | 2007-10-02 | International Business Machines Corporation | Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures |
| FR2897471A1 (fr) * | 2006-02-10 | 2007-08-17 | St Microelectronics Sa | Formation d'une portion de couche semiconductrice monocristalline separee d'un substrat |
| US20070194403A1 (en) * | 2006-02-23 | 2007-08-23 | International Business Machines Corporation | Methods for fabricating semiconductor device structures with reduced susceptibility to latch-up and semiconductor device structures formed by the methods |
| FR2899017A1 (fr) * | 2006-03-21 | 2007-09-28 | St Microelectronics Sa | Procede de realisation d'un transistor a canal comprenant du germanium |
| WO2007112066A2 (en) | 2006-03-24 | 2007-10-04 | Amberwave Systems Corporation | Lattice-mismatched semiconductor structures and related methods for device fabrication |
| JP4345774B2 (ja) * | 2006-04-26 | 2009-10-14 | ソニー株式会社 | 半導体装置の製造方法 |
| KR100809327B1 (ko) * | 2006-08-10 | 2008-03-05 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| WO2008030574A1 (en) | 2006-09-07 | 2008-03-13 | Amberwave Systems Corporation | Defect reduction using aspect ratio trapping |
| US20080070355A1 (en) * | 2006-09-18 | 2008-03-20 | Amberwave Systems Corporation | Aspect ratio trapping for mixed signal applications |
| US7875958B2 (en) | 2006-09-27 | 2011-01-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures |
| WO2008039495A1 (en) | 2006-09-27 | 2008-04-03 | Amberwave Systems Corporation | Tri-gate field-effect transistors formed by aspect ratio trapping |
| JP5194575B2 (ja) * | 2006-10-17 | 2013-05-08 | 日産自動車株式会社 | 半導体装置の製造方法 |
| US20080187018A1 (en) | 2006-10-19 | 2008-08-07 | Amberwave Systems Corporation | Distributed feedback lasers formed via aspect ratio trapping |
| US8558278B2 (en) * | 2007-01-16 | 2013-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained transistor with optimized drive current and method of forming |
| JP5141029B2 (ja) * | 2007-02-07 | 2013-02-13 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| US20080191285A1 (en) * | 2007-02-09 | 2008-08-14 | Chih-Hsin Ko | CMOS devices with schottky source and drain regions |
| US7456087B2 (en) * | 2007-02-09 | 2008-11-25 | United Microelectronics Corp. | Semiconductor device and method of fabricating the same |
| US7754513B2 (en) * | 2007-02-28 | 2010-07-13 | International Business Machines Corporation | Latch-up resistant semiconductor structures on hybrid substrates and methods for forming such semiconductor structures |
| US7818702B2 (en) * | 2007-02-28 | 2010-10-19 | International Business Machines Corporation | Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates |
| JP4896789B2 (ja) * | 2007-03-29 | 2012-03-14 | 株式会社東芝 | 半導体装置の製造方法 |
| US7598560B2 (en) * | 2007-03-30 | 2009-10-06 | Kavalieros Jack T | Hetero-bimos injection process for non-volatile flash memory |
| US8304805B2 (en) | 2009-01-09 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor diodes fabricated by aspect ratio trapping with coalesced films |
| US7825328B2 (en) | 2007-04-09 | 2010-11-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Nitride-based multi-junction solar cell modules and methods for making the same |
| US8237151B2 (en) | 2009-01-09 | 2012-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diode-based devices and methods for making the same |
| US9508890B2 (en) | 2007-04-09 | 2016-11-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Photovoltaics on silicon |
| US8329541B2 (en) | 2007-06-15 | 2012-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | InP-based transistor fabrication |
| US7928474B2 (en) * | 2007-08-15 | 2011-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd., | Forming embedded dielectric layers adjacent to sidewalls of shallow trench isolation regions |
| DE112008002387B4 (de) | 2007-09-07 | 2022-04-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Struktur einer Mehrfachübergangs-Solarzelle, Verfahren zur Bildung einer photonischenVorrichtung, Photovoltaische Mehrfachübergangs-Zelle und Photovoltaische Mehrfachübergangs-Zellenvorrichtung, |
| DE102007063232B4 (de) * | 2007-12-31 | 2023-06-22 | Advanced Micro Devices, Inc. | Verfahren zum Polieren eines Substrats |
| US8211786B2 (en) * | 2008-02-28 | 2012-07-03 | International Business Machines Corporation | CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication |
| US7943961B2 (en) * | 2008-03-13 | 2011-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain bars in stressed layers of MOS devices |
| US8183667B2 (en) | 2008-06-03 | 2012-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial growth of crystalline material |
| US8274097B2 (en) | 2008-07-01 | 2012-09-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reduction of edge effects from aspect ratio trapping |
| US8981427B2 (en) | 2008-07-15 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Polishing of small composite semiconductor materials |
| CN102160145B (zh) | 2008-09-19 | 2013-08-21 | 台湾积体电路制造股份有限公司 | 通过外延层过成长的元件形成 |
| US20100072515A1 (en) | 2008-09-19 | 2010-03-25 | Amberwave Systems Corporation | Fabrication and structures of crystalline material |
| US8253211B2 (en) | 2008-09-24 | 2012-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor sensor structures with reduced dislocation defect densities |
| US7808051B2 (en) * | 2008-09-29 | 2010-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell without OD space effect in Y-direction |
| US20100109044A1 (en) * | 2008-10-30 | 2010-05-06 | Tekleab Daniel G | Optimized Compressive SiGe Channel PMOS Transistor with Engineered Ge Profile and Optimized Silicon Cap Layer |
| US8294222B2 (en) | 2008-12-23 | 2012-10-23 | International Business Machines Corporation | Band edge engineered Vt offset device |
| DE102009006886B4 (de) | 2009-01-30 | 2012-12-06 | Advanced Micro Devices, Inc. | Verringerung von Dickenschwankungen einer schwellwerteinstellenden Halbleiterlegierung durch Verringern der Strukturierungsungleichmäßigkeiten vor dem Abscheiden der Halbleiterlegierung |
| US8053304B2 (en) * | 2009-02-24 | 2011-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming high-mobility devices including epitaxially growing a semiconductor layer on a dislocation-blocking layer in a recess formed in a semiconductor substrate |
| CN102379046B (zh) | 2009-04-02 | 2015-06-17 | 台湾积体电路制造股份有限公司 | 从晶体材料的非极性平面形成的器件及其制作方法 |
| JP4794655B2 (ja) * | 2009-06-09 | 2011-10-19 | シャープ株式会社 | 電界効果トランジスタ |
| US9601328B2 (en) | 2009-10-08 | 2017-03-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Growing a III-V layer on silicon using aligned nano-scale patterns |
| US8395216B2 (en) * | 2009-10-16 | 2013-03-12 | Texas Instruments Incorporated | Method for using hybrid orientation technology (HOT) in conjunction with selective epitaxy to form semiconductor devices with regions of different electron and hole mobilities and related apparatus |
| US9117905B2 (en) * | 2009-12-22 | 2015-08-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for incorporating impurity element in EPI silicon process |
| US20110215376A1 (en) | 2010-03-08 | 2011-09-08 | International Business Machines Corporation | Pre-gate, source/drain strain layer formation |
| KR101714003B1 (ko) | 2010-03-19 | 2017-03-09 | 삼성전자 주식회사 | 패시티드 반도체패턴을 갖는 반도체소자 형성방법 및 관련된 소자 |
| US8828850B2 (en) | 2010-05-20 | 2014-09-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing variation by using combination epitaxy growth |
| US9263339B2 (en) | 2010-05-20 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Selective etching in the formation of epitaxy regions in MOS devices |
| US9064688B2 (en) | 2010-05-20 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Performing enhanced cleaning in the formation of MOS devices |
| FR2965973B1 (fr) * | 2010-10-11 | 2012-12-07 | Centre Nat Rech Scient | Heterostructure semi-conductrice et transistor de type hemt, en particulier pour applications cryogéniques a bas bruit et a basse fréquence |
| US9129827B2 (en) * | 2012-04-13 | 2015-09-08 | Intel Corporation | Conversion of strain-inducing buffer to electrical insulator |
| CN103390634B (zh) * | 2012-05-09 | 2015-12-02 | 中芯国际集成电路制造(上海)有限公司 | SiC MOSFET结构及其制造方法 |
| US9059321B2 (en) * | 2012-05-14 | 2015-06-16 | International Business Machines Corporation | Buried channel field-effect transistors |
| CN102877121B (zh) * | 2012-10-23 | 2015-08-26 | 云南北方驰宏光电有限公司 | 太阳能电池用锗单晶生长的掺杂方法 |
| DE102013004909A1 (de) | 2013-03-22 | 2014-10-09 | Jowat Ag | Neue Klebstoffzusammensetzungen auf Basis nachwachsender Rohstoffe und deren Verwendung |
| WO2015026371A1 (en) | 2013-08-23 | 2015-02-26 | Intel Corporation | High resistance layer for iii-v channel deposited on group iv substrates for mos transistors |
| US9368543B2 (en) | 2014-01-15 | 2016-06-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Image sensor device |
| KR102216511B1 (ko) | 2014-07-22 | 2021-02-18 | 삼성전자주식회사 | 반도체 소자 |
| KR102277398B1 (ko) * | 2014-09-17 | 2021-07-16 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| KR102230198B1 (ko) | 2014-09-23 | 2021-03-19 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| KR102259328B1 (ko) * | 2014-10-10 | 2021-06-02 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US10020317B2 (en) | 2015-08-31 | 2018-07-10 | Cypress Semiconductor Corporation | Memory device with multi-layer channel and charge trapping layer |
| US9899273B1 (en) * | 2016-12-15 | 2018-02-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure with dopants diffuse protection and method for forming the same |
| US10593672B2 (en) * | 2018-01-08 | 2020-03-17 | International Business Machines Corporation | Method and structure of forming strained channels for CMOS device fabrication |
| JP7034834B2 (ja) * | 2018-05-30 | 2022-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US11670637B2 (en) * | 2019-02-19 | 2023-06-06 | Intel Corporation | Logic circuit with indium nitride quantum well |
| US11251042B2 (en) * | 2019-10-31 | 2022-02-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Formation of single crystal semiconductors using planar vapor liquid solid epitaxy |
| US11888062B2 (en) * | 2021-10-01 | 2024-01-30 | Globalfoundries U.S. Inc. | Extended-drain metal-oxide-semiconductor devices with a silicon-germanium layer beneath a portion of the gate |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791072A (en) * | 1984-06-15 | 1988-12-13 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for making a complementary device containing MODFET |
| DE3830102A1 (de) * | 1987-09-16 | 1989-03-30 | Licentia Gmbh | Si/sige-halbleiterkoerper |
| KR920010674A (ko) * | 1990-11-28 | 1992-06-27 | 서주인 | 롤(Roll)타입 인덕터의 제조방법 |
| JP3677350B2 (ja) * | 1996-06-10 | 2005-07-27 | 三菱電機株式会社 | 半導体装置、及び半導体装置の製造方法 |
| KR100216593B1 (ko) * | 1996-12-06 | 1999-08-16 | 정선종 | 화합물 반도체 소자 제조 방법 |
| US6350993B1 (en) * | 1999-03-12 | 2002-02-26 | International Business Machines Corporation | High speed composite p-channel Si/SiGe heterostructure for field effect devices |
-
2000
- 2000-05-25 JP JP2000159544A patent/JP2001338988A/ja active Pending
-
2001
- 2001-04-02 TW TW090107891A patent/TW502443B/zh not_active IP Right Cessation
- 2001-04-03 US US09/824,225 patent/US6724019B2/en not_active Expired - Lifetime
- 2001-04-25 KR KR1020010022292A patent/KR100783980B1/ko not_active IP Right Cessation
-
2003
- 2003-12-18 US US10/738,544 patent/US6995054B2/en not_active Expired - Fee Related
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006513567A (ja) * | 2003-01-08 | 2006-04-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造体およびその製造方法（歪みシリコンを用いた高性能の埋め込みｄｒａｍ技術） |
| JP2007509503A (ja) * | 2003-10-20 | 2007-04-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造および半導体構造を製造する方法 |
| CN100394614C (zh) * | 2003-12-01 | 2008-06-11 | 台湾积体电路制造股份有限公司 | 半导体装置及其形成方法 |
| JP2011142325A (ja) * | 2003-12-23 | 2011-07-21 | Intel Corp | Ｃｍｏｓ用歪トランジスタの集積化 |
| JP2007515808A (ja) * | 2003-12-23 | 2007-06-14 | インテル・コーポレーション | Ｃｍｏｓ用歪トランジスタの集積化 |
| KR100588779B1 (ko) * | 2003-12-30 | 2006-06-12 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| JP2005197405A (ja) * | 2004-01-06 | 2005-07-21 | Toshiba Corp | 半導体装置とその製造方法 |
| JP2005203798A (ja) * | 2004-01-17 | 2005-07-28 | Samsung Electronics Co Ltd | 少なくとも５面チャンネル型ｆｉｎｆｅｔトランジスタ及びその製造方法 |
| US7691688B2 (en) | 2004-04-22 | 2010-04-06 | International Business Machines Corporation | Strained silicon CMOS on hybrid crystal orientations |
| JP2006041516A (ja) * | 2004-07-23 | 2006-02-09 | Internatl Business Mach Corp <Ibm> | パターン形成した歪み半導体基板およびデバイス |
| US9515140B2 (en) | 2004-07-23 | 2016-12-06 | Globalfoundries Inc. | Patterned strained semiconductor substrate and device |
| US9053970B2 (en) | 2004-07-23 | 2015-06-09 | International Business Machines Corporation | Patterned strained semiconductor substrate and device |
| JP4604637B2 (ja) * | 2004-10-07 | 2011-01-05 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
| US7871878B2 (en) | 2004-10-07 | 2011-01-18 | Sony Corporation | Method of fabricating PMOS and NMOS transistor on the same substrate |
| JP2006108468A (ja) * | 2004-10-07 | 2006-04-20 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP2011009718A (ja) * | 2009-05-22 | 2011-01-13 | Sumitomo Chemical Co Ltd | 半導体基板、電子デバイス、半導体基板の製造方法及び電子デバイスの製造方法 |
| US8890213B2 (en) | 2009-05-22 | 2014-11-18 | Sumitomo Chemical Company, Limited | Semiconductor wafer, electronic device, a method of producing semiconductor wafer, and method of producing electronic device |
| WO2010134334A1 (ja) * | 2009-05-22 | 2010-11-25 | 住友化学株式会社 | 半導体基板、電子デバイス、半導体基板の製造方法及び電子デバイスの製造方法 |
| JP2013004968A (ja) * | 2011-06-17 | 2013-01-07 | Toshiba Corp | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010107550A (ko) | 2001-12-07 |
| KR100783980B1 (ko) | 2007-12-11 |
| US20040129982A1 (en) | 2004-07-08 |
| US6724019B2 (en) | 2004-04-20 |
| US6995054B2 (en) | 2006-02-07 |
| TW502443B (en) | 2002-09-11 |
| US20010045604A1 (en) | 2001-11-29 |
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Legal Events
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|
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