JP2003109966A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 バルク基板やＳＯＩ基板を用いたバイポーラ
トランジスタにおいて、寄生容量や寄生抵抗を十分に低
下することが可能で、同時に、構造・プロセスをともに
簡略化することにより、製造コストを大幅に上げること
なく高い性能を引き出すことを可能にする。 【解決手段】 第２の半導体層は、真性ベース領域と埋
め込み絶縁層とに接して設けられ真性ベース領域よりも
高いキャリア濃度を有する第２導電型の外部ベース領域
と、コレクタ領域と埋め込み絶縁層とに接して設けられ
コレクタ領域よりも高いキャリア濃度を有する第１導電
型のコレクタ引出し領域と、を有し、ベース電極は、層
間絶縁層に設けられた開口を介して外部ベース領域に接
続され、コレクタ電極は、層間絶縁層に設けられた開口
を介してコレクタ引出し領域に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係り、
特にエミッタとベースとコレクタとが半導体層中におい
て縦方向に配列してなるバイポーラトランジスタとして
の半導体装置に関する。

【０００２】

【従来の技術】図１４は、従来のｎｐｎ型のバイポーラ
型トランジスタの構成を表す概略図である。すなわち、
同図のバイポーラトランジスタは、バルク基板上に形成
されたものであり、同図（ａ）は、その概略平面図、同
図（ｂ）は、そのＡ−Ａ’線概略断面図である。

【０００３】同図のバイポーラトランジスタは、ｐ型Ｓ
ｉ基板１０１の上にｎ型の埋め込み拡散層１０２’を伴
ったｎ型Ｓｉエピタキシャル層を形成した特殊基板上に
形成されている。基板上には、トランジスタのべースと
コレクタとの間を分離する浅い素子分離領域１０３と、
トランジスタ間を分離する深い素子分離領域１０３’と
が形成されている。その上には、エピタキシャル技術に
よりべースとなるｐ型単結晶シリコン膜１０４が堆積さ
れている。さらに、その上には酸化シリコン膜１０５
と、外部べ一ス電極となるｐ型多結晶シリコン膜１０
６、さらにべースとエミッタを絶縁分離するための絶縁
膜１０７が堆積され、１０４と１０６と１０７が一括し
てパターンニングされている。絶縁膜１０７の材料とし
ては、酸化シリコンや窒化シリコンなどが用いられるこ
とが多い。

【０００４】ここで、トランジスタのべースとしてエピ
タキシャル技術によるｐ型単結晶シリコン膜１０４を用
いるのは、通常のイオン注入技術では困難な高濃度の薄
膜のｐ型拡散膜が容易に得られるからである。これによ
り、高いアーリー電圧の確保とともに、べース抵抗の低
減や、べース内少数キャリア走行時間の低減により高周
波特性を向上させることができる。このような１０４、
１０６、１０７の３層構造の構成は、コレクタ電極形成
部にも１０４′、１０６′、１０７′として設けられて
いるが、コレクタの場合には、単にコレクタｎ型層の一
部として利用しているのみで、選択的にリン（Ｐ）や砒
素（Ａｓ）などのｎ型不純物を高濃度にイオン注入する
ことにより、ｎ型化している。

【０００５】エミッタコンタクト１０８は、絶縁膜１０
７、ｐ型多結晶シリコン膜１０６、酸化シリコン膜１０
５を次々に選択エッチングして形成されており、外部べ
ースとの絶縁のため、側壁に酸化シリコンや窒化シリコ
ンなどからなる絶縁膜１０９が形成されている。エミッ
タ拡散層１１０’は、コンタクト内に形成した多結晶シ
リコン膜１１０に砒素（Ａｓ）などのｎ型不純物を高濃
度にドーピングした状態での熱処理工程により、多結晶
シリコン膜１１０から不純物を熱拡散させることにより
形成する。その後、層間絶縁膜１１１に開口を設けてエ
ミッタ、べース、コレクタヘの配線用コンタクト１１
２、１１３、１１４が形成され、これらを介してエミッ
タ電極１１５Ｅ、ベース電極１１５Ｂ、コレクタ電極１
１５Ｃが形成されて素子の主要部分が完成する。

【０００６】しかし、図１４に示した従来のバイポーラ
トランジスタは、ｐ型のシリコン基板１０１とｎ⁺ 型コ
レクタ領域１０２’とが極めて広い接合面積を有するた
めに、その接合容量が極めて大きく、消費電力の増大や
周波数特性などの諸特性を十分に改善することが困難で
あるという問題があった。

【０００７】このような従来のいわゆるバルク型のバイ
ポーラトランジスタの欠点を改善するものとして、いわ
ゆるＳＯＩ基板上に形成されたバイポーラトランジスタ
が提案されている。

【０００８】図１５は、ＳＯＩ基板上に形成された従来
のバイポーラトランジスタの構成を表す概略図である。
すなわち、同図（ａ）は、その概略平面図、同図（ｂ）
は、そのＡ−Ａ’線概略断面図である。

【０００９】同図のバイポーラトランジスタは、ｐ型シ
リコン基板１０１の上に埋め込み酸化膜１０１’を有す
るＳＯＩ（silicon on insulator）基板上に形成されて
いる。その要部の構成は、図１４に関して前述したトラ
ンジスタと同様であるので、同一の符号を付して説明を
詳細な説明は省略する。

【００１０】ＳＯＩ基板上に形成したバイポーラトラン
ジスタは、図１４に示したような従来のトランジスタと
比べてコレクタ１０２’と基板１０１との間の寄生容量
を大幅に低減することができるため、高い性能が期待で
きる。

【００１１】

【発明が解決しようとする課題】しかし、前述した従来
のバイポーラトランジスタは、その構造上、寄生抵抗や
寄生容量の低減に限界があり、高周波領域における増幅
動作などが不十分であるという問題があった。

【００１２】また、その構造も複雑であり、必然的に製
造プロセスも煩雑であった。従って、製造コストが高
く、これにＳＯＩ基板を導入すると、さらにコストが高
くなってしまうという問題もあった。

【００１３】本発明は、上記の事情を考慮してなされた
もので、その目的は、バルク基板やＳＯＩ基板を用いた
バイポーラトランジスタにおいて、寄生容量や寄生抵抗
を十分に低下することが可能で、同時に、構造・プロセ
スをともに簡略化することにより、製造コストを大幅に
上げることなく高い性能を引き出せる半導体装置を提供
することにある。

【００１４】

【課題を解決するための手段】すなわち、本発明の半導
体装置は、第１の半導体層と、前記第１の半導体層の上
に設けられた埋め込み絶縁層と、前記埋め込み絶縁層の
上に選択的に設けられた第２の半導体層と、前記第２の
半導体層の周囲において前記埋め込み絶縁層の上に設け
られた素子分離絶縁層と、前記第２の半導体層の上に設
けられた層間絶縁層と、ベース電極と、コレクタ電極
と、を備え、前記第２の半導体層は、その表面に選択的
に設けられた第１導電型のエミッタ領域と、前記エミッ
タ領域に接してその下に設けられた第２導電型の真性ベ
ース領域と、前記真性ベース領域と前記埋め込み絶縁層
とに接して前記真性ベース領域の下に設けられた第１導
電型のコレクタ領域と、前記真性ベース領域と前記埋め
込み絶縁層とに接して設けられ前記真性ベース領域より
も高いキャリア濃度を有する第２導電型の外部ベース領
域と、前記コレクタ領域と前記埋め込み絶縁層とに接し
て設けられ前記コレクタ領域よりも高いキャリア濃度を
有する第１導電型のコレクタ引出し領域と、を有し、前
記ベース電極は、前記層間絶縁層に設けられた開口を介
して前記外部ベース領域に接続され、前記コレクタ電極
は、前記層間絶縁層に設けられた開口を介して前記コレ
クタ引出し領域に接続されていることを特徴とする。す
なわち、ベース電極取り出し用のｐ＋型拡散層とコレク
タ電極取り出し用のｎ＋型拡散層とを、共にメサ状のシ
リコン層内の同一平面上に形成することにより、最もシ
ンプルでお互いのオーバーラップが無く、寄生容量を大
幅に低減したバイポーラトランジスタを実現できる。

【００１５】ここで、前記第２の半導体層は、前記エミ
ッタ領域からみて前記外部ベース領域と反対側に堀込ま
れた段差部分を有し、前記掘込まれた段差部分の側面に
前記真性ベース領域が露出していることを特徴とする。
すなわち、ベース電極取り出し部とは反対側において、
真性エミッタと真性ベース領域とを浅いトレンチで分離
することにより、寄生バイポーラ領域が無く、ベース・
コレクタ耐圧が高い素子を実現できる。

【００１６】また、前記真性ベース領域は前記外部ベー
ス領域を取り囲むようにその周囲に設けられ、前記コレ
クタ引出し領域は、前記コレクタ領域からみて前記外部
ベース領域とは反対側に設けられていることを特徴とす
る。すなわち、トランジスタの平面パターンを、最も内
側にベース、その周囲にエミッタ、その外側にコレクタ
の順に配置することにより、ベース抵抗や容量を低減
し、コレクタ抵抗も低減し、エミッタ面積を有効に増大
できる理想的なトランジスタを実現できる。

【００１７】

【発明の実施の形態】以下に図面を参照しつつ本発明の
実施の形態について説明する。

【００１８】図１は、本発明の第１の実施の形態に係る
半導体装置の構成を表す概略図である。すなわち、同図
は、ＳＯＩ基板上に形成したｎｐｎ型バイポーラトラン
ジスタを表し、同図（ａ）は、その概略平面図、同図
（ｂ）は、そのＡ−Ａ’線概略断面図である。

【００１９】本実施形態においては、ＳＯＩ層１”に、
真性コレクタ領域となるｎ^- 拡散層領域２と、コレクタ
電流をコレクタ電極１５Ｃまで引き出すためのｎ⁺ 拡散
領域２’とが形成されている。そして、ＳＯＩ層１”の
上には、エピタキシャル技術によりベース領域となるｐ
型単結晶シリコン膜４が形成され、その上に形成された
多結晶シリコン膜１０からの固相拡散によりエミッタ拡
散層１０’が形成されている。このようにして形成され
たエミッタ、コレクタ、ベースの各領域は、それぞれエ
ミッタ電極１５Ｅ、コレクタ電極１５Ｃ、ベース電極１
５Ｂにそれぞれ接続されている。

【００２０】本実施形態の特徴のひとつは、べースの構
造にある。すなわち、外部べース領域（ベース引出し領
域）４ｂも真性べース領域４ａと同様にしてｐ型単結晶
シリコン膜４を用い、ボロンのイオン注入などでｐ⁺ 型
に低抵抗化して形成されている。単結晶シリコン膜４の
上には、深い素子分離領域を兼ねた層間絶縁膜３’が堆
積されている。層間絶縁膜３’の上には、さらに層間絶
縁膜１１が積層され、エミッタコンタクト１２、ベース
コンタクト１３およびコレクタコンタクト１４のコンタ
クト開口を介して、電極１５Ｅ、１５Ｂ、１５Ｃが形成
されている。

【００２１】また、べースコンタクト１３までの経路の
さらなる低抵抗化のために、窒化シリコン膜５をマスク
としてシリサイド層１６が形成されている。なお、この
場合、ｐ型単結晶シリコン膜４の形成方法は、従来例の
ように、エピタキシャル技術を用いても良く、または、
アモルファスシリコンや多結晶シリコンを堆積してボロ
ン（Ｂ）などの不純物をイオン注入などによりドーピン
グし、少なくとも真性ベース領域４ａをアニールにより
単結晶化して形成しても良い。また、マスク材として
は、酸化シリコン膜を用いることもできる。

【００２２】このような構成により、従来例で必要とさ
れる多段層のべースの加工や、エミッタコンタクト１０
８の側壁絶縁膜１０９の形成などが必ずしも必要でな
く、構造とプロセスとが簡略化されている。

【００２３】また、エミッタ面積を削減するために図１
５に示したような側壁絶縁膜を形成したとしても、図１
５に示した従来のＳＯＩ基板上のバイポーラトランジス
タと比較して、エミッタと外部べース間の寄生容量を大
幅に低減できるので、トランジスタの高周波特性を向上
できる。

【００２４】コレクタコンタクト１４の周辺において
は、本実施形態では、あらかじめ薄い酸化膜や窒化膜な
どの絶縁膜１７で保護しておくプロセスを用いることで
ｐ型単結晶シリコン膜４が形成されない様にしている。
しかし、従来例のように、全面に単結晶シリコン膜４を
形成し、後でｎ型にドーピングしても構わない。ただ
し、本実施形態のようにすることで、真性コレクタ領域
となるｎ−拡散層２とコレクタコンタクト１４を形成す
るコレクタ電極取り出し部間の素子分離領域３の上での
ｐ型単結晶シリコン膜４のスペース加工が不要となり、
素子分離領域の幅の微細化が可能となる。

【００２５】なお、説明の便宜上図示していないが、実
際は、ｐ型単結晶シリコン膜４からの不純物が真性コレ
クタ領域２側へ多少拡散するために、べース・コレクタ
接合は、ＳＯＩ層１‘’の内部にわずかにずれて形成さ
れる。また、本実施形態は、ＳＯＩ基板でなく、従来の
バルク基板を用いたバイポーラトランジスタについても
同様に適用することができる。

【００２６】次に、本発明の第２の実施の形態について
説明する。

【００２７】図２は、本発明の第２の実施形態に係る半
導体装置としてのｎｐｎ型バイポーラトランジスタを示
す図であり、同図（ａ）はその平面図、同図（ｂ）はそ
のＡ−Ａ’線断面図である。本実施形態については、図
１に関して前述した実施形態と同様の部分については、
同一の符合を付して詳細な説明を省略する。

【００２８】本実施形態においては、エミッタ形成を最
上層のコンタクト形成とマージした構造を有する点が特
徴的である。このため、層間絶縁膜工程を１層分削減で
きる。その形成プロセスとしては、べース領域４ａ、４
ｂの形成後に層間絶縁膜１１を堆積し、まず、エミッタ
ヘのコンタクト１２を開孔する。すなわち、平面図に示
すようなフォトレジストをマスクに層間絶縁膜１１をエ
ッチングし、さらに露出した窒化シリコン膜や酸化シリ
コン膜或いはそれらの複合膜である絶縁膜５をエッチン
グしてエミッタコンタクト１２を開孔する。

【００２９】その後、前述の場合と同様に多結晶シリコ
ン膜１０を堆積し、砒素などのｎ型不純物をイオン注入
などの方法でドーピングし、熱処理工程により拡散、活
性化させて、ｐ型単結晶シリコン膜４の真性ベース領域
４ａの中央部にエミッタとなるｎ⁺ 型拡散領域１０’を
形成する。

【００３０】その後、べースコンタクト１３あるいはコ
レクタコンタクト１４を開孔し、所定の配線プロセスを
適用する。本実施形態においては、電極１５Ｅ、１５
Ｂ、１５Ｃの加工と同時に多結晶シリコン膜１０を加工
するようにしても良く、または、予めＣＭＰ（chemical
mechanical polishing ）などにより、表面の多結晶シ
リコン層１０は取り除いた状態で電極形成工程に入るよ
うにしても良い。

【００３１】また、エミッタ形成に際しては、多結晶シ
リコン膜１０を設ける代わりに、ｐ型単結晶シリコン膜
４の上へのシリコンの選択成長技術を用いれば、前述し
た従来どおりの配線工程を同様に適用することもでき
る。

【００３２】また、多結晶シリコン膜１０の上に図示し
ないシリサイド膜などを形成しても良い。

【００３３】次に、本発明の第３の実施の形態について
説明する。

【００３４】図３は、本発明の第３の実施形態に係る半
導体装置としてのｎｐｎ型バイポーラトランジスタを示
す図であり、同図（ａ）はその平面図、同図（ｂ）はそ
のＡ−Ａ’線断面図である。本実施形態については、前
述した各実施形態と同様の部分については、同一の符合
を付して詳細な説明を省略する。

【００３５】本実施形態では、コレクタ電極１５Ｃのコ
ンタクト部１４を浅い素子分離領域３の底部まで延在さ
せて形成している。このため、図１に関して前述したよ
うなｐ型単結晶シリコン膜４のコレクタ部保護膜１７が
不要となり、さらに工程の短縮化を図れるとともに、コ
レクタコンタクト１４を、真性コレクタ領域２に対して
フォトリソグラフィ工程のマスク合わせ精度程度まで近
づけて形成できるため、コレクタ抵抗の低減が可能とな
り、素子を微細化することもできる。

【００３６】また、本実施形態では、第２実施形態にお
いて説明したように、エミッタ形成を選択シリコン層１
８を介して行っている。すなわち、単結晶シリコン膜４
の上に形成した窒化シリコン膜などのマスク５にエミッ
タ開口を設け、このエミッタ開口の部分のみに選択的
に、シリコン膜１８を成長させる。このシリコン膜１８
からｎ型不純物を固相拡散させることにより、エミッタ
領域１０’を形成することができる。

【００３７】次に、本発明の第４の実施の形態について
説明する。

【００３８】図４は、本発明の第４の実施形態に係る半
導体装置としてのｎｐｎ型バイポーラトランジスタを示
す図であり、同図（ａ）はその平面図、同図（ｂ）はそ
のＡ−Ａ’線断面図である。本実施形態についても、前
述した各実施形態と同様の部分については、同一の符合
を付して詳細な説明を省略する。

【００３９】本実施形態では、ＳＯＩ層１”の膜厚を、
真性コレクタ領域となるｎ^- 領域が埋め込み酸化膜１’
に達するまで薄くしている。このため、コレクタ電流の
取り出しのためのｎ⁺ 拡散層領域２’を真性コレクタ領
域２の両側に分断して設け、それぞれにコレクタコンタ
クト１４を形成している。もともと、バイポーラトラン
ジスタの高注入状態では、電流のクラウディングが生
じ、コレクタ電流は、真性コレクタ領域の周辺を介して
流れるようになるため、同図に示したように電流引き出
し用のｎ⁺ 拡散層２’が真性領域の直下に形成されてい
ない本構造でも、駆動能力上の不具合は少ない。また、
素子分離領域３をＬＯＣＯＳ（local oxidation of sil
icon）を用いて形成することで、ＬＯＣＯＳ特有の流線
的なエッジ形状によりトレンチ分離に比べコレクタへの
電流が流れやすくなるものと考えられる。

【００４０】なお、ｎ⁺ 拡散層２’の形成に関しては、
予めフォトマスクを用いてイオン注入により形成してお
いても良く、または、コレクタコンタクト１４を開孔し
た後に選択的にイオン注入して形成しても良い。また、
本実施形態では、図４（ａ）に示したように、外部ベー
スは、コレクタコンタクト１４の取り出し方向と直交す
る方向に取り出して設置している。これにより、外部べ
ースとコレクタｎ＋との間の平面的な重なりを大幅に減
らすことが出来るため、外部べースの下の素子分離絶縁
膜３の膜厚を薄くしても、寄生容量の増大という問題を
抑制することができる。その結果として、例えば図示し
たような薄いＬＯＣＯＳ（local oxidation of silico
n）酸化膜３を用いても問題なくなる。

【００４１】また、本実施例のように、真性コレクタ２
を埋め込み酸化膜１’に達するように形成すると、ＳＯ
Ｉ層１”の膜厚によってはべース・コレクタ接合の空乏
層が埋め込み酸化膜まで達する程度になる可能性があ
る。本来、エミッタとコレクタとのパンチスルー耐圧を
維持するためには、この空乏層を極力コレクタ側に伸ば
す必要がある。空乏層が下方向に埋め込み酸化膜１’ま
で達しても、横方向に伸びる余地があるので、大きな耐
圧の劣化は無いが、コレクタ抵抗の低減のためにｎ^- 領
域が狭められると、支障が生じることが考えられる。そ
の場合、図４に示したようにｐ型基板１の少なくとも真
性コレクタ領域２の下の部分を真性コレクタと同様にｎ
^- 型としてコレクタと同電位などの所定の電位に設定す
ることにより、空乏層は埋め込み酸化膜１’を介してさ
らにシリコン基板１中に伸びることができ、上記の問題
を解消できる可能性がある。なお、コレクタと同電位に
する場合はコレクタ基板間の寄生容量も抑制するとがで
きる。

【００４２】また、本実施形態においては、エミッタ部
の多結晶シリコン１０をＣＭＰなどでエッチングしてコ
ンタクトホールの内部にとどめるようにしている。

【００４３】次に、本発明の第５の実施の形態について
説明する。

【００４４】図５は、本発明の第５の実施形態に係る半
導体装置としてのｎｐｎ型バイポーラトランジスタを示
す図であり、同図（ａ）はその平面図、同図（ｂ）はそ
のＡ−Ａ’線断面図である。本実施形態についても、前
述した各実施形態と同様の部分については、同一の符合
を付して詳細な説明を省略する。

【００４５】本実施形態においては、コレクタコンタク
ト部１４において素子分離絶縁膜３を取り除き、ｎ⁺ 拡
散層２’の形成を素子分離絶縁膜３をマスクにして形成
するようにしている。これにより、ｎ⁺ 型領域２’とベ
ース・コレクタ接合との間の距離が対称となり、特性の
ばらつきなどを解消できる。

【００４６】また、本実施形態では、単結晶シリコン膜
４とシリサイド１６をコレクタ部にも形成しており、こ
れにより、薄膜ＳＯＩ層を用いてもコレクタ抵抗を十分
に低減できる。また、べース電流とコレクタ電流を上か
ら見て放射状に流すような平面パターンを採用してお
り、これにより電流のクラウディングによる抵抗の増大
を最大限に抑えることができる。本実施形態では、３方
向でコレクタ電流を流し、１方向は、べース電極取り出
しに用いているが、４方向に電流を流すようにしても良
い。

【００４７】図６は、このように４方向に電流を流すよ
うにしたトランジスタの透視平面パターンを例示した概
略図である。すなわち、同図においては、エミッタコン
タクト８が中央に設けられ、エミッタの多結晶シリコン
膜１０が図中の右下方向に延在して形成されている。ま
た、エミッタコンタクト８の周囲には、ベースとなるｐ
型シリコン膜４が取り囲み、図中の左下方向に延在して
形成されている。さらに、その周囲の４方向にコレクタ
電極１５Ｃがそれぞれ形成されている。このような電極
パターンとすれば、エミッタを中心とした４方向にコレ
クタ電流を流すことができるようになり、電流のクラウ
ディングによる抵抗の増大を極めて効果的に抑制するこ
とができるようになる。

【００４８】次に、本発明の第６の実施の形態について
説明する。

【００４９】図７は、本発明の第６の実施形態に係る半
導体装置としてのｎｐｎ型バイポーラトランジスタを示
す図であり、同図（ａ）はその平面図、同図（ｂ）はそ
のＡ−Ａ’線断面図、同図（ｃ）はそのＢ−Ｂ’線断面
図である。本実施形態についても、前述した各実施形態
と同様の部分については、同一の符合を付して詳細な説
明を省略する。

【００５０】本実施形態においては、ベース引出し電極
となるｐ型単結晶シリコン層４に対するシリサイドの形
成に特徴を有する。すなわち、もともとマスク材５と単
結晶シリコン層４とを同一のリソグラフィ工程を用いて
加工している。このため、単結晶シリコン膜４の上には
マスク材５が積層されている。サリサイドによるシリサ
イド膜１６は、単結晶シリコン膜４を露出させた外周部
にのみ選択的に形成されている。これによりマスク材５
の加工が不要となり工程を簡略化することができる。ま
た、もともと真性べース領域４ａやエミッタ領域１０’
にシリサイドが形成されないようにマスク材５を形成し
ていたが、本実施形態ではマスク材５と真性ベース領域
４ａあるいはエミッタコンタクト８との合わせ余裕が不
要となり、素子の微細化が可能となる。

【００５１】図８および図９は、本実施形態の半導体装
置の製造方法を表す要部工程断面図である。まず、単結
晶または多結晶などのシリコン膜４の上にマスク材５と
しての酸化シリコン膜あるいは窒化シリコン膜あるいは
これらの複合膜を堆積した後に、図８に示したようにこ
れらを同一のレジストマスクで加工する。この時に、レ
ジストマスクの形成直後から図８の状態になってからの
いずれかの時点においてマスク材５を等方的にエッチン
グ後退させて、シリサイド１６の形成領域を制御するこ
とも可能である。

【００５２】この後、図９に示したように、サリサイド
法などを用いてシリコン膜４の周辺部に沿ってシリサイ
ド膜１６を形成する。このようにシリサイド１６をシリ
コン膜４の外周のみに形成したのではベースの引出し抵
抗を十分に低減できないように思われる。しかし、先に
説明したように、本発明によれば、素子の微細化が可能
であり、特に、図８に符合Ａで示した間隔を微細化する
ことにより、周辺シリサイド部１６と真性ベース領域４
ａとの距離を小さくすることができる。このため、本実
施形態によっても、ベース抵抗を十分に低下させること
が可能である。

【００５３】次に、本発明の第７の実施の形態について
説明する。

【００５４】図１０は、本発明の第７の実施形態に係る
半導体装置としてのｎｐｎ型バイポーラトランジスタを
示す図であり、同図（ａ）はその平面図、同図（ｂ）は
そのＡ−Ａ’線断面図、同図（ｃ）はそのＢ−Ｂ’線断
面図である。本実施形態についても、前述した各実施形
態と同様の部分については、同一の符合を付して詳細な
説明を省略する。

【００５５】これまでに説明した各実施形態において
は、真性ベース領域４ａとベース引出し領域４ｂとをｐ
型単結晶シリコン層４を用いて形成した。これは、バル
ク基板を用いた従来技術をそのまま援用できるようにし
たものであり、このときベース電極引出し領域４ｂの下
に厚い絶縁膜（素子分離領域３）を介することで、ベー
ス引出し領域４ｂへの寄生容量を低減している。しかし
ながら、ＳＯＩ基板上での素子を構成する場合には、こ
の厚い絶縁膜３の役割をＳＯＩ基板の埋め込み酸化膜
１’が兼ねるような構造とすることで、素子分離領域３
および３’が不要となり、さらに簡略化された構造、プ
ロセスを実現することができる。

【００５６】図１０に示した実施形態においては、埋め
込み絶縁膜１’の上のシリコン層１”がメサ状に加工さ
れ、その周囲は、ＳＴＩ（shallow trench isolation）
のような埋め込み酸化層３０により素子分離されてい
る。メサ状のシリコン層１”の表面付近には、真性ベー
ス領域２２と真性エミッタ領域１０’とが形成されてい
る。真性ベース領域２２の下には、コレクタ領域２１が
設けられ、ｎ⁺ 型拡散層２を介してコレクタ電極１５Ｃ
に接続されている。また、真性ベース領域２２は、ｐ⁺
型のベース引出し領域２３を介してベース電極１５Ｂに
接続されている。また、真性エミッタ領域１０’は、シ
リコン膜１０を介して、エミッタ電極１５Ｅに接続され
ている。

【００５７】ここで、真性ベース領域２２と真性エミッ
タ領域１０’とは、例えば、低加速電圧でのイオン注入
やエピタキシャル技術あるいは固相拡散などの種々の方
法により形成することができる。ここでは、真性ベース
領域２２は、ボロン（Ｂ）のイオン注入、エミッタ領域
１０’は、エミッタコンタクト８中に形成した多結晶シ
リコン膜１０にイオン注入によりドーピングした砒素を
熱処理工程によって固相拡散させることにより形成す
る。

【００５８】本実施形態において特徴的な点は、コレク
タ電極引出し用のｎ⁺ 型拡散層２とベース電極取り出し
用ｐ⁺ 型拡散層２３とがメサ状のシリコン層２１の上、
つまり同一平面上に形成されている点である。これによ
り、これらの引出し電極を階層構造とする必要がなくな
り、構造をはるかに簡略化することができるとともに、
これらの拡散層の間の寄生容量もベース電極取り出し用
ｐ⁺ 拡散層２３のコレクタ側のエッジ成分のみに限定す
ることができ、寄生容量を大幅に低減することができ
る。これにより、簡略な構成で高周波特性が良好なトラ
ンジスタを実現できる。

【００５９】次に、本発明の第８の実施の形態について
説明する。

【００６０】図１１は、本発明の第８の実施形態に係る
半導体装置としてのｎｐｎ型バイポーラトランジスタを
示す図であり、同図（ａ）はその平面図、同図（ｂ）は
そのＡ−Ａ’線断面図、同図（ｃ）はそのＢ−Ｂ’線断
面図である。本実施形態についても、前述した各実施形
態と同様の部分については、同一の符合を付して詳細な
説明を省略する。

【００６１】本実施形態は、図１０に関して前述した第
７実施形態の変形例である。すなわち、図１０（ｂ）に
示したように、第７実施形態においては、ベース電極取
り出しｐ⁺ 拡散層２３を真性エミッタ拡散層１０に対し
て片側のみに形成している。このため、図１０（ｂ）に
おいて符合Ａで示した領域、つまりベース引出し用のｐ
⁺ 拡散層２３とは反対側では、真性ベース領域２２にベ
ース電位がうまく伝わらず、バイポーラアクションが生
じにくい場合もあり得る。

【００６２】これに対して、本実施形態においては、図
１１（ｂ）に示したように、この領域に堀り込み段差部
２４を形成して、ベース電位が伝わりにくい領域を削除
している。すなわち、この堀込み段差部分２４の側面に
は、真性ベース領域２２が露出している。

【００６３】このとき、エミッタコンタクト８中の多結
晶シリコン１０と堀り込み２４をセルフアライン的に形
成する場合は、図１２に示したように、エミッタコンタ
クト８となる部分を予め窒化シリコン膜などのエミッタ
部マスク材２５を形成しておき、これとレジストとをマ
スクにしてシリコンをエッチングすることで堀り込みを
形成し、その後層間絶縁膜を堆積した後に、ＣＭＰなど
で平坦化して、このマスク材２５の頭を出した後、マス
ク材を選択的に除去することによりミッタコンタクト８
を開口し、多結晶シリコンを形成するようにすれば良
い。

【００６４】本実施形態によれば、寄生バイポーラ部が
なくなるため、高周波特性がさらに改善される。また、
コレクタ取り出し用ｎ＋拡散層２と真性ベース領域２２
との実効的な距離を遠ざけることも同時にできるので、
ベース・コレクタ間の耐圧も向上し、安定した動作が可
能となる。

【００６５】また、図１１および図１２においては、エ
ミッタ領域１０’の片側をコレクタ引出し領域２の端ま
で堀込む場合を例示したが、本発明はこれに限定されな
い。例えば、この他にも、エミッタ領域１０’の片側か
らコレクタ領域２１の一部に渡って部分的にエッチング
して、溝状の堀込み段差部を設けても良い。このように
した場合には、コレクタ引出し領域２の上面は、エッチ
ングされないので、ベース引出し領域２３とコレクタ引
出し領域２との上面を同一の高さに維持することができ
る。

【００６６】次に、本発明の第９の実施の形態について
説明する。

【００６７】図１３は、本発明の第９の実施形態に係る
半導体装置としてのｎｐｎ型バイポーラトランジスタを
示す図であり、同図（ａ）はその平面図、同図（ｂ）は
そのＡ−Ａ’線断面図、同図（ｃ）はそのＢ−Ｂ’線断
面図である。本実施形態についても、前述した各実施形
態と同様の部分については、同一の符合を付して詳細な
説明を省略する。

【００６８】本実施形態は、前述した第８実施形態のさ
らなる変形例である。すなわち、その構成は、基本的に
は、図１１に示したものと類似するが、平面パターンに
特徴を有する。すなわち、ベース電極取り出しｐ＋拡散
層２３を中心にして、その外側にエミッタ領域１０’、
さらにその外側にコレクタ取り出し領域２を形成してい
る。さらに具体的には、メサ状のシリコン層１”の中央
部には、ベース引出し用のｐ⁺ 型拡散領域２３が設けら
れ、ベース電極１５Ｂに接続されている。その外側に
は、エミッタ領域１０’が表面部分に形成され、その下
に、真性ベース領域２２、コレクタ領域２１がそれぞれ
形成されている。エミッタ領域１０’は、多結晶シリコ
ン膜１０を介してエミッタ電極１５Ｅに接続されてい
る。これらの外側のシリコン層の表面には、堀り込み２
４が設けられ、その外側には、コレクタ引出し用のｎ＋
型拡散層２が形成され、コレクタ電極１５Ｃに接続され
ている。

【００６９】本実施形態によれば、エミッタの面積を増
大しても、一番内側のベースの面積およびコレクタ側の
周辺長さがあまり増大しないため、高周波特性を制限す
るベース抵抗やベース容量の増大を抑制することができ
る。さらに、コレクタ側は、放射状に拡がっているの
で、たとえ、掘り込み２４によって薄膜化してもコレク
タ抵抗を低く維持することができる。以上説明した構成
上の特徴により、寄生容量と寄生抵抗を効果的に低減す
ることができ、より優れた高周波特性を実現することが
できる。

【００７０】

【発明の効果】本発明は、以上説明した形態で実施さ
れ、以下に説明する効果を奏する。まず、本発明によれ
ば、真性べース領域および外部べース領域を、選択的に
表面をシリサイド化した単一膜で形成することにより、
エミッタと外部べ一ス間の寄生容量を削減できるととも
に、工程が簡略化され、また、平坦性の良い構造が実現
できる。

【００７１】また、本発明によれば、エミッタ形成を配
線用コンタクト形成プロセスと同時に行うことにより、
層間工程を１層削減でき、コスト削減が図れる。

【００７２】さらに、本発明のよれば、コレクタ電極用
コンタクトを素子分離領域上に形成することにより、コ
レクタコンタクトを、マスクの合わせ精度程度まで真性
コレクタ領域に近づけられるため、コレクタ抵抗の上昇
を極力低減できる。さらに、構造と工程がシンプルにな
り、製造も容易となる。

【００７３】さらに、本発明によれば、コレクタコンタ
クトをエミッタからみて２以上の方向に設置し、べース
からコレクタヘの空乏層が埋め込み酸化膜まで達するま
で、薄いＳＯＩ層を用いてバイポーラトランジスタを構
成することにより、複数方向に設置したコレクタコンタ
クトにより、コレクタ電流のクラウディングを抑えら
れ、真性コレクタ部の空乏層が埋め込み酸化膜まで達し
ても、十分な駆動能力が得られ、このように薄膜するこ
とにより、例えば薄膜であることが必須な高性能ＣＭＯ
Ｓデバイスを同一チップ上に形成する上で、非常にマッ
チングが良くなる。

【００７４】また、本発明によれば、少なくとも、べー
ス直下の埋め込み酸化膜下の基板の導電型をコレクタと
同一とし、かつ、べース不純物濃度に対して桁違いに低
濃度に設定することにより、ＳＯＩ基板の膜厚が薄くな
り、べース直下の空乏層が埋め込み酸化膜に達しても、
さらに埋め込み酸化膜を介して基板に伸びるため、べー
ス側への空乏層の伸びを押さえ、エミッタ・コレクタ間
の耐圧を悪化させずにＳＯＩ基板の薄膜化が図れる。

【００７５】また、本発明によれば、真性トランジスタ
領域の複数の側を取り囲む様に同じ分離幅の素子分離領
域を形成することにより、真性領域を取り囲むコレクタ
ｎ⁺拡散層を真性領域に対して等しい距離を保って形成
でき、安定な素子特性が得られる。

【００７６】また、本発明によれば、ベース引出し領域
の外周部にセルフアライン的にシリサイド層を設けるこ
とにより、ベース抵抗を効果的に低減し、素子の微細化
も容易となる。

【００７７】また、本発明によれば、ベース電極取り出
し用のｐ⁺ 型拡散層とコレクタ電極取り出し用のｎ⁺ 型
拡散層とを、共にメサ状のシリコン層内の同一平面上に
形成することにより、最もシンプルでお互いのオーバー
ラップが無く、寄生容量を大幅に低減したバイポーラト
ランジスタを実現できる。

【００７８】さらに、本発明のよれば、ベース電極取り
出し部とは反対側において、真性エミッタと真性ベース
領域とを浅いトレンチで分離することにより、寄生バイ
ポーラ領域が無く、ベース・コレクタ耐圧が高い素子を
実現できる。

【００７９】また、本発明によれば、トランジスタの平
面パターンを、最も内側にベース、その周囲にエミッ
タ、その外側にコレクタの順に配置することにより、ベ
ース抵抗や容量を低減し、コレクタ抵抗も低減し、エミ
ッタ面積を有効に増大できる理想的なトランジスタを実
現できる。

【００８０】以上詳述したように、本発明によれば、Ｓ
ＯＩ基板やバルク基板を用いたバイポーラトランジスタ
において、寄生容量や寄生抵抗を効果的に軽減し、素子
を微細化し、同時に、構造・プロセスをもシンプル化す
ることにより、製造コストも低減すことができる半導体
装置を提供することができ、産業上のメリットは多大で
ある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置の
構成を表す概略図である。

【図２】本発明の第２の実施形態に係る半導体装置とし
てのｎｐｎ型バイポーラトランジスタを示す図であり、
同図（ａ）はその平面図、同図（ｂ）はそのＡ−Ａ’線
断面図である。

【図３】本発明の第３の実施形態に係る半導体装置とし
てのｎｐｎ型バイポーラトランジスタを示す図であり、
同図（ａ）はその平面図、同図（ｂ）はそのＡ−Ａ’線
断面図である。

【図４】本発明の第４の実施形態に係る半導体装置とし
てのｎｐｎ型バイポーラトランジスタを示す図であり、
同図（ａ）はその平面図、同図（ｂ）はそのＡ−Ａ’線
断面図である。

【図５】本発明の第５の実施形態に係る半導体装置とし
てのｎｐｎ型バイポーラトランジスタを示す図であり、
同図（ａ）はその平面図、同図（ｂ）はそのＡ−Ａ’線
断面図である。

【図６】４方向に電流を流すようにしたトランジスタの
透視平面パターンを例示した概略図である。

【図７】本発明の第６の実施形態に係る半導体装置とし
てのｎｐｎ型バイポーラトランジスタを示す図であり、
同図（ａ）はその平面図、同図（ｂ）はそのＡ−Ａ’線
断面図、同図（ｃ）はそのＢ−Ｂ’線断面図である。

【図８】第６実施形態の半導体装置の製造方法を表す要
部工程断面図である。

【図９】第６実施形態の半導体装置の製造方法を表す要
部工程断面図である。

【図１０】本発明の第７の実施形態に係る半導体装置と
してのｎｐｎ型バイポーラトランジスタを示す図であ
り、同図（ａ）はその平面図、同図（ｂ）はそのＡ−
Ａ’線断面図、同図（ｃ）はそのＢ−Ｂ’線断面図であ
る。

【図１１】本発明の第８の実施形態に係る半導体装置と
してのｎｐｎ型バイポーラトランジスタを示す図であ
り、同図（ａ）はその平面図、同図（ｂ）はそのＡ−
Ａ’線断面図、同図（ｃ）はそのＢ−Ｂ’線断面図であ
る。

【図１２】第８実施形態の半導体装置の製造方法を表す
要部工程断面図である。

【図１３】本発明の第９の実施形態に係る半導体装置と
してのｎｐｎ型バイポーラトランジスタを示す図であ
り、同図（ａ）はその平面図、同図（ｂ）はそのＡ−
Ａ’線断面図、同図（ｃ）はそのＢ−Ｂ’線断面図であ
る。

【図１４】従来のｎｐｎ型のバイポーラ型トランジスタ
の構成を表す概略図である。

【図１５】ＳＯＩ基板上に形成された従来のバイポーラ
トランジスタの構成を表す概略図である。

【符号の説明】

１、１０１ Ｓｉ基板 １’、１０１’ 埋め込み酸化膜 ２、１０２ コレクタ電極取り出し用ｎ＋拡散層 ２’、１０２’ ｎ型埋め込み拡散層 ３、１０３ 浅い素子分離領域 ３’、１０３’ 深い素子分離領域 ４、１０４ ｐ型単結晶Ｓｉ膜 １０４′ ｎ型シリコン単結晶シリコン膜 ５、１０５ ＳｉＮ膜 ６、１０６ ｐ型多結晶シリコン膜 １０６′ ｎ型多結晶シリコン膜 ７、１０７、１０７′ 絶縁膜 ８、１０８ エミッタコンタクト ９、１０９ 側壁絶縁膜 １０、１１０ 多結晶Ｓｉ膜 １０’、１１０’ エミッタ拡散層 １１、１１’、１１１’ 層間絶縁膜 １２、１１２ エミッタコンタクト １３、１１３ べースコンタクト １４、１１４ コレクタコンタクト １５、１１５ 電極配線 １６、１１６ 低抵抗膜 ３０ 素子分離絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉 富 貞 幸 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 吉 見 信 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 寺 内 衛 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 (72)発明者 布 施 常 明 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 川 中 繁 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 篠 智 彰 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F003 AP05 AZ03 BA97 BB06 BB08 BB90 BC05 BC90 BE07 BE08 BE90 BG10 BH07 BP06 BP33 BP34 BP94 BS06

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１の半導体層と、前記第１の半導体層の
   上に設けられた埋め込み絶縁層と、前記埋め込み絶縁層
   の上に選択的に設けられた第２の半導体層と、前記第２
   の半導体層の周囲において前記埋め込み絶縁層の上に設
   けられた素子分離絶縁層と、前記第２の半導体層の上に
   設けられた層間絶縁層と、ベース電極と、コレクタ電極
   と、を備え、 前記第２の半導体層は、その表面に選択的に設けられた
   第１導電型のエミッタ領域と、前記エミッタ領域に接し
   てその下に設けられた第２導電型の真性ベース領域と、
   前記真性ベース領域と前記埋め込み絶縁層とに接して前
   記真性ベース領域の下に設けられた第１導電型のコレク
   タ領域と、前記真性ベース領域と前記埋め込み絶縁層と
   に接して設けられ前記真性ベース領域よりも高いキャリ
   ア濃度を有する第２導電型の外部ベース領域と、前記コ
   レクタ領域と前記埋め込み絶縁層とに接して設けられ前
   記コレクタ領域よりも高いキャリア濃度を有する第１導
   電型のコレクタ引出し領域と、を有し、 前記ベース電極は、前記層間絶縁層に設けられた開口を
   介して前記外部ベース領域に接続され、 前記コレクタ電極は、前記層間絶縁層に設けられた開口
   を介して前記コレクタ引出し領域に接続されていること
   を特徴とする半導体装置。
2. 【請求項２】前記第２の半導体層は、前記エミッタ領域
   からみて前記外部ベース領域と反対側に堀込まれた段差
   部分を有し、前記掘込まれた段差部分の側面に前記真性
   ベース領域が露出していることを特徴とする請求項１記
   載の半導体装置。
3. 【請求項３】前記真性ベース領域は前記外部ベース領域
   を取り囲むようにその周囲に設けられ、 前記コレクタ引出し領域は、前記コレクタ領域からみて
   前記外部ベース領域とは反対側に設けられていることを
   特徴とする請求項１または２に記載の半導体装置。