JP2002334889A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 バイポーラトランジスタを有する半導体装置
において、従来と比較して加工の工程数を低減し、加工
バラツキを低減することで、製造コストの削減、歩留ま
り及び電気特性を向上することを目的とする。 【解決手段】 真性ベース層上の中央部のみに第３のシ
リコン酸化膜を残す。レジスト膜を形成し、Ｐ型の多結
晶シリコン膜、Ｐ型のシリコン膜と第１の多結晶シリコ
ン膜との３層膜を同時にエッチングする。この結果、エ
ッチング回数を削減できる。また、Ｐ型のシリコン膜と
第１の多結晶シリコン膜も外部ベース電極の一部として
機能するので、バイポーラトランジスタのベース抵抗を
低減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラトラン
ジスタを有する半導体装置およびその製造方法に関する
ものである。

【０００２】

【従来の技術】近年、移動体通信機器の高性能化や小型
化が進展する中で、半導体装置に搭載されるバイポーラ
トランジスタには、より高帯域での高周波動作や、より
低消費電力での高速動作が要求されている。このような
要求を満足する一手段として、高速なバイポーラトラン
ジスタを有する半導体装置の提案が数多くみられる。

【０００３】以下、このようなバイポーラトランジスタ
を有する従来の半導体装置の製造方法について、図面を
参照しながら説明する。図１５〜図３０は、従来の半導
体装置の製造工程を示す断面図である。なお、レジスト
膜の除去工程については説明を省略している。

【０００４】まず、図１５に示すように、比抵抗が例え
ば１０〜１５Ω・ｃｍの（１００）面を主面とするシリ
コン単結晶からなるＰ型半導体基板２００にレジスト膜
（図示せず）を形成し、これを用いてＰ型半導体基板２
００のバイポーラトランジスタ形成領域にＮ型埋め込み
層２０１を形成する。熱処理を行った後、全面にＮ型エ
ピタキシャル層２０２を形成する。次に、Ｎ型埋め込み
層２０１の側方にこれより深いトレンチ２０３を形成
し、熱酸化を行って深いトレンチ２０３の表面を酸化す
る。さらに、例えば多結晶シリコンを堆積後、エッチバ
ックを行って深いトレンチ２０３を多結晶シリコンで充
填する。

【０００５】次に、図１６に示すように、レジスト膜２
０４を形成し、これを用いて浅いトレンチ２０５を形成
する。次に、図１７に示すように、全面に第１のシリコ
ン酸化膜２０６を堆積後、化学的機械研磨法（ＣＭＰ）
などにより平坦化を行い、すべての浅いトレンチ２０５
を第１のシリコン酸化膜２０６で充填する。その後、コ
レクタ金属電極のコンタクト部分にＮ型不純物を注入し
てコレクタ引き出し部２０７を形成する。

【０００６】次に、図１８に示すように、全面に第２の
シリコン酸化膜２０８を形成後、第１の多結晶シリコン
膜２０９を堆積する。その後、レジスト膜２１０を形成
し、これを用いてシリコン酸化膜２０８と第１の多結晶
シリコン膜２０９のエッチングを行い、バイポーラトラ
ンジスタのベース形成領域を定義する。

【０００７】次に、図１９に示すように、選択エピタキ
シャル成長によりＰ型の真性ベース層２１１を形成す
る。この時、第１の多結晶シリコン膜２０９上にもＰ型
のシリコン膜２１２が形成される。このように、Ｐ型の
真性ベース層２１１を選択エピタキシャル成長する場
合、真性ベース層２１１の成長膜厚が厚くなると、選択
性が破れシリコン酸化膜上にもＰ型のシリコン膜２１２
が多結晶成長してパーティクルの原因となる可能性があ
る。そこで、第１の多結晶シリコン膜２０９をＰ型のシ
リコン膜２１２のシード層として形成しておくことが望
ましい。

【０００８】次に、図２０に示すように、第３のシリコ
ン酸化膜２１３を形成する。次に、図２１に示すよう
に、レジスト膜２１４を形成し、これを用いてエッチン
グを行い、真性ベース層２１１の中央部とシリコン膜２
１２との上に第３のシリコン酸化膜２１３を残す。

【０００９】次に、図２２に示すように、Ｐ型の多結晶
シリコン膜２１５を堆積する。この後、第４のシリコン
酸化膜２１６を形成する。次に、図２３に示すように、
レジスト膜２１７を形成し、これを用いてＰ型の多結晶
シリコン膜２１５及び第４のシリコン酸化膜２１６のエ
ッチングを行い、開口窓を形成する。これによって、第
３のシリコン酸化膜２１３の中央部が露出する。

【００１０】次に、図２４に示すように、第５のシリコ
ン酸化膜２１８を堆積後、例えばＮ型の多結晶シリコン
膜を形成し、エッチバックを行ってサイドウォール２１
９を形成する。その後、ウェットエッチを行ってサイド
ウォール２１９に囲まれた部分の第５のシリコン酸化膜
２１８及び第３のシリコン酸化膜２１３をエッチングす
る。これにより、真性ベース層２１１の中央部が露出す
る。

【００１１】次に、図２５に示すように、Ｎ型の多結晶
シリコン膜２２０を形成し、急速熱処理法などにより熱
処理を行う。これにより、Ｎ型の多結晶シリコン膜２２
０中のＮ型不純物が真性ベース層２１１に拡散し、エミ
ッタ層２２１が形成される。次に、図２６に示すよう
に、レジスト膜２２２を形成し、Ｎ型の多結晶シリコン
膜２２０と第５のシリコン酸化膜２１８と第４のシリコ
ン酸化膜２１６をエッチングして、エミッタ引き出し部
を加工する。

【００１２】次に、図２７に示すように、レジスト膜２
２３を形成し、Ｐ型の多結晶シリコン膜２１５をドライ
エッチングにより加工する。続いて、図２８に示すよう
に、レジスト膜２２３をマスクとして第３のシリコン酸
化膜２１３を加工する。さらに、図２９に示すように、
レジスト膜２２３をマスクとしてＰ型のシリコン膜２１
２と第１の多結晶シリコン膜２０９を加工する。ここ
で、図２７〜図２９でレジスト膜２２３は３回のエッチ
ングに対してマスクとして用いられている。

【００１３】次に、図３０に示すように、層間絶縁膜と
して第６のシリコン酸化膜２２４を形成し、化学的機械
研磨法（ＣＭＰ）などを用いて、第６のシリコン酸化膜
２２４の表面を平坦化する。さらに、レジスト膜（図示
せず）をマスクとして、第６のシリコン酸化膜２２４の
一部をエッチングし、コンタクト窓を形成する。最後
に、例えば金属配線として、スパッタリング法などによ
りＡｌ膜を堆積し、その後、レジスト膜（図示せず）を
マスクとしてＡｌ膜をエッチングして、Ａｌ配線２２５
を形成すれば従来の半導体装置が完成する。

【００１４】

【発明が解決しようとする課題】しかしながら上記従来
の半導体装置の製造方法においては、図２７〜図２９に
示す製造工程において、同一レジスト膜をマスクとして
第１に外部ベース電極となる多結晶シリコン膜２１５
と、第２にエミッタ開口窓形成時のストッパ膜となるシ
リコン酸化膜２１３と、第３に真性ベース形成時のシー
ド層となる多結晶ポリシリコン層２０９とその上に形成
されたＰ型のシリコン膜２１２との４層を３度に分けて
加工するために、２度目以降のエッチングではパーティ
クルが発生しやすく歩留まりが低下するという課題があ
った。

【００１５】また、これらのエッチングを一度に行うこ
とは膜種が異なることから難しく、無理に行った場合、
選択性の低いエッチングを行わなければならないため、
上層の被エッチング膜がサイドエッチされ、外部ベース
電極の寸法がばらつくという課題があった。

【００１６】さらに、外部ベース電極としての多結晶シ
リコン膜２１５は、シード層となる多結晶ポリシリコン
層２０９とその上に形成されたＰ型の多結晶シリコン膜
２１２とはエミッタ開口窓形成時のストッパ膜となるシ
リコン酸化膜２１３により絶縁されているために、ベー
ス抵抗が高くなってしまうという課題があった。

【００１７】本発明は上記従来の問題点を解決するもの
で、従来の素子構造を大幅に変更することなく、加工の
工程数を削減し、加工バラツキを低減することで、製造
コストの削減、歩留まり及び電気特性を向上することが
できる半導体装置およびその製造方法を提供することを
目的とする。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置は、半導体基板の活性領域
に設けたバイポーラトランジスタを有する半導体装置で
あって、バイポーラトランジスタは、活性領域に設けた
第１導電型のコレクタ層と、コレクタ層を含むベース形
成領域に開口部を有する第１の絶縁膜と、第１の絶縁膜
上に設けた第１の多結晶半導体膜と、コレクタ層上に設
けた単結晶半導体層からなる第２導電型の真性ベース層
と、第１の多結晶半導体膜上に設けた第２導電型の第２
の多結晶半導体膜と、真性ベース層上に設けた第２の絶
縁膜と、第２の多結晶半導体層および第２の絶縁膜の周
辺部に跨って設けた第２導電型の第３の多結晶半導体膜
からなる外部ベース層と、外部ベース層上に設けた第３
の絶縁膜と、外部ベース層に囲まれた凹部の側面に設け
た第４の絶縁膜と、第２の絶縁膜に設けたエミッタ窓
と、エミッタ窓から真性ベース層に設けた第１導電型の
エミッタ層と、を備えたことを特徴とする。

【００１９】上記の構成により、外部ベース層は、ベー
ス形成領域外に形成される第１および第２の多結晶半導
体膜からなる２層膜と絶縁物を介することなく直接接し
ている。従って、この２層の多結晶半導体膜も外部ベー
スの一部として機能するため、ベース抵抗を低減するこ
とができる。

【００２０】また、上記の半導体装置において、半導体
基板に設けられ活性領域を囲む素子分離領域と、凹部の
側壁に設けた堆積被膜からなるサイドウォールと、エミ
ッタ窓を含む所定領域上に設けた第１導電型の第４の多
結晶半導体膜からなるエミッタ電極と、をさらに備え、
開口部は、少なくともコレクタ層および素子分離領域の
周辺部に跨るように設けて、且つ少なくとも一方向が素
子分離領域上に広げるように設けており、エミッタ窓
は、サイドウォールをマスクにして第２の絶縁膜に設け
ることが好ましい。

【００２１】また、上記の半導体装置において、単結晶
半導体層および第２の多結晶半導体層は、シリコンとゲ
ルマニウムの合金または炭素を含むシリコンとゲルマニ
ウムの合金の混晶半導体層であることが好ましい。

【００２２】次に、本発明による半導体装置の製造方法
は、半導体基板の活性領域に設けたバイポーラトランジ
スタを備えた半導体装置の製造方法であって、活性領域
に第１導電型のコレクタ層を形成する工程Ａと、半導体
基板に活性領域を囲む素子分離領域を形成する工程Ｂ
と、半導体基板上に第１の絶縁膜を形成する工程Ｃと、
第１の絶縁膜上に第１の多結晶半導体膜を形成する工程
Ｄと、第１の多結晶半導体膜および第１の絶縁膜を選択
的に順次エッチングして、少なくともコレクタ層および
素子分離領域の周辺部に跨る開口部を形成する工程Ｅ
と、コレクタ層上に単結晶半導体層からなる第２導電型
の真性ベース層と、第１の多結晶半導体膜上に第２導電
型の第２の多結晶半導体とを形成する工程Ｆと、半導体
基板上に第２の絶縁膜を形成する工程Ｇと、第２の絶縁
膜を選択的にエッチングして、周辺部を除いた真性ベー
ス層上に第２の絶縁膜を残す工程Ｈと、半導体基板上に
第２導電型の第３の多結晶半導体膜からなる外部ベース
層を形成する工程Ｉと、外部ベース層上に第３の絶縁膜
を形成する工程Ｊと、第３の絶縁膜および外部ベース層
を選択的に順次エッチングして、第２の絶縁膜に至る凹
部を形成する工程Ｋと、半導体基板上に第４の絶縁膜を
形成する工程Ｌと、第４の絶縁膜および第２の絶縁膜を
選択的に順次エッチングして、外部ベース層の凹部にエ
ミッタ窓を形成する工程Ｏと、エミッタ窓を通して真性
ベース層に第１導電型のエミッタ層を形成する工程Ｒ
と、第３の多結晶半導体膜と第２の多結晶半導体膜と第
１の多結晶半導体膜とを選択的に且つ同時にエッチング
して、３層膜からなる外部ベース電極を形成する工程Ｓ
と、を備えたことを特徴とする。

【００２３】この構成により、外部ベース電極を形成す
る際に、第３の多結晶半導体膜と第２の多結晶半導体膜
と第１の多結晶半導体膜とからなる３層膜を同時にエッ
チングしている。従って、エッチングを１度に行うた
め、複数回エッチ時のパーティクルの問題は発生しな
い。また、この３層膜はすべてシリコンを主成分とする
導電性の半導体膜である。従って、容易に絶縁膜との選
択性の高いエッチングを行うことができるので、３層膜
の上層がサイドエッチされることはない。よって、外部
ベース電極のエッチング後の寸法バラツキを抑制するこ
とができる。また、外部ベース電極となる第３の多結晶
半導体膜と第２の多結晶半導体膜と第１の多結晶半導体
膜とはそれぞれの間に絶縁物を介さず、直接接してい
る。従って、第２の多結晶半導体膜と第１の多結晶半導
体膜も外部ベースの一部として機能するので、バイポー
ラトランジスタのベース抵抗を低減することができる。

【００２４】また、上記の半導体装置の製造方法におい
て、工程Ｌと工程Ｏの間に、半導体基板上に堆積被膜を
形成する工程Ｍと、堆積被膜を異方性エッチングして、
外部ベース層の側壁に堆積被膜からなるサイドウォール
を形成する工程Ｎと、工程Ｏと工程Ｒの間に、半導体基
板上に第１導電型の第４の多結晶半導体膜を形成する工
程Ｐと、第４の多結晶半導体膜を選択的にエッチングし
て、外部ベース層の凹部を含む所定領域上に第４の多結
晶半導体膜からなるエミッタ電極を形成する工程Ｑと、
をさらに備え、工程Ｆでは、選択エピ成長により単結晶
半導体層と第２の多結晶半導体層とを同時に形成し、工
程Ｏでは、サイドウォールをマスクに第４の絶縁膜およ
び第２の絶縁膜を選択的に順次エッチングして、外部ベ
ース層の凹部にエミッタ窓を形成することが好ましい。

【００２５】また、上記の半導体装置の製造方法におい
て、単結晶半導体層および第２の多結晶半導体層は、シ
リコンとゲルマニウムの合金または炭素を含むシリコン
とゲルマニウムの合金の混晶半導体層であることが好ま
しい。

【００２６】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について、図面を参照しながら説明す
る。図１〜図１４は、第１の実施形態における半導体装
置の製造工程を示す断面図である。なお、レジスト膜の
除去工程については説明を省略している。

【００２７】まず、図１に示すように、比抵抗が例えば
１０〜１５Ω・ｃｍの（１００）面を主面とするシリコ
ン単結晶からなるＰ型半導体基板１００にレジスト膜
（図示せず）を形成し、これを用いてＰ型半導体基板１
００のバイポーラトランジスタ形成領域にＮ型埋め込み
層１０１を形成する。熱処理を行った後、全面にＮ型エ
ピタキシャル層１０２を形成する。次に、Ｎ型埋め込み
層１０１の側方にこれより深いトレンチ１０３を形成
し、熱酸化を行って深いトレンチ１０３の表面を酸化す
る。さらに、例えば多結晶シリコンを堆積後、エッチバ
ックを行って深いトレンチ１０３を多結晶シリコンで充
填する。

【００２８】次に、図２に示すように、レジスト膜１０
４を形成し、これを用いて浅いトレンチ１０５を形成す
る。次に、図３に示すように、全面に第１のシリコン酸
化膜１０６を堆積後、化学的機械研磨法（ＣＭＰ）など
により平坦化を行い、すべての浅いトレンチ１０５を第
１のシリコン酸化膜１０６で充填する。その後、コレク
タ金属電極のコンタクト部分にレジスト膜（図示せず）
をマスクとしてＮ型不純物を注入してコレクタ引き出し
部１０７を形成する。

【００２９】次に、図４に示すように、全面に第２のシ
リコン酸化膜１０８を形成後、第１の多結晶シリコン膜
１０９を堆積する。その後、レジスト膜１１０を形成
し、これを用いてシリコン酸化膜１０８と第１の多結晶
シリコン膜１０９のエッチングを行い、バイポーラトラ
ンジスタのベース形成領域を定義する。

【００３０】次に、図５に示すように、選択エピタキシ
ャル成長によりＰ型の真性ベース層１１１を形成する。
この時、第１の多結晶シリコン膜１０９上にもＰ型のシ
リコン膜１１２が形成される。このように、Ｐ型の真性
ベース層１１１を選択エピタキシャル成長する場合、真
性ベース層１１１の成長膜厚が厚くなると、選択性が破
れシリコン酸化膜上にもＰ型のシリコン膜１１２が多結
晶成長してパーティクルの原因となる可能性がある。そ
こで、第１の多結晶シリコン膜１０９をＰ型のシリコン
膜１１２のシード層として形成しておくことが望まし
い。

【００３１】次に、図６に示すように、第３のシリコン
酸化膜１１３を形成する。次に、図７に示すように、レ
ジスト膜１１４を形成し、これを用いてエッチングを行
い、真性ベース層１１１の中央部のみに第３のシリコン
酸化膜１１３を残す。

【００３２】次に、図８に示すように、Ｐ型の多結晶シ
リコン膜１１５を堆積する。この後、第４のシリコン酸
化膜１１６を形成する。次に、図９に示すように、レジ
スト膜１１７を形成し、これを用いてＰ型の多結晶シリ
コン膜１１５及び第４のシリコン酸化膜１１６のエッチ
ングを行い、開口窓を形成する。これによって、第３の
シリコン酸化膜１１３の中央部が露出する。

【００３３】次に、図１０に示すように、第５のシリコ
ン酸化膜１１８を堆積後、例えばＮ型の多結晶シリコン
膜を形成し、エッチバックを行ってサイドウォール１１
９を形成する。その後、ウェットエッチを行ってサイド
ウォール１１９に囲まれた部分の第５のシリコン酸化膜
１１８及び第３のシリコン酸化膜１１３をエッチングす
る。これにより、真性ベース層１１１の中央部が露出す
る。

【００３４】次に、図１１に示すように、Ｎ型の多結晶
シリコン膜１２０を形成し、急速熱処理法などにより熱
処理を行う。これにより、Ｎ型の多結晶シリコン膜１２
０中のＮ型不純物が真性ベース層１１１に拡散し、エミ
ッタ層１２１が形成される。次に、図１２に示すよう
に、レジスト膜１２２を形成し、Ｎ型の多結晶シリコン
膜１２０と第５のシリコン酸化膜１１８と第４のシリコ
ン酸化膜１１６をエッチングして、エミッタ電極を加工
する。

【００３５】次に図１３に示すようにレジスト膜１２３
を形成し、Ｐ型の多結晶シリコン膜１１５とＰ型のシリ
コン膜１１２と第１の多結晶シリコン膜１０９との３層
を同時にドライエッチングにより加工する。

【００３６】次に、図１４に示すように、層間絶縁膜と
して第６のシリコン酸化膜１２４を形成し、化学的機械
研磨法（ＣＭＰ）などを用いて、第６のシリコン酸化膜
１２４の表面を平坦化する。さらに、レジスト膜（図示
せず）をマスクとして、第６のシリコン酸化膜１２４の
一部をエッチングし、コンタクト窓を形成する。最後
に、例えば金属配線として、スパッタリング法などによ
りＡｌ膜を堆積し、その後、レジスト膜（図示せず）を
マスクとしてＡｌ膜をエッチングして、Ａｌ配線１２５
を形成すれば本発明の半導体装置が完成する。

【００３７】以上のように、本実施形態によれば外部ベ
ース電極を形成する際に、Ｐ型の多結晶シリコン膜１１
５とＰ型のシリコン膜１１２と第１の多結晶シリコン膜
１０９との３層膜を同時にエッチングしている。従っ
て、エッチングを１度に行うため、従来のような複数回
エッチング時のパーティクルの問題は発生しない。

【００３８】また、これらの３層膜はすべてシリコンを
主成分とする導電性の半導体膜である。従って、容易に
シリコン酸化膜１０８との選択性の高いエッチングを行
うことができるので、３層膜の上層がサイドエッチされ
ることはない。よって、外部ベース電極のエッチング後
の寸法バラツキを抑制することができる。

【００３９】また、外部ベース電極となるＰ型の多結晶
シリコン膜１１５とＰ型のシリコン膜１１２と第１の多
結晶シリコン１０９とはそれぞれの間に絶縁物を介さ
ず、直接接している。従って、Ｐ型のシリコン膜１１２
と第１の多結晶シリコン１０９も外部ベース電極の一部
として機能するので、バイポーラトランジスタのベース
抵抗を低減することができる。

【００４０】（他の実施形態）上記の実施形態において
は、バイポーラトランジスタのうち、特にＮＰＮトラン
ジスタを例にとって説明したが、これはＰＮＰトランジ
スタであっても良い。

【００４１】上記の実施形態において、絶縁膜にはシリ
コン酸化膜を用いたが、これは例えばシリコン窒化膜と
いった絶縁性のものであれば良い。

【００４２】上記のＮ型埋め込み層を形成後にＮ型エピ
タキシャル層を形成したが、これらは高エネルギー注入
により形成しても良い。この場合、比較的コストの高い
エピタキシャル成長工程の削減が可能となる。

【００４３】上記の実施形態においては、深いトレンチ
はシリコン酸化膜及び多結晶シリコンを充填したが、こ
れはシリコン酸化膜のみでも良い。

【００４４】上記の実施形態においては、Ｐ型の真性ベ
ースはＳｉであってもＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣな
どの混晶半導体でも良い。

【００４５】上記の実施形態においては、層間絶縁膜を
平坦化する際にＣＭＰを用いたが、これはレジストエッ
チバック法を用いて、平坦化しても良く、また層間絶縁
膜を流動性のものとし、熱処理によりリフローさせて平
坦化しても良い。また、必ずしも平坦化を行う必要はな
い。

【００４６】上記の実施形態においては、配線にＡｌを
使用したが、これはＷ、Ｔｉ、Ｃｕといった金属あるい
は金属合金でも良い。

【００４７】上記の実施形態においては、プロセスを限
定して説明したが、例えば酸化膜を形成する際の熱酸化
とＣＶＤ、エッチングする際のドライエッチとウェット
エッチといった具合に互換性のあるプロセスであれば良
い。

【００４８】

【発明の効果】本発明によれば、外部ベース電極の形成
工程では、外部ベース電極となる多結晶シリコン膜とシ
ード層となる多結晶ポリシリコンとその上に形成された
シリコン層とはシリコンを主成分とする半導体膜である
ので、３層膜を同時にエッチングすることができる。従
って、エッチング回数を削減でき、さらに、複数回エッ
チング時のパーティクルの問題は発生しない。また、シ
リコン酸化膜に対して選択性の高いエッチングを行うこ
とができるので、３層膜の上層がサイドエッチされるこ
とはない。従って、エッチング後の寸法バラツキを抑制
することができる。

【００４９】また、外部ベース電極となる多結晶ポリシ
リコンとシード層となる多結晶ポリシリコンとその上に
形成されたシリコン層とはそれぞれの間に絶縁物を介さ
ず、直接接している。従って、シード層となる多結晶ポ
リシリコンとその上に形成されたシリコン層とも外部ベ
ース電極の一部として機能するので、バイポーラトラン
ジスタのベース抵抗を低減することができる。

【００５０】以上から、本発明によれば、加工工程数の
削減と加工バラツキの低減が可能となり、製造コストと
歩留まりと電気特性の優れた半導体装置およびその製造
方法を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施形態における半導体装置の製造工
程を示す断面図

【図２】本発明の実施形態における半導体装置の製造工
程を示す断面図

【図３】本発明の実施形態における半導体装置の製造工
程を示す断面図

【図４】本発明の実施形態における半導体装置の製造工
程を示す断面図

【図５】本発明の実施形態における半導体装置の製造工
程を示す断面図

【図６】本発明の実施形態における半導体装置の製造工
程を示す断面図

【図７】本発明の実施形態における半導体装置の製造工
程を示す断面図

【図８】本発明の実施形態における半導体装置の製造工
程を示す断面図

【図９】本発明の実施形態における半導体装置の製造工
程を示す断面図

【図１０】本発明の実施形態における半導体装置の製造
工程を示す断面図

【図１１】本発明の実施形態における半導体装置の製造
工程を示す断面図

【図１２】本発明の実施形態における半導体装置の製造
工程を示す断面図

【図１３】本発明の実施形態における半導体装置の製造
工程を示す断面図

【図１４】本発明の実施形態における半導体装置の製造
工程を示す断面図

【図１５】従来の半導体装置の製造工程を示す断面図

【図１６】従来の半導体装置の製造工程を示す断面図

【図１７】従来の半導体装置の製造工程を示す断面図

【図１８】従来の半導体装置の製造工程を示す断面図

【図１９】従来の半導体装置の製造工程を示す断面図

【図２０】従来の半導体装置の製造工程を示す断面図

【図２１】従来の半導体装置の製造工程を示す断面図

【図２２】従来の半導体装置の製造工程を示す断面図

【図２３】従来の半導体装置の製造工程を示す断面図

【図２４】従来の半導体装置の製造工程を示す断面図

【図２５】従来の半導体装置の製造工程を示す断面図

【図２６】従来の半導体装置の製造工程を示す断面図

【図２７】従来の半導体装置の製造工程を示す断面図

【図２８】従来の半導体装置の製造工程を示す断面図

【図２９】従来の半導体装置の製造工程を示す断面図

【図３０】従来の半導体装置の製造工程を示す断面図

【符号の説明】

１００ Ｐ型半導体基板 １０１ Ｎ型埋め込み層 １０２ Ｎ型エピタキシャル層 １０３ 深いトレンチ １０４ レジスト膜 １０５ 浅いトレンチ １０６ 第１のシリコン酸化膜 １０７ Ｎ型のコレクタ引き出し部 １０８ 第２のシリコン酸化膜 １０９ 第１の多結晶シリコン膜 １１０ レジスト膜 １１１ Ｐ型の真性ベース層 １１２ 第１の多結晶シリコン膜上のＰ型のシリコン膜 １１３ 第３のシリコン酸化膜 １１４ レジスト膜 １１５ Ｐ型の多結晶シリコン膜 １１６ 第４のシリコン酸化膜 １１７ レジスト膜 １１８ 第５のシリコン酸化膜 １１９ サイドウォール １２０ Ｎ型の多結晶シリコン膜 １２１ エミッタ層 １２２ レジスト膜 １２３ レジスト膜 １２４ 第６のシリコン酸化膜 １２５ Ａｌ配線 ２００ Ｐ型半導体基板 ２０１ Ｎ型埋め込み層 ２０２ Ｎ型エピタキシャル層 ２０３ 深いトレンチ ２０４ レジスト膜 ２０５ 浅いトレンチ ２０６ 第１のシリコン酸化膜 ２０７ Ｎ型のコレクタ引き出し部 ２０８ 第２のシリコン酸化膜 ２０９ 第１の多結晶シリコン膜 ２１０ レジスト膜 ２１１ Ｐ型の真性ベース層 ２１２ Ｐ型のシリコン膜 ２１３ 第３のシリコン酸化膜 ２１４ レジスト膜 ２１５ Ｐ型の多結晶シリコン膜 ２１６ 第４のシリコン酸化膜 ２１７ レジスト膜 ２１８ 第５のシリコン酸化膜 ２１９ サイドウォール ２２０ Ｎ型の多結晶シリコン膜 ２２１ エミッタ層 ２２２ レジスト膜 ２２３ レジスト膜 ２２４ 第６のシリコン酸化膜 ２２５ Ａｌ配線

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Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板の活性領域に設けたバイポー
   ラトランジスタを有する半導体装置であって、前記バイ
   ポーラトランジスタは、 前記活性領域に設けた第１導電型のコレクタ層と、 前記コレクタ層を含むベース形成領域に開口部を有する
   第１の絶縁膜と、 前記第１の絶縁膜上に設けた第１の多結晶半導体膜と、 前記コレクタ層上に設けた単結晶半導体層からなる第２
   導電型の真性ベース層と、 前記第１の多結晶半導体膜上に設けた第２導電型の第２
   の多結晶半導体膜と、 前記真性ベース層上に設けた第２の絶縁膜と、 前記第２の多結晶半導体層および前記第２の絶縁膜の周
   辺部に跨って設けた第２導電型の第３の多結晶半導体膜
   からなる外部ベース層と、 前記外部ベース層上に設けた第３の絶縁膜と、 前記外部ベース層に囲まれた凹部の側面に設けた第４の
   絶縁膜と、 前記第２の絶縁膜に設けたエミッタ窓と、 前記エミッタ窓から前記真性ベース層に設けた第１導電
   型のエミッタ層と、 を備えたことを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、 前記半導体基板に設けられ前記活性領域を囲む素子分離
   領域と、 前記凹部の側壁に設けた堆積被膜からなるサイドウォー
   ルと、 前記エミッタ窓を含む所定領域上に設けた第１導電型の
   第４の多結晶半導体膜からなるエミッタ電極と、をさら
   に備え、 前記開口部は、少なくとも前記コレクタ層および前記素
   子分離領域の周辺部に跨るように設けて、且つ少なくと
   も一方向が前記素子分離領域上に広げるように設けてお
   り、 前記エミッタ窓は、前記サイドウォールをマスクにして
   前記第２の絶縁膜に設けることを特徴とする半導体装
   置。
3. 【請求項３】 請求項１または２に記載の半導体装置に
   おいて、 前記単結晶半導体層および前記第２の多結晶半導体層
   は、シリコンとゲルマニウムの合金または炭素を含むシ
   リコンとゲルマニウムの合金の混晶半導体層であること
   を特徴とする半導体装置。
4. 【請求項４】 半導体基板の活性領域に設けたバイポー
   ラトランジスタを備えた半導体装置の製造方法であっ
   て、 前記活性領域に第１導電型のコレクタ層を形成する工程
   Ａと、 前記半導体基板に前記活性領域を囲む素子分離領域を形
   成する工程Ｂと、 前記半導体基板上に第１の絶縁膜を形成する工程Ｃと、 前記第１の絶縁膜上に第１の多結晶半導体膜を形成する
   工程Ｄと、 前記第１の多結晶半導体膜および前記第１の絶縁膜を選
   択的に順次エッチングして、少なくとも前記コレクタ層
   および前記素子分離領域の周辺部に跨る開口部を形成す
   る工程Ｅと、 前記コレクタ層上に単結晶半導体層からなる第２導電型
   の真性ベース層と、前記第１の多結晶半導体膜上に第２
   導電型の第２の多結晶半導体とを形成する工程Ｆと、 前記半導体基板上に第２の絶縁膜を形成する工程Ｇと、 前記第２の絶縁膜を選択的にエッチングして、周辺部を
   除いた前記真性ベース層上に第２の絶縁膜を残す工程Ｈ
   と、 前記半導体基板上に第２導電型の第３の多結晶半導体膜
   からなる外部ベース層を形成する工程Ｉと、 前記外部ベース層上に第３の絶縁膜を形成する工程Ｊ
   と、 前記第３の絶縁膜および前記外部ベース層を選択的に順
   次エッチングして、前記第２の絶縁膜に至る凹部を形成
   する工程Ｋと、 前記半導体基板上に第４の絶縁膜を形成する工程Ｌと、 前記第４の絶縁膜および前記第２の絶縁膜を選択的に順
   次エッチングして、前記外部ベース層の凹部にエミッタ
   窓を形成する工程Ｏと、 前記エミッタ窓を通して前記真性ベース層に第１導電型
   のエミッタ層を形成する工程Ｒと、 前記第３の多結晶半導体膜と前記第２の多結晶半導体膜
   と前記第１の多結晶半導体膜とを選択的に且つ同時にエ
   ッチングして、３層膜からなる外部ベース電極を形成す
   る工程Ｓと、を備えたことを特徴とする半導体装置の製
   造方法。
5. 【請求項５】 請求項４に記載の半導体装置の製造方法
   において、 前記工程Ｌと前記工程Ｏの間に、前記半導体基板上に堆
   積被膜を形成する工程Ｍと、前記堆積被膜を異方性エッ
   チングして、前記外部ベース層の側壁に前記堆積被膜か
   らなるサイドウォールを形成する工程Ｎと、 前記工程Ｏと前記工程Ｒの間に、前記半導体基板上に第
   １導電型の第４の多結晶半導体膜を形成する工程Ｐと、
   前記第４の多結晶半導体膜を選択的にエッチングして、
   前記外部ベース層の凹部を含む所定領域上に前記第４の
   多結晶半導体膜からなるエミッタ電極を形成する工程Ｑ
   と、をさらに備え、 前記工程Ｆでは、選択エピ成長により前記単結晶半導体
   層と第２の多結晶半導体層とを同時に形成し、 前記工程Ｏでは、前記サイドウォールをマスクに前記第
   ４の絶縁膜および前記第２の絶縁膜を選択的に順次エッ
   チングして、前記外部ベース層の凹部にエミッタ窓を形
   成することを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項４または５に記載の半導体装置の
   製造方法において、 前記単結晶半導体層および前記第２の多結晶半導体層
   は、シリコンとゲルマニウムの合金または炭素を含むシ
   リコンとゲルマニウムの合金の混晶半導体層であること
   を特徴とする半導体装置の製造方法。