JP4308674B2 - 半導体装置の製造方法 - Google Patents

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Description

技術分野
本発明は、半導体装置およびその製造技術に関し、特に、ヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；以下、ＨＢＴと略す）を有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
背景技術
バイポーラトランジスタの高速性能の向上を主目的として、ＨＢＴ技術が検討されている。本発明者が検討したＨＢＴの形成方法は、例えば次の通りである。
まず、半導体基板上に窒化シリコン膜、ベース電極形成用の多結晶シリコン膜および酸化シリコン膜を下層から順に堆積する。続いて、上記酸化シリコン膜上に第１開口部形成用のフォトレジストパターンを形成した後、そこから露出する酸化シリコン膜および多結晶シリコン膜を順にエッチングする。これにより、酸化シリコン膜および多結晶シリコン膜に、底部から窒化シリコン膜上面一部が露出されるような第１開口部を形成する。その後、第１開口部の側面に側壁絶縁膜を形成した後、第１開口部を通じて上記窒化シリコン膜を除去することにより第１開口部よりも平面寸法の大きな第２開口部を第１開口部と連通した状態で形成する。この第２開口部からは上記半導体基板の主面および上記多結晶シリコン膜の下面側一部が露出されている。次いで、第２開口部内にシリコン−ゲルマニウム（ＳｉＧｅ）等のような異種結晶層をエピタキシャル法によって選択的に成長させる。この異種結晶層は、半導体基板の露出面側と多結晶シリコン膜の露出面側との両方から成長することで形成される。その後、第１開口部内にエミッタ電極用の多結晶シリコン膜を埋め込み、その多結晶シリコン膜中の不純物を異種結晶層に拡散させてエミッタ領域を形成する。なお、このようなＨＢＴの形成技術については、例えば特許第２７０５３４４号公報またはＡ Ｓｕｐｅｒ Ａｌｉｇｎｅｄ Ｓｅｌｅｃｔｉｖｅｌｙ Ｇｒｏｗｎ ＳｉＧｅ Ｂａｓｅ（ＳＳＳＢ）Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ Ｆａｂｒｉｃａｔｅｄ ｂｙ Ｃｏｌｄ−Ｗａｌｌ ＵＨＶ／ＣＶＤ Ｔｅｃｈｎｏｌｏｇｙ Ｆｕｍｉｈｉｋｏ Ｓａｔｏ，ｅｔ．ａｌ．ＩＥＥＥ Ｔｒａｎｓ．ＥＤ，ｖｏｌ４１ ｐ．１３７３−１３７８（１９９４）に開示がある。
しかし、上記ＨＢＴの形成方法には、以下の課題があることが本発明者の検討により初めて見出された。すなわち、上記方法では、上記第１開口部の形成時に、第１開口部の底面の窒化シリコン膜の上部も若干エッチングされる。特に、第１開口部の形成時にフォトレジスト膜をエッチングマスクとした場合は多結晶シリコン膜と窒化シリコン膜との選択比を充分高くとることができず、窒化シリコン膜がエッチングされ易い。この状態で上記のように第１開口部の側面に側壁絶縁膜を形成した後、第２開口部を形成すると、側壁絶縁膜の下部が半導体基板の主面に直交する方向に沿って第２開口部側に大きく突き出した状態となる。この状態で上記異種結晶層を成長させようとすると、異種結晶の成長が側壁絶縁膜の突出により阻害される。特に、ベース電極形成用の多結晶シリコン膜の下面側一部の箇所では異種結晶の成長が阻害される結果、異種結晶層と多結晶シリコン膜との接続が上手くできず、ベース抵抗が大幅に増大してしまう問題がある。
本発明の目的は、ＨＢＴを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、第１開口部の側面に形成された側壁絶縁膜が、上記第１開口部に連通する第２開口部内に形成される異種結晶層の成長を阻害しないようにするものである。
また、本願において開示される発明のうち、他の代表的なものの概要を簡単に説明すれば、次のとおりである。
また、本発明は、第１開口部の側面に形成された側壁絶縁膜において、第２開口部内に突出される部分の長さが、零より長く、第２開口部の高さの半分と等しいかまたはその半分よりも小さいものである。
また、本発明は、フォトレジスト膜をエッチングマスクとして使用せずに、ハードマスクをエッチングマスクとして、前記第１開口部を形成するものである。
また、本発明は、ベース電極形成用の多結晶シリコン膜およびその上に積層された絶縁膜に開口された第１開口部の側面に、前記第１開口部側面から露出する前記絶縁膜に重なるように側壁絶縁膜を設けたものである。
発明を実施するための最良の形態
以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
まず、本発明者が検討したＨＢＴ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の形成方法の一例を説明する。図１７〜図２２は、そのＨＢＴの形成工程中の要部断面図を示している。図１７に示すように、ｐ型の半導体基板５０には、ＨＢＴのｎ型のコレクタ埋込領域５１、ＨＢＴのｎ−型のコレクタ領域５２およびｎ＋型のコレクタ引出領域５３が形成されている。半導体基板５０の主面には、分離部５４が形成されている。また、半導体基板５０の主面上には、窒化シリコン膜５５、外部ベース電極形成用の多結晶シリコン膜５６、コレクタ引出電極用の多結晶シリコン膜５７および酸化シリコン膜５８が形成されている。なお、上記窒化シリコン膜５５を酸化シリコン膜とし、上記酸化シリコン膜５８を窒化シリコン膜としても良い。
このような酸化シリコン膜５８上にエミッタ開口領域が露出され、それ以外が覆われるようなフォトレジストパターン５９を形成した後、これをエッチングマスクとしてそこから露出する酸化シリコン膜５８および多結晶シリコン膜５６を異方性のドライエッチング法により連続的にエッチングする。これにより、図１８に示すように、窒化シリコン膜５５の上面一部が露出するような第１開口部６０を形成した後、フォトレジストパターン５９を除去する。続いて、半導体基板５０の主面上に酸化シリコン膜を堆積し、これをエッチバックすることにより、図１９に示すように、第１開口部６０の内壁面に第１側壁絶縁膜６１ａを形成した後、半導体基板５０に対して、例えばリン酸によるウエットエッチング処理を施すことにより、第１開口部６０を通じて窒化シリコン膜５５の一部を除去する。この時、多結晶シリコン膜５６下の窒化シリコン膜５５もエッチングされる程度に処理を施す。これにより、図２０に示すように、第１開口部６０よりも大きな第２開口部６２を形成する。続いて、図２１に示すように、第２開口部６２内において半導体基板５０および多結晶シリコン膜５６の一部を露出させた状態で第２開口部６２内にシリコン−ゲルマニウム（ＳｉＧｅ）等のような異種結晶層６３をエピタキシャル成長させる。この時、半導体基板５０上には単結晶のＳｉＧｅ層６３ａが成長し、多結晶シリコン膜５６の露出面には多結晶のＳｉＧｅ層６３ｂが成長する。その後、図２２に示すように、半導体基板５０の主面上に酸化シリコン膜を堆積し、これをエッチバックすることにより第１開口部６０の内壁の第１側壁絶縁膜６１ａの側面に第２側壁絶縁膜６１ｂを形成した後、第１開口部６０内に単結晶シリコンまたは多結晶シリコンからなる導体膜６４をエピタキシャル成長させる。その後、酸化シリコン膜５８にコンタクトホール６５を形成した後、電極６６，６７、６８を形成する。
しかし、このＨＢＴの形成方法には、以下の課題があることを本発明者が初めて見出した。図２３〜図２６は、その課題を説明するためのＨＢＴの形成工程中の要部断面図である。図２３は、前記した図１８と同一工程の半導体基板５０の要部断面を示している。前記図１８は第１開口部６０の底面の窒化シリコン膜５５の上部に削れの無い理想的な状態を示している。しかし、実際は、図２３に示すように、第１開口部６０の底面の窒化シリコン膜５５部分が異方性のオーバーエッチングの段階でエッチングされる。このエッチング量は、エッチング装置によっても異なるが、一般的にフォトレジスト膜をエッチングマスクとすると多結晶シリコン膜と窒化シリコン膜とのエッチング選択比は著しく落ちる。その理由ついては後述する。例えばＣｌ系ガスを用いる高密度プラズマエッチング装置では、その選択比が７となる。図２４は、前記図１９と同一工程の半導体基板５０の要部断面を示している。図２４では、第１開口部６０の側面の第１側壁絶縁膜６１ａの下部が、窒化シリコン膜５５の削れ部分の側面にも重なっている。この状態で、図２５に示すように、第１開口部６０を通じて窒化シリコン膜５５の一部をウエットエッチングにより後退させて第２開口部６２を形成すると、第１側壁絶縁膜６１ａの下部が第２開口部６２に突出した状態となる。この第１側壁絶縁膜６１ａの突出量が窒化シリコン膜５５の厚さの半分を超えた状態で、ＳｉＧｅ等のような異種結晶層を成長させると、図２６に示すように、第１側壁絶縁膜６１ａが邪魔になり第２開口部６２の外周部のエピタキシャル成長が阻害される結果、単結晶のＳｉＧｅ層６３ａと、多結晶のＳｉＧｅ層６３ｂとが接続されなくなってしまう。この結果、リンクベース部でのベース抵抗が大幅に増加する。図２７に、上記第１側壁絶縁膜６１ａの突出により、リンクベース接触不良となったＨＢＴと、正常なＨＢＴのガンメルプロットを示す。ベース−エミッタ端子間電圧ＶＢＥが０．７Ｖ以上の領域における異常なＩｃ，Ｉｂ特性は、ベース抵抗の極端な増加を示す。
次に、塩素（Ｃｌ）系のガスによる多結晶シリコン膜のエッチングにおいて、エッチングマスクとしてフォトレジスト膜が介在すると、多結晶シリコン膜と絶縁膜（酸化シリコン膜や窒化シリコン膜）とのエッチング選択比が低下する理由を説明する。図２８〜３１は、そのモデルを示している。図２８の符号７０は酸化シリコン膜、符号７１は窒化シリコン膜、符号７２は酸化シリコン膜７０の表面を示している。
塩素系ガスを用いたドライエッチング法により多結晶シリコン膜をエッチングする際の選択比は、結合エネルギーの大小で説明できる。フォトレジスト膜が無い場合、Ｓｉ−Ｃｌの結合エネルギー（約４０２ｋＪ／ｍｏｌ）は、Ｓｉ−Ｏの結合エネルギー（４６５ｋＪ／ｍｏｌ）よりも小さい。したがって、ＣｌによるＳｉＯ２のエッチング速度は極めて遅い。すなわち、選択比は大である。これに対してエッチングマスクとしてフォトレジスト膜を用いた場合、反応系にカーボン（Ｃ）が存在する。すなわち、ドライエッチング処理においてフォトレジストパターン５９の表面が叩かれることにより、図２８および図２９に示すように、フォトレジストパターン５９からカーボンがチャンバー内に出る。ここで、Ｃ−Ｏの結合エネルギー（１０７７ｋＪ／ｍｏｌ）は、Ｓｉ−Ｏの結合よりも強いため、酸化シリコン膜７０の表面７２でＣ−Ｏの結合ができると、図３０に示すように、Ｓｉ−Ｏの結合力が弱まる。Ｓｉ−Ｏの結合が弱まると、図３１に示すように、Ｓｉ−Ｃｌ結合が形成され酸化シリコン膜７０のエッチングが進行する。すなわち、多結晶シリコン膜５６と酸化シリコン膜７０とのエッチング選択比が低下する。この現象は、酸化シリコン膜７０を窒化シリコン膜とした場合、さらに顕著になる。したがって、上記図２３に示したように、上記第１開口部６０の形成時にフォトレジストパターン５９をエッチングマスクとして酸化シリコン膜５８およびその下層の多結晶シリコン膜５６をエッチングすると、その下地の窒化シリコン膜５５の上部をも過剰にエッチングしてしまい、上記課題に発展することになる。
そこで、本実施の形態においては、第１開口部の側面に形成された側壁絶縁膜が第２開口部内に形成される異種結晶層の成長を阻害しないようにする。そのための一例として、フォトレジスト膜をエッチングマスクとして使用せずに、ハードマスクをエッチングマスクとして、前記第１開口部を形成する。また、異種結晶層の成長を阻害しないように、上記側壁絶縁膜が第２開口部側に突出される部分の長さを調節する。以下、本実施の形態における半導体装置の製造方法の具体的な一例を説明する。
本実施の形態の半導体装置は、例えば光伝送システム（光電変換装置等）、携帯電話、高周波ディスクリート製品（電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）や高周波増幅回路等）、無線（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）通信機器（無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）やブルートゥース用の電子機器等）等のような通信機器に用いられる半導体装置である。
ここでは、高速動作が可能なｎｐｎ型のヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置の製造方法を例示するが、ｐｎｐ型のＨＢＴを有する半導体装置の製造方法に適用することもできる。図１〜図１５は、その半導体装置の製造工程中における要部断面図、図１６は図１５の半導体装置の要部平面図である。図１に示すように、半導体基板（以下、基板という）１は、例えば平面略円形状のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウエハである。すなわち、基板１は、支持基板１ａ上に絶縁層１ｂを介して半導体層１ｃを有している。支持基板１ａは、例えば単結晶シリコン（Ｓｉ）からなり、基板１の機械的強度を確保する機能を有している。絶縁層１ｂは、例えば酸化シリコン（ＳｉＯｘ）膜からなる。半導体層１ｃは、例えば単結晶シリコン層からなり、半導体ウエハで形成された半導体層と、その上のエピタキシャル法で形成された半導体層とを有している。この半導体層１ｃの主面（すなわち、基板１の主面）にデバイスが形成される。半導体層１ｃの主面（デバイス形成面）の分離領域には、浅い分離部２ａと、深い溝型の分離部（Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）２ｂとが形成されている。浅い分離部２ａは、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成された酸化シリコン膜からなる。この分離部２ａによって活性領域（アクティブ領域）の平面的な範囲が規定されている。また、深い溝型の分離部２ｂは、分離部２ａの上面からその分離部２ａおよび半導体層１ｃを貫通して絶縁層１ｂに達するように掘られた深い溝内に、例えば酸化シリコン膜が埋め込まれて形成されている。この深い溝型の分離部２ｂによって半導体層１ｃにおける各デバイス領域が電気的に完全に分離されている。なお、分離部２ａは、絶縁層１ｂに接しない程度に半導体層１ｃに掘られた浅い溝内に、例えば酸化シリコン膜が埋め込むことで形成された、いわゆる浅溝型の分離部（ＳＧＩ：Ｓｈａｌｌｏｗ Ｇｒｏｏｖｅ Ｉｓｏｌａｔｉｏｎ）で形成しても良い。ＨＢＴ領域の半導体層１ｃには、ｎ＋型のコレクタ埋込領域３ａが形成されている。このコレクタ埋込領域３ａには、例えばアンチモン（Ｓｂ）が含有されている。このコレクタ埋込領域３ａの上層には、ｎ−型のコレクタ領域（第１半導体領域）３ｂおよびｎ＋型のコレクタ引出領域３ｃが形成されている。このコレクタ領域３ｂおよびコレクタ引出領域３ｃには、例えばリン（Ｐ）が含有されている。このコレクタ領域３ｂとコレクタ引出領域３ｃとは、その間に設けられた分離部２ａによって分離されているが、上記コレクタ埋込領域３ａを通じて電気的に接続されている。
まず、このような基板１（ＳＯＩウエハ）の主面上に、例えば酸化シリコン膜等からなる厚さ９５ｎｍ程度の絶縁膜（第１絶縁膜）４、例えばｐ＋型の多結晶シリコン膜等からなる厚さ２００ｎｍ程度の導体膜（第１半導体膜、第１多結晶シリコン膜）５、窒化シリコン膜等からなる厚さ１００ｎｍ程度の絶縁膜（第２絶縁膜、第３絶縁膜）６および酸化シリコン膜等からなる厚さ１００ｎｍ程度の絶縁膜（第５絶縁膜）７を下層から順にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によって堆積する。続いて、絶縁膜７上に、第１開口部の形成領域が露出され、それ以外の領域が覆われるようなフォトレジストパターン（以下、レジストパターンという）ＦＲ１をフォトリソグラフィ技術（以下、リソグラフィ技術という）により形成する。その後、図２に示すように、そのレジストパターンＦＲ１をエッチングマスクとして、そこから露出する絶縁膜７，６を異方性のドライエッチング処理によって順にエッチングする。エッチング終了後、レジストパターンＦＲ１を、図３に示すように、アッシング等により除去する。
次いで、最上の酸化シリコン膜等からなる絶縁膜７をエッチングマスク（ハードマスク）として、そこから露出する導体膜５を、図４に示すように、異方性のドライエッチング処理によってエッチングして第１開口部８ａを形成する。このように本実施の形態では、このエッチング処理において酸化シリコン膜等からなる絶縁膜７をエッチングマスクとして用いることにより、多結晶シリコン膜等からなる導体膜５と下層の酸化シリコン膜等からなる絶縁膜４とのエッチング選択比を、上記レジストパターンをエッチングマスクとした場合よりも大幅に向上させることができる。例えば同じ高密度プラズマエッチング装置であっても、レジストパターンをエッチングマスクとした場合は導体膜５と絶縁膜４との選択比が７であるのに対して、酸化シリコン膜等からなる絶縁膜７をエッチングマスクとした場合はその選択比を約３倍の２０にすることができた。このため、第１開口部８ａ底面の絶縁膜４上部の削れ量を格段に低減できる。また、絶縁膜４上部の削れ量の安定性を向上させることができ、再現性の良い加工が可能となる。ここで、図５は図４の要部拡大断面図を示している。本実施の形態においては、第１開口部８ａ底部の絶縁膜４上面の削れ量ｄ１は、絶縁膜４において半導体層１ｃの主面に直交する方向の厚さをｄ２とすると、０＜ｄ１≦ｄ２／２となるようにされている。すなわち、削れ量ｄ１は、０（零）よりは大きいが、絶縁膜４の厚さｄ２の半分か、またはそれよりも小さい。本発明者の検討によれば、例えば厚さ２００ｎｍ程度の多結晶シリコン膜等からなる導体膜５をエッチングした時、厚さが約１００ｎｍ程度の酸化シリコン膜等からなる絶縁膜４の削れ量ｄ１を定常的に２０ｎｍ以下にすることができた。すなわち、絶縁膜４の削れ量ｄ１を、絶縁膜４の厚さｄ２の１／５以下とすることができ、充分なマージンを確保できた。なお、第１開口部８ａの平面寸法は、例えば約０．５μｍ×約２．０μｍである。
次いで、基板１（ＳＯＩウエハ）の主面上に、例えば窒化シリコン膜等からなる厚さ５０ｎｍ程度の絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜を異方性のドライエッチング法によってエッチバックすることにより、図６に示すように、第１開口部８ａの内側面（第１面、第３面）に側壁絶縁膜（第２絶縁膜、第４絶縁膜、第６絶縁膜）９を形成する。続いて、基板１に対して、例えばフッ酸（ＨＦ）によるウエットエッチング処理を施して、第１開口部８ａを通じて絶縁膜４の一部を除去することにより、図７に示すように、第１開口部８ａに連通するように、第１開口部８ａよりも大きな平面寸法の第２開口部（開口部）８ｂを形成する。第２開口部８ｂ内からは半導体層１ｃの主面（活性領域）の一部が露出されている。また、このエッチング処理では、絶縁膜４のエッチングが導体膜５の下側一部にも及ぶように、すなわち、アンダーカットになるように、オーバエッチング処理を施す。このため、導体膜５の端部は第２開口部８ｂの外周端から第２開口部８ｂの中心に向かって庇のように突き出して延在しており、その突き出し部において基板１に対向する面（第２面）が露出されている。また、本実施の形態では、側壁絶縁膜９の下端部が、導体膜５の第２面から半導体層１ｃの主面に向かって若干突き出している。すなわち、側壁絶縁膜９の一部が第２開口部８ｂ側に若干突出されている。この側壁絶縁膜９の下端側の突出量は、上記削れ量ｄ１に相当する。すなわち、上記側壁絶縁膜９の下端側の突出量は、０（零）よりも大きく、絶縁膜４の厚さｄ２の半分か、または厚さｄ２の半分よりも小さい。この絶縁膜４の厚さは、第２開口部８ｂ内において半導体層１ｃの主面から上記導体膜５の突き出し部分の下面までの高さ（第２開口部８ｂの高さ）ｈ１に相当する。また、絶縁膜７は、絶縁膜４と同じ酸化シリコン膜からなるので、上記ウエットエッチング処理により全て除去される。ただし、本実施の形態では、この段階において導体膜５の上面に窒化シリコン膜等からなる絶縁膜６が堆積されている上、第１開口部８ａ内における導体膜５および絶縁膜６の側面（第１面、第３面）に、その全体を被覆するように窒化シリコン膜等からなる側壁絶縁膜９が形成されている。ここでは、側壁絶縁膜９は、その上部が絶縁膜６の上面よりも突出された状態で第１開口部８ａ内の絶縁膜６の側面（第３面）に重なるように形成されている。このように導体膜１５の上面および第１開口部８ａ内側面（第１面、第３面）が窒化シリコン膜からなる絶縁膜６および側壁絶縁膜９によりしっかりと覆われているので、上記ウエットエッチング処理を充分に行うことができる。このため、水素終端され化学的に安定な半導体層１ｃのシリコンの表面をより良好に露出させることができるので、続く異種結晶層の成長時に水素終端効果をより効果的に作用させることができ、良好な結晶成長を促すことができる。
次いで、基板１（ＳＯＩウエハ）を異種結晶成長処理用のエピタキシャル成長装置の室内に収容した後、水素ガス等のような還元性ガス雰囲気中においてランプアニール法等により短時間アニールを施す。この加熱処理は、還元性クリーニング処理とも呼ばれ、その主目的は、還元反応等によって異種結晶成長面（半導体層１ｃの主面）上の酸化シリコン膜を除去し、その結晶成長面に清浄なシリコン表面を露出させることである。続いて、図８に示すように、上記エピタキシャル成長装置の処理室内において、例えばシリコン−ゲルマニウム（ＳｉＧｅ）等のような異種結晶層（半導体膜）１０を、例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により基板１（ＳＯＩウエハ）の半導体層１ｃ上に選択的にエピタキシャル成長させる。この選択ＳｉＧｅ成長時においては、原料ガスとして、例えばＳｉＨ２Ｃｌ２，ＳｉＨ４、ＨＣｌ、ＧｅＨ４、Ｂ２Ｈ６、Ｈ２等が用いられる。この成長処理では、半導体層１ｃの主面上には単結晶層（第３半導体膜）１０ａが成長し、導体膜５の下面側一部の露出面（第２面）には多結晶層（第２半導体膜）１０ｂが成長し、それらが接合されて異種結晶層１０が形成される。単結晶層１０ａは、例えばｉ（イントリンシック）−ＳｉＧｅ層、ｐ型のＳｉＧｅ層およびｉ（イントリンシック）−Ｓｉ層が下層から順に成長されている。この単結晶層１０ａのｐ型のＳｉＧｅ層は、ＨＢＴのベース領域（真性ベース領域）となる部分である。このｐ型のＳｉＧｅ層には、例えばホウ素が導入されており、その濃度は、例えば２×１０１９ｃｍ−３程度である。また、最上部のｉ−Ｓｉ層は基本的にＨＢＴのエミッタ領域が形成される部分である。一方、多結晶層１０ｂは、リンクベース部となる部分であり、多結晶のＳｉＧｅが成長されてなる。このような単結晶層１０ａと多結晶層１０ｂとが接続された時点で成長を終了させる。この時、本実施の形態においては、上記側壁絶縁膜９の下端側の突出量が、絶縁膜４の厚さｄ２の半分か、または厚さｄ２の半分よりも小さくなるようにされていることにより、異種結晶層１０の成長、特に多結晶層１０ｂの成長を阻害しない。このため、多結晶層１０ｂを良好に成長させることができる。したがって、多結晶層１０ｂと単結晶層１０ａとをしっかりと接続させることができるので、ＨＢＴのリンクベース部（多結晶層１０ｂ部分）での接触抵抗を大幅に低減させることができる。また、導体膜５の上面や第１開口部８ａ内の側面が一部でも露出されていると、この異種結晶成長時にその露出面から異種結晶層が成長してしまう。特に導体膜５において第１開口部８ａ側の上部角は露出され易く、そこから不必要な異種結晶層が成長してしまう場合がある。この不必要な異種結晶層の成長は、ベース−エミッタ間の短絡不良の原因となる。これに対して本実施の形態では、側壁絶縁膜９が、第１開口部８ａ内の絶縁膜６および導体膜５の側面に重なるように形成され、導体膜５の上面および第１開口部８ａ内側面をしっかりと覆うように設けられていることにより、異種結晶層１０が不必要な個所に成長するのを防止することができる。すなわち、異種結晶層１０の選択成長を良好に行うことができる。なお、このような異種結晶層１０の選択成長時に、ベース電極形成用の導体膜５中の不純物（ホウ素）は絶縁膜４に到達する程度までに更に拡散することにより、導体膜５の抵抗が低減される。
ただし、異種結晶層１０の主要素は、ＳｉＧｅに限定されるものではなく種々変更可能であり、例えば上記Ｓｉまたはシリコン−ゲルマニウム−カーボン（ＳｉＧｅＣ）を用いても良い。Ｓｉとする場合は、ｉ（イントリンシック）−Ｓｉ、ｐ型のＳｉおよびｉ（イントリンシック）−Ｓｉを下層から順に成長させて異種結晶層１０の単結晶層１０ａを形成する。また、ＳｉＧｅＣとする場合は、ｉ（イントリンシック）−ＳｉＧｅＣ、ｐ型のＳｉＧｅＣおよびｉ（イントリンシック）−Ｓｉを下層から順に成長させて異種結晶層１０の単結晶層１０ａを形成する。異種結晶層１０の主要素をＳｉＧｅ層とした場合には、Ｓｉとした場合に比べて、遮断周波数特性（ｆＴ）および電流増幅率（ｈＦＥ）を向上させることができる。また、Ｓｉとした場合には温度特性の向上が図れる。さらに、ＳｉＧｅＣとした場合には、ＳｉＧｅとした場合に比べてＧｅの濃度を増加させることができるので、遮断周波数特性および電流増幅率をさらに向上させることができる。
次いで、図９に示すように、基板１（ＳＯＩウエハ）の主面上に、例えば酸化シリコン膜等からなる絶縁膜（第７絶縁膜）１１をＣＶＤ法等によって堆積した後、この絶縁膜１１をスルー膜として半導体層１ｃに、例えばリン（Ｐ）をイオン注入することによりベース直下の真性コレクタ領域を選択的に高濃度にする。このイオン注入処理は、半導体層１ｃにＳＩＣ（Ｓｅｌｅｃｔｉｖｅ Ｉｍｐｌａｎｔｅｄ Ｃｏｌｌｅｃｔｏｒ）領域１２を形成するための処理である。これにより、ＨＢＴの周波数特性を向上させることができる。また、コレクタ抵抗を下げることもできる。続いて、基板１の主面上に、例えば低抵抗多結晶シリコン膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、図１０に示すように、第１開口部８ａの側面に上記側壁絶縁膜９および絶縁膜１１を介して低抵抗多結晶シリコン膜等からなる側壁導体膜（第５半導体膜）１３を形成する。この時、異種結晶層１０の表面は絶縁膜１１に守られているためドライエッチングによる損傷を防止できる。その後、基板１に対してウエットエッチング処理を施して、側壁導体膜１３から露出される絶縁膜１１を図１１に示すように選択的にエッチングすることにより、エミッタ開口部（第３開口部）１４を形成する。エミッタ開口部１４からは異種結晶層１０の単結晶層１０ａが露出されている。エミッタ開口部１４は、ウエットエッチング処理で形成するので異種結晶層１０の露出面が損傷を受けることも無い。
次いで、基板１（ＳＯＩウエハ）の主面上に、例えば厚さ約２５０ｎｍ程度のリンドープの多結晶シリコン膜からなる導体膜をＣＶＤ法により基板１の主面側に堆積した後、その導体膜を、図１２に示すように、レジストパターンＦＲ２をエッチングマスクとしたドライエッチング法によりエミッタ引出電極（第４半導体膜、第６半導体膜、第２電極、エミッタ電極）１５Ｅを形成する。エミッタ引出電極１５の底面は、エミッタ開口部１４を通じて異種結晶層１０の上記ｉ−Ｓｉ層と接触している。続いて、レジストパターンＦＲ２をアッシングにより除去した後、図１３に示すように、レジストパターンＦＲ３をエッチングマスクとしたドライエッチング法により絶縁膜６および導体膜５をエッチングしてベース引出電極（第１半導体膜、第１電極、第１多結晶シリコン膜、ベース電極）５Ｂを形成する。本実施の形態では、ベース引出電極５Ｂの上面および第１開口部８ａ内の側面がそれぞれ絶縁膜６および側壁絶縁膜９によりしっかりと覆われているので、ベース引出電極５Ｂとエミッタ引出電極１５Ｅとの間の絶縁耐圧を充分に確保でき、それら電極間の短絡不良を防止することが可能となっている。続いて、レジストパターンＦＲ３を除去した後、基板１（ＳＯＩウエハ）に対して、例えば９００℃、３０秒程度の熱処理を施す。これにより、エミッタ引出電極１５Ｅ中のリンを異種結晶層１０のｉ−Ｓｉ層に拡散させて、図１４に示すように、異種結晶層１０の上部（エミッタ引出電極１５Ｅと接触する領域）に単結晶エミッタ領域１６を形成する。このようにして基板１（ＳＯＩウエハ）にＨＢＴ１７を形成する。その後、図１５および図１６に示すように、基板１の主面上に、例えば酸化シリコン膜等からなる絶縁膜１８をＣＶＤ法等によって堆積した後、絶縁膜１８にベース引出電極５Ｂ、エミッタ引出電極１５Ｅおよびコレクタ引出領域３ｃが露出するようなコンタクトホールＣＮＴを形成する。
次いで、基板１（ＳＯＩウエハ）の主面上に、例えばタングステン（Ｗ）をＣＶＤ法等によって堆積した後、これをＣＭＰ法またはエッチバック法によって削ることにより、コンタクトホールＣＮＴ内にタングステン等からなるプラグ１９を形成する。続いて、基板１（ＳＯＩウエハ）の主面上に、例えばチタンタングステン（ＴｉＷ）等のようなバリア性導体膜、アルミニウム−シリコン−銅合金等のようなアルミニウム系の相対的に厚い主導体膜およびチタンタングステン等のようなバリア性導体膜をスパッタリング法等によって下層から順に堆積する。その後、その積層導体膜をリソグラフィ技術およびドライエッチング法によってパターニングすることにより、第１層配線Ｍ１を形成する。なお、図１６は、設計図を示しているのでエミッタ開口部１４、第１開口部８ａおよびコンタクトホールＣＮＴ等の平面形状が長方形状で示されているが、実際には角のとれた形状となる。
このように、本実施の形態によれば、ＨＢＴ１７のベース抵抗（特にリンクベース部とベース引出電極５Ｂとの接続抵抗）を大幅に低減できる。また、ベース引出電極５Ｂとエミッタ引出電極１５Ｅとの絶縁耐性を充分に確保でき、それら電極間の短絡不良を防止できる。したがって、ＨＢＴ１７を有する半導体装置の性能、信頼性および歩留まりを大幅に向上させることが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば基板がＳＯＩウエハからなる場合について説明したが、これに限定されるものではなく種々変更可能であり、例えば半導体で構成される通常の基板や半導体基板の表面にエピタキシャル層を設けてなるエピタキシャル基板を用いても良い。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＨＢＴを有する半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく、例えば同一基板にＨＢＴとその他の素子を設けた半導体装置の製造方法にも適用できる。また、通信機器に適用されることに限定されるものではなく、例えばコンピュータやデジタルカメラ等のような他の情報処理装置に適用することもできる。
産業上の利用可能性
本発明は、光伝送システムや携帯電話等のような通信機器を構成する半導体装置の製造方法として、また、コンピュータやデジタルカメラ等のような情報処理装置を構成する半導体装置の製造方法として有用であり、特にＨＢＴを有する半導体装置の製造方法に用いるのに適している。
【図面の簡単な説明】
図１は本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
図２は図１に続く半導体装置の製造工程中の要部断面図である。
図３は図２に続く半導体装置の製造工程中の要部断面図である。
図４は図３に続く半導体装置の製造工程中の要部断面図である。
図５は図４の半導体装置の製造工程中の要部拡大断面図である。
図６は図５に続く半導体装置の製造工程中の要部拡大断面図である。
図７は図６に続く半導体装置の製造工程中の要部拡大断面図である。
図８は図９に続く半導体装置の製造工程中の要部拡大断面図である。
図９は図８に続く半導体装置の製造工程中の要部拡大断面図である。
図１０は図９に続く半導体装置の製造工程中の要部拡大断面図である。
図１１は図１０に続く半導体装置の製造工程中の要部拡大断面図である。
図１２は図１１に続く半導体装置の製造工程中の要部断面図である。
図１３は図１２に続く半導体装置の製造工程中の要部断面図である。
図１４は図１３に続く半導体装置の製造工程中の要部拡大断面図である。
図１５は図１４に続く半導体装置の製造工程中の要部断面図である。
図１６は図１５の半導体装置の製造工程中の要部平面図である。
図１７は本発明者が検討した半導体装置の製造工程中の要部断面図である。
図１８は図１７に続く半導体装置の製造工程中の要部断面図である。
図１９は図１８に続く半導体装置の製造工程中の要部断面図である。
図２０は図１９に続く半導体装置の製造工程中の要部断面図である。
図２１は図２０に続く半導体装置の製造工程中の要部断面図である。
図２２は図２１に続く半導体装置の製造工程中の要部断面図である。
図２３は図１７〜図２２の半導体装置の製造方法の課題を説明するための半導体装置の製造工程中の要部断面図である。
図２４は図２３に続く半導体装置の製造工程中の要部断面図である。
図２５は図２４に続く半導体装置の製造工程中の要部断面図である。
図２６は図２５に続く半導体装置の製造工程中の要部断面図である。
図２７はリンクベース接触不良となったトランジスタと、正常なトランジスタとのガンメルプロットを示すグラフ図である。
図２８は塩素系ガスを用いて多結晶シリコン膜をエッチングする際に、エッチングマスクとしてフォトレジスト膜を用いた場合、多結晶シリコン膜と下地の絶縁膜とのエッチング選択比が低下する現象を説明するための半導体基板の要部断面図である。
図２９は塩素系ガスを用いて多結晶シリコン膜をエッチングする際に、エッチングマスクとしてフォトレジスト膜を用いた場合、多結晶シリコン膜と下地の絶縁膜とのエッチング選択比が低下する現象を説明するための説明図である。
図３０は塩素系ガスを用いて多結晶シリコン膜をエッチングする際に、エッチングマスクとしてフォトレジスト膜を用いた場合、多結晶シリコン膜と下地の絶縁膜とのエッチング選択比が低下する現象を説明するための説明図である。
図３１は塩素系ガスを用いて多結晶シリコン膜をエッチングする際に、エッチングマスクとしてフォトレジスト膜を用いた場合、多結晶シリコン膜と下地の絶縁膜とのエッチング選択比が低下する現象を説明するための説明図である。

Claims (13)

  1. 半導体装置の製造工程において、
    （ａ）半導体基板に第１導電型の第１半導体領域を形成する工程、
    （ｂ）前記半導体基板の主面上に第１絶縁膜を堆積する工程、
    （ｃ）前記第１絶縁膜上に前記第１導電型とは反対の第２導電型の第１半導体膜を堆積する工程、
    （ｄ）前記第１半導体膜上に前記第１絶縁膜とは異種の第３絶縁膜を堆積する工程、
    （ｅ）前記第３絶縁膜上に前記第３絶縁膜に対してエッチング選択比をとることのできる第５絶縁膜を堆積する工程、
    （ｆ）前記第５絶縁膜および第３絶縁膜の一部をフォトレジスト膜をエッチングマスクとしたエッチング法により開口する工程、
    （ｇ）前記フォトレジスト膜を除去した後、前記第５絶縁膜をエッチングマスクとして前記開口から露出する前記第１半導体膜を除去することにより、前記第３、第５絶縁膜および第１半導体膜に第１開口部を形成する工程、
    （ｈ）前記第１開口部の側面に前記第１絶縁膜とは異種であり、かつ、前記第３絶縁膜とは同種の第６絶縁膜を形成する工程、
    （ｉ）前記第３絶縁膜および第６絶縁膜をエッチングマスクとして、前記第１開口部を通じて第１絶縁膜の一部を選択的にエッチングすることにより、前記第１絶縁膜に、前記第１半導体膜において前記半導体基板の主面に対向する面および前記第１半導体領域が露出される第２開口部を形成する工程、
    （ｊ）前記第２開口部内に半導体膜を形成し、前記半導体膜を介して前記第１半導体膜と前記第１半導体領域とを接合する工程を有し、
    前記第１開口部の形成処理において、前記第１開口部から露出される前記第１絶縁膜の一部がエッチングされる量および前記第１半導体膜において前記半導体基板の主面に対向する面から前記半導体基板の主面に向かって突出する前記第６絶縁膜の突出量を、前記第１絶縁膜の厚さの半分か、または前記第１絶縁膜の厚さの半分よりも小さくすることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    （ｋ）前記（ｊ）工程後、前記半導体基板の主面上に第７絶縁膜を堆積する工程、
    （ｌ）前記第１開口部の側面に、前記第６絶縁膜および第７絶縁膜を介して第１導電型の第５半導体膜をドライエッチング法により形成する工程を有することを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    （ｍ）前記（ｌ）工程後、前記第１開口部内において前記第５半導体膜から露出する前記第７絶縁膜をウエットエッチング法により除去することにより前記第７絶縁膜に前記半導体膜の一部が露出する第３開口部を形成する工程、
    （ｎ）前記（ｍ）工程後、前記半導体膜と接触し、前記第１半導体膜と絶縁された第６半導体膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記第１半導体領域はバイポーラトランジスタのコレクタ領域であり、前記第１半導体膜は前記バイポーラトランジスタのベース電極であり、前記第６半導体膜は前記バイポーラトランジスタのエミッタ電極であることを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記第１、第５絶縁膜は酸化シリコン膜からなり、前記第３絶縁膜および第６絶縁膜は窒化シリコン膜からなることを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記半導体膜は、前記半導体基板とは異なる種類の半導体を主体とする材料からなることを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記半導体膜は、シリコン−ゲルマニウム主体の材料からなることを特徴とする半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記半導体膜は、前記第１半導体膜の第２開口部から露出する面から成長した第２半導体膜と、前記半導体基板の主面から成長した第３半導体膜とを接合することで形成することを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記第２半導体膜は多結晶であり、前記第３半導体膜は単結晶であることを特徴とする半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記第５絶縁膜は、第１絶縁膜と同種の絶縁材料からなることを特徴とする半導体装置の製造方法。
  11. 半導体装置の製造工程において、
    （ａ）半導体基板にバイポーラトランジスタの第１導電型のコレクタ領域を形成する工程、
    （ｂ）前記半導体基板の主面上に酸化シリコン膜からなる第１絶縁膜を堆積する工程、
    （ｃ）前記第１絶縁膜上に前記バイポーラトランジスタの電極形成用の導体膜であって、前記第１導電型とは反対の第２導電型のベース電極形成用の第１半導体膜を堆積する工程、
    （ｄ）前記第１半導体膜上に窒化シリコン膜からなる第３絶縁膜を堆積する工程、
    （ｅ）前記第３絶縁膜上に酸化シリコン膜からなる第５絶縁膜を堆積する工程、
    （ｆ）前記第５絶縁膜および第３絶縁膜の一部をフォトレジスト膜をエッチングマスクとしたエッチング法により開口する工程、
    （ｇ）前記フォトレジスト膜を除去した後、前記第５絶縁膜をエッチングマスクとして前記開口から露出する前記第１半導体膜を除去することにより、前記第３、第５絶縁膜および第１半導体膜に第１開口部を形成する工程、
    （ｈ）前記第１開口部の側面に窒化シリコン膜からなる第６絶縁膜を形成する工程、
    （ｉ）前記第３絶縁膜および第６絶縁膜をエッチングマスクとして、前記第１開口部を通じて第１絶縁膜の一部を選択的にエッチングすることにより、前記第１絶縁膜に、前記第１半導体膜において前記半導体基板の主面に対向する面および前記コレクタ領域が露出される第２開口部を形成する工程、
    （ｊ）前記第２開口部内に、前記第１半導体膜の第２開口部から露出する面から成長し、前記バイポーラトランジスタのリンクベースが形成される多結晶の第２半導体膜と、前記半導体基板の主面から成長し、前記バイポーラトランジスタの真性ベース領域およびエミッタ領域が形成される単結晶の第３半導体膜とを各々が接合されるようにエピタキシャル成長法により形成する工程とを有し、
    前記第１開口部の形成処理において、前記第１開口部から露出される前記第１絶縁膜の一部がエッチングされる量および前記第１半導体膜において前記半導体基板の主面に対向する面から前記半導体基板の主面に向かって突出する前記第６絶縁膜の突出量を、前記第１絶縁膜の厚さの半分か、または前記第１絶縁膜の厚さの半分よりも小さくすることを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    （ｋ）前記（ｊ）工程後、前記半導体基板の主面上に第７絶縁膜を堆積する工程、
    （ｌ）前記第１開口部の側面に、前記第６絶縁膜および第７絶縁膜を介して第１導電型の第５半導体膜をドライエッチング法により形成する工程を有することを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    （ｍ）前記（ｌ）工程後、前記第１開口部内において前記第５半導体膜から露出する前記第７絶縁膜をウエットエッチング法により除去することにより前記第７絶縁膜に前記第３半導体膜の一部が露出する第３開口部を形成する工程、
    （ｎ）前記（ｍ）工程後、前記第３半導体膜と接触し、前記第１半導体膜と絶縁されたエミッタ電極形成用の第６半導体膜を形成する工程を有することを特徴とする半導体装置の製造方法。
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