JP2003209116A

JP2003209116A - 半導体装置の製造方法

Info

Publication number: JP2003209116A
Application number: JP2002004208A
Authority: JP
Inventors: Junko Iwanaga; 順子岩永; Toshinobu Matsuno; 年伸松野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-01-11
Filing date: 2002-01-11
Publication date: 2003-07-25

Abstract

(57)【要約】【課題】製造プロセスを大きく変えることなく、縦型
バイポーラトランジスタの電気特性を容易に向上するこ
とができるようにする。【解決手段】レジストパターン５３をマスクとして、
酸化シリコンからなる第２の絶縁膜２２に対してエッチ
ングを行なう。これにより、第３のレジストパターン５
３の各開口部５３ａから、真性ベース層２１Ａの両端部
がそれぞれ露出する。続いて、再度、レジストパターン
５３をマスクとして、例えば溶液の温度が約７５℃で濃
度が約１０％の水酸化アンモニウムの水溶液を用いたウ
エットエッチングによって、真性ベース層２１Ａの両端
部を除去することにより、Ｎ型エピタキシャル層１３を
露出する外部ベース電極形成領域２１ａを形成する。こ
れにより、真性ベース層２１Ａは、その幅寸法がレジス
トパターン５３の開口部５３ａ同士の幅により決定され
て縮小される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、基板面に垂直な方向に積層されたｐ
ｎ接合面を有する縦型のバイポーラトランジスタの製造
方法に関する。

【０００２】

【従来の技術】近年、ベース層にシリコンゲルマニウム
（ＳｉＧｅ）からなる混晶半導体を用いたバイポーラト
ランジスタが実現されるようになり、移動体通信機器等
のアナログ高周波装置の分野においても、ヒ化ガリウム
（ＧａＡｓ）系のIII-Ｖ族化合物半導体に代えて、IV−
IV族からなるシリコン系半導体装置が用いられるように
なってきている。これに伴い、シリコン系のバイポーラ
トランジスタに対して、より一層の高周波特性の向上が
求められるようになり、半導体装置に対してもまたその
製造プロセスに対しても種々の工夫がなされている。

【０００３】以下、従来のバイポーラトランジスタにつ
いて図面を参照しながら説明する。

【０００４】図７は従来の高周波用バイポーラトランジ
スタの断面構成を示している。

【０００５】図７に示すように、シリコンからなる半導
体基板１０１には、それぞれが下部トレンチ部１０２ａ
及びその上に設けられた上部トレンチ部１０２ｂからな
る複数の素子分離領域１０２が選択的に形成されてい
る。半導体基板１０１における各素子分離領域１０２に
より区画された活性領域には、Ｎ型不純物を注入されて
なるＮ型の埋込みコレクタ層１０３が形成されている。

【０００６】埋込みコレクタ層１０３上には、Ｎ型シリ
コンからなるＮ型エピタキシャル層１０４が形成されて
いる。Ｎ型エピタキシャル層１０４の上には、Ｐ型の真
性ベース層１０６Ａが選択成長により形成されている。
真性ベース層１０６Ａの上には、Ｎ型のエミッタ引出部
１０７が、その側面を絶縁膜１０８により囲まれるよう
に形成されている。これにより、真性ベース層１０６Ａ
の上部にはエミッタ引出部１０７との界面からＮ型不純
物が拡散してなるＮ型のエミッタ層１０６ａが形成され
ている。

【０００７】Ｎ型エピタキシャル層１０４上における真
性ベース層１０６Ａの周囲には、該真性ベース層１０６
Ａの端部と電気的に接続された、Ｐ型の多結晶シリコン
からなる外部ベース電極１０６Ｂが形成されている。

【０００８】外部ベース電極１０６Ｂ及びエミッタ引出
部１０７は、それぞれ層間絶縁膜１０９に形成されたコ
ンタクト１１１を介して配線１１２と電気的に接続され
ており、埋込みコレクタ層１０３は、Ｎ型エピタキシャ
ル層１０４に注入により形成されたＮ型のコレクタ引出
層１０４ａ及び層間絶縁膜１０９に形成されたコンタク
ト１１１を介して配線１１２と電気的に接続されてい
る。

【０００９】

【発明が解決しようとする課題】しかしながら、前記従
来の高周波用バイポーラトランジスタは、エミッタ層１
０６ａと真性ベース層１０６Ａとの接合部分から外部ベ
ース電極１０６Ｂまでの寸法が相対的に大きいため、キ
ャリアは、外部ベース電極１０６Ｂに達するまでの間
に、高抵抗なＰ型の真性ベース層１０６Ａを走行するこ
とになる。このように、真性ベース層１０６Ａの抵抗値
は比較的に高く、その上、キャリアの走行時間が長いた
め、再結合する確率も高くなるので、バイポーラトラン
ジスタの高周波特性を十分に向上することができないと
いう問題がある。

【００１０】また、真性ベース層１０６Ａは、選択的な
エピタキシャル成長法により形成されており、通常、不
純物濃度が１×１０¹⁸ｃｍ^-3程度のＰ型の半導体層に覆
われている。このため、真性ベース層１０６Ａと外部ベ
ース電極１０６Ｂとの接触抵抗が大きくなるので、これ
によっても、高周波特性を劣化させる要因となってい
る。

【００１１】本発明は、前記従来の問題を解決し、製造
プロセスを大きく変えることなく、電気特性を容易に向
上することができるようにすることを目的とする。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、真性ベース層の端部を除去して、エミッ
タ層と外部ベース層との距離を小さくすることにより、
真性ベース層の抵抗値を実質的に低減する構成とする。

【００１３】具体的に、本発明に係る半導体装置の製造
方法は、半導体基板に第１導電型のコレクタ層を形成す
る工程と、コレクタ層の上に、第２導電型の真性ベース
層を形成する工程と、真性ベース層の上に絶縁膜を形成
した後、形成した絶縁膜に真性ベース層の端部を露出す
る開口部を形成する工程と、真性ベース層における開口
部からの露出部分を除去する工程と、開口部が埋まるよ
うに第２導電型の第１の半導体を形成することにより、
真性ベース層の端部と電気的に接続される第１の半導体
からなる外部ベース層を形成する工程と、真性ベース層
と接するエミッタ層を形成する工程とを備えている。

【００１４】本発明の半導体装置の製造方法によると、
第２導電型の単結晶半導体からなる真性ベース層におけ
る絶縁膜の開口部からの露出部分を除去し、その後、該
開口部が埋まるように第２導電型の第１の半導体を形成
することにより、真性ベース層の端部と電気的に接続さ
れる第１の半導体からなる外部ベース層を形成する。こ
れにより、真性ベース層から外部ベース層までの寸法が
短縮される。その上、開口部に充填されるように形成さ
れる第１の半導体からなる外部ベース層は、一般に多結
晶半導体からなる。この多結晶半導体は、単結晶半導体
と比べて高い不純物濃度を得られ易いため、ベース抵抗
を低減することが可能となる。これにより、バイポーラ
トランジスタからなる半導体装置の高周波特性を確実に
向上することができる。

【００１５】本発明の半導体装置の製造方法において、
真性ベース層がシリコンとゲルマニウムとの合金を含む
ことが好ましい。このようにすると、真性ベース層のキ
ャリアの移動度が向上するため、半導体装置の高周波特
性をさらに向上することができる。

【００１６】また、本発明の半導体装置の製造方法にお
いて、真性ベース層が炭素を含むシリコンとゲルマニウ
ムとの合金を含むことが好ましい。このようにしても、
半導体装置の高周波特性をさらに向上することができ
る。

【００１７】

【発明の実施の形態】本発明の一実施形態に係る半導体
装置の製造方法について図面を参照しながら説明する。

【００１８】図１（ａ）〜図１（ｃ）乃至図５（ａ）〜
図５（ｃ）は本発明の一実施形態に係る半導体装置であ
るバイポーラトランジスタの製造方法の工程順の断面構
成を示している。

【００１９】まず、図１（ａ）に示すように、例えばシ
リコン（Ｓｉ）単結晶からなるＰ型の半導体基板１１に
おける活性領域にヒ素（Ａｓ）等のＮ型不純物を選択的
にイオン注入し、続いて、注入された不純物イオンの活
性化のための熱処理を行なうことにより、活性領域の上
部にＮ型埋込みコレクタ層１２を形成する。その後、例
えば、化学的気相成長（ＣＶＤ）法により、半導体基板
１１の上にＮ型埋込みコレクタ層１２を含む全面にわた
って、Ｎ型エピタキシャル層１３を成長する。続いて、
成長したＮ型エピタキシャル層１３及び半導体基板１１
におけるＮ型埋込みコレクタ層１２の側方にその端部と
接するように、複数のトレンチ溝１１ａを形成する。続
いて、熱酸化により、形成した各トレンチ溝１１ａの底
部及び側部に熱酸化膜１４ａを形成する。

【００２０】さらに、ＣＶＤ法により、多結晶シリコン
膜を各トレンチ溝１１ａが充填されるように堆積し、堆
積した多結晶シリコン膜に対してエッチバックを行なう
ことにより、各トレンチ溝１１ａに、熱酸化膜１４ａと
その内側に充填された多結晶シリコンからなる充填部１
４ｂとにより構成される下部トレンチ形成部１４Ａを形
成する。

【００２１】次に、図１（ｂ）に示すように、リソグラ
フィ法により、下部トレンチ形成部１４Ａをそれぞれ含
む第１開口部５１ａと、該第１開口部５１ａ同士の間に
位置する第２開口部５１ｂとを有する第１のレジストパ
ターン５１を形成する。その後、形成した第１のレジス
トパターン５１をマスクとして、Ｎ型エピタキシャル層
１３に対してエッチングを行なって、該Ｎ型エピタキシ
ャル層１３における各下部トレンチ形成部１４Ａの上側
に、その径が下部トレンチ形成部１４Ａの径よりも大き
く且つ浅いトレンチ溝１３ａをそれぞれ形成する。これ
により、各トレンチ溝１３ａの下側には、各下部トレン
チ形成部１４Ａから下部トレンチ部１４Ｂが形成され
る。これと同時に、Ｎ型エピタキシャル層１３における
下部トレンチ部１４Ｂ同士の間の領域には、その底部が
Ｎ型埋込みコレクタ層１２の上面と間隔が空く程度に浅
い絶縁部形成溝１３ｂが形成される。

【００２２】次に、図１（ｃ）に示すように、第１のレ
ジストパターン５１を除去した後、例えばＣＶＤ法によ
り、酸化シリコン（ＳｉＯ₂ ）を各トレンチ溝１３ａ及
び絶縁部形成溝１３ｂが充填されるように堆積し、堆積
した酸化シリコンに対して、化学的機械的研磨（ＣＭ
Ｐ）法等により表面の平坦化を行なって、各下部トレン
チ部１４Ｂの上側に、酸化シリコンからなる上部トレン
チ部１５を形成する。この上部トレンチ部１５及びその
下側に延びる下部トレンチ部１４Ｂから第１の素子分離
領域１６Ａ及び第２の素子分離領域１６Ｂがそれぞれ形
成される。また、絶縁部形成溝１３ｂにも、酸化シリコ
ンからなる絶縁部１７が同時に形成される。続いて、Ｎ
型エピタキシャル層１３における絶縁部１７と第１の素
子分離領域１６Ａとの間に、Ｎ型埋込みコレクタ層１２
に達するように選択的にＮ型不純物を注入することによ
り、Ｎ型エピタキシャル層１３にコレクタ引出部１３ｃ
を形成する。

【００２３】次に、図２（ａ）に示すように、例えばＣ
ＶＤ法又は熱酸化法により、Ｎ型エピタキシャル層１３
の上に第１の素子分離領域１６Ａ、コレクタ引出部１３
ｃ、絶縁部１７及び第２の素子分離領域１６Ｂを含む全
面にわたって、酸化シリコンからなる第１の絶縁膜１８
を形成する。続いて、例えばＣＶＤ法により、第１の絶
縁膜１８の上に多結晶シリコンからなる第１の半導体膜
１９を堆積する。その後、リソグラフィ法により、第１
の半導体膜１９の上に、絶縁部１７と第２の素子分離領
域１６Ｂとの間の領域に開口部５２ａを有する第２のレ
ジストパターン５２を形成する。続いて、形成した第２
のレジストパターン５２をマスクとして、第１の半導体
膜１９及び第１の絶縁膜１８に対して順次エッチングを
行なって、Ｎ型エピタキシャル層１３の上にベース形成
領域２０を決定する。

【００２４】次に、図２（ｂ）に示すように、第２のレ
ジストパターン５２を除去した後、例えばＣＶＤ法によ
り、Ｎ型エピタキシャル層１３の上のベース形成領域２
０に、Ｐ型のシリコンからなる真性ベース層２１Ａを選
択的にエピタキシャル成長する。このとき、ベース形成
領域２０の側方の領域に形成した第１の半導体膜１９の
上にもＰ型のシリコン層２１Ｂが成長する。このよう
に、ベース形成領域２０の側方の領域にも、Ｐ型のシリ
コン層２１Ｂのシード層として多結晶シリコンからなる
第１の半導体膜１９を形成しておくことが好ましい。な
ぜなら、第１の半導体膜１９を設けずに第１の絶縁膜１
８を露出しておくと、真性ベース層２１Ａを比較的に厚
く成長するような場合には、ベース形成領域２０におけ
る選択成長性が破れて、第１の絶縁膜１８の上に、Ｐ型
のシリコンが単結晶とならず多結晶状態で成長してしま
う。その結果、第１の絶縁膜１８上に成長した多結晶状
態のシリコンがパーティクルとなって、真性ベース層２
１Ａを汚染する虞があるからである。

【００２５】次に、図２（ｃ）に示すように、ＣＶＤ法
により、真性ベース層２１Ａ及びシリコン層２１Ｂの上
に、酸化シリコンからなる第２の絶縁膜２２を真性ベー
ス層２１Ａが埋まるように堆積する。

【００２６】次に、図３（ａ）に示すように、リソグラ
フィ法により、第２の絶縁膜２２の上に、真性ベース層
２１Ａにおける両端部の上側に開口部５３ａを有する第
３のレジストパターン５３を形成する。続いて、形成し
た第３のレジストパターン５３をマスクとして、酸化シ
リコンからなる第２の絶縁膜２２に対してドライエッチ
ングを行なう。これにより、第３のレジストパターン５
３の各開口部５３ａから、真性ベース層２１Ａの両端部
がそれぞれ露出する。

【００２７】次に、図３（ｂ）に示すように、さらに、
第３のレジストパターン５３をマスクとして、例えば溶
液の温度が約７５℃で濃度が約１０％の水酸化アンモニ
ウム(ＮＨ₄ＯＨ）の水溶液を用いたウエットエッチング
によって、真性ベース層２１Ａの両端部を除去すること
により、Ｎ型エピタキシャル層１３を露出する外部ベー
ス電極形成領域２１ａを形成する。これにより、真性ベ
ース層２１Ａは、その幅寸法が第３のレジストパターン
５３の開口部５３ａ同士の幅により決定されて縮小され
る。

【００２８】次に、図３（ｃ）に示すように、第３のレ
ジストパターン５３を除去した後、例えばＣＶＤ法によ
り、第２の絶縁膜２２の上に外部ベース電極形成領域２
１ａを充填するように、Ｐ型の多結晶シリコンからなる
外部ベース電極形成層２３Ａを堆積する。続いて、ＣＶ
Ｄ法により、外部ベース電極形成層２３Ａの上に、酸化
シリコンからなる第３の絶縁膜２４を堆積する。

【００２９】次に、図４（ａ）に示すように、リソグラ
フィ法により、第３の絶縁膜２４の上に、真性ベース層
２１Ａにおける中央部の上側に開口部５４ａを有する第
４のレジストパターン５４を形成する。続いて、形成し
た第４のレジストパターン５４をマスクとして、酸化シ
リコンからなる第３の絶縁膜２４に対してドライエッチ
ングを行なう。続いて、第４のレジストパターン５４を
マスクとして、多結晶シリコンからなる外部ベース電極
形成層２３Ａに対してドライエッチングを行なう。これ
により、第４のレジストパターン５４の開口部５４ａか
ら、真性ベース層２１Ａの上面の中央部が露出するエミ
ッタ引出部形成領域２６ａが形成される。

【００３０】次に、図４（ｂ）に示すように、第４のレ
ジストパターン５４を除去した後、例えばＣＶＤ法によ
り、第３の絶縁膜２４の上に酸化シリコンからなる第４
の絶縁膜２５を、エミッタ引出部形成領域２６ａに面す
る外部ベース電極形成層２３Ａ及び第３の絶縁膜２４の
端面にサイドウォールを得られるように堆積する。続い
て、堆積した第４の絶縁膜２５をドライエッチングによ
りエッチバックすることにより、再度、真性ベース層２
１Ａの上面の第２の絶縁膜２２が露出すると共に、該第
２の絶縁膜２２における真性ベース層２１Ａの中央部が
エッチングされる。その結果、エミッタ引出部形成領域
２６ａは、外部ベース電極形成層２３Ａの端面との間に
サイドウォール状の第４の絶縁膜２４を形成しながら、
該エミッタ引出部形成領域２６ａの容積を十分に確保す
ることができる。

【００３１】次に、図４（ｃ）に示すように、例えばＣ
ＶＤ法により、第４の絶縁膜２５の上にエミッタ引出部
形成領域２６ａが充填されるように、Ｎ型の多結晶シリ
コンからなるエミッタ引出部形成層２６Ａを堆積する。
続いて、堆積したエミッタ引出部形成層２６Ａに対して
急速熱処理（ＲＴＡ）法等により熱処理を行なう。これ
により、真性ベース層２１Ａの上部には、該真性ベース
層２１Ａのエミッタ引出部形成層２６Ａとの界面からＮ
型不純物が拡散してなるＮ型のエミッタ層２１ｂが形成
される。

【００３２】次に、図５（ａ）に示すように、リソグラ
フィ法により、エミッタ引出部形成層２６Ａの上に、真
性ベース層２１Ａの上側の領域を含むパターンを持つ第
５のレジストパターン５５を形成する。続いて、形成し
た第５のレジストパターン５５をマスクとして、エミッ
タ引出部形成層２６Ａ、第４の絶縁膜２５及び第３の絶
縁膜２４に対して、順次エッチングを行なうことによ
り、エミッタ引出部形成層２６Ａからエミッタ引出部２
６Ｂを形成する。

【００３３】次に、図５（ｂ）に示すように、第５のレ
ジストパターン５５を除去した後、外部ベース電極形成
層２３Ａにおける第２の素子分離領域１６Ｂと絶縁部１
７との間の上側の領域を含むパターンを持つ第６のレジ
ストパターン５６を形成する。続いて、形成した第６の
レジストパターン５６をマスクとして、外部ベース電極
形成層２３Ａ、第２の絶縁膜２２、シリコン層２１Ｂ及
び第１の半導体膜１９に対して順次エッチングを行なう
ことにより、外部ベース電極形成層２３Ａから外部ベー
ス電極２３Ｂを形成する。

【００３４】次に、図５（ｃ）に示すように、第６のレ
ジストパターン５６を除去した後、例えばＣＶＤ法によ
り、第１の絶縁膜１８の上に、外部ベース電極２３Ｂ及
びエミッタ引出部２６Ｂを含む全面にわたって、オゾン
ＴＥＯＳ等の被覆率が高い酸化シリコンからなる層間絶
縁膜２７を堆積する。続いて、堆積した層間絶縁膜２７
の表面をＣＭＰ法等により平坦化する。その後、平坦化
された層間絶縁膜２７に、それぞれタングステン（Ｗ）
等からなるコンタクト２８Ａ〜２８Ｃを形成する。例え
ば、第１のコンタクト２８Ａはエミッタ引出部２６Ｂ
と、第２のコンタクト２８Ｂは外部ベース電極２３Ｂ
と、第３のコンタクト２８Ｃはコレクタ引出部１３ｃ
と、それぞれ電気的な接続を採る。続いて、スパッタ法
等により、層間絶縁膜２７の上に、例えばアルミニウム
からなる金属膜を堆積し、所定のパターニングを行なっ
て、第１のコンタクト２８Ａと接続される第１の配線２
９Ａ、第２のコンタクト２８Ｂと接続される第２の配線
２９Ｂ及び第３のコンタクト２８Ｃと接続される第３の
配線２９Ｃをそれぞれ形成する。

【００３５】以上説明したように、本実施形態による
と、図３（ｂ）に示す工程において、比較的に高抵抗な
Ｐ型の真性ベース層２１Ａの端部を除去することによ
り、該真性ベース層２１Ａの幅寸法が小さくなるため、
真性ベース層２１Ａと比べて低抵抗な外部ベース電極２
３Ｂと接続される距離が短くなる。その結果、真性ベー
ス層２１Ａにおけるホールの走行距離が短縮されるた
め、ベース抵抗を実質的に低減することができる。

【００３６】その上、図３（ｂ）に示したように、真性
ベース層２１Ａの端部を除去する工程は、従来の工程に
おける第３のレジストパターン５３を変更も追加もする
ことなく、第２の絶縁膜２２をエッチングした後に真性
ベース層２１Ａを選択的にエッチングする工程を追加す
るだけで実現することができる。

【００３７】（実施形態の一変形例）以下、本発明の実
施形態の一変形例に係る半導体装置の製造方法について
図面を参照しながら説明する。

【００３８】図６は本発明の実施形態の一変形例に係る
半導体装置であるバイポーラトランジスタの製造方法の
一工程の断面構成を示している。図６において、図３
（ａ）に示す構成部材と同一の構成部材には同一の符号
を付すことにより説明を省略する。

【００３９】図６は図３（ａ）に示した工程と同一の工
程であって、真性ベース層２１Ａの両端部を第３のレジ
ストパターン５３をマスクとして露出する工程を示して
いる。本変形例においては、真性ベース層２１Ａを、シ
リコンゲルマニウム（ＳｉＧｅ）からなる下部半導体層
３１ａと、シリコン（Ｓｉ）からなる上部半導体層３１
ｂとの積層体により構成することを特徴とする。

【００４０】従って、図４（ｃ）に示す、真性ベース層
２１Ａの上部にＮ型不純物が拡散してなるエミッタ層２
１ｂは、本変形例の場合には、シリコンからなる上部半
導体層３１ｂに実質的に形成されることになる。

【００４１】また、本変形例において、図６に示す工程
に続いて行なう、真性ベース層２１Ａの両端部を除去す
る工程は、まず、開口部５３ａを有する第３のレジスト
パターン５３をマスクとして、例えば溶液の温度が約７
５℃で濃度が約１０％の水酸化アンモニウム(ＮＨ₄Ｏ
Ｈ）水溶液を用いたウエットエッチングにより、真性ベ
ース層２１Ａの両端部における上部半導体層３１ｂを除
去する。続いて、第３のレジストパターン５３をマスク
として、例えば、フッ化水素（ＨＦ）、過酸化水素（Ｈ
₂Ｏ₂）及び酢酸(ＣＨ₃ＣＯＯＨ）とをそれぞれ１：２：
３の割合で混合した水溶液を用いたウエットエッチング
により、真性ベース層２１Ａの両端部における下部半導
体層３１ａを除去する。

【００４２】このように、下部半導体層３１ａに、IV−
IV族からなる混晶半導体層を用いると、コレクタ層を形
成する単結晶シリコンからなるＮ型エピタキシャル層１
３と界面を持つことになる。このため、下部半導体層３
１ａの両端部を除去する際に、混晶半導体と単結晶との
エッチングレートが異なることから、Ｎ型エピタキシャ
ル層１３が実質的にエッチングストッパとなるので、真
性ベース層２１Ａの両端部の除去工程が極めて容易に行
なえる。

【００４３】なお、下部半導体層３１ａは、ＳｉＧｅに
限られず、これに代えて、炭化シリコンゲルマニウム
（ＳｉＧｅＣ）又は炭化シリコン（ＳｉＣ）を用いても
良い。

【００４４】また、真性ベース層２１Ａの両端部をＮ型
エピタキシャル層１３を露出するまでエッチングする必
要は必ずしもない。例えば、シリコンからなり比較的に
高抵抗の上部半導体層３１ｂのみを除去するだけでも、
ベース抵抗を低減する効果を得られる。

【００４５】また、本実施形態及びその変形例において
は、酸化膜及び半導体層の形成並びにエッチング等に製
造プロセスを限定したが、上記の製造プロセスに限られ
るものではない。例えば、シリコン酸化膜を形成する酸
化膜形成プロセスには、熱酸化法又はＣＶＤ法でも良
く、エッチングプロセスには、ドライエッチ又はウェッ
トエッチでも良く、互換性が保たれるプロセスであれば
良い。

【００４６】

【発明の効果】本発明に係る半導体装置の製造方法によ
ると、比較的に高抵抗の真性ベース層から外部ベース層
までの寸法が短縮されるため、真性ベース層を走行する
電子の走行距離が短くなるので、ベース抵抗を低減する
ことができる。また、真性ベース層の両端部を除去する
工程は、従来の工程をほとんど変更する必要がない。こ
のように、製造工程をほとんど変更することなく、ベー
ス抵抗の低減が可能となり、高周波特性に優れるバイポ
ーラトランジスタの製造方法を実現することができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は本発明の一実施形態に係る半
導体装置であるバイポーラトランジスタの製造方法を示
す工程順の構成断面図である。

【図２】（ａ）〜（ｃ）は本発明の一実施形態に係る半
導体装置であるバイポーラトランジスタの製造方法を示
す工程順の構成断面図である。

【図３】（ａ）〜（ｃ）は本発明の一実施形態に係る半
導体装置であるバイポーラトランジスタの製造方法を示
す工程順の構成断面図である。

【図４】（ａ）〜（ｃ）は本発明の一実施形態に係る半
導体装置であるバイポーラトランジスタの製造方法を示
す工程順の構成断面図である。

【図５】（ａ）〜（ｃ）は本発明の一実施形態に係る半
導体装置であるバイポーラトランジスタの製造方法を示
す工程順の構成断面図である。

【図６】本発明の実施形態の一変形例に係る半導体装置
であるバイポーラトランジスタの製造方法を示す工程順
の構成断面図である。

【図７】従来の高周波用バイポーラトランジスタを示す
構成断面図である。

【符号の説明】

１１半導体基板１１ａトレンチ溝１２Ｎ型埋込みコレクタ層１３Ｎ型エピタキシャル層１３ａトレンチ溝１３ｂ絶縁部形成溝１３ｃコレクタ引出部１４ａ熱酸化膜１４ｂ充填部１４Ａ下部トレンチ形成部１４Ｂ下部トレンチ部１５上部トレンチ部１６Ａ第１の素子分離領域１６Ｂ第２の素子分離領域１７絶縁部１８第１の絶縁膜１９第１の半導体膜２０ベース形成領域２１Ａ真性ベース層２１ａ外部ベース電極形成領域２１ｂエミッタ層２１Ｂシリコン層２２第２の絶縁膜２３Ａ外部ベース電極形成層２３Ｂ外部ベース電極（外部ベース層）２４第３の絶縁膜２５第４の絶縁膜２６ａエミッタ引出部形成領域２６Ａエミッタ引出部形成層２６Ｂエミッタ引出部２７層間絶縁膜２８Ａ第１のコンタクト２８Ｂ第２のコンタクト２８Ｃ第３のコンタクト２９Ａ第１の配線２９Ｂ第２の配線２９Ｃ第３の配線３１ａ下部半導体層３１ｂ上部半導体層５１第１のレジストパターン５１ａ第１開口部５１ｂ第２開口部５２第２のレジストパターン５２ａ開口部５３第３のレジストパターン５３ａ開口部５４第４のレジストパターン５４ａ開口部５５第５のレジストパターン５６第６のレジストパターン

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F003 BA27 BB07 BB08 BC08 BE07 BF06 BG06 BM01 BP12 BP34 BP94 BS07

Claims

【特許請求の範囲】

【請求項１】半導体基板に第１導電型のコレクタ層を
形成する工程と、前記コレクタ層の上に、第２導電型の真性ベース層を形
成する工程と、前記真性ベース層の上に絶縁膜を形成した後、形成した
絶縁膜に前記真性ベース層の端部を露出する開口部を形
成する工程と、前記真性ベース層における前記開口部からの露出部分を
除去する工程と、前記開口部が埋まるように第２導電型の第１の半導体を
形成することにより、前記真性ベース層の端部と電気的
に接続される前記第１の半導体からなる外部ベース層を
形成する工程と、前記真性ベース層と接するエミッタ層を形成する工程と
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】前記真性ベース層は、シリコンとゲルマ
ニウムとの合金を含むことを特徴とする請求項１に記載
の半導体装置の製造方法。
【請求項３】前記真性ベース層は、炭素を含むシリコ
ンとゲルマニウムとの合金を含むことを特徴とする請求
項１に記載の半導体装置の製造方法。