JP2914213B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 254
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000010410 layer Substances 0.000 claims description 69
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 47
- 239000000463 material Substances 0.000 claims description 28
- 239000011229 interlayer Substances 0.000 claims description 26
- 239000012535 impurity Substances 0.000 claims description 12
- 238000010030 laminating Methods 0.000 claims description 7
- 239000000203 mixture Substances 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 59
- 229910045601 alloy Inorganic materials 0.000 description 36
- 239000000956 alloy Substances 0.000 description 36
- 229910052581 Si3N4 Inorganic materials 0.000 description 29
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 29
- 238000005530 etching Methods 0.000 description 28
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 22
- 229910052814 silicon oxide Inorganic materials 0.000 description 22
- 239000013078 crystal Substances 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 238000001312 dry etching Methods 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 239000000758 substrate Substances 0.000 description 11
- 238000001459 lithography Methods 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/933—Germanium or silicon or Ge-Si on III-V
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にバイポーラ・トランジスタと、その
製造方法に関する。
造方法に関し、特にバイポーラ・トランジスタと、その
製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法に関し、図
面を参照して説明する。第１の従来技術として特願平４
−３４１４２１号を参照して説明する。図８（ａ）に示
すようにＰ-型シリコン基板１上には、上下に積層され
たＮ+型埋込層２及びＮ-型シリコンエピタキシャル層３
を有し、素子分離のためのロコス酸化膜４、及びＮ+型
コレクタ引出し領域５が形成されている。ベース電極用
Ｐ-型多結晶シリコン膜７はシリコン酸化膜６上に形成
してあり、Ｎ+型コレクタ電極用多結晶シリコン膜８は
コレクタ引出し領域５上に形成してある。
面を参照して説明する。第１の従来技術として特願平４
−３４１４２１号を参照して説明する。図８（ａ）に示
すようにＰ-型シリコン基板１上には、上下に積層され
たＮ+型埋込層２及びＮ-型シリコンエピタキシャル層３
を有し、素子分離のためのロコス酸化膜４、及びＮ+型
コレクタ引出し領域５が形成されている。ベース電極用
Ｐ-型多結晶シリコン膜７はシリコン酸化膜６上に形成
してあり、Ｎ+型コレクタ電極用多結晶シリコン膜８は
コレクタ引出し領域５上に形成してある。
【０００３】コレクタ電極用多結晶シリコン膜８及びベ
ース電極用多結晶シリコン膜７は、シリコン窒化膜９に
それぞれ覆われている。尚、この場合ベース電極用多結
晶シリコン膜７の下面の一部はＮ-型エピタキシャル層
３の上面に対向して露出している。この構造の工程につ
いては、特願平４−３４１４２１号の明細書に詳細に述
べられている。
ース電極用多結晶シリコン膜７は、シリコン窒化膜９に
それぞれ覆われている。尚、この場合ベース電極用多結
晶シリコン膜７の下面の一部はＮ-型エピタキシャル層
３の上面に対向して露出している。この構造の工程につ
いては、特願平４−３４１４２１号の明細書に詳細に述
べられている。
【０００４】次に図８（ｂ）に示すように選択エピタキ
シャル成長法によって、高濃度にボロンが添加されてい
るシリコン膜を成長させる。ここで、選択成長とは、絶
縁膜上には何も成長させることなく、単結晶又は多結晶
シリコン膜上にのみシリコン膜を成長させることを意味
している。この場合、ベース電極用多結晶シリコン膜７
の下面に、Ｐ++型多結晶シリコン膜６２ａが成長し、同
時にＮ-型エピタキシャル層３上にはＰ++型単結晶シリ
コン膜６１ａが形成される。
シャル成長法によって、高濃度にボロンが添加されてい
るシリコン膜を成長させる。ここで、選択成長とは、絶
縁膜上には何も成長させることなく、単結晶又は多結晶
シリコン膜上にのみシリコン膜を成長させることを意味
している。この場合、ベース電極用多結晶シリコン膜７
の下面に、Ｐ++型多結晶シリコン膜６２ａが成長し、同
時にＮ-型エピタキシャル層３上にはＰ++型単結晶シリ
コン膜６１ａが形成される。
【０００５】次に図９（ａ）に示すように選択エピタキ
シャル成長法を引続き行うことにより、Ｐ++型単結晶シ
リコン膜６１ａとＰ++型多結晶シリコン膜６２ａとが成
長を続けて互いに接合される。
シャル成長法を引続き行うことにより、Ｐ++型単結晶シ
リコン膜６１ａとＰ++型多結晶シリコン膜６２ａとが成
長を続けて互いに接合される。
【０００６】次に図９（ｂ）に示すようにシリコン窒化
膜９に設けた開口直下の領域のＰ++型単結晶シリコン膜
６１ａを除去し、ベース電極用多結晶シリコン膜７の下
面にＰ++型多結晶シリコン膜６２を残すとともに、エピ
タキシャル層３上にＰ++型単結晶シリコン膜６１を残
す。このシリコン膜６１ａを除去するにあたっては、異
方性エッチング法を用いることが好ましい。このエッチ
ングによるダメージを除去する目的でエッチングされた
表面を酸化させ、その酸化膜をウェット系のエッチング
で除去するようにすると良い。
膜９に設けた開口直下の領域のＰ++型単結晶シリコン膜
６１ａを除去し、ベース電極用多結晶シリコン膜７の下
面にＰ++型多結晶シリコン膜６２を残すとともに、エピ
タキシャル層３上にＰ++型単結晶シリコン膜６１を残
す。このシリコン膜６１ａを除去するにあたっては、異
方性エッチング法を用いることが好ましい。このエッチ
ングによるダメージを除去する目的でエッチングされた
表面を酸化させ、その酸化膜をウェット系のエッチング
で除去するようにすると良い。
【０００７】次に図１０に示すようにＰ++型単結晶シリ
コン膜が除去されたエピタキシャル層３上に、真性ベー
ス層６３を選択的エピタキシャル成長法により形成す
る。
コン膜が除去されたエピタキシャル層３上に、真性ベー
ス層６３を選択的エピタキシャル成長法により形成す
る。
【０００８】上述した第１の従来技術による製造方法に
よれば、以下のような問題点が生じてしまう。すなわち
Ｐ++型単結晶シリコン膜６１ａをエッチングしてベース
電極用ポリシリコン膜７の下面領域に限定してＰ++型多
結晶シリコン層６２とＰ++型単結晶シリコン膜６１を残
し、しかも開口直下のエピタキシャル層３上の領域で
は、Ｐ++型単結晶シリコン膜６１ａを完全に除去する必
要があること、及びｎ-型エピタキシャル層３の上面が
できるだけ削れないような状態にして真性ベース６３を
形成する必要がある。何故ならば、開口直下のエピタキ
シャル層３上にＰ++型単結晶シリコン膜６１ａの一部が
エッチング後も残っていると、この残留するＰ++型単結
晶シリコン膜６１ａは、実効的にベース層となってしま
うため、薄い真性ベース層６３を形成しても、残留する
Ｐ++型単結晶シリコン膜と真性ベース層とからなる厚味
の厚いベースができ上がってしまう。また逆にｎ-型エ
ピタキシャル層３の一部がエッチングされすぎて削れて
しまうと、真性ベース層６３とベース電極用Ｐ+型多結
晶シリコン膜７との間の実効的な距離が長くなってしま
うので、その分だけベース抵抗が増大してしまう。
よれば、以下のような問題点が生じてしまう。すなわち
Ｐ++型単結晶シリコン膜６１ａをエッチングしてベース
電極用ポリシリコン膜７の下面領域に限定してＰ++型多
結晶シリコン層６２とＰ++型単結晶シリコン膜６１を残
し、しかも開口直下のエピタキシャル層３上の領域で
は、Ｐ++型単結晶シリコン膜６１ａを完全に除去する必
要があること、及びｎ-型エピタキシャル層３の上面が
できるだけ削れないような状態にして真性ベース６３を
形成する必要がある。何故ならば、開口直下のエピタキ
シャル層３上にＰ++型単結晶シリコン膜６１ａの一部が
エッチング後も残っていると、この残留するＰ++型単結
晶シリコン膜６１ａは、実効的にベース層となってしま
うため、薄い真性ベース層６３を形成しても、残留する
Ｐ++型単結晶シリコン膜と真性ベース層とからなる厚味
の厚いベースができ上がってしまう。また逆にｎ-型エ
ピタキシャル層３の一部がエッチングされすぎて削れて
しまうと、真性ベース層６３とベース電極用Ｐ+型多結
晶シリコン膜７との間の実効的な距離が長くなってしま
うので、その分だけベース抵抗が増大してしまう。
【０００９】以上述べたように理想的にはＰ++型単結晶
シリコン層６１ａのエッチングは、ｎ-型エピタキシャ
ル層３との界面で止まることが望ましい。しかし、現実
には、シリコン膜のエッチングに関して電気的に活性な
不純物の濃度差を利用して選択比を持たせることはでき
ない。従ってウェハー内に実効的な厚味の異なるベース
層をもつトランジスタや、ベース抵抗が大きく異なるト
ランジスタが混在してしまう。
シリコン層６１ａのエッチングは、ｎ-型エピタキシャ
ル層３との界面で止まることが望ましい。しかし、現実
には、シリコン膜のエッチングに関して電気的に活性な
不純物の濃度差を利用して選択比を持たせることはでき
ない。従ってウェハー内に実効的な厚味の異なるベース
層をもつトランジスタや、ベース抵抗が大きく異なるト
ランジスタが混在してしまう。
【００１０】また第２の従来技術として特開昭６３−２
５９２４号に開示されたＧｅエッチング技術がある。こ
の技術は、エッチングガスとしてＧｅＣｌ4又はＧｅＣ
ｌ4を含有するガスを用いて基板を加熱することによ
り、Ｇｅ層のみを選択的に気相エッチングすることがで
きる技術である。この技術を本出願に関連したトランジ
スタの製造方法に適用するためには、図８（ａ）に示す
ひさし状構造を有するベース電極用多結晶シリコン膜７
に対してＧｅ層を選択的に成長させた後、基板を加熱さ
せてＧｅＣｌ4系エッチングガスを使用すれば、ひさし
状構造のベース電極用多結晶シリコン膜７の下面だけに
Ｇｅ層を残すことが可能である。しかもＧｅとＳｉとの
エッチングに関して選択比を有するので、エッチングが
終了した段階でウェハー内のどの領域においても、ｎ-
型エピタキシャルシリコン層３は、ほとんど削られるこ
とがなく、しかも開口直下のｎ-型エピタキシャル層３
上にＧｅが残ることもない。すなわち、真性ベース層６
３を形成する前段階として、理想的な構造を実現するこ
とが可能となる。
５９２４号に開示されたＧｅエッチング技術がある。こ
の技術は、エッチングガスとしてＧｅＣｌ4又はＧｅＣ
ｌ4を含有するガスを用いて基板を加熱することによ
り、Ｇｅ層のみを選択的に気相エッチングすることがで
きる技術である。この技術を本出願に関連したトランジ
スタの製造方法に適用するためには、図８（ａ）に示す
ひさし状構造を有するベース電極用多結晶シリコン膜７
に対してＧｅ層を選択的に成長させた後、基板を加熱さ
せてＧｅＣｌ4系エッチングガスを使用すれば、ひさし
状構造のベース電極用多結晶シリコン膜７の下面だけに
Ｇｅ層を残すことが可能である。しかもＧｅとＳｉとの
エッチングに関して選択比を有するので、エッチングが
終了した段階でウェハー内のどの領域においても、ｎ-
型エピタキシャルシリコン層３は、ほとんど削られるこ
とがなく、しかも開口直下のｎ-型エピタキシャル層３
上にＧｅが残ることもない。すなわち、真性ベース層６
３を形成する前段階として、理想的な構造を実現するこ
とが可能となる。
【００１１】
【発明が解決しようとする課題】しかしながら、特開昭
６３−２５９２４号に開示された半導体装置の製造方法
では、以下に述べる問題があった。すなわちＧｅとＳｉ
とは、格子定数が大きく異なっている。具体的には、Ｇ
ｅの格子定数（ａGe）＝５．６５Å，Ｓｉの格子定数
（ａSi）＝５．４３Åである。これほどに格子定数が異
なる材料を無欠陥で形成することは困難である。
６３−２５９２４号に開示された半導体装置の製造方法
では、以下に述べる問題があった。すなわちＧｅとＳｉ
とは、格子定数が大きく異なっている。具体的には、Ｇ
ｅの格子定数（ａGe）＝５．６５Å，Ｓｉの格子定数
（ａSi）＝５．４３Åである。これほどに格子定数が異
なる材料を無欠陥で形成することは困難である。
【００１２】転位が発生しない厚さの一例としては、１
０Å前後のＧｅしか成長できないことが、Ｒ．Ｐｅｏｐ
ｌｅ他，”Ｃａｌｃｕｌａｔｉｏｎ ｏｆ ｃｒｉｔｉ
ｃａｌ ｌａｙｅｒ ｔｈｉｃｋｎｅｓｓ ｖｅｒｓｕ
ｓ ｌａｔｔｉｃｅ ｍｉｓｍａｔｃｈ ｆｏｒ Ｇｅ
x Ｓｉ1-x／Ｓｉ ｓｔｒａｉｎｅｄ−ｌａｙｅｒｈｅ
ｔｅｒｏｓｔｒｕｃｔｕｒｅｓ”，Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．，ｖｏｌ．４７（１９８５），ｐ．３２
２）に示されている。
０Å前後のＧｅしか成長できないことが、Ｒ．Ｐｅｏｐ
ｌｅ他，”Ｃａｌｃｕｌａｔｉｏｎ ｏｆ ｃｒｉｔｉ
ｃａｌ ｌａｙｅｒ ｔｈｉｃｋｎｅｓｓ ｖｅｒｓｕ
ｓ ｌａｔｔｉｃｅ ｍｉｓｍａｔｃｈ ｆｏｒ Ｇｅ
x Ｓｉ1-x／Ｓｉ ｓｔｒａｉｎｅｄ−ｌａｙｅｒｈｅ
ｔｅｒｏｓｔｒｕｃｔｕｒｅｓ”，Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．，ｖｏｌ．４７（１９８５），ｐ．３２
２）に示されている。
【００１３】以上のように報告された結果からすれば、
コレクタ用ｎ-型エピタキシャル層３とベース電極用多
結晶シリコン膜７との間隔を従来と同じに設定した場
合、ひさし状のベース電極用多結晶シリコン膜７の下面
に形成されたＧｅ層は、転位を有する結晶となる。すな
わちコレクタ・ベース接合間に欠陥があり、接合間にリ
ーク電流が発生するので、従来と同じだけのベース電極
用多結晶シリコン膜７／コレクタ用ｎ-型エピタキシャ
ル層３の間隔とすることはできない。
コレクタ用ｎ-型エピタキシャル層３とベース電極用多
結晶シリコン膜７との間隔を従来と同じに設定した場
合、ひさし状のベース電極用多結晶シリコン膜７の下面
に形成されたＧｅ層は、転位を有する結晶となる。すな
わちコレクタ・ベース接合間に欠陥があり、接合間にリ
ーク電流が発生するので、従来と同じだけのベース電極
用多結晶シリコン膜７／コレクタ用ｎ-型エピタキシャ
ル層３の間隔とすることはできない。
【００１４】従って、転位が発生しないようにするため
に、ベース電極用多結晶シリコン膜７とコレクタｎ-型
エピタキシャル層３との間隔を近付けるとすると、その
両者間に発生する容量が増大してしまう。
に、ベース電極用多結晶シリコン膜７とコレクタｎ-型
エピタキシャル層３との間隔を近付けるとすると、その
両者間に発生する容量が増大してしまう。
【００１５】すなわち、第２の従来技術では、寄生容量
を増大させずに、ベース抵抗を低減させることはできな
いという問題を生じさせてしまう。
を増大させずに、ベース抵抗を低減させることはできな
いという問題を生じさせてしまう。
【００１６】本発明の目的は、選択的エピタキシャル法
によりベースを形成する自己整合型バイポーラ半導体装
置におけるベース抵抗を低減させた半導体装置及びその
製造方法を提供することにある。
によりベースを形成する自己整合型バイポーラ半導体装
置におけるベース抵抗を低減させた半導体装置及びその
製造方法を提供することにある。
【００１７】前記目的を達成するため、本発明に係る半
導体装置は、第１の半導体領域と、層間絶縁膜と、第２
の半導体領域と、第３の半導体領域と、側壁絶縁膜と、
第４の半導体領域とを有する半導体装置であって、第１
の半導体領域は、絶縁膜に囲まれて島状領域をなすもの
であり、層間絶縁膜は、前記第１の半導体領域上に形成
され、一部に前記第１の半導体領域に達する開口を有す
るものであり、第２の半導体領域は、前記層間絶縁膜の
膜厚とほぼ同じ膜厚を有し、前記層間絶縁膜の開口側面
を被覆して形成されたものであり、前記第１の半導体領
域は、Ｓｉよりなり、前記第２の半導体領域は、ＳｉＧ
ｅよりなり、第３の半導体領域は、前記第２の半導体領
域の不純物濃度よりも低濃度の半導体材料からなり、前
記層間絶縁膜の膜厚よりも薄い膜厚を有し、前記第１の
半導体領域上及び前記第２の半導体領域の側面を被覆し
て形成されたものであり、側壁絶縁膜は、前記第３の半
導体領域の側面を被覆して形成されたものであり、第４
の半導体領域は、前記側壁絶縁膜に囲まれた前記第３の
半導体領域に接して形成されたものである。
導体装置は、第１の半導体領域と、層間絶縁膜と、第２
の半導体領域と、第３の半導体領域と、側壁絶縁膜と、
第４の半導体領域とを有する半導体装置であって、第１
の半導体領域は、絶縁膜に囲まれて島状領域をなすもの
であり、層間絶縁膜は、前記第１の半導体領域上に形成
され、一部に前記第１の半導体領域に達する開口を有す
るものであり、第２の半導体領域は、前記層間絶縁膜の
膜厚とほぼ同じ膜厚を有し、前記層間絶縁膜の開口側面
を被覆して形成されたものであり、前記第１の半導体領
域は、Ｓｉよりなり、前記第２の半導体領域は、ＳｉＧ
ｅよりなり、第３の半導体領域は、前記第２の半導体領
域の不純物濃度よりも低濃度の半導体材料からなり、前
記層間絶縁膜の膜厚よりも薄い膜厚を有し、前記第１の
半導体領域上及び前記第２の半導体領域の側面を被覆し
て形成されたものであり、側壁絶縁膜は、前記第３の半
導体領域の側面を被覆して形成されたものであり、第４
の半導体領域は、前記側壁絶縁膜に囲まれた前記第３の
半導体領域に接して形成されたものである。
【００１８】
【００１９】また本発明に係る半導体装置は、第１の半
導体領域と、層間絶縁膜と、第２の半導体領域と、第３
の半導体領域と、側壁絶縁膜と、第４の半導体領域とを
有する半導体装置であって、第１の半導体領域は、絶縁
膜に囲まれて島状領域をなすものであり、層間絶縁膜
は、前記第１の半導体領域上に形成され、一部に前記第
１の半導体領域に達する開口を有するものであり、第２
の半導体領域は、前記層間絶縁膜の膜厚とほぼ同じ膜厚
を有し、前記層間絶縁膜の開口側面を被覆して形成され
たものであり、前記第１の半導体領域は、Ｓｉよりな
り、前記第２の半導体領域は、ＳｉＧｅ／Ｓｉ／ＳｉＧ
ｅよりなる積層体であり、第３の半導体領域は、前記第
２の半導体領域の不純物濃度よりも低濃度の半導体材料
からなり、前記層間絶縁膜の膜厚よりも薄い膜厚を有
し、前記第１の半導体領域上及び前記第２の半導体領域
の側面を被覆して形成されたものであり、側壁絶縁膜
は、前記第３の半導体領域の側面を被覆して形成された
ものであり、第４の半導体領域は、前記側壁絶縁膜に囲
まれた前記第３の半導体領域に接して形成されたもので
ある。
導体領域と、層間絶縁膜と、第２の半導体領域と、第３
の半導体領域と、側壁絶縁膜と、第４の半導体領域とを
有する半導体装置であって、第１の半導体領域は、絶縁
膜に囲まれて島状領域をなすものであり、層間絶縁膜
は、前記第１の半導体領域上に形成され、一部に前記第
１の半導体領域に達する開口を有するものであり、第２
の半導体領域は、前記層間絶縁膜の膜厚とほぼ同じ膜厚
を有し、前記層間絶縁膜の開口側面を被覆して形成され
たものであり、前記第１の半導体領域は、Ｓｉよりな
り、前記第２の半導体領域は、ＳｉＧｅ／Ｓｉ／ＳｉＧ
ｅよりなる積層体であり、第３の半導体領域は、前記第
２の半導体領域の不純物濃度よりも低濃度の半導体材料
からなり、前記層間絶縁膜の膜厚よりも薄い膜厚を有
し、前記第１の半導体領域上及び前記第２の半導体領域
の側面を被覆して形成されたものであり、側壁絶縁膜
は、前記第３の半導体領域の側面を被覆して形成された
ものであり、第４の半導体領域は、前記側壁絶縁膜に囲
まれた前記第３の半導体領域に接して形成されたもので
ある。
【００２０】
【００２１】また前記第１の半導体領域に接して形成さ
れたＳｉＧｅ層は、Ｇｅ組成が第１の半導体領域に近い
ほど多くなるように形成されたものである。
れたＳｉＧｅ層は、Ｇｅ組成が第１の半導体領域に近い
ほど多くなるように形成されたものである。
【００２２】また前記第３の半導体領域の禁制帯巾は、
前記第１の半導体領域及び前記第４の半導体領域の禁制
帯巾よりも狭いものである。
前記第１の半導体領域及び前記第４の半導体領域の禁制
帯巾よりも狭いものである。
【００２３】また前記第３の半導体領域の禁制帯巾は、
前記第１の半導体領域から離れるに従って徐々に広くな
るものである。
前記第１の半導体領域から離れるに従って徐々に広くな
るものである。
【００２４】
【００２５】また本発明に係る半導体装置の製造方法
は、積層工程と、開口工程と、第２の半導体領域形成工
程と、第３の半導体領域形成工程と、側壁絶縁膜形成工
程と、第４の半導体領域形成工程とを有する半導体装置
の製造方法であって、積層工程は、絶縁膜で被覆して半
導体膜を第１の半導体領域上に積層形成する処理であ
り、開口工程は、前記絶縁膜及び半導体膜を貫通して前
記第１の半導体領域に達する開口であって、しかも前記
半導体膜の下面の一部を庇として有するオーバーハング
状の開口を形成する処理であり、第２の半導体領域形成
工程は、前記開口内に前記第１の半導体領域を構成する
半導体材料とは組成の異なる半導体材料を成長させ、開
口真下の前記組成の異なる半導体材料を第１の半導体領
域の半導体材料に対して選択的にエッチングし、前記絶
縁膜の開口の側面を被覆する第２の半導体領域を形成す
る処理であり、第３の半導体領域形成工程は、前記開口
内の第１の半導体領域と第２の半導体領域とに渡って第
３の半導体領域を形成する処理であり、側壁絶縁膜形成
工程は、前記第３の半導体領域の側面を被覆して側壁絶
縁膜を形成する処理であり、第４の半導体領域形成工程
は、前記側壁絶縁膜に囲まれた前記第３の半導体領域に
接して第４の半導体領域を形成する処理である。
は、積層工程と、開口工程と、第２の半導体領域形成工
程と、第３の半導体領域形成工程と、側壁絶縁膜形成工
程と、第４の半導体領域形成工程とを有する半導体装置
の製造方法であって、積層工程は、絶縁膜で被覆して半
導体膜を第１の半導体領域上に積層形成する処理であ
り、開口工程は、前記絶縁膜及び半導体膜を貫通して前
記第１の半導体領域に達する開口であって、しかも前記
半導体膜の下面の一部を庇として有するオーバーハング
状の開口を形成する処理であり、第２の半導体領域形成
工程は、前記開口内に前記第１の半導体領域を構成する
半導体材料とは組成の異なる半導体材料を成長させ、開
口真下の前記組成の異なる半導体材料を第１の半導体領
域の半導体材料に対して選択的にエッチングし、前記絶
縁膜の開口の側面を被覆する第２の半導体領域を形成す
る処理であり、第３の半導体領域形成工程は、前記開口
内の第１の半導体領域と第２の半導体領域とに渡って第
３の半導体領域を形成する処理であり、側壁絶縁膜形成
工程は、前記第３の半導体領域の側面を被覆して側壁絶
縁膜を形成する処理であり、第４の半導体領域形成工程
は、前記側壁絶縁膜に囲まれた前記第３の半導体領域に
接して第４の半導体領域を形成する処理である。
【００２６】
【作用】ひさし構造のベース電極用多結晶シリコン膜７
に対して、真性ベース層１２よりも高濃度に電気的に活
性な不純物を含有するＳｉＧｅ合金膜１０、１１を形成
後、Ｓｉのエッチング速度よりもＳｉＧｅのエッチング
速度が速い性質のドライエッチングにより、開口直下領
域のＳｉＧｅだけを完全に除去した後、真性ベース層１
２を形成する。本発明によれば、Ｓｉ1-xＧｅx混晶のう
ちでもｘが０．１よりも小さい場合、すなわちＧｅ含有
量が少ないＳｉ1-xＧｅx混晶に関して、Ｓｉとの選択比
が大きくとれるドライエッチング技術を用いることによ
り、充分な厚さのＰ++型層を形成できる。しかもこれら
のＳｉ1-xＧｅxをSiに対する選択比を有するエッチング
によって除去する。
に対して、真性ベース層１２よりも高濃度に電気的に活
性な不純物を含有するＳｉＧｅ合金膜１０、１１を形成
後、Ｓｉのエッチング速度よりもＳｉＧｅのエッチング
速度が速い性質のドライエッチングにより、開口直下領
域のＳｉＧｅだけを完全に除去した後、真性ベース層１
２を形成する。本発明によれば、Ｓｉ1-xＧｅx混晶のう
ちでもｘが０．１よりも小さい場合、すなわちＧｅ含有
量が少ないＳｉ1-xＧｅx混晶に関して、Ｓｉとの選択比
が大きくとれるドライエッチング技術を用いることによ
り、充分な厚さのＰ++型層を形成できる。しかもこれら
のＳｉ1-xＧｅxをSiに対する選択比を有するエッチング
によって除去する。
【００２７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２８】（実施例１）図１は、本発明の実施例１に
係る半導体装置を示す縦断面図である。図１において、
ｎ−ｐ−ｎ型バイポ−ラトランジスタを例に説明する
が、ｐ−ｎ−ｐ型バイポ−ラトランジスタにも本発明が
適用可能なことは言うまでもない。図において本発明に
係る半導体装置は、基本的構成として第１の半導体領域
３と、層間絶縁膜６と、第２の半導体領域１０，１１
と、第３の半導体領域１２，１３と、側壁絶縁膜１４
と、第４の半導体領域１５とを有する半導体装置であっ
て、第１の半導体領域３は、絶縁膜４に囲まれて島状領
域をなすものであり、層間絶縁膜６は、前記第１の半導
体領域３上に形成され、一部に前記第１の半導体領域３
に達する開口１０１を有するものであり、第２の半導体
領域１０，１１は、前記層間絶縁膜６の膜厚とほぼ同じ
膜厚を有し、前記層間絶縁膜６の開口１０１の側面を被
覆して形成されたものであり、第３の半導体領域１２，
１３は、前記第２の半導体領域１０，１１の不純物濃度
よりも低濃度の半導体材料からなり、前記層間絶縁膜６
の膜厚よりも薄い膜厚を有し、前記第１の半導体領域３
上及び前記第２の半導体領域１０，１１の側面を被覆し
て形成されたものであり、側壁絶縁膜１４は、前記第３
の半導体領域１２，１３の側面を被覆して形成されたも
のであり、第４の半導体領域１５は、前記側壁絶縁膜に
囲まれた前記第３の半導体領域に接して形成されたもの
である。
係る半導体装置を示す縦断面図である。図１において、
ｎ−ｐ−ｎ型バイポ−ラトランジスタを例に説明する
が、ｐ−ｎ−ｐ型バイポ−ラトランジスタにも本発明が
適用可能なことは言うまでもない。図において本発明に
係る半導体装置は、基本的構成として第１の半導体領域
３と、層間絶縁膜６と、第２の半導体領域１０，１１
と、第３の半導体領域１２，１３と、側壁絶縁膜１４
と、第４の半導体領域１５とを有する半導体装置であっ
て、第１の半導体領域３は、絶縁膜４に囲まれて島状領
域をなすものであり、層間絶縁膜６は、前記第１の半導
体領域３上に形成され、一部に前記第１の半導体領域３
に達する開口１０１を有するものであり、第２の半導体
領域１０，１１は、前記層間絶縁膜６の膜厚とほぼ同じ
膜厚を有し、前記層間絶縁膜６の開口１０１の側面を被
覆して形成されたものであり、第３の半導体領域１２，
１３は、前記第２の半導体領域１０，１１の不純物濃度
よりも低濃度の半導体材料からなり、前記層間絶縁膜６
の膜厚よりも薄い膜厚を有し、前記第１の半導体領域３
上及び前記第２の半導体領域１０，１１の側面を被覆し
て形成されたものであり、側壁絶縁膜１４は、前記第３
の半導体領域１２，１３の側面を被覆して形成されたも
のであり、第４の半導体領域１５は、前記側壁絶縁膜に
囲まれた前記第３の半導体領域に接して形成されたもの
である。
【００２９】また前記第２の半導体領域１０，１１は、
前記第１の半導体領域３と異なる高不純物濃度の半導体
材料からなるものである。
前記第１の半導体領域３と異なる高不純物濃度の半導体
材料からなるものである。
【００３０】また前記第２の半導体領域１０，１１は、
前記第１の半導体領域３と異なる半導体材料１０と、前
記第１の半導体領域と同質の半導体材料３１，３２と、
前記第１の半導体領域と異なる半導体材料１１とを積層
形成した積層体からなるものである。材料として第１の
半導体材料＝Ｓｉ，第１の半導体材料と異なる材料＝Ｓ
ｉＧｅ合金を考える。両者は格子定数が異なるので、Ｓ
ｉ上にＳｉＧｅを欠陥を発生させずに厚く形成すること
は困難である。そこで、第２の半導体領域を、ＳｉＧｅ
／Ｓｉ／ＳｉＧｅの積層構造とすることで厚くすること
ができる。その結果、層間絶縁膜を厚く設定することが
可能となり、ベース電極用多結晶シリコン膜／コレクタ
間に発生する寄生容量を小さくすることができる。
前記第１の半導体領域３と異なる半導体材料１０と、前
記第１の半導体領域と同質の半導体材料３１，３２と、
前記第１の半導体領域と異なる半導体材料１１とを積層
形成した積層体からなるものである。材料として第１の
半導体材料＝Ｓｉ，第１の半導体材料と異なる材料＝Ｓ
ｉＧｅ合金を考える。両者は格子定数が異なるので、Ｓ
ｉ上にＳｉＧｅを欠陥を発生させずに厚く形成すること
は困難である。そこで、第２の半導体領域を、ＳｉＧｅ
／Ｓｉ／ＳｉＧｅの積層構造とすることで厚くすること
ができる。その結果、層間絶縁膜を厚く設定することが
可能となり、ベース電極用多結晶シリコン膜／コレクタ
間に発生する寄生容量を小さくすることができる。
【００３１】また前記第２の半導体領域１０，１１は、
前記第１の半導体領域３と接している領域における材料
の性質が、前記第１の半導体領域３に近い領域ほど、前
記第１の半導体領域３と異なる材質となっている。この
ことを上述した材料を用いて説明すると、第２の半導体
領域のＳｉＧｅ領域における縦方向のＧｅ組成が第１の
半導体領域に接するところで最も多く、第１の半導体領
域から離れる程少なくなる。従って、第１，第２の半導
体領域界面で充分な選択比を有するエッチングができる
と同時に、上述した場合よりもベース電極用多結晶シリ
コン膜／コレクタ間を広くでき、寄生容量を減少でき
る。
前記第１の半導体領域３と接している領域における材料
の性質が、前記第１の半導体領域３に近い領域ほど、前
記第１の半導体領域３と異なる材質となっている。この
ことを上述した材料を用いて説明すると、第２の半導体
領域のＳｉＧｅ領域における縦方向のＧｅ組成が第１の
半導体領域に接するところで最も多く、第１の半導体領
域から離れる程少なくなる。従って、第１，第２の半導
体領域界面で充分な選択比を有するエッチングができる
と同時に、上述した場合よりもベース電極用多結晶シリ
コン膜／コレクタ間を広くでき、寄生容量を減少でき
る。
【００３２】また前記第３の半導体領域１２、１３の禁
制帯巾は、第１の半導体領域３及び第４の半導体領域１
５の禁制帯巾よりも狭いようになっている。このため電
流増巾率ｈFEを大きくすることができる。
制帯巾は、第１の半導体領域３及び第４の半導体領域１
５の禁制帯巾よりも狭いようになっている。このため電
流増巾率ｈFEを大きくすることができる。
【００３３】また前記第３の半導体領域１２、１３の禁
制帯巾は、前記第１の半導体領域３から離れるに従って
徐々に広くなっており、また前記第２の半導体領域１
０、１１の半導体材料は、ＳｉＧｅ合金からなってい
る。このためベースを通過する少数キャリアの走行を助
ける電界が発生し、その結果ベース走行時間が短縮さ
れ、高速動作を実現できる。
制帯巾は、前記第１の半導体領域３から離れるに従って
徐々に広くなっており、また前記第２の半導体領域１
０、１１の半導体材料は、ＳｉＧｅ合金からなってい
る。このためベースを通過する少数キャリアの走行を助
ける電界が発生し、その結果ベース走行時間が短縮さ
れ、高速動作を実現できる。
【００３４】また前記第３の半導体領域１２、１３は、
前記第１及び第４の半導体領域３、１５と接する付近の
電気的に活性な不純物濃度が低いようになっている。
前記第１及び第４の半導体領域３、１５と接する付近の
電気的に活性な不純物濃度が低いようになっている。
【００３５】以下、具体例を用いた説明する。図におい
て、ｐ-型シリコン基板１の表面にｎ+型埋込層２−１と
ｐ+型埋込層２−２とが形成され、更にこれらの表面に
は第１の半導体領域としてのｎ-型エピタキシャル層３
が形成されている。このエピタキシャル層３はバイポー
ラトランジスタのコレクタとなる。
て、ｐ-型シリコン基板１の表面にｎ+型埋込層２−１と
ｐ+型埋込層２−２とが形成され、更にこれらの表面に
は第１の半導体領域としてのｎ-型エピタキシャル層３
が形成されている。このエピタキシャル層３はバイポー
ラトランジスタのコレクタとなる。
【００３６】エピタキシャル層３は、通常のロコス酸化
技術によって形成された選択酸化膜４により区画されて
おり、酸化膜４は埋込層２−１，２−２に到達してい
る。エピタキシャル層３のうちトランジスタのコレクタ
領域として用いない領域のエピタキシャル層は、高濃度
に不純物を添加してｎ+型コレクタ引出し領域５となっ
ている。
技術によって形成された選択酸化膜４により区画されて
おり、酸化膜４は埋込層２−１，２−２に到達してい
る。エピタキシャル層３のうちトランジスタのコレクタ
領域として用いない領域のエピタキシャル層は、高濃度
に不純物を添加してｎ+型コレクタ引出し領域５となっ
ている。
【００３７】エピタキシャル層３及びコレクタ引出し領
域５の表面には、層間絶縁膜としてのシリコン酸化膜６
が形成されており、シリコン酸化膜６上の一部にはp++
型ベース電極用多結晶シリコン膜７及びコレクタ引出し
領域５に接するコレクタ電極用多結晶シリコン膜８が形
成されている。これらの多結晶シリコン膜７，８はシリ
コン窒化膜９で覆われている。
域５の表面には、層間絶縁膜としてのシリコン酸化膜６
が形成されており、シリコン酸化膜６上の一部にはp++
型ベース電極用多結晶シリコン膜７及びコレクタ引出し
領域５に接するコレクタ電極用多結晶シリコン膜８が形
成されている。これらの多結晶シリコン膜７，８はシリ
コン窒化膜９で覆われている。
【００３８】ベース電極用多結晶シリコン膜７，シリコ
ン酸化膜６，ｎ-型エピタキシャル層３とで構成された
ひさし状領域に、第２の半導体領域としてのｐ+型単結
晶ＳｉＧｅ合金膜１０及びｐ+型多結晶ＳｉＧｅ合金膜
１１とを積層形成している。ｎ-型エピタキシャル層３
及びｐ+型単結晶ＳｉＧｅ合金膜１０の表面には、ｐ+型
シリコン真性ベース層１２が接している。
ン酸化膜６，ｎ-型エピタキシャル層３とで構成された
ひさし状領域に、第２の半導体領域としてのｐ+型単結
晶ＳｉＧｅ合金膜１０及びｐ+型多結晶ＳｉＧｅ合金膜
１１とを積層形成している。ｎ-型エピタキシャル層３
及びｐ+型単結晶ＳｉＧｅ合金膜１０の表面には、ｐ+型
シリコン真性ベース層１２が接している。
【００３９】ｐ+型多結晶ＳｉＧｅ合金膜１１の表面に
は、第３の半導体領域としてのｐ+型多結晶シリコン膜
１３が接している。シリコン窒化膜９に設けた開口に
は、側壁絶縁膜としてのシリコン酸化膜１４からなる側
壁を有し、第４の半導体領域としてのエミッタ領域１５
は、エミッタ電極用多結晶シリコン膜１６からのドライ
ブインによって形成されている。これら全体をシリコン
酸化膜１７が覆い、それぞれの電極用多結晶シリコン膜
１６，７，８に接するようにＡｌ系のエミッタ電極１８
−１，Ａｌ系のベ−ス電極１８−２，Ａｌ系のコレクタ
１８−３がそれぞれ設けてある。
は、第３の半導体領域としてのｐ+型多結晶シリコン膜
１３が接している。シリコン窒化膜９に設けた開口に
は、側壁絶縁膜としてのシリコン酸化膜１４からなる側
壁を有し、第４の半導体領域としてのエミッタ領域１５
は、エミッタ電極用多結晶シリコン膜１６からのドライ
ブインによって形成されている。これら全体をシリコン
酸化膜１７が覆い、それぞれの電極用多結晶シリコン膜
１６，７，８に接するようにＡｌ系のエミッタ電極１８
−１，Ａｌ系のベ−ス電極１８−２，Ａｌ系のコレクタ
１８−３がそれぞれ設けてある。
【００４０】次に本発明に係る半導体装置の製造方法に
ついて説明する。本発明に係る半導体装置の製造方法は
基本的構成として、積層工程と、開口工程と、第２の半
導体領域形成工程と、第３の半導体領域形成工程と、側
壁絶縁膜形成工程と、第４の半導体領域形成工程とを有
している。各工程の処理内容は下記の通りである。すな
わち、積層工程は、絶縁膜６で被覆して半導体膜７、８
を第１の半導体領域３上に積層形成する処理であり、開
口工程は、前記絶縁膜６及び半導体膜７、８を貫通して
前記第１の半導体領域３に達する開口であって、しかも
前記半導体膜７の下面の一部を庇として有するオーバー
ハング状の開口を形成する処理である。また第２の半導
体領域形成工程は、前記開口の側壁に第２の半導体領域
１０、１１を形成する処理であり、第３の半導体領域形
成工程は、前記開口内の第１の半導体領域３と第２の半
導体領域１０、１１とに渡って第３の半導体領域１２、
１３を形成する処理であり、側壁絶縁膜形成工程は、前
記第３の半導体領域１２、１３の側面を被覆して側壁絶
縁膜１４を形成する処理であり、第４の半導体領域形成
工程は、前記側壁絶縁膜１４に囲まれた前記第３の半導
体領域１２、１３に接して第４の半導体領域１５を形成
する処理である。
ついて説明する。本発明に係る半導体装置の製造方法は
基本的構成として、積層工程と、開口工程と、第２の半
導体領域形成工程と、第３の半導体領域形成工程と、側
壁絶縁膜形成工程と、第４の半導体領域形成工程とを有
している。各工程の処理内容は下記の通りである。すな
わち、積層工程は、絶縁膜６で被覆して半導体膜７、８
を第１の半導体領域３上に積層形成する処理であり、開
口工程は、前記絶縁膜６及び半導体膜７、８を貫通して
前記第１の半導体領域３に達する開口であって、しかも
前記半導体膜７の下面の一部を庇として有するオーバー
ハング状の開口を形成する処理である。また第２の半導
体領域形成工程は、前記開口の側壁に第２の半導体領域
１０、１１を形成する処理であり、第３の半導体領域形
成工程は、前記開口内の第１の半導体領域３と第２の半
導体領域１０、１１とに渡って第３の半導体領域１２、
１３を形成する処理であり、側壁絶縁膜形成工程は、前
記第３の半導体領域１２、１３の側面を被覆して側壁絶
縁膜１４を形成する処理であり、第４の半導体領域形成
工程は、前記側壁絶縁膜１４に囲まれた前記第３の半導
体領域１２、１３に接して第４の半導体領域１５を形成
する処理である。
【００４１】次に本発明の実施例１に係る半導体装置の
製造方法を具体的な例を用いて説明する。図２，図３，
図４は、図１に示した半導体装置の製造方法を工程順に
示す断面図である。図２（ａ）は、本発明特有の工程の
前段階の縦断面図であり、この構造までのフローは、第
１の従来技術と同じである。
製造方法を具体的な例を用いて説明する。図２，図３，
図４は、図１に示した半導体装置の製造方法を工程順に
示す断面図である。図２（ａ）は、本発明特有の工程の
前段階の縦断面図であり、この構造までのフローは、第
１の従来技術と同じである。
【００４２】すなわち、抵抗率１０〜２０Ω・ｃｍの
（１００）面方位のＰ-型シリコン基板１全面を厚さ約
６０００Å酸化し、この酸化膜上の通常のリソグラフィ
ー工程によってフォトレジストをパターニングし、この
フォトレジストをマスクにしてＳｉＯ2膜をＨＦ系エッ
チング液によって選択的にエッチングし、フォトレジス
トの無い領域のＳｉＯ2膜を除去した後、フォトレジス
トを除去する。
（１００）面方位のＰ-型シリコン基板１全面を厚さ約
６０００Å酸化し、この酸化膜上の通常のリソグラフィ
ー工程によってフォトレジストをパターニングし、この
フォトレジストをマスクにしてＳｉＯ2膜をＨＦ系エッ
チング液によって選択的にエッチングし、フォトレジス
トの無い領域のＳｉＯ2膜を除去した後、フォトレジス
トを除去する。
【００４３】次工程でのイオン注入によって発生するダ
メージを軽減させるため、及び次工程以降のリソグラフ
ィー工程での位置合わせ用のパターン形成のために前記
ＳｉＯ2パターニングが施されたｐ-型シリコン基板１を
５００Å程度酸化する。次に、Ａｓをイオン注入して前
述の約６０００ÅのＳｉＯ2膜が除去された領域のみに
選択的にｎ-型埋込層２−１を形成する。イオン注入条
件の一例としては７０ｋｅＶ，５Ｅ１５ｃｍ-2であり、
注入後の熱処理としては１１００℃３時間を施し、イオ
ン注入時のダメージ除去及び、コレクタ抵抗を低減させ
るために注入されたヒ素を拡散させる。そして表面のＳ
ｉＯ2膜をＨＦ系エッチング液によって全面除去する。
本工程はイオン注入技術を用いたが、高濃度のヒ素を含
む塗布膜から熱処理によって拡散しても同様のｎ-型埋
込層を形成できるし、不純物としてはアンチモンＳｂを
用いることもある。
メージを軽減させるため、及び次工程以降のリソグラフ
ィー工程での位置合わせ用のパターン形成のために前記
ＳｉＯ2パターニングが施されたｐ-型シリコン基板１を
５００Å程度酸化する。次に、Ａｓをイオン注入して前
述の約６０００ÅのＳｉＯ2膜が除去された領域のみに
選択的にｎ-型埋込層２−１を形成する。イオン注入条
件の一例としては７０ｋｅＶ，５Ｅ１５ｃｍ-2であり、
注入後の熱処理としては１１００℃３時間を施し、イオ
ン注入時のダメージ除去及び、コレクタ抵抗を低減させ
るために注入されたヒ素を拡散させる。そして表面のＳ
ｉＯ2膜をＨＦ系エッチング液によって全面除去する。
本工程はイオン注入技術を用いたが、高濃度のヒ素を含
む塗布膜から熱処理によって拡散しても同様のｎ-型埋
込層を形成できるし、不純物としてはアンチモンＳｂを
用いることもある。
【００４４】次に素子分離用として形成する選択酸化層
４の下面のｐ-型シリコン基板１が反転層を形成しない
ようにするためにチャネル・ストッパー用ｐ+型埋込層
２−２を形成する。形成条件の一例としては、表面を約
４００Å酸化後、リソグラフィー工程にて、所望領域
に、フォトレジストを残し、このフォトレジストをマス
クとしてボロンをイオン注入する。注入条件の一例とし
ては１１０ｋｅＶ，１Ｅ１４ｃｍ-2であり、熱処理とし
ては１０００℃窒素雰囲気中で１時間である。
４の下面のｐ-型シリコン基板１が反転層を形成しない
ようにするためにチャネル・ストッパー用ｐ+型埋込層
２−２を形成する。形成条件の一例としては、表面を約
４００Å酸化後、リソグラフィー工程にて、所望領域
に、フォトレジストを残し、このフォトレジストをマス
クとしてボロンをイオン注入する。注入条件の一例とし
ては１１０ｋｅＶ，１Ｅ１４ｃｍ-2であり、熱処理とし
ては１０００℃窒素雰囲気中で１時間である。
【００４５】次に表面の酸化膜をＨＦ系のエッチング液
によって全面除去後、ｎ-型エピタキシャル層３を成長
させる。原料ガスとしてはＳｉＨ4又はＳｉＨ2Ｃｌ2を
用い、成長温度は１０００℃〜１１００℃である。ドー
ピングガスとしてはＰＨ3が用いられる。このようにし
て１×１０10ｃｍ-3以下の温度領域の厚さが、約０．７
ミクロン、表面から埋込層への遷移領域までが平均的濃
度がｎ型で約１×１０16ｃｍ-3のエピタキシャル層（第
１の半導体領域）３を得る。
によって全面除去後、ｎ-型エピタキシャル層３を成長
させる。原料ガスとしてはＳｉＨ4又はＳｉＨ2Ｃｌ2を
用い、成長温度は１０００℃〜１１００℃である。ドー
ピングガスとしてはＰＨ3が用いられる。このようにし
て１×１０10ｃｍ-3以下の温度領域の厚さが、約０．７
ミクロン、表面から埋込層への遷移領域までが平均的濃
度がｎ型で約１×１０16ｃｍ-3のエピタキシャル層（第
１の半導体領域）３を得る。
【００４６】次に表面に約５００ÅのＳｉＯ2膜を形成
し、次にＬＰＣＶＤ法によりシリコン窒化膜を約１００
０Å堆積させる。条件としては７００〜９００でＳｉＨ
2Ｃｌ2＋ＮＨ3のガス反応を用いる。次にリソグラフィ
ー工程によりパターニングし、このレジストをマスク材
として、シリコン窒化膜をドライエッチングによって除
去する。シリコン窒化膜下の約５００ÅのＳｉＯ2膜の
表面１００〜２００Å程度が除去される時点でドライエ
ッチングを終了させれば、下地にダメージを与えること
はなくシリコン窒化膜を完全に除去できる。そのフォト
レジストを除去する。次にパターニングしたシリコン窒
化膜をマスク材として選択酸化膜４を形成する。選択酸
化膜４の形成条件の一例としては１０００℃スチーム中
４時間で約８０００Åの酸化膜が形成される。
し、次にＬＰＣＶＤ法によりシリコン窒化膜を約１００
０Å堆積させる。条件としては７００〜９００でＳｉＨ
2Ｃｌ2＋ＮＨ3のガス反応を用いる。次にリソグラフィ
ー工程によりパターニングし、このレジストをマスク材
として、シリコン窒化膜をドライエッチングによって除
去する。シリコン窒化膜下の約５００ÅのＳｉＯ2膜の
表面１００〜２００Å程度が除去される時点でドライエ
ッチングを終了させれば、下地にダメージを与えること
はなくシリコン窒化膜を完全に除去できる。そのフォト
レジストを除去する。次にパターニングしたシリコン窒
化膜をマスク材として選択酸化膜４を形成する。選択酸
化膜４の形成条件の一例としては１０００℃スチーム中
４時間で約８０００Åの酸化膜が形成される。
【００４７】次にマスク材として用いたシリコン窒化膜
を約１３０℃のリン酸Ｈ3ＰＯ4中に１時間漬けることに
よって完全に除去する。
を約１３０℃のリン酸Ｈ3ＰＯ4中に１時間漬けることに
よって完全に除去する。
【００４８】次に再びエピタキシャル層３及び選択酸化
膜４の表面に層間絶縁膜としてのシリコン酸化膜６約２
０００Åを堆積し、将来的にコレクタ電極を形成する領
域上のシリコン酸化膜のみを先の選択酸化工程と同様に
リソグラフィー及びドライエッチによってシリコン酸化
膜６をパターニングする。次にベ−ス電極用多結晶シリ
コン膜７を約２０００ÅＬＰＣＶＤ法によって堆積す
る。条件は約６２０℃でＳｉＨ4が原料である。このポ
リシリコンをリソグラフィー及びポリシリコンのドライ
エッチによってパターニングする。そしてレジストを除
去する。
膜４の表面に層間絶縁膜としてのシリコン酸化膜６約２
０００Åを堆積し、将来的にコレクタ電極を形成する領
域上のシリコン酸化膜のみを先の選択酸化工程と同様に
リソグラフィー及びドライエッチによってシリコン酸化
膜６をパターニングする。次にベ−ス電極用多結晶シリ
コン膜７を約２０００ÅＬＰＣＶＤ法によって堆積す
る。条件は約６２０℃でＳｉＨ4が原料である。このポ
リシリコンをリソグラフィー及びポリシリコンのドライ
エッチによってパターニングする。そしてレジストを除
去する。
【００４９】次にリソグラフィーによってベース電極用
多結晶シリコン膜７上のみのレジストが開口するように
パターニングさせ、このレジストをマスクにしてボロン
を２０ｋｅＶ，５Ｅ１５ｃｍ-3イオン注入する。そして
レジストを除去する。
多結晶シリコン膜７上のみのレジストが開口するように
パターニングさせ、このレジストをマスクにしてボロン
を２０ｋｅＶ，５Ｅ１５ｃｍ-3イオン注入する。そして
レジストを除去する。
【００５０】次にシリコン酸化膜５００Åとシリコン窒
化膜１０００ÅをＣＶＤ法によって堆積させ、リソグラ
フィー及びドライエッチングによってコレクタ電極用多
結晶シリコン膜８上の酸化膜，窒化膜の２層膜を開口す
る。この状態でＰＯＣｌ3中９００℃２０分の熱処理に
よってこの開口部のみにリンが拡散されコレクタ電極用
多結晶シリコン層中にリンが拡散されるのみならず、そ
の下にまでリンが拡散され、ｎ+型コレクタ引出し領域
５が形成される。そして上層２層膜のシリコン窒化膜，
シリコン酸化膜をそれぞれリン膜及びＨＦ系エッチング
液を用いて除去する。その後シリコン窒化膜９をＣＶＤ
法によって約１５００Å堆積させる。
化膜１０００ÅをＣＶＤ法によって堆積させ、リソグラ
フィー及びドライエッチングによってコレクタ電極用多
結晶シリコン膜８上の酸化膜，窒化膜の２層膜を開口す
る。この状態でＰＯＣｌ3中９００℃２０分の熱処理に
よってこの開口部のみにリンが拡散されコレクタ電極用
多結晶シリコン層中にリンが拡散されるのみならず、そ
の下にまでリンが拡散され、ｎ+型コレクタ引出し領域
５が形成される。そして上層２層膜のシリコン窒化膜，
シリコン酸化膜をそれぞれリン膜及びＨＦ系エッチング
液を用いて除去する。その後シリコン窒化膜９をＣＶＤ
法によって約１５００Å堆積させる。
【００５１】次に、フォトレジストをシリコン窒化膜９
の上面に塗布し、リソグラフィーにより、エミッタ領域
のみフォトレジストを除去する。次に、このフォトレジ
ストをマスクとして、フォトレジストの開口部内のシリ
コン窒化膜９を異方性ドライエッチングで除去する。さ
らにこの異方性ドライエッチングを行い、多結晶シリコ
ン膜７を開口する。その後レジストを除去する。次に、
露光面の全面に、ＬＰＣＶＤ法によりシリコン窒化膜
（Ｓｉ3Ｎ4）を堆積する。なお、図を理解し易くするた
め、新しく堆積したシリコン窒化膜中にシリコン窒化膜
９を含んだ図を示す。
の上面に塗布し、リソグラフィーにより、エミッタ領域
のみフォトレジストを除去する。次に、このフォトレジ
ストをマスクとして、フォトレジストの開口部内のシリ
コン窒化膜９を異方性ドライエッチングで除去する。さ
らにこの異方性ドライエッチングを行い、多結晶シリコ
ン膜７を開口する。その後レジストを除去する。次に、
露光面の全面に、ＬＰＣＶＤ法によりシリコン窒化膜
（Ｓｉ3Ｎ4）を堆積する。なお、図を理解し易くするた
め、新しく堆積したシリコン窒化膜中にシリコン窒化膜
９を含んだ図を示す。
【００５２】次に、シリコン窒化膜９の全面を異方性ド
ライエッチングでエッチングする。この結果、多結晶シ
リコン膜７は、その上面及び側面がシリコン窒化膜９に
覆われ、そしてエミッタ形成領域の開口部でシリコン酸
化膜６が所定の寸法で露出する。
ライエッチングでエッチングする。この結果、多結晶シ
リコン膜７は、その上面及び側面がシリコン窒化膜９に
覆われ、そしてエミッタ形成領域の開口部でシリコン酸
化膜６が所定の寸法で露出する。
【００５３】次に、ＨＦ系の液を用いたウェットエッチ
ングを行い、シリコン酸化膜６をシリコン窒化膜９の開
口部から所定の寸法だけサイドエッチングする。この結
果、ｎ-型シリコンのエピタキシャル層３の上面は、ベ
ースを形成する領域だけ露出する。またベース電極用多
結晶シリコン膜７は、将来的にベースを形成する領域上
に突き出した状態になる。このひさし状構造は、ベース
電極用多結晶シリコン膜７の下面が約２０００Å露出し
た状態である。このようにして図２（ａ）の構造が形成
される。以上の工程において、絶縁膜６で被覆して半導
体膜７、８を第１の半導体領域３上に積層形成する処理
の積層工程と、絶縁膜６及び半導体膜７、８を貫通して
第１の半導体領域３に達する開口であって、しかも半導
体膜７の下面の一部を庇として有するオーバーハング状
の開口を形成する処理の開口工程が終了する。
ングを行い、シリコン酸化膜６をシリコン窒化膜９の開
口部から所定の寸法だけサイドエッチングする。この結
果、ｎ-型シリコンのエピタキシャル層３の上面は、ベ
ースを形成する領域だけ露出する。またベース電極用多
結晶シリコン膜７は、将来的にベースを形成する領域上
に突き出した状態になる。このひさし状構造は、ベース
電極用多結晶シリコン膜７の下面が約２０００Å露出し
た状態である。このようにして図２（ａ）の構造が形成
される。以上の工程において、絶縁膜６で被覆して半導
体膜７、８を第１の半導体領域３上に積層形成する処理
の積層工程と、絶縁膜６及び半導体膜７、８を貫通して
第１の半導体領域３に達する開口であって、しかも半導
体膜７の下面の一部を庇として有するオーバーハング状
の開口を形成する処理の開口工程が終了する。
【００５４】次に図２（ｂ）に示すように、このひさし
状構造に対して、ｎ-型エピタキシャル層３上にｐ+型単
結晶ＳｉＧｅ合金膜１０ａをｐ+型ベース電極用多結晶
シリコン膜７の下面にｐ+型多結晶ＳｉＧｅ合金膜１１
ａをそれぞれ形成し、しかもｐ+型単結晶ＳｉＧｅ合金
膜１０ａとｐ+型多結晶ＳｉＧｅ合金膜１１ａとを接続
させる。このような特殊な構造に対する選択成長技術と
しては、本発明人によって提案された、Ｆ．Ｓａｔｏ
他， ”Ａ Ｓｕｐｅｒ Ｓｅｌｆ−Ａｌｉｇｎｅｄ
Ｓｅｌｅｃｔｉｖｅｌｙ Ｇｒｏｗｎ ＳｉＧｅ Ｂａ
ｓｅ（ＳＳＳＢ）Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ Ｆａｂｒｉｃａｔｅｄ ｂｙ Ｃｏｌｄ−Ｗａｌｌ
Ｔｙｐｅ ＵＨＶ／ＣＶＤ Ｔｅｃｈｎｏｌｏｇｙ”
ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ， ｖｏｌ．４１， Ｎｏ．８， ｐ．１３７
３（１９９４）において詳細に記述されている。この工
程について、ここではＵＨＶ／ＣＶＤ技術を例に述べる
が、これ以外の技術、例えばＭＢＥ技術，ＬＰＣＶＤ及
びＡＰ（常圧）ＣＶＤという手法も適用可能である。Ｃ
ｏｌｄ−Ｗａｌｌ型ＵＨＶ／ＣＶＤ装置内で、基板温度
６０５℃，ＳｉＨ6流量＝３ｓｃｃｍ，ＧｅＨ4＝２ｓｃ
ｃｍ，Ｃｌ2流量＝０．０３ｓｃｃｍの条件の下でＧｅ
を１０％含有するＳｉＧｅ合金膜（すなわちＳｉ0.9Ｇ
ｅ0.1）を形成した。このとき、ｐ+型単結晶ＳｉＧｅ膜
１０ａの厚さは約１７００Å、ｐ+型多結晶ＳｉＧｅ膜
１１ａの厚さは約４００Åであった。図中には、明瞭に
は示していないが、両者が接続した後も少しの間成長を
続けた結果、ｐ+型単結晶ＳｉＧｅ合金膜１０ａの厚さ
は、ｐ+型多結晶ＳｉＧｅ合金膜１１ａと接していない
領域が若干厚い。ここでｐ+型単結晶ＳｉＧｅ合金膜１
０ａ及びｐ+型多結晶ＳｉＧｅ合金膜１１ａとは、成長
時にＢ2Ｈ6を流すことによりボロンをドープする。ここ
では、約４×１０19ｃｍ-3のボロンが両者にドープして
ある。
状構造に対して、ｎ-型エピタキシャル層３上にｐ+型単
結晶ＳｉＧｅ合金膜１０ａをｐ+型ベース電極用多結晶
シリコン膜７の下面にｐ+型多結晶ＳｉＧｅ合金膜１１
ａをそれぞれ形成し、しかもｐ+型単結晶ＳｉＧｅ合金
膜１０ａとｐ+型多結晶ＳｉＧｅ合金膜１１ａとを接続
させる。このような特殊な構造に対する選択成長技術と
しては、本発明人によって提案された、Ｆ．Ｓａｔｏ
他， ”Ａ Ｓｕｐｅｒ Ｓｅｌｆ−Ａｌｉｇｎｅｄ
Ｓｅｌｅｃｔｉｖｅｌｙ Ｇｒｏｗｎ ＳｉＧｅ Ｂａ
ｓｅ（ＳＳＳＢ）Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ Ｆａｂｒｉｃａｔｅｄ ｂｙ Ｃｏｌｄ−Ｗａｌｌ
Ｔｙｐｅ ＵＨＶ／ＣＶＤ Ｔｅｃｈｎｏｌｏｇｙ”
ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ， ｖｏｌ．４１， Ｎｏ．８， ｐ．１３７
３（１９９４）において詳細に記述されている。この工
程について、ここではＵＨＶ／ＣＶＤ技術を例に述べる
が、これ以外の技術、例えばＭＢＥ技術，ＬＰＣＶＤ及
びＡＰ（常圧）ＣＶＤという手法も適用可能である。Ｃ
ｏｌｄ−Ｗａｌｌ型ＵＨＶ／ＣＶＤ装置内で、基板温度
６０５℃，ＳｉＨ6流量＝３ｓｃｃｍ，ＧｅＨ4＝２ｓｃ
ｃｍ，Ｃｌ2流量＝０．０３ｓｃｃｍの条件の下でＧｅ
を１０％含有するＳｉＧｅ合金膜（すなわちＳｉ0.9Ｇ
ｅ0.1）を形成した。このとき、ｐ+型単結晶ＳｉＧｅ膜
１０ａの厚さは約１７００Å、ｐ+型多結晶ＳｉＧｅ膜
１１ａの厚さは約４００Åであった。図中には、明瞭に
は示していないが、両者が接続した後も少しの間成長を
続けた結果、ｐ+型単結晶ＳｉＧｅ合金膜１０ａの厚さ
は、ｐ+型多結晶ＳｉＧｅ合金膜１１ａと接していない
領域が若干厚い。ここでｐ+型単結晶ＳｉＧｅ合金膜１
０ａ及びｐ+型多結晶ＳｉＧｅ合金膜１１ａとは、成長
時にＢ2Ｈ6を流すことによりボロンをドープする。ここ
では、約４×１０19ｃｍ-3のボロンが両者にドープして
ある。
【００５５】次に図３（ａ）に示すようにＳｉＧｅ合金
膜のエッチングスピードが早いが、シリコン膜のエッチ
ングスピードは遅いようなエッチング条件を用いて、先
に形成されたｐ+型単結晶ＳｉＧｅ合金膜１０ａに関
し、シリコン窒化膜９の開口部直下領域のｐ+型単結晶
ＳｉＧｅ合金膜１０ａのみを除去し、ひさし状構造の下
部のみに、第２の半導体領域としてのｐ+型単結晶Ｓｉ
Ｇｅ合金膜１０とｐ+型多結晶ＳｉＧｅ合金膜１１とを
形成する。このようなエッチング条件としては、各種の
条件があるが、ここではＵＨＶ／ＣＶＤ装置内で、ｐ+
型単結晶及び多結晶ＳｉＧｅ合金膜１０ａ，１１ａを形
成直後、この装置から出さずに連続してエッチングする
条件を記す。
膜のエッチングスピードが早いが、シリコン膜のエッチ
ングスピードは遅いようなエッチング条件を用いて、先
に形成されたｐ+型単結晶ＳｉＧｅ合金膜１０ａに関
し、シリコン窒化膜９の開口部直下領域のｐ+型単結晶
ＳｉＧｅ合金膜１０ａのみを除去し、ひさし状構造の下
部のみに、第２の半導体領域としてのｐ+型単結晶Ｓｉ
Ｇｅ合金膜１０とｐ+型多結晶ＳｉＧｅ合金膜１１とを
形成する。このようなエッチング条件としては、各種の
条件があるが、ここではＵＨＶ／ＣＶＤ装置内で、ｐ+
型単結晶及び多結晶ＳｉＧｅ合金膜１０ａ，１１ａを形
成直後、この装置から出さずに連続してエッチングする
条件を記す。
【００５６】エッチング条件としては、基板温度約７１
０℃，Ｃｌ2流量＝０．０５ｓｃｃｍが一例である。こ
のとき、Ｓｉ0.9Ｇｅ0.1エッチレート／Ｓｉエッチレー
トの比は、約３０であった。基板温度をさらに上げる
と、エッチレートの選択比がなくなる。逆に温度を下げ
ると、エッチングがほとんど起こらなくなる。
０℃，Ｃｌ2流量＝０．０５ｓｃｃｍが一例である。こ
のとき、Ｓｉ0.9Ｇｅ0.1エッチレート／Ｓｉエッチレー
トの比は、約３０であった。基板温度をさらに上げる
と、エッチレートの選択比がなくなる。逆に温度を下げ
ると、エッチングがほとんど起こらなくなる。
【００５７】このように同一装置内で成長とエッチング
とを連続して行うメリットとしては、次工程の真性ベー
スの成長に関する前処理が不要となることである。しか
し、このエッチングを別の装置で行うことも、原理的に
可能であり、本特許の主旨の範囲で別一であるといえ
る。以上の工程において、前記開口工程により形成され
たオ−バ−ハング状の開口の側壁に第２の半導体領域１
０、１１を形成する処理の第２の半導体領域形成工程が
終了する。
とを連続して行うメリットとしては、次工程の真性ベー
スの成長に関する前処理が不要となることである。しか
し、このエッチングを別の装置で行うことも、原理的に
可能であり、本特許の主旨の範囲で別一であるといえ
る。以上の工程において、前記開口工程により形成され
たオ−バ−ハング状の開口の側壁に第２の半導体領域１
０、１１を形成する処理の第２の半導体領域形成工程が
終了する。
【００５８】次に図３（ｂ）に示すように、ボロン濃度
が約６×１０18ｃｍ-3，厚さ約６００Åのｐ+型単結晶
シリコン真性ベース層（第３の半導体領域）１２を同一
のＵＨＶ／ＣＶＤ装置で形成する。このとき、ｐ+型多
結晶シリコン膜（第３の半導体領域）１３がｐ+型多結
晶ＳｉＧｅ合金膜１１に接して同時に形成される。以上
の工程において前記オ−バ−ハング状の開口内に第１の
半導体領域３と第２の半導体領域１０、１１とに渡って
第３の半導体領域１２、１３を形成する処理の第３の半
導体領域形成工程が終了する。
が約６×１０18ｃｍ-3，厚さ約６００Åのｐ+型単結晶
シリコン真性ベース層（第３の半導体領域）１２を同一
のＵＨＶ／ＣＶＤ装置で形成する。このとき、ｐ+型多
結晶シリコン膜（第３の半導体領域）１３がｐ+型多結
晶ＳｉＧｅ合金膜１１に接して同時に形成される。以上
の工程において前記オ−バ−ハング状の開口内に第１の
半導体領域３と第２の半導体領域１０、１１とに渡って
第３の半導体領域１２、１３を形成する処理の第３の半
導体領域形成工程が終了する。
【００５９】次に第４図（ａ）に示すように、ＬＰＣＶ
Ｄ法によってシリコン酸化膜をシリコン窒化膜９の表面
及びシリコン窒化膜９の開口部に渡って堆積させ、引き
続きエッチバックすることにより、側壁絶縁膜としての
シリコン酸化膜１４をシリコン窒化膜９の開口部内に側
壁として形成する。以上の工程において第３の半導体領
域１２、１３の側面を被覆して側壁絶縁膜１４を形成す
る処理の側壁絶縁膜形成工程が終了する。
Ｄ法によってシリコン酸化膜をシリコン窒化膜９の表面
及びシリコン窒化膜９の開口部に渡って堆積させ、引き
続きエッチバックすることにより、側壁絶縁膜としての
シリコン酸化膜１４をシリコン窒化膜９の開口部内に側
壁として形成する。以上の工程において第３の半導体領
域１２、１３の側面を被覆して側壁絶縁膜１４を形成す
る処理の側壁絶縁膜形成工程が終了する。
【００６０】さらにｎ型不純物（例えばヒ素や燐）を約
１×１０20〜５×１０21ｃｍ-3含有する多結晶シリコン
膜をシリコン窒化膜９及びシリコン酸化膜１４上に堆積
後、フォトリソグラフィーとドライエッチングによって
シリコン窒化膜９の開口部内のシリコン酸化膜１４に接
してエミッタ電極用ｎ+型多結晶シリコン膜（第４の半
導体領域）１６を形成する。以上の工程において側壁絶
縁膜１４に囲まれた第３の半導体領域１２、１３に接し
て第４の半導体領域１５を形成する処理の第４の半導体
領域形成工程が終了する。
１×１０20〜５×１０21ｃｍ-3含有する多結晶シリコン
膜をシリコン窒化膜９及びシリコン酸化膜１４上に堆積
後、フォトリソグラフィーとドライエッチングによって
シリコン窒化膜９の開口部内のシリコン酸化膜１４に接
してエミッタ電極用ｎ+型多結晶シリコン膜（第４の半
導体領域）１６を形成する。以上の工程において側壁絶
縁膜１４に囲まれた第３の半導体領域１２、１３に接し
て第４の半導体領域１５を形成する処理の第４の半導体
領域形成工程が終了する。
【００６１】次に図４（ｂ）に示すように熱処理、例え
ばラピット・サーマルアニールとして９５０℃，５秒を
行い、ｎ+型多結晶シリコン膜１６の下部にｎ+型エミッ
タ領域１５を形成する。更に図１に示すように表面をシ
リコン酸化膜１７で覆い、各電極用多結晶シリコン膜１
６，７，８に接続するための開口をシリコン酸化膜１７
に形成し、Ａｌ系のエミッタ電極１８−１，Ａｌ系のベ
ース電極１８−２，Ａｌ系のコレクタ電極１８−３をそ
れぞれエミッタ電極用ｎ+型多結晶シリコン膜１６，ベ
ース電極用ｐ+型多結晶シリコン膜７，コレクタ電極用
ｎ+型多結晶シリコン膜８に接続して設ける。
ばラピット・サーマルアニールとして９５０℃，５秒を
行い、ｎ+型多結晶シリコン膜１６の下部にｎ+型エミッ
タ領域１５を形成する。更に図１に示すように表面をシ
リコン酸化膜１７で覆い、各電極用多結晶シリコン膜１
６，７，８に接続するための開口をシリコン酸化膜１７
に形成し、Ａｌ系のエミッタ電極１８−１，Ａｌ系のベ
ース電極１８−２，Ａｌ系のコレクタ電極１８−３をそ
れぞれエミッタ電極用ｎ+型多結晶シリコン膜１６，ベ
ース電極用ｐ+型多結晶シリコン膜７，コレクタ電極用
ｎ+型多結晶シリコン膜８に接続して設ける。
【００６２】実施例１としては、Ｇｅ濃度が深さ方向に
一定であるようなｐ+型単結晶ＳｉＧｅ合金膜１０を例
として説明したが、レトログレードなＧｅのプロファイ
ル、すなわち、深さ方向に対してＧｅ濃度が増加するよ
うなプロファイルでも、同様にＳｉＧｅ／Ｓｉエピタキ
シャル層３との界面でエッチングを終了させることが可
能である。
一定であるようなｐ+型単結晶ＳｉＧｅ合金膜１０を例
として説明したが、レトログレードなＧｅのプロファイ
ル、すなわち、深さ方向に対してＧｅ濃度が増加するよ
うなプロファイルでも、同様にＳｉＧｅ／Ｓｉエピタキ
シャル層３との界面でエッチングを終了させることが可
能である。
【００６３】（実施例２）次に本発明の実施例２につい
て図５を参照して説明する。実施例１との違いは、ひさ
し状構造（図２（ａ））に対して、ｐ+型単結晶ＳｉＧ
ｅ合金膜１０ａ，ｐ+型単結晶Ｓｉ膜３１ａ（図示せ
ず）の順に選択成長させ、ＳｉＧｅ／Ｓｉの選択エッチ
ングを行うことによりひさし下部領域に、第２の半導体
領域としてのｐ+型単結晶ＳｉＧｅ合金膜１０，ｐ+型単
結晶シリコン膜３１，ｐ+型多結晶シリコン膜３２，ｐ+
型多結晶ＳｉＧｅ合金膜１１ａの順に下から形成してい
る。
て図５を参照して説明する。実施例１との違いは、ひさ
し状構造（図２（ａ））に対して、ｐ+型単結晶ＳｉＧ
ｅ合金膜１０ａ，ｐ+型単結晶Ｓｉ膜３１ａ（図示せ
ず）の順に選択成長させ、ＳｉＧｅ／Ｓｉの選択エッチ
ングを行うことによりひさし下部領域に、第２の半導体
領域としてのｐ+型単結晶ＳｉＧｅ合金膜１０，ｐ+型単
結晶シリコン膜３１，ｐ+型多結晶シリコン膜３２，ｐ+
型多結晶ＳｉＧｅ合金膜１１ａの順に下から形成してい
る。
【００６４】この構造とすることにより、実施例１と比
べてＳｉＧｅ合金膜１０，１１の膜厚を薄くすることが
可能となり、ＳｉＧｅとＳｉとの格子定数の違いに起因
して、プロセス途中での欠陥発生を低減できる。
べてＳｉＧｅ合金膜１０，１１の膜厚を薄くすることが
可能となり、ＳｉＧｅとＳｉとの格子定数の違いに起因
して、プロセス途中での欠陥発生を低減できる。
【００６５】（実施例３）次に本発明の実施例３につい
て説明する。図６は本発明の実施例３に係る半導体装置
のエミッタ及びベース領域を示す縦断面図である。その
他の領域は実施例１，２と同じである。本実施例では、
真性ベース領域をＳｉＧｅ合金層とすることでトランジ
スタの特性改善がなされる。
て説明する。図６は本発明の実施例３に係る半導体装置
のエミッタ及びベース領域を示す縦断面図である。その
他の領域は実施例１，２と同じである。本実施例では、
真性ベース領域をＳｉＧｅ合金層とすることでトランジ
スタの特性改善がなされる。
【００６６】すなわち、第３の半導体領域としての真性
ベース用ｐ+型単結晶ＳｉＧｅ合金膜４１，ｐ+型単結晶
シリコン膜４２，ｐ+型多結晶シリコン膜４４を形成し
ている。Ｇｅ濃度は一定でも良く、又はレトログレード
（深さ方向にＧｅ濃度が増大）でも良い。このようなＧ
ｅプロファイルとすることで、ｈFE向上や、ｆTの改善
が期待される。プロファイルの一例としては、真性ベー
ス用ｐ+型単結晶ＳｉＧｅ合金膜４１内で、Ｇｅは深さ
方向に０％から１０％に一様に増大し、ボロン濃度がほ
ぼ一定で約８×１０18ｃｍ-3であり、厚さがシリコン窒
化膜９の開口部真下で約４００Åであった。
ベース用ｐ+型単結晶ＳｉＧｅ合金膜４１，ｐ+型単結晶
シリコン膜４２，ｐ+型多結晶シリコン膜４４を形成し
ている。Ｇｅ濃度は一定でも良く、又はレトログレード
（深さ方向にＧｅ濃度が増大）でも良い。このようなＧ
ｅプロファイルとすることで、ｈFE向上や、ｆTの改善
が期待される。プロファイルの一例としては、真性ベー
ス用ｐ+型単結晶ＳｉＧｅ合金膜４１内で、Ｇｅは深さ
方向に０％から１０％に一様に増大し、ボロン濃度がほ
ぼ一定で約８×１０18ｃｍ-3であり、厚さがシリコン窒
化膜９の開口部真下で約４００Åであった。
【００６７】ｐ+型単結晶シリコン膜４２は、ボロン濃
度が約１×１０18ｃｍ-3，厚さが開口直下で約２５０Å
であった。
度が約１×１０18ｃｍ-3，厚さが開口直下で約２５０Å
であった。
【００６８】このようにｐ+型単結晶シリコン膜４２の
領域を形成することにより、エミッタ／ベース接合をヘ
テロ接合とすることができるので、電流増幅率をｈFEを
向上することができるという利点がある。
領域を形成することにより、エミッタ／ベース接合をヘ
テロ接合とすることができるので、電流増幅率をｈFEを
向上することができるという利点がある。
【００６９】（実施例４）図７に示す実施例において、
特徴的なことは、ひさし構造下にＳｉＧｅを残すエッチ
ングにおいてｐ+型単結晶ＳｉＧｅ合金膜５１及びｐ+型
多結晶ＳｉＧｅ合金膜５２とがサイドエッチされていな
いことである。この結果ベース抵抗の低減効果が大きく
なる。
特徴的なことは、ひさし構造下にＳｉＧｅを残すエッチ
ングにおいてｐ+型単結晶ＳｉＧｅ合金膜５１及びｐ+型
多結晶ＳｉＧｅ合金膜５２とがサイドエッチされていな
いことである。この結果ベース抵抗の低減効果が大きく
なる。
【００７０】
【発明の効果】以上説明したように本発明によれば、選
択的エピタキシャル技術でベースを形成された自己整合
型バイポーラトランジスタにおいて、ベース電極用多結
晶シリコン膜と真性ベースとを接続させるための領域を
形成する手法としてＳｉＧｅを選択成長させ、ＳｉＧｅ
とＳｉとの選択比があるドライエッチングとを用いて所
望の領域だけにＳｉＧｅを残すことができ、ベース抵抗
を低減し、ベース／コレクタ間の寄生容量を低減でき
る。
択的エピタキシャル技術でベースを形成された自己整合
型バイポーラトランジスタにおいて、ベース電極用多結
晶シリコン膜と真性ベースとを接続させるための領域を
形成する手法としてＳｉＧｅを選択成長させ、ＳｉＧｅ
とＳｉとの選択比があるドライエッチングとを用いて所
望の領域だけにＳｉＧｅを残すことができ、ベース抵抗
を低減し、ベース／コレクタ間の寄生容量を低減でき
る。
【００７１】さらに第３の半導体領域の禁制帯巾を、第
１及び第４の半導体領域よりも狭くすることにより、電
流増巾率を大きくすることができる。また第３の半導体
領域の禁制帯巾を第１の半導体領域から離れるに従って
徐々に広くすることにより、ベースを通過する少数キャ
リアの走行を助ける電界が発生し、ベース走行時間を短
縮して高速動作を実現することができる。
１及び第４の半導体領域よりも狭くすることにより、電
流増巾率を大きくすることができる。また第３の半導体
領域の禁制帯巾を第１の半導体領域から離れるに従って
徐々に広くすることにより、ベースを通過する少数キャ
リアの走行を助ける電界が発生し、ベース走行時間を短
縮して高速動作を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る半導体装置を示す縦断
面図である。
面図である。
【図２】本発明の実施例１を工程順に示す断面図であ
る。
る。
【図３】本発明の実施例１を工程順に示す断面図であ
る。
る。
【図４】本発明の実施例１を工程順に示す断面図であ
る。
る。
【図５】本発明の実施例２を示す断面図である。
【図６】本発明の実施例３を示す断面図である。
【図７】本発明の実施例４を示す断面図である。
【図８】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
【図９】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
【図１０】従来の半導体装置の製造方法を工程順に示す
断面図である。
断面図である。
１ ｐ-型シリコン基板 ２−１ ｎ+型埋込層 ２−２ ｐ+型埋込層 ３ コレクタ用ｎ-型エピタキシャル層 ４ シリコン酸化膜 ５ ｎ+型コレクタ引出し領域 ６ シリコン酸化膜 ７ ベース電極用ｐ+型多結晶シリコン膜 ８ コレクタ電極用ｎ+型多結晶シリコン膜 ９ シリコン窒化膜 １０，１０ａ ｐ+型単結晶ＳｉＧｅ合金膜 １１，１１ａ ｐ+型多結晶ＳｉＧｅ合金膜 １２ ｐ+型単結晶真性ベース層 １３ ｐ+型多結晶シリコン膜 １４ シリコン酸化膜 １５ ｎ+型エミッタ領域 １６ エミッタ電極用ｎ+型多結晶シリコン膜 １７ シリコン酸化膜 １８−１ エミッタ電極 １８−２ ベース電極 １８−３ コレクタ電極 ３１ ｐ+型単結晶シリコン膜 ３２ ｐ+型多結晶シリコン膜 ４１ ｐ+型単結晶ＳｉＧｅ合金膜 ４２ ｐ+型単結晶シリコン膜 ４３ ｐ+型多結晶ＳｉＧｅ膜 ４４ ｐ+型多結晶シリコン膜 ５１ ｐ+型単結晶ＳｉＧｅ合金膜 ５２ ｐ+型多結晶ＳｉＧｅ合金膜 ６１，６１ａ ｐ++型単結晶シリコン膜 ６２，６２ａ ｐ++型多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737
Claims (6)
- 【請求項１】 第１の半導体領域と、層間絶縁膜と、第
２の半導体領域と、第３の半導体領域と、側壁絶縁膜
と、第４の半導体領域とを有する半導体装置であって、 第１の半導体領域は、絶縁膜に囲まれて島状領域をなす
ものであり、 層間絶縁膜は、前記第１の半導体領域上に形成され、一
部に前記第１の半導体領域に達する開口を有するもので
あり、 第２の半導体領域は、前記層間絶縁膜の膜厚とほぼ同じ
膜厚を有し、前記層間絶縁膜の開口側面を被覆して形成
されたものであり、前記第１の半導体領域は、Ｓｉよりなり、前記第２の半
導体領域は、ＳｉＧｅよりなり、 第３の半導体領域は、前記第２の半導体領域の不純物濃
度よりも低濃度の半導体材料からなり、前記層間絶縁膜
の膜厚よりも薄い膜厚を有し、前記第１の半導体領域上
及び前記第２の半導体領域の側面を被覆して形成された
ものであり、 側壁絶縁膜は、前記第３の半導体領域の側面を被覆して
形成されたものであり、 第４の半導体領域は、前記側壁絶縁膜に囲まれた前記第
３の半導体領域に接して形成されたものであることを特
徴とする半導体装置。 - 【請求項２】 第１の半導体領域と、層間絶縁膜と、第
２の半導体領域と、第３の半導体領域と、側壁絶縁膜
と、第４の半導体領域とを有する半導体装置であって、 第１の半導体領域は、絶縁膜に囲まれて島状領域をなす
ものであり、 層間絶縁膜は、前記第１の半導体領域上に形成され、一
部に前記第１の半導体領域に達する開口を有するもので
あり、 第２の半導体領域は、前記層間絶縁膜の膜厚とほぼ同じ
膜厚を有し、前記層間絶縁膜の開口側面を被覆して形成
されたものであり、前記第１の半導体領域は、Ｓｉよりなり、前記第２の半
導体領域は、ＳｉＧｅ／Ｓｉ／ＳｉＧｅよりなる積層体
であり、 第３の半導体領域は、前記第２の半導体領域の不純物濃
度よりも低濃度の半導体材料からなり、前記層間絶縁膜
の膜厚よりも薄い膜厚を有し、前記第１の半導体領域上
及び前記第２の半導体領域の側面を被覆して形成された
ものであり、 側壁絶縁膜は、前記第３の半導体領域の側面を被覆して
形成されたものであり、 第４の半導体領域は、前記側壁絶縁膜に囲まれた前記第
３の半導体領域に接して形成されたものであることを特
徴とする半導体装置。 - 【請求項３】 前記第１の半導体領域に接して形成され
たＳｉＧｅ層は、Ｇｅ組成が第１の半導体領域に近いほ
ど多くなるように形成されたものであることを特徴とす
る請求項１又は２に記載の半導体装置。 - 【請求項４】 前記第３の半導体領域の禁制帯巾は、前
記第１の半導体領域及び前記第４の半導体領域の禁制帯
巾よりも狭いものであることを特徴とする請求項１，２
又は３に記載の半導体装置。 - 【請求項５】 前記第３の半導体領域の禁制帯巾は、前
記第１の半導体領域から離れるに従って徐々に広くなる
ものであることを特徴とする請求項１，２又は３に記載
の半導体装置。 - 【請求項６】 積層工程と、開口工程と、第２の半導体
領域形成工程と、第３の半導体領域形成工程と、側壁絶
縁膜形成工程と、第４の半導体領域形成工程とを有する
半導体装置の製造方法であって、 積層工程は、絶縁膜で被覆して半導体膜を第１の半導体
領域上に積層形成する処理であり、 開口工程は、前記絶縁膜及び半導体膜を貫通して前記第
１の半導体領域に達する開口であって、しかも前記半導
体膜の下面の一部を庇として有するオーバーハング状の
開口を形成する処理であり、 第２の半導体領域形成工程は、前記開口内に前記第１の
半導体領域を構成する半導体材料とは組成の異なる半導
体材料を成長させ、開口真下の前記組成の異なる半導体
材料を第１の半導体領域の半導体材料に対して選択的に
エッチングし、前記絶縁膜の開口の側面を被覆する第２
の半導体領域を形成する処理であり、 第３の半導体領域形成工程は、前記開口内の第１の半導
体領域と第２の半導体領域とに渡って第３の半導体領域
を形成する処理であり、 側壁絶縁膜形成工程は、前記第３の半導体領域の側面を
被覆して側壁絶縁膜を形成する処理であり、 第４の半導体領域形成工程は、前記側壁絶縁膜に囲まれ
た前記第３の半導体領域に接して第４の半導体領域を形
成する処理であることを特徴とする半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069520A JP2914213B2 (ja) | 1995-03-28 | 1995-03-28 | 半導体装置及びその製造方法 |
| US08/623,573 US5766999A (en) | 1995-03-28 | 1996-03-28 | Method for making self-aligned bipolar transistor |
| KR1019960009885A KR100244812B1 (ko) | 1995-03-28 | 1996-03-28 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069520A JP2914213B2 (ja) | 1995-03-28 | 1995-03-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264555A JPH08264555A (ja) | 1996-10-11 |
| JP2914213B2 true JP2914213B2 (ja) | 1999-06-28 |
Family
ID=13405089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7069520A Expired - Fee Related JP2914213B2 (ja) | 1995-03-28 | 1995-03-28 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5766999A (ja) |
| JP (1) | JP2914213B2 (ja) |
| KR (1) | KR100244812B1 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2756100B1 (fr) * | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos |
| KR100233834B1 (ko) * | 1996-12-09 | 1999-12-01 | 한흥섭 | 규소/규소게르마늄 쌍극자 트랜지스터 제조방법 |
| FR2757683B1 (fr) * | 1996-12-20 | 1999-03-05 | Sgs Thomson Microelectronics | Transistor bipolaire et capacite |
| JP3409618B2 (ja) * | 1996-12-26 | 2003-05-26 | ソニー株式会社 | 半導体装置の製造方法 |
| US6121126A (en) | 1998-02-25 | 2000-09-19 | Micron Technologies, Inc. | Methods and structures for metal interconnections in integrated circuits |
| US6492694B2 (en) | 1998-02-27 | 2002-12-10 | Micron Technology, Inc. | Highly conductive composite polysilicon gate for CMOS integrated circuits |
| US6815303B2 (en) * | 1998-04-29 | 2004-11-09 | Micron Technology, Inc. | Bipolar transistors with low-resistance emitter contacts |
| JP3658745B2 (ja) | 1998-08-19 | 2005-06-08 | 株式会社ルネサステクノロジ | バイポーラトランジスタ |
| JP3346348B2 (ja) * | 1999-08-19 | 2002-11-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| FR2805923B1 (fr) | 2000-03-06 | 2002-05-24 | St Microelectronics Sa | Procede de fabrication d'un transistor bipolaire double- polysilicium auto-aligne |
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| US9099423B2 (en) | 2013-07-12 | 2015-08-04 | Asm Ip Holding B.V. | Doped semiconductor films and processing |
| US9218963B2 (en) | 2013-12-19 | 2015-12-22 | Asm Ip Holding B.V. | Cyclical deposition of germanium |
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| JP3132101B2 (ja) * | 1991-11-20 | 2001-02-05 | 日本電気株式会社 | 半導体装置の製造方法 |
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| JP2606141B2 (ja) * | 1994-06-16 | 1997-04-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
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1995
- 1995-03-28 JP JP7069520A patent/JP2914213B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-28 US US08/623,573 patent/US5766999A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR960036122A (ko) | 1996-10-28 |
| KR100244812B1 (ko) | 2000-02-15 |
| US5766999A (en) | 1998-06-16 |
| JPH08264555A (ja) | 1996-10-11 |
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