JP2000114267A

JP2000114267A - 半導体装置の製造方法

Info

Publication number: JP2000114267A
Application number: JP10285034A
Authority: JP
Inventors: Fumihiko Sato; 文彦佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-10-07
Filing date: 1998-10-07
Publication date: 2000-04-21
Anticipated expiration: 2018-10-07
Also published as: JP3257523B2

Abstract

(57)【要約】【課題】接合容量を低減させると共に、高速動作が可
能で、低電力化を製造工程を増加させること無しに実現
出来る半導体装置の製造方法を提供する。【解決手段】基板上に形成されたエミッタ領域部１
４、ベース領域部１１及びコレクタ領域部１２とから構
成されたバイポーラ型トランジスタを製造する方法に於
いて、当該エミッタ電極部１３−ａ及び当該エミッタ電
極部１３−ａに近接して配置されるコレクタ電極部１３
−ｂとを同一のマスク６を使用して同時に作り込む半導
体装置の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特に詳しくは、ポリシリコン
・エミッタを用いる縦型バイポーラ・トランジスタであ
って、接合容量を低減でき、高速動作、低電力化を可能
とするトランジスタに関するものである。

【０００２】

【従来の技術】一般的に、バイポーラトランジスタを高
速化するには、遮断周波数ｆＴを向上するとともに、寄
生容量及び寄生抵抗を低減する必要がある。寄生容量の
代表は、コレクタ・ベース間容量Ｃ_CBである。つまり、
同一の接合面積当たりで比較するなら、ｐｎ接合容量
は、不純物濃度の低い側の濃度でほぼ決定されるため、
コレクタ濃度の設計がこの容量値Ｃ_CBを決定する。

【０００３】従って、容量だけに着目すれば、コレクタ
濃度を出来るだけ低濃度とすることが望ましい。しか
し、他方では、遮断周波数ｆＴを向上出来るコレクタと
は、出来るだけ高濃度であることである。その理由は、
高電流状態でコレクタ・ベース間空乏層内部の電界が弱
まらない様にするためである。つまり従来の技術に於い
ては、相互に矛盾する要求を満たす必要がある。

【０００４】この様な要求に対して従来の技術には、次
の問題があった。図２０は、第１の従来技術による半導
体装置の縦断面図である。この半導体装置では、外部ベ
ース１０の直下のコレクタ濃度も、真性ベース直下領域
のコレクタ濃度と同程度まで高濃度化されている。従っ
てコレクタ・ベース間容量が増加している。

【０００５】図２１は、第２の従来技術による半導体装
置の縦断面図の別の例である。この半導体装置では、外
部ベース１０の直下のコレクタ濃度は、真性ベース直下
領域のコレクタ濃度に比較して低濃度化されている。し
かし、真性ベース１１直下の高濃度コレクタ領域とｎ＋
型埋め込み層２−ａとの間には、低濃度であるコレクタ
領域３が存在するので遮断周波数ｆＴの低下が発生す
る。

【０００６】図２２は、第３の従来技術による半導体装
置の縦断面図である。ベース領域は、選択性の無いエピ
タキシャル成長法で形成されている。この構造の場合、
Ｓｉコレクタ領域１２の上は全て、エピタキシャル成長
された単結晶ベース１１となる。外部ベースと呼ぶ領域
はないが、エミッタ１４直下部分を真性ベース１１とみ
なすと、その周囲部分のベース領域直下のコレクタ１２
もやはり高濃度となっている。

【０００７】図２３は、第４の従来技術による半導体装
置の縦断面図である。当該第４の従来例に於いては、ベ
ース領域は、選択的エピタキシャル成長法で形成されて
いるが、構成的には、図２１に示す第２の従来例と同様
の問題を有している。図２４は、第５の従来技術による
半導体装置の縦断面図である。

【０００８】当該第５の従来例に於いては、図２２に示
す第３の従来例と同様の問題を有している。その他、特
開昭６３−１０８７７４号公報及び特開平２−１６５６
３５号公報には、バイポーラトランジスタに於いて、高
電流領域での遮断周波数の低下を抑制する事を目的とし
て、エミッタ領域下部の部分にベース領域と埋め込み領
域の双方に達する高濃度コレクタ領域を形成する技術が
開示されている。

【０００９】然しながら、係る従来例に於いては、エミ
ッタ直下以外のコレクタ・ベース接合容量を充分に低下
させる為にエピタキシャル成長によって極めて厚く形成
されたコレクタ用シリコン層には高濃度領域がなく、然
かも当該コレクタ抵抗の増加を完全に押さえる事が不可
能である他、製造工程数が増加すると言う問題が存在し
ている。

【００１０】又、特開平７−１５３７７２号公報には、
高速動作を実現させるバイポーラトランジスタに関して
記載されてはいますが、埋め込み領域とベース電極領域
の間に不純物の高濃度領域が形成されていない。更に特
開平１−２４６８７４号公報には、コレクタ用の埋め込
み層が設けられておらず、更には、当該埋め込み領域と
ベース電極領域の間に不純物の高濃度領域が形成されて
いない。

【００１１】更に、一般的には、コレクタ用エピタキシ
ャルシリコン層４を薄くして行けば、外部ベース領域の
下に燐がイオン注入されずに、真性ベース領域のしただ
けを高濃度にドープして、しかもこの高濃度にドープし
た領域を、ｎ＋型埋め込み層２との間に低濃度領域が残
ることもない。たとえば、実効エピ厚０．３μｍを例に
トランジスタを作成すれば、リンを２００ｋｅＶ程度の
エネルギーでイオン注入すれば、外部ベース２の下に注
入されない。

【００１２】然し、図２５に示す様に、容量が増加して
しまう。その理由は、空乏層がｎ＋型埋め込み層に達
して、それ以上広がらないからである。又、別の方法と
して、選択的イオン注入のマスクとなっているベース電
極用ポリシリコン７やその上の絶縁膜８の膜厚を厚くす
ることで、外部ベース直下にリンを注入させない手段で
ある。

【００１３】しかし、この方法では、エミッタ電極用ポ
リシリコン１３の高さが高くなる。近年のトランジスタ
は微細なエミッタ面積に大電流密度のコレクタ電流を流
すことで高速動作を実現しているので、エミッタ抵抗の
増大は許容出来ず、従って上記の方法は採用出来ない。

【００１４】

【発明が解決しようとする課題】従って、本発明の目的
は、上記した従来技術の欠点を改良し、接合容量を低減
させると共に、高速動作が可能で且つ、低電力化を製造
工程を増加させること無しに実現出来る半導体装置の製
造方法を提供するものである。

【００１５】

【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に係る当該半導体装置の製
造方法の第１の態様としては、基板上に形成されたエミ
ッタ領域部、ベース領域部及びコレクタ領域部とから構
成されたバイポーラ型トランジスタを製造する方法に於
いて、当該エミッタ電極部及び当該エミッタ電極部に近
接して配置されるコレクタ電極部とを同一のマスクを使
用して同時に作り込む半導体装置の製造方法であり、当
該半導体装置の製造方法の第２の態様としては、上記し
た第１の態様に係る当該は半導体装置の製造方法をより
具体的にしたものであって、基板上に形成されたエミッ
タ電極部、当該エミッタ電極部を囲繞し、且つ当該エミ
ッタ電極部下部の基板内に形成されているベース電極
部、当該ベース電極部の下部に設けられた高濃度不純物
領域を介して当該ベース電極部に接続されている埋め込
み層及び当該埋め込み層に接続されたコレクタ電極部と
を有するバイポーラ型トランジスタを製造する方法に於
いて、第１の導電性を有する基板上に第１の導電性を有
する埋め込み層を形成すると共に、当該基板と当該埋め
込み層を被覆する第２の導電性を有する基板被覆層を形
成する第１の工程、当該基板被覆層上に第１の絶縁膜を
形成した後、当該埋め込み層の上部の領域内で、且つ、
将来ベース電極が形成される予定の領域及び将来コレク
タ電極が形成される予定の領域にそれぞれ第１の開口部
と第２の開口部を形成する第２の工程、当該第１の開口
部に第１の導電性を有するベース電極部を形成すると共
に当該第２の開口部を介して当該基板被覆層をエッチン
グして当該埋め込み層に到達する溝部を形成する第３の
工程、当該基板の表面全体を第２の絶縁膜で被覆した
後、当該第１の開口部内に於ける将来真性ベース部が形
成される予定の位置に対応する当該ベース電極部内の当
該第２の絶縁膜を除去して第３の開口部を形成すると共
に、当該第３の開口部に対向する当該ベース電極部を除
去し、一方、当該第２の開口部に対応する当該第２の絶
縁膜を除去し、当該第２の開口部に埋め込まれている当
該第２の絶縁膜を除去すると共に、当該第２の開口部に
対向する当該埋め込み層の一部を除去する第４工程、当
該第３の開口部と当該第２の開口部を介して、第２の導
電性を有する不純物をイオン注入し、当該第３の開口部
に対応する当該埋め込み層の表面に高濃度不純物含有コ
レクタ領域を形成する第５の工程、当該ベース電極に含
まれる第１の導電性を有する不純物を当該基板被覆層内
に拡散させ、外部ベース部を形成させる第６の工程、当
該第３の開口部及び当該第２の開口部から別途第１の導
電性を有する不純物を当該基板被覆層及び当該埋め込み
層内にイオン注入し、当該第３の開口部に対向する当該
基板被覆層表面に真性ベース部を形成する第７の工程、
当該第３の開口部の内側及び当該第２の開口部の内側に
側壁部を形成する事によって当該第３の開口部内に第４
の開口部を形成すると共に当該第２の開口部内に第５の
開口部を形成する第８の工程、当該第４の開口部と当該
第５の開口部に電極形成部材を埋め込む第９の工程、と
から構成されている半導体装置の製造方法である。

【００１６】

【発明の実施の形態】本発明に係る当該半導体装置の製
造方法は、上記の様な技術構成を採用しているので、ポ
リシリコン・エミッタを用いる縦型バイポーラ・トラン
ジスタに於て、コレクタ埋め込み層に到達しているコレ
クタ引き出しのプラグとして、エミッタ用ポリシリコン
を使用する場合に、エミッタ電極のプラグとして当該ポ
リシリコンを形成すると同時に当該コレクタ部にも形成
させる場合に、このコレクタ引き出しの溝を形成する際
のマスク材を用いる事を第１の特徴とするものであり、
更に、将来的に、エミッタが形成されるべき領域の内
で、コレクタ埋め込み層に近い領域の不純物濃度を上昇
させるための、イオン注入を行うことを第２の特徴とす
るものである。

【００１７】又、本発明に於いては、この段階で、イオ
ン注入を行うことで、電気特性の向上が期待される。す
なわち、コレクタ引き出し用の溝を、形成する際のマス
ク材がイオン注入のマスク材としての働きもかねること
で、所望の領域以外には、イオン注入されない。

【００１８】その結果として、接合容量を低減できるの
で、トランジスタの高速動作、低電力化を可能とするも
のである。

【００１９】

【実施例】以下に、本発明に係る半導体装置の製造方法
の一具体例を図面を参照しながら詳細に説明する。図１
乃至図１０は、本発明に係る半導体装置の製造方法の一
具体例に於ける各工程での半導体装置の構成を示す断面
図であって、特に図中、図１は、本発明に係る当該半導
体装置の製造方法によって形成される半導体装置の構成
の例を示す断面図である。

【００２０】即ち、本発明に於いては、基板上に形成さ
れたエミッタ領域部１４、ベース領域部１１及びコレク
タ領域部１２とから構成されたバイポーラ型トランジス
タを製造する方法に於いて、当該エミッタ電極部１３−
ａ及び当該エミッタ電極部１３−ａに近接して配置され
るコレクタ電極部１３−ｂとを同一のマスク６を使用し
て同時に作り込む事を基本的な技術思想とする半導体装
置の製造方法である。

【００２１】本発明に於ける、当該バイポーラ型トラン
ジスタは、基板上に形成されたエミッタ電極部１３−
ａ、当該エミッタ電極部１３−ａを囲繞し、且つ当該エ
ミッタ電極部下部の基板内特にはエピタキシャル成長し
たコレクタ用シリコン層に形成されているベース電極部
１１、当該ベース電極部１１の下部に設けられた高濃度
不純物領域１２を介して当該ベース電極部１１に接続さ
れている埋め込み層２及び当該埋め込み層２に接続され
たコレクタ電極部１３−ｂを有するものである。

【００２２】更に、本発明に於ける当該半導体装置の製
造方法に於いては、当該マスク６を介して形成されたエ
ミッタ電極部１４が形成される開口部１０３の内壁及び
当該マスク６を介して形成されたコレクタ電極部１３−
ｂが形成される開口部１０２の内壁に絶縁膜からなる側
壁部を形成する事が望ましい。又、本発明に係る当該半
導体装置の製造方法に於いては、当該エミッタ電極部１
４が形成される開口部１０３の底部に単結晶シリコン層
膜が形成される事も望ましい。

【００２３】一方、本発明に係る当該半導体装置の製造
方法に於いては、具体的には、例えば以下に示す様な各
工程から構成されるものである事が望ましい。即ち、基
板上に形成されたエミッタ電極部、当該エミッタ電極部
を囲繞し、且つ当該エミッタ電極部下部の基板内に形成
されているベース電極部、当該ベース電極部の下部に設
けられた高濃度不純物領域を介して当該ベース電極部に
接続されている埋め込み層及び当該埋め込み層に接続さ
れたコレクタ電極部とを有するバイポーラ型トランジス
タを製造する方法に於いて、第１の導電性を有する基板
上に第１の導電性を有する埋め込み層を形成すると共
に、当該基板と当該埋め込み層を被覆する第２の導電性
を有する基板被覆層を形成する第１の工程、当該基板被
覆層上に第１の絶縁膜を形成した後、当該埋め込み層の
上部の領域内で、且つ、将来ベース電極が形成される予
定の領域及び将来コレクタ電極が形成される予定の領域
にそれぞれ第１の開口部１０１と第２の開口部１０２を
形成する第２の工程、当該第１の開口部１０１に第１の
導電性を有するベース電極部を形成すると共に当該第２
の開口部１０２を介して当該基板被覆層をエッチングし
て当該埋め込み層に到達する溝部を形成する第３の工
程、当該基板の表面全体を第２の絶縁膜で被覆した後、
当該第１の開口部内に於ける将来真性ベース部が形成さ
れる予定の位置に対応する当該ベース電極部内の当該第
２の絶縁膜を除去して第３の開口部１０３を形成すると
共に、当該第３の開口部に対向する当該ベース電極部を
除去し、一方、当該第２の開口部１０２に対応する当該
第２の絶縁膜を除去し、当該第２の開口部１０２に埋め
込まれている当該第２の絶縁膜を除去すると共に、当該
第２の開口部１０２に対向する当該埋め込み層の一部を
除去する第４工程、当該第３の開口部１０３と当該第２
の開口部１０２を介して、第２の導電性を有する不純物
をイオン注入し、当該第３の開口部１０３に対応する当
該埋め込み層の表面に高濃度不純物含有コレクタ領域を
形成する第５の工程、当該ベース電極に含まれる第１の
導電性を有する不純物を当該基板被覆層内に拡散させ、
外部ベース部を形成させる第６の工程、当該第３の開口
部１０３及び当該第２の開口部１０２から別途第１の導
電性を有する不純物を当該基板被覆層及び当該埋め込み
層内にイオン注入し、当該第３の開口部１０３に対向す
る当該基板被覆層表面に真性ベース部を形成する第７の
工程、当該第３の開口部１０３の内側及び当該第２の開
口部１０２の内側に側壁部９−ａ、９−ｂを形成する事
によって当該第３の開口部１０３内に第４の開口部１０
４を形成すると共に当該第２の開口部１０２内に第５の
開口部１０５を形成する第８の工程、当該第４の開口部
１０４と当該第５の開口部１０５に電極形成部材を埋め
込む第９の工程、とから構成されている半導体装置の製
造方法である。

【００２４】尚、本発明に於ける当該半導体装置の製造
方法の上記具体例に於いては、当該第３の工程は、更
に、ベース電極部に含まれる第１の導電性を有する不純
物を当該基板被覆層に拡散させる処理工程を含んでいる
事が好ましく、又、当該半導体装置の製造方法に於ける
第８の工程に於て、当該第３の開口部の内側に形成され
る側壁部は、当該側壁部の内部端縁部が、当該外部ベー
ス部が、当該第３の開口部より内側に延展する位置より
も更に内側に形成される様な厚さを持つように形成させ
る事が望ましい。

【００２５】本発明に係る当該半導体装置の製造方法に
於いては、当該当該基板被覆層４は、基板１がシリコン
基板である場合には、エピタキシャルシリコン層である
事が望ましい。又、本発明に係る当該半導体装置の製造
方法に於て、当該第９の工程に於て、当該開口部には、
電極形成シリコン膜として、第２の導電性を有する不純
物が含まれているポリシリコンを埋め込む事も望まし
い。

【００２６】更に、本発明に係る当該半導体装置の製造
方法に於いては、当該第９の工程に於て、当該開口部に
埋め込まれたポリシリコンに熱処理を施して、当該第２
の導電性を有する不純物を真性ベース部に拡散せしめる
事によって、当該真性ベース部を第２の導電性を有する
単結晶エミッタ領域に形成する事も好ましい。以下に本
発明に係る上記した当該半導体装置の製造方法の具体例
を図２乃至図１０を参照しながら詳細に説明する。

【００２７】以下の具体例に於いては、ｎｐｎ型バイポ
ーラ・トランジスタに関して説明をするが、ｐｎｐ型バ
イポーラ・トランジスタへも本発明は適用可能である事
は言うまでもない。即ち、図１に、本発明の第１の具体
例に係る半導体装置の縦断面図が示されている。

【００２８】本具体例に於ける当該基板１は、結晶面方
位が（１００）であり、その抵抗率が１０から２０Ω・
ｃｍであるｐ^-型シリコン基板を使用する。このシリコ
ン基板１の表面の数μｍ厚の領域には、埋め込み層２及
び３に示す様に２種類ある。その詳細は、ｎ⁺型埋め込
み層２と、チャンネルストッパー用で且つ素子分離膜で
もあるｐ⁺型埋め込み層３とが、相互に分離されて存在
する。

【００２９】これらの内、埋め込み層２の表面、及び埋
め込み層２が存在していない領域のシリコン基板１の表
面に、ｎ^-型のコレクタ用エピタキシャル・シリコン層
４がある。当該埋め込み層２は、エピタキシャル成長中
に、成長層へのオートドーピング及び拡散するので、エ
ピタキシャル層４へも若干広がって形成される。不純物
濃度が１×１０¹⁶ｃｍ^-3以下の領域の厚さをもって、実
効的なコレクタ用エピタキシャル・シリコン層４の厚さ
を定義するならば、コレクタ用エピタキシャル・シリコ
ン層の厚さは、約０．７０μｍであった。

【００３０】素子分離のために、通常のロコス（ＬＯＣ
ａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法に
よって、コレクタ用エピタキシャル・シリコン層４は、
ｐ ⁺型埋め込み層３に到達する深さまで、形成されたシ
リコン酸化膜５となっている。ここで、素子分離層は、
ロコス法ではなくても良く、例えばトレンチ分離を用い
ても良い。

【００３１】コレクタ用エピタキシャル・シリコン層、
ロコス法によるシリコン酸化膜５の表面には、シリコン
酸化膜６が形成されている。シリコン酸化膜６には、ベ
ース形成のために当該シリコンコレクタ層４を露出させ
た、第１の開口１０１がある。また、シリコン酸化膜６
及びシリコン・コレクタ層４には、ｎ⁺型埋め込み層２
に達した第２の開口１０２が形成されている。

【００３２】第１の開口１０１周囲に存在するシリコン
酸化膜６の上、及び第１の開口内部のうちで第１の開口
端から一定寸法以内のシリコンコレクタ層４の上には、
Ｐ⁺型ベース電極用ポリシリコン膜７が、選択的に形成
されている。一方、ベース電極用ポリシリコン膜７の
上、及び、ベース電極用ポリシリコン膜７によって被覆
されていないシリコン酸化膜６の上には、シリコン酸化
膜８がある。

【００３３】このベース電極用ポリシリコン膜７とシリ
コン酸化膜８とで形成された開口を、第３の開口１０３
と呼ぶ。当該第２、及び第３の開口１０２，１０３の側
面には、それぞれシリコン酸化膜９−ａ、９−ｂが形成
されている。ｐ⁺型ベース電極用ポリシリコン膜からコ
レクタ用エピタキシャル・シリコン層へ、ボロン拡散に
よって形成された、ｐ⁺型シリコン・外部ベース１０が
ある。

【００３４】コレクタ用エピタキシャル・シリコン層４
の最上部で、外部ベース１０に囲まれた領域には、ｐ型
シリコン・真性ベース１１がある。真性ベース領域１１
直下のコレクタ用エピタキシャル・シリコン層４の内
で、ベース領域１０とｎ⁺型埋め込み層の間の領域は、
本来のコレクタ用エピタキシャル・シリコン層の不純物
濃度よりも高濃度に不純物が添加された、ｎ型シリコン
からなるコレクタ領域１２がある。

【００３５】真性ベース１１の直上の領域には、ｎ⁺型
エミッタ電極用ポリシリコン１３−ａがある。また、開
口１０２内の、ｎ⁺型埋め込み層２の上には、ｎ⁺型コ
レクタ電極用ポリシリコン１３−ｂがある。真性ベース
領域１１には、ｎ⁺型エミッタ電極用ポリシリコン１３
−ａからの不純物拡散によって形成された単結晶シリコ
ンによるｎ⁺型エミッタ領域１４が形成されている。

【００３６】これらの領域全ては、シリコン酸化膜１５
で被覆されている。アルミニウム系のエミッタ電極１６
−ａ，ベース電極１６−ｂ及びコレクタ電極１６−ｃ
は、それぞれエミッタ電極用ポリシリコン１３−ａ、ベ
ース電極用ポリシリコン層７及びコレクタ電極用ポリシ
リコン膜１３−ｂにそれぞれ接触している。

【００３７】次に、主要な工程における縦断面図を用い
ながら第１の具体例となる半導体装置を製作する工程を
詳細に説明する。図２は、ベース電極用のポリシリコン
７を形成し、その上にフォトレジスト４０がパターニン
グがされた段階の断面図を示す。上記した様に、本具体
例に於いては、（１００）結晶面をもち、抵抗率が約１
０から２０Ω・ｃｍであるｐ^-型シリコン基板１を用い
る。ここでは、（１００）方位の基板で説明するが、他
の面方位でも良い。

【００３８】まずシリコン基板１の表面領域にｎ⁺型埋
め込み層２及びｐ⁺型埋め込み層３を形成する。その方
法は、シリコン基板１上に、通常のＣＶＤ法または熱酸
化法により、シリコン酸化膜（図示せず）を形成する。
その後、５０００Å（３０００Åから７０００Åの厚さ
が適する）厚さのシリコン酸化膜を形成後、通常のフォ
トリソグラフィー方法によって、シリコン酸化膜上にフ
ォトレジストをパターニングする。

【００３９】このフォトレジストをマスク材として、通
常のＨＦ系の液を用いたエッチング法により、シリコン
酸化膜を選択的に除去する。当該フォトレジストを除去
した後、次のフォトリソグラフィー工程での位置あわせ
のためにシリコン酸化膜開口内部のシリコン基板表面を
２００Å〜５００Å酸化した後、砒素のイオン注入によ
りシリコン酸化膜が薄い領域のシリコン基板に砒素を選
択的に導入する。

【００４０】係る工程に於ける当該イオン注入の加速エ
ネルギーは、マスク材となるシリコン酸化膜（＝ここで
は、５０００Å）を突き抜けない程度とする。ここで
は、エネルギー７０ｋｅＶ、５×１０¹⁵ ｃｍ^-2を用い
た（注入条件としては、例えば、エネルギー５０ｋｅＶ
〜１２０ｋｅＶで、ドース量５×１０¹⁵〜２×１０¹⁶ｃ
ｍ^-2が適当である）。

【００４１】次にイオン注入された際の損傷回復、砒素
の活性化、及び押し込みの為に、１０００℃〜１１５０
℃の温度で処理する（ここでは、１１００℃、２時間、
窒素雰囲気中の熱処理をした）。この様にしてｎ⁺型埋
め込み層２が形成される。次いで、ＨＦ系の液で５００
０Å厚シリコン酸化膜を全て除去し、次に酸化による１
０００Å厚のシリコン酸化膜（５００Å〜２５００Åの
厚さが適当）を形成し、フォトレジストのパターニン
グ、ＨＦ系液によるシリコン酸化膜の選択的除去、ボロ
ンのイオン注入（５０ＫｅＶ、１×１０¹⁴ｃｍ^-3）、レ
ジストの除去、活性化の熱処理（１０００℃、１時間、
窒素雰囲気中）等の各工程が実施され、チャンネルスト
ッパー用ｐ⁺型埋め込み層３が形成される。

【００４２】次にシリコン酸化膜を全面除去した後に、
通常の方法によってｎ^-型シリコンエピタキシャル層４
を形成する。成長温度は、９５０℃〜１０５０℃が適当
であり原料ガスは、ＳｉＨ₄またはＳｉＨ₂Ｃ₁₂を用い
る。ドーピングガスとしてＰＨ₃を用い、５×１０¹⁵〜
５×１０¹⁶ｃｍ^-3の不純物（＝リン）を含有し、厚さが
０．３μｍ〜１．３μｍが適当である。

【００４３】ここでは、１×１０¹⁶ｃｍ^{- 3}以下の濃度
の厚さが、約０．７μｍであった。この様にして埋め
込み層２上に、ｎ^-型シリコンエピタキシャル層４が形
成される。次に素子分離のためのロコス酸化膜５を形成
する手順を述べる。（係る具体例としては、素子分離と
しては、トレンチを用いても良い。）まず、エピタキシ
ャル層４の表面に４００Åの熱酸化膜（図示せず。２０
０Å〜５００Åが適する。）を形成し、１０００Åのシ
リコン窒化膜（図示せず。５００Å〜１５００Åが適す
る。）を形成する。

【００４４】引き続きフォトリソグラフィによってフォ
トレジスト（図示せず）をパターニングして、ドライエ
ッチングによりシリコン窒化膜及びシリコン酸化膜を除
去する。引き続き、シリコン・エピタキシャル層４もエ
ッチングして溝を形成する。溝の深さ（＝エッチングす
るシリコンの深さ）は、ロコス法で形成される酸化膜厚
の半分程度が適当である。フォトレジストを除去後、素
子領域は、シリコン窒化膜により保護された状態で酸化
することにより素子分離のためのシリコン酸化膜すなわ
ちロコス酸化膜５が形成される。

【００４５】ロコス酸化膜５は、チャンネルストッパー
用埋め込み層３に達する厚さが必要であり、たとえば３
０００Å〜１００００Åである。ここでは、約７０００
Åであった。最後に酸化の際のマスク材となったシリコ
ン窒化膜を、熱したリン酸によって取り除く。以上によ
りシリコン基体１００が構成される。

【００４６】このシリコン基体１００の表面は、シリコ
ン酸化膜６で覆われている。その膜厚としては、１００
０Å〜３０００Åが適当であり、ここでは、２０００Å
であった。このシリコン酸化膜６には、通常のフォトリ
ソグラフィーとエッチングによってコレクタ用シリコン
・エピタキシャル層３の表面が露出するように第１の開
口１０１と第２の開口１０２を形成する。ここで、第１
の開口は将来ベースを形成する領域に、第２の開口は将
来コレクタ電極を形成する領域に、開口する。

【００４７】次に、無添加のポリシリコンを通常のＬＰ
ＣＶＤ法によって堆積する。ポリシリコンの厚さとして
は、１５００Å〜４０００Åが適当であり、ここでは２
５００Åであった。このポリシリコンには、ボロンをイ
オン注入する。注入エネルギーは、ポリシリコンを突き
抜けないために出来るだけ低いエネルギーが望ましい。
注入ドーズ量は不純物濃度が約１×１０²⁰ｃｍ^-3となる
程度に高濃度になる必要がある。

【００４８】ここでは、１０ＫｅＶ、１×１０¹⁶ｃｍ^-2
であった。次にフォトレジストをパターニングする。こ
のフォトレジスト４０は、開口１０１を覆い、開口１０
２を露出している。この状態が、図２である。図３は、
図２から引き続き異方性ドライエッチをおこなった段階
の断面図である。ドライエッチによって、フォトレジス
トで覆われていない部分のポリシリコンが完全に除去さ
れる。更に、エッチング時間を長くすることで、開口１
０２内でシリコン酸化膜で覆われていないエピタキシャ
ル・シリコン層４もエッチングされる。余分なエッチン
グは、ｎ⁺型埋め込み層２に達するくらいが必要であ
る。この状態が、図３である。

【００４９】図４は、図３に引き続きウエハー表面をシ
リコン酸化膜８で被覆した段階の縦断面図である。先の
ベース電極用ポリシリコン膜のパターニング、及びエピ
タキシャル・シリコン層４の開口が形成された状態に引
き続き、シリコン酸化膜８をＬＰＣＶＤ法によって堆積
する。堆積させる膜厚は、開口寸法の半分以上が必要で
あるが、一般に開口の奥まった部分ほど堆積膜厚が薄く
なる傾向があるので、実際には、開口寸法の７０％から
１００％の厚さが必要となる。ここでは、開口寸法が
０．６μｍであり、開口寸法の約８３％に相当する、約
５０００Åとした。（シリコン酸化膜の膜厚は、４２０
０Å〜６０００Åが適当である）。この状態が図４であ
る。

【００５０】図５は、フォトリソグラフィーと異方性ド
ライエッチによって、シリコン酸化膜８に選択的に除去
した段階の縦断面図である。まず、通常のフォトリソグ
ラフィによって、開口１０１内側、すなわちベース電極
用ポリシリコン膜とエピタキシャル・シリコン層とが接
している部分に、フォトレジスト１４０の開口１５０を
形成する。この開口１５０が将来真性ベース１１を形成
する部分となる。同時に、開口１０２に位置合わせをし
てフォトレジストの開口１６０を形成する。引き続き異
方性ドライエッチングによりシリコン酸化膜を除去す
る。ここで、エピタキシャル・シリコン層４に第２の開
口１０２が形成される。

【００５１】図６は、引き続き、シリコンのドライエッ
チをおこなった段階の断面図である。このとき、ベース
電極用ｐ⁺型ポリシリコン膜７からｎ^-型エピタキシャ
ル・シリコン層４へ、ボロンが拡散している領域が存在
する場合、その領域もドライエッチによって除去する。
また、将来、コレクタ電極を形成する開口１０２の底に
相当するシリコン層もエッチングされる。ここで、本発
明の重要な工程であるところの第一のコレクタ領域１２
−ａを形成する。リンをイオン注入する。

【００５２】イオン注入条件は、３００ＫｅＶ、１×１
０¹³ｃｍ^-2及び４００ＫｅＶ、２．５×１０¹³ｃｍ^-2の
２回を行った。この状態が、図６である。図７は、真性
ベース１１が形成され、開口１０２，１０３の側面にシ
リコン酸化膜９−ａ及び９−ｂが形成されている段階の
縦断面図である。フォトレジスト除去後、注入されたリ
ンの活性化とイオン注入の際の損傷回復のために、９０
０℃、６０分間、窒素雰囲気中で熱処理する。

【００５３】この熱処理の際、ベース電極用ポリシリコ
ン７から、コレクタ用シリコン・エピタキシャル層４
へ、ボロンが拡散し、外部ベース１０が形成される。第
３の開口１０３のシリコン・エピタキシャル層４へ、ボ
ロンをイオン注入して、真性ベース１１を形成する。注
入条件の一例は、加速エネルギーが１０ＫｅＶ、ドーズ
量が５×１０¹³ｃｍ^-2であった。

【００５４】このとき、同時にコレクタ電極１３を形成
する開口１０２の底にもボロンがイオン注入されるが、
開口１０２の底はｎ⁺型シリコンなので、ボロン注入に
よって導電型がｐ型になることはない。更にＬＰＣＶＤ
法によりシリコン酸化膜を５００Å〜５０００Å堆積す
る。ここでは３０００Åであった。ここで、ベース電極
用ポリシリコンからのボロン拡散によって形成された外
部ベースは、第３の開口１０３の内側へも広がる。

【００５５】そこで、ベース電極用ポリシリコンの側面
に形成されるシリコン酸化膜の厚さは、この外部ベース
の広がり分よりも厚くなっている必要がある。ここで
は、約３０００Åであった。ここで再び異方性ドライエ
ッチングによって、この開口１０２，１０３の底の部分
のシリコン酸化膜を完全に除去し、コレクタ用エピタキ
シャル・シリコン層４とｎ⁺型埋め込み層２の一部を露
出する。

【００５６】次に、図８となる工程までを説明する。Ｌ
ＰＣＶＤ法により、ｎ型不純物を成長中に添加したポリ
シリコンを約５０００Å堆積させる。この厚さが必要な
理由は、図４に於いて説明した理由と同じである。引き
続き、通常のフォトリソグラフィーによって、エミッタ
電極部１３−ａとコレクタ電極部１３−ｂに相当する部
分にフォトレジストをパターニングする。

【００５７】更に、異方性ドライエッチによってｎ⁺型
ポリシリコン膜１３をエッチングする。この様にして、
開口１０４内部に、エミッタ電極用ｎ⁺型ポリシリコン
膜１３−ａが形成される。同時に、開口１０２内部に、
コレクタ電極用ｎ⁺型ポリシリコン膜１３−ｂが形成さ
れる。次いで、熱処理（例えば、１０００℃、１０秒）
を行い、エミッタ電極用ポリシリコンから、真性ベース
１１領域へ砒素が拡散されて、ｎ⁺型単結晶エミッタ領
域１４が形成される。

【００５８】引き続き、ウエハー全体をシリコン酸化膜
で被覆後、ＣＭＰ技術による平坦化を行い、約３０００
Å厚さのシリコン酸化膜１５を形成する。さらに、フォ
トリソグラフィーと異方性ドライエッチによってエミッ
タ電極用ポリシリコン１３−ａ、ベース電極用ポリシリ
コン７、コレクタ電極用ポリシリコン膜１３−ｂ，に達
する開口を形成する。フォトレジスト除去後、アルミニ
ウム合金のスパッタ、フォトレジストとドライエッチと
によるパターニングをすれば、図１の半導体装置が形成
される。

【００５９】この第１の具体例の変形例を図９に示す。
当該具体例に於ける変更点は、エミッタ電極１３−ａ、
及び、コレクタ電極１３−ｂとして用いるｎ⁺型ポリシ
リコン膜をエッチングする際に、通常のフォトレジスト
のパターニングをせずに異方性ドライエッチを行ってい
るので、開口内部にｎ⁺型ポリシリコン膜が埋め込まれ
ている。

【００６０】この場合、図１に比べて、平坦でないポリ
シリコンをパターニングする必要がないので、工程的に
好ましい。図１０には、図９に於ける具体例に於て、ポ
リシリコンをエッチングして開口に埋設した状態の縦断
面図を示す。次に、本発明に係る当該半導体装置の製造
方法の他の具体例について説明する。

【００６１】即ち、本発明に係る半導体装置の製造方法
の第２の具体例としては、例えば、基板上に形成された
エミッタ電極部、当該エミッタ電極部を囲繞し、且つ当
該エミッタ電極部下部の基板内に形成されているベース
電極部、当該ベース電極部の下部に設けられた高濃度不
純物領域を介して当該ベース電極部に接続されている埋
め込み層及び当該埋め込み層に接続されたコレクタ電極
部とを有するバイポーラ型トランジスタを製造する方法
に於いて、第１の導電性を有する基板上に第１の導電性
を有する埋め込み層を形成すると共に、当該基板と当該
埋め込み層を被覆する第２の導電性を有する基板被覆層
を形成する第１の工程、当該基板被覆層上に第１の絶縁
膜を形成した後、当該埋め込み層の上部の領域内で、且
つ、将来ベース電極が形成される予定の領域及び将来コ
レクタ電極が形成される予定の領域にそれぞれ第１の開
口部と第２の開口部を形成する第２の工程、当該第１の
開口部に第１の導電性を有するベース電極部を形成する
と共に当該第２の開口部を介して当該基板被覆層をエッ
チングして当該埋め込み層に到達する溝部を形成する第
３の工程、当該基板の表面全体を第２の絶縁膜で被覆し
た後、当該第１の開口部内に於ける将来真性ベース部が
形成される予定の位置に対応する当該ベース電極部内の
当該第２の絶縁膜を除去して第３の開口部を形成すると
共に、当該第３の開口部に対向する当該ベース電極部を
除去し、一方、当該第２の開口部に対応する当該第２の
絶縁膜を除去し、当該第２の開口部に埋め込まれている
当該第２の絶縁膜を除去すると共に、当該第２の開口部
に対向する当該埋め込み層の一部を除去する第４工程、
当該第３の開口部と当該第２の開口部を介して、第２の
導電性を有する不純物をイオン注入し、当該第３の開口
部に対応する当該埋め込み層の表面に高濃度不純物含有
コレクタ領域を形成する第５の工程、当該第３の開口部
内に当該基板被覆層の表面を選択的エピタキシャル成長
させる事によって真性ベース用の第１の導電性を有する
単結晶組成物層を形成させると同時に、当該第２の開口
部内にも当該埋め込み層の表面を選択的エピタキシャル
成長させる事によって、第１の導電性を有する単結晶組
成物層を形成させる第６の工程、当該ベース電極に含ま
れる第１の導電性を有する不純物を当該基板被覆層内に
拡散させ、外部ベース部を形成させる第７の工程、当該
第３の開口部の内側及び当該第２の開口部の内側に側壁
部を形成する事によって当該第３の開口部内に第４の開
口部を形成すると共に当該第２の開口部内に第５の開口
部を形成する第８の工程、当該第４の開口部と当該第５
の開口部に第２の導電性を有する電極形成部材を埋め込
む第９の工程、当該第４の開口部に埋め込まれた電極形
成部材に含まれる当該第２の導電性を有する不純物を当
該開口部の底部を構成する当該単結晶組成物層内に拡散
させて第２の導電性を有するエミッタ領域を形成すると
共に、当該第５の開口部に埋め込まれた電極形成部材に
含まれる当該第２の導電性を有する不純物を当該開口部
の底部を構成する当該単結晶組成物層内に拡散させて第
２の導電性を有する単結晶組成物層を形成する第１０の
工程、とから構成されている半導体装置の製造方法であ
る。

【００６２】当該本発明に係る当該第２の具体例に於い
て、当該第６の工程に於いて、当該第３の開口部内に於
いて選択的エピタキシャル成長させた単結晶組成物層
は、その側面が当該ベース電極部形成層の側面と接合す
る様に構成されている事が望ましい。又、本発明の第２
の具体例に於いては、当該第６の工程は、更に、当該埋
め込み層の表面に高濃度不純物含有コレクタ領域を当該
選択的エピタキシャル成長させた単結晶組成物層に迄延
展させる処理を含んでいる事が好ましい。

【００６３】以下に、本発明に於ける当該半導体装置の
製造方法の第２の具体例について、詳細に説明する。即
ち、図１１は、本発明に係る当該第２の具体例によって
形成された半導体装置の構成例を示す縦断面図である。
本具体例に於ける当該半導体装置の構成に於て、第１の
具体例との違いは、真性ベース１１がエピタキシャル成
長によって形成されていることである。

【００６４】つまり、本具体例に於いては、当い真性ベ
ース１１がエピタキシャル成長法を用いることで、極め
て薄い接合の形成が可能となり高速性が改善される。以
下に本具体例に付いて、前記した第１の具体例との相違
点を中心に説明する。即ち、本具体例に於ける当該第１
の具体例と異なる点としては、真性ベース用ｐ型単結晶
シリコン層２１が、コレクタ用エピタキシャル・シリコ
ン層４の上、及び、ベース電極用ｐ⁺型ポリシリコン層
７の側面に形成されていることである。

【００６５】又、本具体例に於いては、ｎ⁺型埋め込み
層２に達する溝２０２が、エピタキシャル・シリコン層
４に形成されており、真性ベース１１を選択的エピタキ
シャル法で形成した時、この溝２０２内部に同時に、ｐ
型単結晶シリコン層２２が形成される。当該溝２０２の
底部分のｐ型単結晶シリコン層２２は、ｎ型不純物の拡
散によって、ｎ⁺型単結晶シリコン層２２−ａになり、
溝２０２の側面部分のｐ型単結晶シリコン層２２は、そ
のままｐ型単結晶シリコン層２２−ｂとして残る。

【００６６】一方、開口部２０３、２０２内部に於て、
選択的エピタキシャル成長した、シリコン層２１、２２
は、エミッタ部の側壁シリコン酸化膜２３−ａ、コレク
タ部の側壁シリコン酸化膜２３−ｂによって側面を被覆
されている。又、真性ベース１１の中央部分は、エミッ
タ電極用ｎ⁺型ポリシリコン層２４−ａと接して、ｎ⁺
型単結晶シリコン・エミッタ２５が形成される。

【００６７】この時、同時にコレクタ引き出し部分に
は、コレクタ電極用ｎ⁺型ポリシリコン層２４−ｂが形
成されている。次に、本第２の実施例の製造に係る主要
工程における縦断面図を図１２乃至図１５に示しながら
説明する。図１２は、第１の具体例における、図６とほ
ぼ同一である。

【００６８】だだし、第２の具体例では、ベース電極用
ｐ⁺型ポリシリコン膜７からコレクタ用エピタキシャル
・シリコン層４へのボロン拡散を充分抑制するために、
低温処理を行う必要がある。図１３は、選択的エピタキ
シャル成長によって、２０３の内部に、コレクタ用エピ
タキシャル・シリコン層４の上に、真性ベース用ｐ型単
結晶シリコン層２１が形成されている。

【００６９】この真性ベース領域の内、ベース電極用ｐ
⁺型ポリシリコン層７の側面に接している部分は、ポリ
シリコンが成長する。又、コレクタ電極部が形成される
予定の位置に、エピタキシャル・シリコン層４内に形成
されたｎ⁺型埋め込み層２に達する溝２０２内部に、真
性ベース１１を選択的エピタキシャル法で形成した時同
時に、ｐ型単結晶シリコン層２２が形成される。

【００７０】図１４は、第１の具体例と同様にエミッタ
電極用ｎ⁺型ポリシリコン２４−ａ、コレクタ電極用ｎ
⁺型ポリシリコン２４−ｂを、溝内部２０３、２０２に
プラグ状に形成する。図１５は、熱処理によってｎ型不
純物を拡散した段階の図である。すなわち、図１４で形
成されたエミッタ電極用ｎ⁺型ポリシリコン２４−ａ、
からの拡散によって、ｎ⁺型単結晶シリコンからなるエ
ミッタ２５が形成された状態を示している。

【００７１】同時に、コレクタ電極用ｎ⁺型ポリシリコ
ン２４−ｂ、からと、ｎ⁺型埋め込み層２からの拡散に
よって開口２０２の底に存在するｐ型シリコン２２が、
ｎ⁺型シリコン２２−ｂとなる。引き続き、第１の具体
例と同様の工程を経て、図１１の第２実施例の半導体装
置が形成される。

【００７２】尚、図１６に、本発明に係る第３の具体例
である半導体装置の縦断面図を示す。この具体例では、
ベース電極用ｐ⁺型ポリシリコン膜７が、コレクタ用ｎ
^-型エピタキシャル・シリコン膜４と直接に接続されて
いない点がベース形成前の段階で異なる。

【００７３】従って、ベース形成前における工程で、熱
処理を特別に低温化する必要がない。また真性ベース１
１と同時にベース電極用ポリシリコン２に成長するｐ型
ポリシリコン膜を介して、真性ベース１１がベース電極
用ポリシリコン２と接続する様に構成されている。図１
７に、本発明に係る第４の具体例となる半導体装置の縦
断面図を示す。

【００７４】この具体例では、第３の具体例に対して、
真性ベース１１をＳｉＧｅ合金とするものである。係る
具体例に於いては、当該真性ベース１１がＳｉＧｅとな
ることで特性が向上する。一方、図１８に、本発明に於
ける第５の具体例となる半導体装置の縦断面図を示す。

【００７５】この具体例では、第３の具体例に対して、
真性ベース１１が形成される開口を形成するベース電極
用ｐ⁺型ポリシリコン膜７の側面が露出されている状態
で真性ベースが形成される。更に、図１９に、本発明に
係る第６の具体例となる半導体装置の縦断面図を示す。
この具体例では、第５の具体例に対して、真性ベース１
１をＳｉＧｅ合金とすることで性能向上が図られてい
る。

【００７６】

【発明の効果】本発明に係る当該半導体装置の製造方法
は、上記した技術構成を採用しているので、コレクタ・
ベース接合間の容量Ｃ_CBを低減できることである。すな
わち従来の半導体装置では、ベースと接触するコレクタ
の全領域がイオン注入によって濃度が高くなる。たとえ
ば、コレクタ濃度が全て、１×１０¹⁷ｃｍ ^-3 である。

【００７７】これに対して本発明では、エミッタ直下の
コレクタ領域のみが、１×１０¹⁷ｃｍ^-3であり、その他
のコレクタ領域は、当初のエピタキシャル成長時の低濃
度のままである。即ち、本発明に係る当該半導体装置の
製造方法に於いては、上記した様に、コレクタ埋め込み
層に到達しているコレクタ引き出しのプラグとして、エ
ミッタ用ポリシリコンを共用させる場合に、このコレク
タ引き出しの溝を形成する際のマスク材を用いて、将来
的に、エミッタが形成されるべき領域の内、コレクタ埋
め込み層に近い領域の不純物濃度を上昇させるための、
イオン注入を行うことが可能となる。

【００７８】この段階で、イオン注入を行うことで、電
気特性の向上が期待される。すなわち、コレクタ引き出
し用の溝を、形成する際のマスク材がイオン注入のマス
ク材としての働きもかねることで、所望の領域以外に
は、イオン注入されない。更にその結果として、接合容
量を低減できるので、製造工程数を増加させる事無し
に、トランジスタの高速動作、低電力化を可能とする。

【００７９】又、近年のトランジスタは、微細加工技術
の進歩によって、その真性部分の面積は極めて小さくな
っている。例えば、図１を例にとるならば、真性ベース
１１／コレクタの接している幅は、約０．３μｍであ
り、グラフトベース１０／コレクタの接している幅も同
程度で約０．３μｍである。

【００８０】図２６に、本発明と従来技術のトランジス
タについて遮断周波数のコレクタ電流密度依存性を示す
が、図２３に示す様な従来のトランジスタでは、ｎ⁺型
埋め込み層２と選択的にリンをイオン注入したｎ型層と
の間にｎ^-型エピタキシャル層４が残っていると、遮断
周波数は低電流密度で低下してしまう。これに対して、
本発明のトランジスタでは、６２ＧＨｚのｆｒが得られ
ている。

【００８１】尚、図２４に示す従来技術のトランジスタ
でも、略同様に約６０ＧＨｚのｆｒが得られており、そ
の理由は、エミッタ直下のベースとコレクタのプロファ
イルが同じであるからである。他方、外部ベースとコレ
クタとによる接合容量について、本発明と従来技術とを
説明する。

【００８２】これらの容量の値を図２７に示す。図２４
に示す従来技術のトランジスタでは、図２６に示した様
に、ｆｒは本発明のトランジスタとほぼ近い特性で有っ
たが、容量が著しく増大しており、これに対し本発明に
係るトランジスタでは、当該容量を十分に低減する事が
可能である。

【図面の簡単な説明】

【図１】図１は、本発明に係る半導体装置の製造方法に
よって形成される半導体装置の構成の一例を示す断面図
である。

【図２】図２は、本発明に係る半導体装置の製造方法の
第１の具体例に於ける主要製造工程に於ける当該半導体
装置の構成例を示す断面図である。

【図３】図３は、本発明に係る半導体装置の製造方法の
第１の具体例に於ける主要製造工程に於ける当該半導体
装置の構成例を示す断面図である。

【図４】図４は、本発明に係る半導体装置の製造方法の
第１の具体例に於ける主要製造工程に於ける当該半導体
装置の構成例を示す断面図である。

【図５】図５は、本発明に係る半導体装置の製造方法の
第１の具体例に於ける主要製造工程に於ける当該半導体
装置の構成例を示す断面図である。

【図６】図６は、本発明に係る半導体装置の製造方法の
第１の具体例に於ける主要製造工程に於ける当該半導体
装置の構成例を示す断面図である。

【図７】図７は、本発明に係る半導体装置の製造方法の
第１の具体例に於ける主要製造工程に於ける当該半導体
装置の構成例を示す断面図である。

【図８】図８は、本発明に係る半導体装置の製造方法の
第１の具体例に於ける主要製造工程に於ける当該半導体
装置の構成例を示す断面図である。

【図９】図９は、本発明に係る半導体装置の製造方法の
第１の具体例に係る変形態様により形成された半導体装
置の構成例を示す断面図である。

【図１０】図１０は、本発明に係る半導体装置の製造方
法の第１の具体例の変形態様に於ける主要製造工程に於
ける当該半導体装置の構成例を示す断面図である。

【図１１】図１１は、本発明に係る半導体装置の第２の
具体例に係る製造方法によって形成される半導体装置の
構成の一例を示す断面図である。

【図１２】図１２は、本発明に係る半導体装置の製造方
法の第２の具体例に於ける主要製造工程に於ける当該半
導体装置の構成例を示す断面図である。

【図１３】図１３は、本発明に係る半導体装置の製造方
法の第２の具体例に於ける主要製造工程に於ける当該半
導体装置の構成例を示す断面図である。

【図１４】図１４は、本発明に係る半導体装置の製造方
法の第２の具体例に於ける主要製造工程に於ける当該半
導体装置の構成例を示す断面図である。

【図１５】図１５は、本発明に係る半導体装置の製造方
法の第２の具体例に於ける主要製造工程に於ける当該半
導体装置の構成例を示す断面図である。

【図１６】図１６は、本発明に係る半導体装置の製造方
法の第３の具体例に於て形成された半導体装置の構成の
一例を示す断面図である。

【図１７】図１７は、本発明に係る半導体装置の製造方
法の第４の具体例に於て形成された半導体装置の構成の
一例を示す断面図である。

【図１８】図１８は、本発明に係る半導体装置の製造方
法の第５の具体例に於て形成された半導体装置の構成の
一例を示す断面図である。

【図１９】図１９は、本発明に係る半導体装置の製造方
法の第６の具体例に於て形成された半導体装置の構成の
一例を示す断面図である。

【図２０】図２０は、従来に係る半導体装置の製造方法
に於て形成された半導体装置の構成の一例を示す断面図
である。

【図２１】図２１は、従来に係る半導体装置の製造方法
に於て形成された半導体装置の構成の一例を示す断面図
である。

【図２２】図２２は、従来に係る半導体装置の製造方法
に於て形成された半導体装置の構成の一例を示す断面図
である。

【図２３】図２３は、従来に係る半導体装置の製造方法
に於て形成された半導体装置の構成の一例を示す断面図
である。

【図２４】図２４は、従来に係る半導体装置の製造方法
に於て形成された半導体装置の構成の一例を示す断面図
である。

【図２５】図２５は、従来に係る半導体装置に於けるコ
レクタ用エピタキシャル層厚と容量との関係を示すグラ
フである。

【図２６】図２６は、従来に係る半導体装置と本発明に
係る半導体装置とのコレクタ電流密度と遮断周波数との
関係を示すグラフである。

【図２７】図２７は、従来に係る半導体装置と本発明に
係る半導体装置との外部ベース接合容量と電圧との関係
を示すグラフである。

【符号の説明】

１…ｐ^-型シリコン基板２…サブコレクタ用ｎ⁺型埋め込み層３…チャネルストッパー用ｐ⁺型埋め込み層４…コレクタ用ｎ^-型エピタキシャル・シリコン層５…ロコス法からなるシリコン酸化膜６…シリコン酸化膜７…ベース電極用ｐ⁺型ポリシリコン膜８…シリコン酸化膜９−ａ…第３の開口側壁に形成されたシリコン酸化膜９−ｂ…第２の開口側壁に形成されたシリコン酸化膜１０…ｐ⁺型シリコン外部ベース１１…ｐ型シリコン真性ベース１２…ｎ型シリコン・コレクタ領域１３−ａ…エミッタ電極用ｎ⁺型ポリシリコン膜１３−ｂ…コレクタ電極用ｎ⁺型ポリシリコン膜１４…ｎ⁺型単結晶シリコン・エミッタ領域１５…シリコン酸化膜１６−ａ…エミッタ用アルミニウム合金電極１６−ｂ…ベース用アルミニウム合金電極１６−ｃ…コレクタ用アルミニウム合金電極２１…真性ベース用ｐ型単結晶シリコン層２２…ｐ型単結晶シリコン層２２−ａ…ｎ⁺型単結晶シリコン層２２−ｂ…ｐ型単結晶シリコン層２３−ａ…エミッタ部の側壁シリコン酸化膜２３−ｂ…コレクタ部の側壁シリコン酸化膜２４…ｎ⁺型ポリシリコン層２４−ａ…エミッタ電極用ｎ⁺型ポリシリコン層２４−ｂ…コレクタ電極用ｎ⁺型ポリシリコン層２５…ｎ⁺型単結晶シリコン・エミッタ１０１、２０１…第１の開口１０２、２０２…第２の開口１０３、２０３…第３の開口１０４…第４の開口

Claims

【特許請求の範囲】

【請求項１】基板上に形成されたエミッタ領域部、ベ
ース領域部及びコレクタ領域部とから構成されたバイポ
ーラ型トランジスタを製造する方法に於いて、当該エミ
ッタ電極部及び当該エミッタ電極部に近接して配置され
るコレクタ電極部とを同一のマスクを使用して同時に作
り込む事を特徴とする半導体装置の製造方法。
【請求項２】当該バイポーラ型トランジスタは、基板
上に形成されたエミッタ電極部、当該エミッタ電極部を
囲繞し、且つ当該エミッタ電極部下部の基板内に形成さ
れているベース電極部、当該ベース電極部の下部に設け
られた高濃度不純物領域を介して当該ベース電極部に接
続されている埋め込み層及び当該埋め込み層に接続され
たコレクタ電極部を有するものである事を特徴とする請
求項１記載の半導体装置の製造方法。
【請求項３】当該マスクを介して形成されたエミッタ
電極部が形成される開口部内壁及び当該マスクを介して
形成されたコレクタ電極部が形成される開口部内壁に絶
縁膜を形成する事を特徴とする請求項１又は２に記載の
半導体装置の製造方法。
【請求項４】当該エミッタ電極部が形成される開口部
底部に単結晶シリコン層膜が形成される事を特徴とする
請求項３に記載の半導体装置の製造方法。
【請求項５】基板上に形成されたエミッタ電極部、当
該エミッタ電極部を囲繞し、且つ当該エミッタ電極部下
部の基板内に形成されているベース電極部、当該ベース
電極部の下部に設けられた高濃度不純物領域を介して当
該ベース電極部に接続されている埋め込み層及び当該埋
め込み層に接続されたコレクタ電極部とを有するバイポ
ーラ型トランジスタを製造する方法に於いて、第１の導電性を有する基板上に第１の導電性を有する埋
め込み層を形成すると共に、当該基板と当該埋め込み層
を被覆する第２の導電性を有する基板被覆層を形成する
第１の工程、当該基板被覆層上に第１の絶縁膜を形成した後、当該埋
め込み層の上部の領域内で、且つ、将来ベース電極が形
成される予定の領域及び将来コレクタ電極が形成される
予定の領域にそれぞれ第１の開口部と第２の開口部を形
成する第２の工程、当該第１の開口部に第１の導電性を有するベース電極部
を形成すると共に当該第２の開口部を介して当該基板被
覆層をエッチングして当該埋め込み層に到達する溝部を
形成する第３の工程、当該基板の表面全体を第２の絶縁膜で被覆した後、当該
第１の開口部内に於ける将来真性ベース部が形成される
予定の位置に対応する当該ベース電極部内の当該第２の
絶縁膜を除去して第３の開口部を形成すると共に、当該
第３の開口部に対向する当該ベース電極部を除去し、一
方、当該第２の開口部に対応する当該第２の絶縁膜を除
去し、当該第２の開口部に埋め込まれている当該第２の
絶縁膜を除去すると共に、当該第２の開口部に対向する
当該埋め込み層の一部を除去する第４工程、当該第３の開口部と当該第２の開口部を介して、第２の
導電性を有する不純物をイオン注入し、当該第３の開口
部に対応する当該埋め込み層の表面に高濃度不純物含有
コレクタ領域を形成する第５の工程、当該ベース電極に含まれる第１の導電性を有する不純物
を当該基板被覆層内に拡散させ、外部ベース部を形成さ
せる第６の工程、当該第３の開口部及び当該第２の開口部から別途第１の
導電性を有する不純物を当該基板被覆層及び当該埋め込
み層内にイオン注入し、当該第３の開口部に対向する当
該基板被覆層表面に真性ベース部を形成する第７の工
程、当該第３の開口部の内側及び当該第２の開口部の内側に
側壁部を形成する事によって当該第３の開口部内に第４
の開口部を形成すると共に当該第２の開口部内に第５の
開口部を形成する第８の工程、当該第４の開口部と当該第５の開口部に電極形成部材を
埋め込む第９の工程、とから構成されている事を特徴とする半導体装置の製造
方法。
【請求項６】当該第３の工程は、更に、ベース電極部
に含まれる第１の導電性を有する不純物を当該基板被覆
層に拡散させる処理を含んでいる事を特徴とする請求項
５記載の半導体装置の製造方法。
【請求項７】当該第８の工程に於て、当該第３の開口
部の内側に形成される側壁部は、当該側壁部の内部端縁
部が、当該外部ベース部が、当該第３の開口部より内側
に延展する位置よりも更に内側に形成される様な厚さを
持つように形成させる事を特徴とする請求項５記載の半
導体装置の製造方法。
【請求項８】当該基板被覆層は、基板がシリコン基板
である場合には、エピタキシャルシリコン層である事を
特徴とする請求項５乃至７の何れかに記載の半導体装置
の製造方法。
【請求項９】当該第９の工程に於て、当該開口部に
は、電極形成シリコン膜として、第２の導電性を有する
不純物が含まれているポリシリコンを埋め込む事を特徴
とする請求項５乃至８に何れかに記載の半導体装置の製
造方法。
【請求項１０】当該第９の工程に於て、当該開口部に
埋め込まれたポリシリコンに熱処理を施して、当該第２
の導電性を有する不純物を真性ベース部に拡散せしめる
事によって、当該真性ベース部を第２の導電性を有する
単結晶エミッタ領域に形成する事を特徴とする請求項９
記載の半導体装置の製造方法。
【請求項１１】基板上に形成されたエミッタ電極部、
当該エミッタ電極部を囲繞し、且つ当該エミッタ電極部
下部の基板内に形成されているベース電極部、当該ベー
ス電極部の下部に設けられた高濃度不純物領域を介して
当該ベース電極部に接続されている埋め込み層及び当該
埋め込み層に接続されたコレクタ電極部とを有するバイ
ポーラ型トランジスタを製造する方法に於いて、第１の導電性を有する基板上に第１の導電性を有する埋
め込み層を形成すると共に、当該基板と当該埋め込み層
を被覆する第２の導電性を有する基板被覆層を形成する
第１の工程、当該基板被覆層上に第１の絶縁膜を形成した後、当該埋
め込み層の上部の領域内で、且つ、将来ベース電極が形
成される予定の領域及び将来コレクタ電極が形成される
予定の領域にそれぞれ第１の開口部と第２の開口部を形
成する第２の工程、当該第１の開口部に第１の導電性を有するベース電極部
を形成すると共に当該第２の開口部を介して当該基板被
覆層をエッチングして当該埋め込み層に到達する溝部を
形成する第３の工程、当該基板の表面全体を第２の絶縁膜で被覆した後、当該
第１の開口部内に於ける将来真性ベース部が形成される
予定の位置に対応する当該ベース電極部内の当該第２の
絶縁膜を除去して第３の開口部を形成すると共に、当該
第３の開口部に対向する当該ベース電極部を除去し、一
方、当該第２の開口部に対応する当該第２の絶縁膜を除
去し、当該第２の開口部に埋め込まれている当該第２の
絶縁膜を除去すると共に、当該第２の開口部に対向する
当該埋め込み層の一部を除去する第４工程、当該第３の開口部と当該第２の開口部を介して、第２の
導電性を有する不純物をイオン注入し、当該第３の開口
部に対応する当該埋め込み層の表面に高濃度不純物含有
コレクタ領域を形成する第５の工程、当該第３の開口部内に当該基板被覆層の表面を選択的エ
ピタキシャル成長させる事によって真性ベース用の第１
の導電性を有する単結晶組成物層を形成させると同時
に、当該第２の開口部内にも当該埋め込み層の表面を選
択的エピタキシャル成長させる事によって、第１の導電
性を有する単結晶組成物層を形成させる第６の工程、当該ベース電極に含まれる第１の導電性を有する不純物
を当該基板被覆層内に拡散させ、外部ベース部を形成さ
せる第７の工程、当該第３の開口部の内側及び当該第２の開口部の内側に
側壁部を形成する事によって当該第３の開口部内に第４
の開口部を形成すると共に当該第２の開口部内に第５の
開口部を形成する第８の工程、当該第４の開口部と当該第５の開口部に第２の導電性を
有する電極形成部材を埋め込む第９の工程、当該第４の開口部に埋め込まれた電極形成部材に含まれ
る当該第２の導電性を有する不純物を当該開口部の底部
を構成する当該単結晶組成物層内に拡散させて第２の導
電性を有するエミッタ領域を形成すると共に、当該第５
の開口部に埋め込まれた電極形成部材に含まれる当該第
２の導電性を有する不純物を当該開口部の底部を構成す
る当該単結晶組成物層内に拡散させて第２の導電性を有
する単結晶組成物層を形成する第１０の工程、とから構成されている事を特徴とする半導体装置の製造
方法。
【請求項１２】当該第６の工程に於いて、当該第３の
開口部内に於いて選択的エピタキシャル成長させた単結
晶組成物層は、その側面が当該ベース電極部形成層の側
面と接合する様に構成されている事を特徴とする請求項
１１記載の半導体装置の製造方法。
【請求項１３】当該第６の工程は、更に、当該埋め込
み層の表面に高濃度不純物含有コレクタ領域を当該選択
的エピタキシャル成長させた単結晶組成物層に迄延展さ
せる処理を含んでいる事を特徴とする請求項１１記載の
半導体装置の製造方法。