JPH0521719A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0521719A JPH0521719A JP17082291A JP17082291A JPH0521719A JP H0521719 A JPH0521719 A JP H0521719A JP 17082291 A JP17082291 A JP 17082291A JP 17082291 A JP17082291 A JP 17082291A JP H0521719 A JPH0521719 A JP H0521719A
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- Japan
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- base region
- type
- side wall
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Abstract
(57)【要約】
【目的】ベース領域およびエミッタ領域を自己整合的に
形成するＳＳＴ型のバイポーラトランジスタの高集積
化，電気特性劣化の低減，製造方法の簡略化を計る。 【構成】ベース領域，エミッタ領域が形成される領域に
ベース開口部が設けられ、これの側壁にボロンドープ多
結晶シリコンサイドウォール１１５が設けられており、
Ｐ++型グラフトベース領域１１２がボロンドープ多結晶
シリコンサイドウォール１１５に自己整合的に形成され
ている。すなわち、Ｐ++型グラフトベース領域１１２は
ベース開口部の外縁部の内側に形成されている。
形成するＳＳＴ型のバイポーラトランジスタの高集積
化，電気特性劣化の低減，製造方法の簡略化を計る。 【構成】ベース領域，エミッタ領域が形成される領域に
ベース開口部が設けられ、これの側壁にボロンドープ多
結晶シリコンサイドウォール１１５が設けられており、
Ｐ++型グラフトベース領域１１２がボロンドープ多結晶
シリコンサイドウォール１１５に自己整合的に形成され
ている。すなわち、Ｐ++型グラフトベース領域１１２は
ベース開口部の外縁部の内側に形成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にベース領域とエミッタ領域とが自己整合的に形
成されたバイポーラトランジスタに関する。
し、特にベース領域とエミッタ領域とが自己整合的に形
成されたバイポーラトランジスタに関する。
【０００２】
【従来の技術】従来のバイポーラトランジスタは、外部
ベース電極，ベース領域，エミッタ領域，およびエミッ
タ電極を自己整合的に形成し、高集積化を計っている。
図３を用いて、このような従来のバイポーラトランジス
タの例を、その製造方法に沿って、説明する。
ベース電極，ベース領域，エミッタ領域，およびエミッ
タ電極を自己整合的に形成し、高集積化を計っている。
図３を用いて、このような従来のバイポーラトランジス
タの例を、その製造方法に沿って、説明する。
【０００３】Ｐ型シリコン基板２０１上にＮ型埋込み拡
散層２０２およびＮ型エピタキシャル層２０３を形成
し、素子分離用のＬＯＣＯＳ酸化膜２０５を形成した
後、Ｎ型コレクタプラグ領域２０４を形成する。さらに
全面にシリコン酸化膜２０６，ボロンドープ多結晶シリ
コン膜２０７，シリコン窒化膜２０８を堆積し、ベース
領域およびエミッタ領域を形成する領域にベース開口部
２０９を形成してＮ型エピタキシャル層２０３を露出さ
せる。等方性エッチングにより、ベース開口部２０９側
壁に露出したシリコン酸化膜２０６を後退させる。全面
にボロンドープ多結晶シリコン２２２を堆積し、これを
エッチバックして前述のシリコン酸化膜２０６の後退部
にのみボロンドープ多結晶シリコン２２２を残留させ
る。熱処理によりボロンドープ多結晶シリコン２２２か
らボロンを拡散し、Ｐ++型グラフトベース領域２１２を
形成する〔図３（ａ）〕。
散層２０２およびＮ型エピタキシャル層２０３を形成
し、素子分離用のＬＯＣＯＳ酸化膜２０５を形成した
後、Ｎ型コレクタプラグ領域２０４を形成する。さらに
全面にシリコン酸化膜２０６，ボロンドープ多結晶シリ
コン膜２０７，シリコン窒化膜２０８を堆積し、ベース
領域およびエミッタ領域を形成する領域にベース開口部
２０９を形成してＮ型エピタキシャル層２０３を露出さ
せる。等方性エッチングにより、ベース開口部２０９側
壁に露出したシリコン酸化膜２０６を後退させる。全面
にボロンドープ多結晶シリコン２２２を堆積し、これを
エッチバックして前述のシリコン酸化膜２０６の後退部
にのみボロンドープ多結晶シリコン２２２を残留させ
る。熱処理によりボロンドープ多結晶シリコン２２２か
らボロンを拡散し、Ｐ++型グラフトベース領域２１２を
形成する〔図３（ａ）〕。
【０００４】ベース開口部２０９に露出したＮ型エピタ
キシャル層２０３にイオン注入あるいは熱拡散によりボ
ロン導入し、Ｐ型ベース領域２１４を形成する。ベース
開口部２０９側壁にＢＳＧサイドウォール２１５を形成
し、砒素が添加されたエミッタ電極となるＮ型多結晶シ
リコン２１６によりベース開口部２０９を覆う〔図３
（ｂ）〕。
キシャル層２０３にイオン注入あるいは熱拡散によりボ
ロン導入し、Ｐ型ベース領域２１４を形成する。ベース
開口部２０９側壁にＢＳＧサイドウォール２１５を形成
し、砒素が添加されたエミッタ電極となるＮ型多結晶シ
リコン２１６によりベース開口部２０９を覆う〔図３
（ｂ）〕。
【０００５】熱処理により、ＢＳＧサイドウォール２１
５からボロン，およびＮ型多結晶シリコン２１６から砒
素をＰ型ベース領域２１４に導入し、Ｐ+型グラフトベ
ース領域２１７，およびＮ型エミッタ領域２１８を形成
する。これにより、外部ベース電極，ベース領域，エミ
ッタ領域，およびエミッタ電極が自己整合的に形成され
たバイポーラトランジスタが形成される。続いて、層間
絶縁膜２１９の堆積，コンタクトホール２２１の開口，
Ａｌ電極配線２２０の形成を行ない、前述のバイポーラ
トランジスタを含む半導体集積回路装置が形成される。
５からボロン，およびＮ型多結晶シリコン２１６から砒
素をＰ型ベース領域２１４に導入し、Ｐ+型グラフトベ
ース領域２１７，およびＮ型エミッタ領域２１８を形成
する。これにより、外部ベース電極，ベース領域，エミ
ッタ領域，およびエミッタ電極が自己整合的に形成され
たバイポーラトランジスタが形成される。続いて、層間
絶縁膜２１９の堆積，コンタクトホール２２１の開口，
Ａｌ電極配線２２０の形成を行ない、前述のバイポーラ
トランジスタを含む半導体集積回路装置が形成される。
【０００６】
【発明が解決しようとする課題】上述の半導体集積回路
装置では、バイポーラトランジスタの構造が複雑である
ため、製造方法も煩雑になり、製造期間，および製造コ
ストを低下させるのが困難であった。
装置では、バイポーラトランジスタの構造が複雑である
ため、製造方法も煩雑になり、製造期間，および製造コ
ストを低下させるのが困難であった。
【０００７】また、グラフトベース領域がベース開口部
の外縁部の外側に接して設けられているため、トランジ
スタサイズの縮小ができないという問題点があった。
の外縁部の外側に接して設けられているため、トランジ
スタサイズの縮小ができないという問題点があった。
【０００８】さらに、グラフトベース領域の拡散源とな
るボロンドープの多結晶シリコンの形成に際してエミッ
タ形成領域表面が２度の多結晶シリコンのオーバーエッ
チに晒されることになり、これらのエッチングによるダ
メージのためにできあがったバイポーラトランジスタの
電気特性が劣化するという問題点があった。
るボロンドープの多結晶シリコンの形成に際してエミッ
タ形成領域表面が２度の多結晶シリコンのオーバーエッ
チに晒されることになり、これらのエッチングによるダ
メージのためにできあがったバイポーラトランジスタの
電気特性が劣化するという問題点があった。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
装置は、一導電型の半導体層内に設けられた逆導電型の
ベース領域と、半導体層内におけるベース領域の外縁部
に設けられた逆導電型のグラフトベース領域と、ベース
領域内に設けられた一導電型のエミッタ領域と、下層よ
り第１の絶縁膜と導電膜と第２の絶縁膜との少なくとも
３層の構造を有してグラフトベース領域の外縁部の位置
より外側に延長する領域における半導体層上に設けら
れ、かつ、半導体層表面に対して概略垂直な側壁部の一
部がグラフトベース領域の外縁部上に設けられたベース
領域の外部電極と、グラフトベース領域の外縁部上の外
部電極の側壁部の側面において上端が第２の絶縁膜の上
面より低い位置に設けられ、グラフトベース領域上に自
己整合的に設けられ、グラフトベース領域と外部電極と
を電気的に接続する逆導電型の不純物が添加された多結
晶シリコンサイドウォールと、多結晶シリコンサイドウ
ォールを覆い、エミッタ領域の外縁部と自己整合的に設
けられた絶縁膜サイドウォールと、を有している。
装置は、一導電型の半導体層内に設けられた逆導電型の
ベース領域と、半導体層内におけるベース領域の外縁部
に設けられた逆導電型のグラフトベース領域と、ベース
領域内に設けられた一導電型のエミッタ領域と、下層よ
り第１の絶縁膜と導電膜と第２の絶縁膜との少なくとも
３層の構造を有してグラフトベース領域の外縁部の位置
より外側に延長する領域における半導体層上に設けら
れ、かつ、半導体層表面に対して概略垂直な側壁部の一
部がグラフトベース領域の外縁部上に設けられたベース
領域の外部電極と、グラフトベース領域の外縁部上の外
部電極の側壁部の側面において上端が第２の絶縁膜の上
面より低い位置に設けられ、グラフトベース領域上に自
己整合的に設けられ、グラフトベース領域と外部電極と
を電気的に接続する逆導電型の不純物が添加された多結
晶シリコンサイドウォールと、多結晶シリコンサイドウ
ォールを覆い、エミッタ領域の外縁部と自己整合的に設
けられた絶縁膜サイドウォールと、を有している。
【００１０】好ましくは、絶縁膜サイドウォールが逆導
電型不純物を含む絶縁物から構成され、グラフトベース
領域とエミッタ領域との間の半導体層に絶縁膜サイドウ
ォールと自己整合的な逆導電型領域が設けられている。
電型不純物を含む絶縁物から構成され、グラフトベース
領域とエミッタ領域との間の半導体層に絶縁膜サイドウ
ォールと自己整合的な逆導電型領域が設けられている。
【００１１】さらに好ましくは、外部電極における導電
膜が高融点金属珪化物から構成されている。
膜が高融点金属珪化物から構成されている。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例であるＳＳＴ型の
ＮＰＮバイポーラトランジスタの断面図である。
ＮＰＮバイポーラトランジスタの断面図である。
【００１４】Ｐ型シリコン基板１０１上にＮ型埋込み拡
散層１０２，Ｎ型エピタキシャル層１０３が設けられ、
ＬＯＣＯＳ酸化膜１０５により素子間，ベース・エミッ
タ領域−コレクタ領域間の分離が行なわれる。Ｎ型埋込
み拡散層１０２はＮ型コレクタプラグ領域１０４を介し
てＡｌ電極配線１２０と電気的に接続される。シリコン
酸化膜１０６，タングステンシリサイド膜１０７，およ
びシリコン窒化膜１０８の３層からなるベース領域の外
部電極がＬＯＣＯＳ酸化膜１０５上，およびＮ型エピタ
キシャル層１０３上に設けられ、広義のベース領域は外
部電極に設けられたベース開口部に対して自己整合的に
形成されている。ベース開口部における外部電極の側壁
はシリコン基板１０１表面に対して概略垂直である。広
義のベース領域は、Ｐ++型グラフトベース領域１１２，
Ｐ+ 型グラフトベース領域１１７，およびＰ型ベース領
域１１４から構成される。Ｐ++型グラフトベース領域１
１２は、ベース開口部側壁に設けられたボロンドープ多
結晶シリコンサイドウォール１１１に対して自己整合的
に形成されている。Ｐ+ 型グラフトベース領域１１７
は、ボロンドープ多結晶シリコンサイドウォール１１１
を介してベース開口部側壁に設けられたＢＳＧサイドウ
ォール１１５に対して自己整合的に形成されている。ベ
ース開口部側壁において、ボロンドープ多結晶シリコン
サイドウォール１１１の上端は側壁の上端より低い位置
に形成されている。広義のベース領域は、ボロンドープ
多結晶シリコンサイドウォール１１１，およびタングス
テンシリサイド膜１０７を介してＡｌ電極配線１２０と
電気的に接続される。ベース開口部上にはＢＳＧサイド
ウォール１１５を覆ってエミッタ電極となる砒素が添加
されたＮ型多結晶シリコン１１６が設けられている。Ｐ
型ベース領域１１４内には、ＢＳＧサイドウォール１１
５並びにＮ型多結晶シリコン１１６に対して自己整合的
にＮ型エミッタ領域１１８が設けられている。Ｎ型エミ
ッタ領域１１８はＮ型多結晶シリコン１１６を介してＡ
ｌ電極配線１２０と電気的に接続される。ＢＳＧサイド
ウォール１１５は、ボロンドープ多結晶シリコンサイド
ウォール１１１とＮ型多結晶シリコン１１６とを電気的
に絶縁している。
散層１０２，Ｎ型エピタキシャル層１０３が設けられ、
ＬＯＣＯＳ酸化膜１０５により素子間，ベース・エミッ
タ領域−コレクタ領域間の分離が行なわれる。Ｎ型埋込
み拡散層１０２はＮ型コレクタプラグ領域１０４を介し
てＡｌ電極配線１２０と電気的に接続される。シリコン
酸化膜１０６，タングステンシリサイド膜１０７，およ
びシリコン窒化膜１０８の３層からなるベース領域の外
部電極がＬＯＣＯＳ酸化膜１０５上，およびＮ型エピタ
キシャル層１０３上に設けられ、広義のベース領域は外
部電極に設けられたベース開口部に対して自己整合的に
形成されている。ベース開口部における外部電極の側壁
はシリコン基板１０１表面に対して概略垂直である。広
義のベース領域は、Ｐ++型グラフトベース領域１１２，
Ｐ+ 型グラフトベース領域１１７，およびＰ型ベース領
域１１４から構成される。Ｐ++型グラフトベース領域１
１２は、ベース開口部側壁に設けられたボロンドープ多
結晶シリコンサイドウォール１１１に対して自己整合的
に形成されている。Ｐ+ 型グラフトベース領域１１７
は、ボロンドープ多結晶シリコンサイドウォール１１１
を介してベース開口部側壁に設けられたＢＳＧサイドウ
ォール１１５に対して自己整合的に形成されている。ベ
ース開口部側壁において、ボロンドープ多結晶シリコン
サイドウォール１１１の上端は側壁の上端より低い位置
に形成されている。広義のベース領域は、ボロンドープ
多結晶シリコンサイドウォール１１１，およびタングス
テンシリサイド膜１０７を介してＡｌ電極配線１２０と
電気的に接続される。ベース開口部上にはＢＳＧサイド
ウォール１１５を覆ってエミッタ電極となる砒素が添加
されたＮ型多結晶シリコン１１６が設けられている。Ｐ
型ベース領域１１４内には、ＢＳＧサイドウォール１１
５並びにＮ型多結晶シリコン１１６に対して自己整合的
にＮ型エミッタ領域１１８が設けられている。Ｎ型エミ
ッタ領域１１８はＮ型多結晶シリコン１１６を介してＡ
ｌ電極配線１２０と電気的に接続される。ＢＳＧサイド
ウォール１１５は、ボロンドープ多結晶シリコンサイド
ウォール１１１とＮ型多結晶シリコン１１６とを電気的
に絶縁している。
【００１５】図２は本実施例に係わる半導体集積回路装
置の製造方法を説明するための途中工程の断面図であ
る。図２，および図１を用いて本実施例に係わる半導体
集積回路装置の製造方法を説明する。
置の製造方法を説明するための途中工程の断面図であ
る。図２，および図１を用いて本実施例に係わる半導体
集積回路装置の製造方法を説明する。
【００１６】Ｐ型シリコン基板１０１上にＮ型埋込み拡
散層１０２，Ｎ型エピタキシャル層１０３を形成し、Ｌ
ＯＣＯＳ酸化膜１０５を形成した後、Ｎ型コレクタプラ
グ領域１０４を形成する。全面にシリコン酸化膜１０
６，タングステンシリサイド膜１０７，シリコン窒化膜
１０８を堆積してベース領域の外部電極となる３層構造
膜を形成する。この３層構造膜を選択的にエッチング
し、ベース領域およびエミッタ領域を形成する領域にベ
ース開口部１０９を形成してＮ型エピタキシャル層１０
３を露出させ、同時に不要部分の３層構造膜を除去する
〔図２（ａ）〕。このときＮ型コレクタプラグ領域１０
４上には３層構造膜が残されているが、これはベース，
エミッタ領域の形成工程にこの領域が晒されないように
するためである。
散層１０２，Ｎ型エピタキシャル層１０３を形成し、Ｌ
ＯＣＯＳ酸化膜１０５を形成した後、Ｎ型コレクタプラ
グ領域１０４を形成する。全面にシリコン酸化膜１０
６，タングステンシリサイド膜１０７，シリコン窒化膜
１０８を堆積してベース領域の外部電極となる３層構造
膜を形成する。この３層構造膜を選択的にエッチング
し、ベース領域およびエミッタ領域を形成する領域にベ
ース開口部１０９を形成してＮ型エピタキシャル層１０
３を露出させ、同時に不要部分の３層構造膜を除去する
〔図２（ａ）〕。このときＮ型コレクタプラグ領域１０
４上には３層構造膜が残されているが、これはベース，
エミッタ領域の形成工程にこの領域が晒されないように
するためである。
【００１７】全面にボロンドープ多結晶シリコンを堆積
し、これをエッチバックしてベース開口部１０９の側壁
を含めた３層構造膜の側壁にボロンドープ多結晶シリコ
ンサイドウォール１１１を形成する。このときのエッチ
バックは十分に行ない、前述したようにボロンドープ多
結晶シリコンサイドウォール１１１の上端が側壁の上端
より低い位置に位置し，かつタングステンシリサイド膜
１０７と接続するように形成する。これは、ボロンドー
プ多結晶シリコンサイドウォール１１１と後工程で形成
されるＮ型多結晶シリコン１１６との電気的短絡を避け
るためである。熱処理によりボロンドープ多結晶サイド
ウォール１１１からボロンを拡散し、Ｐ++型グラフトベ
ース領域１１２を形成する〔図２（ｂ）〕。
し、これをエッチバックしてベース開口部１０９の側壁
を含めた３層構造膜の側壁にボロンドープ多結晶シリコ
ンサイドウォール１１１を形成する。このときのエッチ
バックは十分に行ない、前述したようにボロンドープ多
結晶シリコンサイドウォール１１１の上端が側壁の上端
より低い位置に位置し，かつタングステンシリサイド膜
１０７と接続するように形成する。これは、ボロンドー
プ多結晶シリコンサイドウォール１１１と後工程で形成
されるＮ型多結晶シリコン１１６との電気的短絡を避け
るためである。熱処理によりボロンドープ多結晶サイド
ウォール１１１からボロンを拡散し、Ｐ++型グラフトベ
ース領域１１２を形成する〔図２（ｂ）〕。
【００１８】本実施例において、エミッタ領域の形成さ
れる領域がシリコンエッチングに晒されるのはこのボロ
ンドープ多結晶シリコンサイドウォール１１１の形成工
程のみである。このため、従来の半導体集積回路装置に
比べてエミッタ領域の形成される領域に加えられるダメ
ージは低減され、電気特性の劣化は軽減する。また、本
実施例においては、複雑な工程を要せず，かつベース開
口部１０９の外縁部内側に接してＰ++型グラフトベース
領域１１２を形成することが可能であることから、製造
期間および製造コストの低下，トランジスタサイズの縮
小が容易になる。
れる領域がシリコンエッチングに晒されるのはこのボロ
ンドープ多結晶シリコンサイドウォール１１１の形成工
程のみである。このため、従来の半導体集積回路装置に
比べてエミッタ領域の形成される領域に加えられるダメ
ージは低減され、電気特性の劣化は軽減する。また、本
実施例においては、複雑な工程を要せず，かつベース開
口部１０９の外縁部内側に接してＰ++型グラフトベース
領域１１２を形成することが可能であることから、製造
期間および製造コストの低下，トランジスタサイズの縮
小が容易になる。
【００１９】ベース開口部１０９に露出したＮ型エピタ
キシャル層１０３にイオン注入あるいは熱拡散によりボ
ロン導入し、Ｐ型ベース領域１１４を形成する。全面に
ＢＳＧ膜を堆積してこれをエッチバックし、ベース開口
部２０９側壁においてボロンドープ多結晶シリコンサイ
ドウォール１１１を覆うＢＳＧサイドウォール２１５を
形成する〔図２（ｃ）〕。
キシャル層１０３にイオン注入あるいは熱拡散によりボ
ロン導入し、Ｐ型ベース領域１１４を形成する。全面に
ＢＳＧ膜を堆積してこれをエッチバックし、ベース開口
部２０９側壁においてボロンドープ多結晶シリコンサイ
ドウォール１１１を覆うＢＳＧサイドウォール２１５を
形成する〔図２（ｃ）〕。
【００２０】砒素が添加されたエミッタ電極となるＮ型
多結晶シリコン１１６によりベース開口部１０９を覆
う。熱処理により、ＢＳＧサイドウォール１１５からは
ボロンを，およびＮ型多結晶シリコン１１６からは砒素
をＰ型ベース領域１１４に導入し、Ｐ+ 型グラフトベー
ス領域１１７，およびＮ型エミッタ領域１１８を形成す
る。これにより、外部ベース電極，ベース領域，エミッ
タ領域，およびエミッタ電極が自己整合的に形成された
バイポーラトランジスタが形成される〔図２（ｄ）〕。
多結晶シリコン１１６によりベース開口部１０９を覆
う。熱処理により、ＢＳＧサイドウォール１１５からは
ボロンを，およびＮ型多結晶シリコン１１６からは砒素
をＰ型ベース領域１１４に導入し、Ｐ+ 型グラフトベー
ス領域１１７，およびＮ型エミッタ領域１１８を形成す
る。これにより、外部ベース電極，ベース領域，エミッ
タ領域，およびエミッタ電極が自己整合的に形成された
バイポーラトランジスタが形成される〔図２（ｄ）〕。
【００２１】層間絶縁膜１１９の堆積，コンタクトホー
ル１２１の開口，Ａｌ電極配線１２０の形成を行ない、
前述のバイポーラトランジスタを含む半導体集積回路装
置が形成される〔図１〕。
ル１２１の開口，Ａｌ電極配線１２０の形成を行ない、
前述のバイポーラトランジスタを含む半導体集積回路装
置が形成される〔図１〕。
【００２２】
【発明の効果】以上説明したように本発明は、エミッタ
領域の形成される領域がシリコンエッチに晒されるのは
１度だけであり、ベース開口部の側壁に形成したボロン
ドープ多結晶シリコンサイドウォールからボロンを拡散
して自己整合的にグラフトベース領域を形成するため、
半導体集積回路装置の電気特性の劣化の軽減と製造期間
および製造コストの低下，およびトランジスタサイズの
縮小が容易になる。
領域の形成される領域がシリコンエッチに晒されるのは
１度だけであり、ベース開口部の側壁に形成したボロン
ドープ多結晶シリコンサイドウォールからボロンを拡散
して自己整合的にグラフトベース領域を形成するため、
半導体集積回路装置の電気特性の劣化の軽減と製造期間
および製造コストの低下，およびトランジスタサイズの
縮小が容易になる。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための断面図であ
る。
る。
【図２】本発明の一実施例に係わる半導体集積回路装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図３】従来の半導体集積回路装置を説明するための断
面図である。
面図である。
１０１，２０１ Ｐ型シリコン基板
１０２，２０２ Ｎ型埋込み拡散層
１０３，２０３ Ｎ型エピタキシャル層
１０４，２０４ Ｎ型コレクタプラグ領域
１０５，２０５ ＬＯＣＯＳ酸化膜
１０６，２０６ シリコン酸化膜
１０７ タングステンシリサイド膜
１０８，２０８ シリコン窒化膜
１０９，２０９ ベース開口部
１１１ ボロンドープ多結晶シリコンサイドウォール
１１２，２１２ Ｐ++型グラフトベース領域
１１４，２１４ Ｐ型ベース領域
１１５，２１５ ＢＳＧサイドウォール
１１６，２１６ Ｎ型多結晶シリコン
１１７，２１７ Ｐ+ 型グラフトベース領域
１１８，２１８ Ｎ型エミッタ領域
１１９，２１９ 層間絶縁膜
１２０，２２０ Ａｌ電極配線
１２１，２２１ コンタクトホール
２０７ ボロンドープ多結晶シリコン膜
２２２ ボロンドープ多結晶シリコン
Claims (3)
- 【請求項１】 一導電型の半導体層内に設けられた逆導
電型のベース領域と、 前記半導体層内における前記ベース領域の外縁部に設け
られた逆導電型のグラフトベース領域と、 前記ベース領域内に設けられた一導電型のエミッタ領域
と、 下層より第１の絶縁膜と導電膜と第２の絶縁膜との少な
くとも３層の構造を有して前記グラフトベース領域の外
縁部の位置より外側に延長する領域における前記半導体
層上に設けられ、かつ、前記半導体層表面に対して概略
垂直な側壁部の一部が前記グラフトベース領域の外縁部
上に設けられた前記ベース領域の外部電極と、 前記グラフトベース領域の外縁部上の前記外部電極の側
壁部の側面において上端が前記第２の絶縁膜の上面より
低い位置に設けられ、前記グラフトベース領域上に自己
整合的に設けられ、前記グラフトベース領域と前記外部
電極とを電気的に接続する逆導電型の不純物が添加され
た多結晶シリコンサイドウォールと、前記多結晶シリコ
ンサイドウォールを覆い、前記エミッタ領域の外縁部と
自己整合的に設けられた絶縁膜サイドウォールと、 を有することを特徴とする半導体集積回路装置。 - 【請求項２】 前記絶縁膜サイドウォールが逆導電型不
純物を含む絶縁物から構成され、前記グラフトベース領
域と前記エミッタ領域との間の前記半導体層に前記絶縁
膜サイドウォールと自己整合的な逆導電型領域を有する
ことを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記外部電極における前記導電膜が高融
点金属珪化物からなることを特徴とする請求項１記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17082291A JPH0521719A (ja) | 1991-07-11 | 1991-07-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17082291A JPH0521719A (ja) | 1991-07-11 | 1991-07-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521719A true JPH0521719A (ja) | 1993-01-29 |
Family
ID=15911977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17082291A Pending JPH0521719A (ja) | 1991-07-11 | 1991-07-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521719A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034412A (en) * | 1995-12-06 | 2000-03-07 | Nec Corporation | Semiconductor device and method of fabricating the same |
| US11202723B2 (en) | 2016-07-01 | 2021-12-21 | The Procter & Gamble Company | Absorbent articles with improved topsheet dryness |
| CN116487413A (zh) * | 2023-04-13 | 2023-07-25 | 锦州辽晶电子科技有限公司 | 一种低放大倍数变化率的功率晶体管及其制作方法 |
-
1991
- 1991-07-11 JP JP17082291A patent/JPH0521719A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034412A (en) * | 1995-12-06 | 2000-03-07 | Nec Corporation | Semiconductor device and method of fabricating the same |
| US6165860A (en) * | 1995-12-06 | 2000-12-26 | Nec Corporation | Semiconductor device with reduced photolithography steps |
| US11202723B2 (en) | 2016-07-01 | 2021-12-21 | The Procter & Gamble Company | Absorbent articles with improved topsheet dryness |
| CN116487413A (zh) * | 2023-04-13 | 2023-07-25 | 锦州辽晶电子科技有限公司 | 一种低放大倍数变化率的功率晶体管及其制作方法 |
| CN116487413B (zh) * | 2023-04-13 | 2024-04-12 | 锦州辽晶电子科技股份有限公司 | 一种低放大倍数变化率的功率晶体管及其制作方法 |
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