JPH0744184B2 - シリサイド接触を有するバイポーラ半導体デバイスの製造方法 - Google Patents
シリサイド接触を有するバイポーラ半導体デバイスの製造方法Info
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- JPH0744184B2 JPH0744184B2 JP63231438A JP23143888A JPH0744184B2 JP H0744184 B2 JPH0744184 B2 JP H0744184B2 JP 63231438 A JP63231438 A JP 63231438A JP 23143888 A JP23143888 A JP 23143888A JP H0744184 B2 JPH0744184 B2 JP H0744184B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、一般的に、シリサイド接触（コンタクト）
を有するバイポーラ半導体デバイスの製造方法に関す
る。
を有するバイポーラ半導体デバイスの製造方法に関す
る。
一般的に、バイポーラ半導体デバイス及びその類似品の
製造においては、MOSデバイスの製造に用いられるプロ
セス工程と両立するプロセス工程を使用できることが望
まれる。この両立するプロセス工程によってバイポーラ
半導体デバイスの製造に要するプロセス工程の数を減少
することができるのみならず、また、MOSデバイスと接
続したバイポーラ半導体デバイスを同時に製造すること
ができ、これによって、混成集積回路をより容易に製造
でき、使用されるようになるからである。バイポーラ半
導体デバイスの製造方法は、能動（アクティブ）ベース
層が形成され、ゲート誘電体膜（層）は利用されないと
いう点において、MOSデバイスの製造方法とは異なる。
それ故に、このバイポーラ半導体デバイスの構成で基板
のエミッタ領域において直接的にドープされたポリシリ
コンを有する。さらに、エミッタ−ベース間の接触面積
は減少され、デバイスの性能を改善する結果となる。
製造においては、MOSデバイスの製造に用いられるプロ
セス工程と両立するプロセス工程を使用できることが望
まれる。この両立するプロセス工程によってバイポーラ
半導体デバイスの製造に要するプロセス工程の数を減少
することができるのみならず、また、MOSデバイスと接
続したバイポーラ半導体デバイスを同時に製造すること
ができ、これによって、混成集積回路をより容易に製造
でき、使用されるようになるからである。バイポーラ半
導体デバイスの製造方法は、能動（アクティブ）ベース
層が形成され、ゲート誘電体膜（層）は利用されないと
いう点において、MOSデバイスの製造方法とは異なる。
それ故に、このバイポーラ半導体デバイスの構成で基板
のエミッタ領域において直接的にドープされたポリシリ
コンを有する。さらに、エミッタ−ベース間の接触面積
は減少され、デバイスの性能を改善する結果となる。
本発明の目的は、MOSデバイスの製造に使用される方法
と両立するシリサイド接触を有するバイポーラ半導体デ
バイスの製造方法を提供することである。
と両立するシリサイド接触を有するバイポーラ半導体デ
バイスの製造方法を提供することである。
本発明の他の目的は、エミッタとベース接触面積を減少
し、それによりデバイスの集積度を増加し、デバイス特
性に改良をもたらすシリサイド接触を有するバイポーラ
半導体デバイスの製造方法を提供することである。
し、それによりデバイスの集積度を増加し、デバイス特
性に改良をもたらすシリサイド接触を有するバイポーラ
半導体デバイスの製造方法を提供することである。
本発明の他の目的は、減少されたプロセス工程数を有す
るシリサイド接触を有するバイポーラ半導体デバイスの
製造方法を提供することである。
るシリサイド接触を有するバイポーラ半導体デバイスの
製造方法を提供することである。
本発明の他の目的は、減少されたプロセス工程数を有す
るシリサイド接触を有するバイポーラ半導体デバイスの
製造方法を提供することである。
るシリサイド接触を有するバイポーラ半導体デバイスの
製造方法を提供することである。
本発明の他の目的は、側壁スペーサ及びシリサイド技術
の応用を用いる、シリサイド接触を有するバイポーラ半
導体デバイスの製造方法を提供することである。
の応用を用いる、シリサイド接触を有するバイポーラ半
導体デバイスの製造方法を提供することである。
本発明において使用される製造方法は、MOSデバイスの
製造方法において使用される通常の方法と両立できる互
換性のある方法である。基板上にてデバイス領域が絶縁
分離されると、第１誘電体層が形成される。基板デバイ
ス領域内において能動ベースをイオン注入によって形成
した後で、第１誘電体層内にエミッタ開口部が形成され
る。ついで、ポリシリコン層が第１誘電体層上に堆積さ
れ、かつドープされる。このポリシリコン層はマスク工
程後エッチングされて、望ましい構成が達成される。つ
いで、セルフアライン（自己整合）イオン注入法が使用
されて、基板中に外部ベース層が形成され、続いて、下
地パターンと同一の等写的な誘電体層が形成され、これ
はエッチング除去されて側壁スペーサを提供する。デバ
イスがアニール（熱処理）された後に、シリサイド接触
（コンタクト）が側壁スペーサを利用して形成される。
しかしながら、外部ベースは側壁スペーサの形成後にイ
オン注入によって形成されることも可能である。デバイ
ス領域上に第２誘電体層が形成された後に、接触開口部
がエッチングされ、これはシリサイド接触（コンタク
ト）まで到達し、その後、これら接触開口部のメタライ
ゼーション（電極付け）が行なわれる。
製造方法において使用される通常の方法と両立できる互
換性のある方法である。基板上にてデバイス領域が絶縁
分離されると、第１誘電体層が形成される。基板デバイ
ス領域内において能動ベースをイオン注入によって形成
した後で、第１誘電体層内にエミッタ開口部が形成され
る。ついで、ポリシリコン層が第１誘電体層上に堆積さ
れ、かつドープされる。このポリシリコン層はマスク工
程後エッチングされて、望ましい構成が達成される。つ
いで、セルフアライン（自己整合）イオン注入法が使用
されて、基板中に外部ベース層が形成され、続いて、下
地パターンと同一の等写的な誘電体層が形成され、これ
はエッチング除去されて側壁スペーサを提供する。デバ
イスがアニール（熱処理）された後に、シリサイド接触
（コンタクト）が側壁スペーサを利用して形成される。
しかしながら、外部ベースは側壁スペーサの形成後にイ
オン注入によって形成されることも可能である。デバイ
ス領域上に第２誘電体層が形成された後に、接触開口部
がエッチングされ、これはシリサイド接触（コンタク
ト）まで到達し、その後、これら接触開口部のメタライ
ゼーション（電極付け）が行なわれる。
従って、本発明の構成は以下に示す通りである。
即ち、本発明は 基板を提供する工程と、 前記基板内のデバイス領域を分離する工程と、 前記基板上に第１誘電体層を形成する工程と、 前記基板内の前記デバイス領域内に能動ベースを形成す
る工程と、 前記第１誘電体層内にエミッタ開口部を形成する工程
と、 前記第１誘電体層上及び前記エミツタ開口部内にポリシ
リコン層を堆積する工程と、 前記ポリシリコン層に不純物をドープする工程と、 前記ポリシリコン層をマスクし、エッチングして、前記
ポリシリコン層が前記エミッタ開口部上を被覆して延び
るように形成する工程と、 前記エッチングされたポリシリコン層上及び前記第１誘
電体層上に誘電体層を形成する工程と、 前記誘電体層と前記第１誘電体層をエッチングして側壁
スペーサを形成する工程と、 前記基板内に外部ベースを形成する工程と、 アニールしてエミッタを前記ポリシリコン層から前記能
動ベースまで拡散する工程と、 前記ポリシリコン層及び前記外部ベース上にセルフアラ
イン用側壁スペーサを用いてセルフアラインシリサイド
接触を形成する工程と、 前記デバイス領域上に第２誘電体層を形成する工程と、 前記第２誘電体層内の接触開口部をエッチングして前記
シリサイド接触まで延長する工程と、 前記接触開口部に電極付けを行なって外部接触を形成す
る工程と、 を具えるシリサイド接触を有するバイポーラ半導体デバ
イスの製造方法としての構成を有する。
る工程と、 前記第１誘電体層内にエミッタ開口部を形成する工程
と、 前記第１誘電体層上及び前記エミツタ開口部内にポリシ
リコン層を堆積する工程と、 前記ポリシリコン層に不純物をドープする工程と、 前記ポリシリコン層をマスクし、エッチングして、前記
ポリシリコン層が前記エミッタ開口部上を被覆して延び
るように形成する工程と、 前記エッチングされたポリシリコン層上及び前記第１誘
電体層上に誘電体層を形成する工程と、 前記誘電体層と前記第１誘電体層をエッチングして側壁
スペーサを形成する工程と、 前記基板内に外部ベースを形成する工程と、 アニールしてエミッタを前記ポリシリコン層から前記能
動ベースまで拡散する工程と、 前記ポリシリコン層及び前記外部ベース上にセルフアラ
イン用側壁スペーサを用いてセルフアラインシリサイド
接触を形成する工程と、 前記デバイス領域上に第２誘電体層を形成する工程と、 前記第２誘電体層内の接触開口部をエッチングして前記
シリサイド接触まで延長する工程と、 前記接触開口部に電極付けを行なって外部接触を形成す
る工程と、 を具えるシリサイド接触を有するバイポーラ半導体デバ
イスの製造方法としての構成を有する。
MOSデバイスの製造方法に用いられるプロセス工程と両
立するシリサイド接触を有するバイポーラ半導体デバイ
スの製造方法を提供する。本発明は側壁スペーサの使用
を含み、この側壁スペーサによって外部ベース層及びシ
リサイド接触（コンタクト）のセルフアライン（自己整
合）イオン注入形成を限定している。このデバイスはア
ニールされて、エミッタを形成するポリシリコン層の拡
散が制御される。エミッタの大きさは制御可能であり、
エミッタ−ベース接触面積は低減され、結果としてデバ
イス性能が改善される。
立するシリサイド接触を有するバイポーラ半導体デバイ
スの製造方法を提供する。本発明は側壁スペーサの使用
を含み、この側壁スペーサによって外部ベース層及びシ
リサイド接触（コンタクト）のセルフアライン（自己整
合）イオン注入形成を限定している。このデバイスはア
ニールされて、エミッタを形成するポリシリコン層の拡
散が制御される。エミッタの大きさは制御可能であり、
エミッタ−ベース接触面積は低減され、結果としてデバ
イス性能が改善される。
特に、第１図〜第10図を参照するに、バイポーラ半導体
デバイスの様々なプロセス工程における極めて拡大され
た断面図が図示される。これらの図面には、コレクタ接
触（コンタクト）及び埋込層は図示されないのは注意さ
れるべきである。最初に、基板10が与えられる。第１図
は分離領域14の形成工程を示す。デバイス領域12は、分
離領域14により基板10上で分離される。これらは技術的
に周知である。基板10上でデバイス領域12の分離工程に
引続いて、第１誘電体層16が基板10上に形成される。
デバイスの様々なプロセス工程における極めて拡大され
た断面図が図示される。これらの図面には、コレクタ接
触（コンタクト）及び埋込層は図示されないのは注意さ
れるべきである。最初に、基板10が与えられる。第１図
は分離領域14の形成工程を示す。デバイス領域12は、分
離領域14により基板10上で分離される。これらは技術的
に周知である。基板10上でデバイス領域12の分離工程に
引続いて、第１誘電体層16が基板10上に形成される。
第２図は第１誘電体層16及び能動ベース18の形成工程を
示す。能動（アクティブ）ベース18は、そこで、基板10
のデバイス領域12内にイオン注入によって形成される。
もしも厚い第１誘電体層が望ましい場合にはイオン注入
工程に続いて、追加の誘電体層が形成されることも可能
である。
示す。能動（アクティブ）ベース18は、そこで、基板10
のデバイス領域12内にイオン注入によって形成される。
もしも厚い第１誘電体層が望ましい場合にはイオン注入
工程に続いて、追加の誘電体層が形成されることも可能
である。
第３図はエミッタ開口部20の形成工程を示す。能動ベー
ス18のイオン注入による形成の工程に続いて、エミッタ
開口部20が、第１誘電体層16内に定義される。
ス18のイオン注入による形成の工程に続いて、エミッタ
開口部20が、第１誘電体層16内に定義される。
第４図はポリシリコン層22の堆積工程を示す。エミッタ
開口部20が形成されると、ポリシリコン層22が、エミッ
タ開口部20上及び第１誘電体層16上に堆積される。
開口部20が形成されると、ポリシリコン層22が、エミッ
タ開口部20上及び第１誘電体層16上に堆積される。
第５図はポリシリコン層22のマスク及びエッチング工程
を示す。ポリシリコン層22に不純物がドープされた後
に、ポリシリコン層22はマスクされ、エッチングされ
る。エッチングは、エミッタ開口20をこえて広がる。ポ
リシリコン層22及び能動（アクティブ）ベース18は、反
対の導電型から成ることは理解されるべきである。
を示す。ポリシリコン層22に不純物がドープされた後
に、ポリシリコン層22はマスクされ、エッチングされ
る。エッチングは、エミッタ開口20をこえて広がる。ポ
リシリコン層22及び能動（アクティブ）ベース18は、反
対の導電型から成ることは理解されるべきである。
第６図は外部ベース24のイオン注入形成工程を示す。本
発明の１実施例（第６図を参照）において、外部ベース
24は、基板10のデバイス領域12内にイオン注入によって
形成されていてもよい。このイオン注入形成工程は、エ
ッチングさたポリシリコン層22を使用することにより行
なわれるので、セルフアライン（自己整合）イオン注入
を行なうことができる。
発明の１実施例（第６図を参照）において、外部ベース
24は、基板10のデバイス領域12内にイオン注入によって
形成されていてもよい。このイオン注入形成工程は、エ
ッチングさたポリシリコン層22を使用することにより行
なわれるので、セルフアライン（自己整合）イオン注入
を行なうことができる。
第７図は誘電体層26の形成工程図を示し、第８図は側壁
スペーサ28、外部ベース24及びエミッタ38の形成工程図
を示す。本発明の他の実施例において（第７図、第８図
参照）誘電体層26が第１誘電体層16及びエッチングされ
たポリシリコン層22上に形成される。次に誘電体層26及
び第１誘電体層16がエッチングされて、側壁スペーサ28
が形成される。
スペーサ28、外部ベース24及びエミッタ38の形成工程図
を示す。本発明の他の実施例において（第７図、第８図
参照）誘電体層26が第１誘電体層16及びエッチングされ
たポリシリコン層22上に形成される。次に誘電体層26及
び第１誘電体層16がエッチングされて、側壁スペーサ28
が形成される。
通常、第１誘電体層16及び誘電体層26の異方性エッチン
グが用いられて、側壁スペーサ28が形成される。側壁ス
ペーサ28の形成に続いて、外部ベース24がイオン注入に
よって形成される。側壁スペーサ28は外部ベース24のセ
ルフアラインイオン注入形成を可能にし、側壁スペーサ
28が使用されない場合に比較して、外部ベース24におお
われる面積を少なくする。側壁スペーサ28の大きさによ
って、外部ベース24の大きさが制御される。側壁スペー
サ28は外部ベース24のイオン注入形成の後で使用可能な
ことは、理解されるべきである。外部ベース24の形成後
にバイポーラ半導体デバイスはアニールされる。そこで
望ましいドーパントの不純物密度分布及びデバイス特性
が達成できる。このアニーリング工程によってエミツタ
開口部20の下のドープされたポリシリコン層22からエミ
ッタ38が拡散形成される。アニーリングはエミッタ38の
大きさを制御するから、エミッタ−ベース接触面積は制
御可能となる。エミッタ−ベース接触面積の減少によっ
てデバイス性能が改善される。
グが用いられて、側壁スペーサ28が形成される。側壁ス
ペーサ28の形成に続いて、外部ベース24がイオン注入に
よって形成される。側壁スペーサ28は外部ベース24のセ
ルフアラインイオン注入形成を可能にし、側壁スペーサ
28が使用されない場合に比較して、外部ベース24におお
われる面積を少なくする。側壁スペーサ28の大きさによ
って、外部ベース24の大きさが制御される。側壁スペー
サ28は外部ベース24のイオン注入形成の後で使用可能な
ことは、理解されるべきである。外部ベース24の形成後
にバイポーラ半導体デバイスはアニールされる。そこで
望ましいドーパントの不純物密度分布及びデバイス特性
が達成できる。このアニーリング工程によってエミツタ
開口部20の下のドープされたポリシリコン層22からエミ
ッタ38が拡散形成される。アニーリングはエミッタ38の
大きさを制御するから、エミッタ−ベース接触面積は制
御可能となる。エミッタ−ベース接触面積の減少によっ
てデバイス性能が改善される。
つぎにシリサイド接触（コンタクト）30が形成される。
第９図はシリサイドコンタクト30の形成工程を示す。側
壁スペーサ28は、能動（アクティブ）ベース24上に形成
されるシリサイド接触（コンタクト）30の大きさを制御
するためにも使用できる。能動（アクティブ）ベース24
上に形成されるのに加えて、シリサイド接触（コンタク
ト）30はポリシリコン層22上に形成され、エミッタ接触
（コンタクト）として機能する。
壁スペーサ28は、能動（アクティブ）ベース24上に形成
されるシリサイド接触（コンタクト）30の大きさを制御
するためにも使用できる。能動（アクティブ）ベース24
上に形成されるのに加えて、シリサイド接触（コンタク
ト）30はポリシリコン層22上に形成され、エミッタ接触
（コンタクト）として機能する。
第10図は第２誘電体層32の形成及び接触開口部34の形成
工程を示す。シリサイド接触30の形成工程に引き続い
て、第２誘電体層32が基板10上に形成される。第２誘電
体層32の形成工程に引き続いて、接触（コンタクト）開
口部34が第２誘電体層32内にエッチング形成される。接
触開口部34は複数のシリサイド接触（コンタクト）30に
延長して到達する。
工程を示す。シリサイド接触30の形成工程に引き続い
て、第２誘電体層32が基板10上に形成される。第２誘電
体層32の形成工程に引き続いて、接触（コンタクト）開
口部34が第２誘電体層32内にエッチング形成される。接
触開口部34は複数のシリサイド接触（コンタクト）30に
延長して到達する。
第11図はメタライゼーション工程を示す。特に第11図を
参照するに、シリサイド接触（コンタクト）30を有する
バイポーラ半導体デバイスの断面の極めて拡大された断
面図が図示されている。この実施例では、接触開口部34
はメタライズ（電極付け）され、多数の金属接触（コン
タクト）がそこより延びるのが認められる。しかしなが
ら、技術的に既知の他の接触手段も使用できることが理
解されるべきである。金属接触（コンタクト）36は、第
11図によるとエミッタ及びベース接触（コンタクト）と
して作用する。
参照するに、シリサイド接触（コンタクト）30を有する
バイポーラ半導体デバイスの断面の極めて拡大された断
面図が図示されている。この実施例では、接触開口部34
はメタライズ（電極付け）され、多数の金属接触（コン
タクト）がそこより延びるのが認められる。しかしなが
ら、技術的に既知の他の接触手段も使用できることが理
解されるべきである。金属接触（コンタクト）36は、第
11図によるとエミッタ及びベース接触（コンタクト）と
して作用する。
第１図乃至第10図は、様々なプロセス工程中におけるバ
イポーラ半導体デバイスの断面構造の非常に拡大された
断面構造図であり、具体的に、 第１図は分離領域14の形成工程図、 第２図は第１誘電体層16及び能動ベース18の形成工程
図、 第３図はエミッタ開口部20の形成工程図、 第４図はポリシリコン層22の堆積工程図、 第５図はポリシリコン層22のマスク及びエッチング工程
図、 第６図は外部ベース24のイオン注入形成工程図、 第７図は誘電体層26の形成工程図、 第８図は側壁スペーサ28、外部ベース24及びエミッタ38
の形成工程図、 第９図はシリサイドコンタクト30の形成工程図、 第10図は第２誘電体層32の形成及び接触開口部34の形成
工程図、 第11図はバイポーラ半導体デバイスの断面の非常に拡大
された断面構造図であり、具体的に、メタライゼーショ
ン工程図（シリサイドコンタクトを有するバイポーラ半
導体デバイスの断面構造図である）。 10……基板 12……デバイス領域 14……分離領域 16……第１誘電体層 18……能動ベース 20……エミッタ開口部 22……ポリシリコン層 24……外部ベース（層） 26……誘電体層（下地パターンと同一の等写的に形成さ
れた誘電体層） 28……側壁スペーサ 30……シリサイド接触（コンタクト） 32……第２誘電体層 34……接触（コンタクト）開口部 36……金属接触（コンタクト） 38……エミッタ
イポーラ半導体デバイスの断面構造の非常に拡大された
断面構造図であり、具体的に、 第１図は分離領域14の形成工程図、 第２図は第１誘電体層16及び能動ベース18の形成工程
図、 第３図はエミッタ開口部20の形成工程図、 第４図はポリシリコン層22の堆積工程図、 第５図はポリシリコン層22のマスク及びエッチング工程
図、 第６図は外部ベース24のイオン注入形成工程図、 第７図は誘電体層26の形成工程図、 第８図は側壁スペーサ28、外部ベース24及びエミッタ38
の形成工程図、 第９図はシリサイドコンタクト30の形成工程図、 第10図は第２誘電体層32の形成及び接触開口部34の形成
工程図、 第11図はバイポーラ半導体デバイスの断面の非常に拡大
された断面構造図であり、具体的に、メタライゼーショ
ン工程図（シリサイドコンタクトを有するバイポーラ半
導体デバイスの断面構造図である）。 10……基板 12……デバイス領域 14……分離領域 16……第１誘電体層 18……能動ベース 20……エミッタ開口部 22……ポリシリコン層 24……外部ベース（層） 26……誘電体層（下地パターンと同一の等写的に形成さ
れた誘電体層） 28……側壁スペーサ 30……シリサイド接触（コンタクト） 32……第２誘電体層 34……接触（コンタクト）開口部 36……金属接触（コンタクト） 38……エミッタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−229370（ＪＰ，Ａ) 特開 昭61−147572（ＪＰ，Ａ)
Claims (1)
- 【請求項１】基板を提供する工程と、 前記基板内のデバイス領域を分離する工程と、 前記基板上に第１誘電体層を形成する工程と、 前記基板内の前記デバイス領域内に能動ベースを形成す
る工程と、 前記第１誘電体層内にエミッタ開口部を形成する工程
と、 前記第１誘電体層上及び前記エミッタ開口部内にポリシ
リコン層を堆積する工程と、 前記ポリシリコン層に不純物をドープする工程と、 前記ポリシリコン層をマスクし、エッチングして、前記
ポリシリコン層が前記エミッタ開口部上を被覆して延び
るように形成する工程と、 前記エッチングされたポリシリコン層上及び前記第１誘
電体層上に誘電体層を形成する工程と、 前記誘電体層と前記第１誘電体層をエッチングして側壁
スペーサを形成する工程と、 前記基板内に外部ベースを形成する工程と、 アニールしてエミッタを前記ポリシリコン層から前記能
動ベースまで拡散する工程と、 前記ポリシリコン層及び前記外部ベース上にセルフアラ
イン用側壁スペーサを用いてセルフアラインシリサイド
接触を形成する工程と、 前記デバイス領域上に第２誘電体層を形成する工程と、 前記第２誘電体層内の接触開口部をエッチングして前記
シリサイド接触まで延長する工程と、 前記接触開口部に電極付けを行なって外部接触を形成す
る工程と、 を具えるシリサイド接触を有するバイポーラ半導体デバ
イスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/095,782 US4803175A (en) | 1987-09-14 | 1987-09-14 | Method of fabricating a bipolar semiconductor device with silicide contacts |
| US95,782 | 1987-09-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0199257A JPH0199257A (ja) | 1989-04-18 |
| JPH0744184B2 true JPH0744184B2 (ja) | 1995-05-15 |
Family
ID=22253562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63231438A Expired - Lifetime JPH0744184B2 (ja) | 1987-09-14 | 1988-09-14 | シリサイド接触を有するバイポーラ半導体デバイスの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4803175A (ja) |
| EP (1) | EP0307598B1 (ja) |
| JP (1) | JPH0744184B2 (ja) |
| DE (1) | DE3879332T2 (ja) |
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| US5051805A (en) * | 1987-07-15 | 1991-09-24 | Rockwell International Corporation | Sub-micron bipolar devices with sub-micron contacts |
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| US5629547A (en) * | 1991-04-23 | 1997-05-13 | Intel Corporation | BICMOS process for counter doped collector |
| US5134082A (en) * | 1991-06-10 | 1992-07-28 | Motorola, Inc. | Method of fabricating a semiconductor structure having MOS and bipolar devices |
| US5158900A (en) * | 1991-10-18 | 1992-10-27 | Hewlett-Packard Company | Method of separately fabricating a base/emitter structure of a BiCMOS device |
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| DE10054172C2 (de) * | 2000-11-02 | 2002-12-05 | Infineon Technologies Ag | Halbleiter-Speicherzelle mit einer in einem Graben angeordneten Floating-Gate-Elektrode und Verfahren zu deren Herstellung |
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|---|---|---|---|---|
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| US3940288A (en) * | 1973-05-16 | 1976-02-24 | Fujitsu Limited | Method of making a semiconductor device |
| JPS539469A (en) * | 1976-07-15 | 1978-01-27 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device having electrode of stepped structure and its production |
| US4259680A (en) * | 1980-04-17 | 1981-03-31 | Bell Telephone Laboratories, Incorporated | High speed lateral bipolar transistor |
| JPS5989457A (ja) * | 1982-11-15 | 1984-05-23 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS60229370A (ja) * | 1984-04-27 | 1985-11-14 | Hitachi Ltd | 自己整合型半導体装置の製造方法 |
| US4609568A (en) * | 1984-07-27 | 1986-09-02 | Fairchild Camera & Instrument Corporation | Self-aligned metal silicide process for integrated circuits having self-aligned polycrystalline silicon electrodes |
| JPH0611053B2 (ja) * | 1984-12-20 | 1994-02-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
| GB2172744B (en) * | 1985-03-23 | 1989-07-19 | Stc Plc | Semiconductor devices |
| EP0199497B1 (en) * | 1985-04-10 | 1992-01-02 | Fujitsu Limited | Process for fabricating a self-aligned bipolar transistor |
| US4682409A (en) * | 1985-06-21 | 1987-07-28 | Advanced Micro Devices, Inc. | Fast bipolar transistor for integrated circuit structure and method for forming same |
| US4674173A (en) * | 1985-06-28 | 1987-06-23 | Texas Instruments Incorporated | Method for fabricating bipolar transistor |
| JPS6249663A (ja) * | 1985-08-28 | 1987-03-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4746623A (en) * | 1986-01-29 | 1988-05-24 | Signetics Corporation | Method of making bipolar semiconductor device with wall spacer |
-
1987
- 1987-09-14 US US07/095,782 patent/US4803175A/en not_active Expired - Lifetime
-
1988
- 1988-08-01 EP EP88112430A patent/EP0307598B1/en not_active Expired - Lifetime
- 1988-08-01 DE DE8888112430T patent/DE3879332T2/de not_active Expired - Lifetime
- 1988-09-14 JP JP63231438A patent/JPH0744184B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0307598A3 (en) | 1989-08-23 |
| JPH0199257A (ja) | 1989-04-18 |
| EP0307598B1 (en) | 1993-03-17 |
| US4803175A (en) | 1989-02-07 |
| DE3879332T2 (de) | 1993-06-24 |
| DE3879332D1 (de) | 1993-04-22 |
| EP0307598A2 (en) | 1989-03-22 |
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