JPH0199257A - シリサイド接触を有するバイポーラ半導体デバイスの製造方法 - Google Patents

シリサイド接触を有するバイポーラ半導体デバイスの製造方法

Info

Publication number
JPH0199257A
JPH0199257A JP63231438A JP23143888A JPH0199257A JP H0199257 A JPH0199257 A JP H0199257A JP 63231438 A JP63231438 A JP 63231438A JP 23143888 A JP23143888 A JP 23143888A JP H0199257 A JPH0199257 A JP H0199257A
Authority
JP
Japan
Prior art keywords
dielectric layer
substrate
base
emitter
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63231438A
Other languages
English (en)
Other versions
JPH0744184B2 (ja
Inventor
Antonio R Alvarez
アントニオ・アール・アルバレツツ
James A Kirchgessner
ジエイムス・エー・カークゲスナー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=22253562&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH0199257(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH0199257A publication Critical patent/JPH0199257A/ja
Publication of JPH0744184B2 publication Critical patent/JPH0744184B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/01—Bipolar transistors-ion implantation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/011—Bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、一般的に、シリサイド接触を有するバイポ
ーラ半導体装置を製造する方法に関する。
一般的に、バイポーラ半導体装ｉ！（デバイス）及びそ
の類偵品の製造においては、ＭＯ３装置（デバイス）の
製造に用いられるプロセス段階（工程ニステップ）と両
立するプロセス段階を使用できることが望まれる。これ
はバイポーラ装置の製造に要するプロセス段階の数を減
少するのみならず、また、ＭＯ３装置に関係しバイポー
ラ装置がプロセスされるのを可能にし、これにより、混
成集積回路がより容易に製造され使用されるようにする
。
バイポーラ装置の製造法は、能動ベースが形成されなけ
ればならず、ゲートｇｆ＜電体膜（層）が利用されない
点においてＭＯ３装置の製造法とは異なるであろう。そ
れ故に、このバイポーラ配置は、エミッタ領域の基板上
に直接ドープされたポリシリコンを有するであろう。さ
らに、ベースへのエミッタ接触面積は減少され、装置の
性能を改善する結果となる。
発明の要約 本発明は、シリサイド接触を有するバイポーラ半導体装
置を製造する方法に関する。本発明において使用される
方法は、ＭＯ３装置の製造法に用いられる普通の方法と
両立できるものである。基板上にて装置（デバイス）の
領域が分離（絶縁）されると、第１誘電体膜（Ｎ）が形
成される。エミッタ開口は、基板の装置（デバイス）領
域において能動ベースの注入の後で、第１誘電体層に限
定される。ついで、ポリシリコン層が誘電体層上にデポ
ジット（堆積）され、ドープされる。このポリシリコン
層はマスクされてエツチングされ、望ましい構成が達成
されるようにする。ついで、セルフ・アライン（自己整
合）注入が使用され、続いて、基板中に等角の誘電体層
の形成によって、外因性（不純物）ベースを与え、これ
は、側壁スペーサを提供するようにエツチングして取去
られる。装置（デバイス）がアニールされた後に、シリ
サイド接触は側壁スペーサを利用し形成される。
しかしながら、外因性（不純物）ベースは側壁スペーサ
の形成に続いて注入されることも可能である。装置（デ
バイス）領域に第２誘電体層が形成された後に、接触開
口がエツチングされ、これはシリサイド接触まで到達し
、ついで、これら接触開口のメタライゼーション（金属
化）が行なわれる。
本発明の目的は、ＭＯ３装置の製造に使用される方法と
両立するシリサイド接触を有するバイポーラ半導体装置
を製造する新しい改良された方法を提供することである
。
本発明の他の目的は、エミッタとベース接触面積を減少
し、それによりデバイス密度を増加し、デバイス特性の
改良をもたらすシリサイド接触を具えるバイポーラ半導
体デバイスを製造するための新しい改良された方法を提
供することである。
゛　本発明の他の目的は、減少されたプロセスステップ
数を有するシリサイド接触を有するバイポーラ半導体デ
バイスを製造する新しい改良された方法を提供すること
である。
本発明の他の目的は、側壁スペーサ及びシリサイド技術
の応用を用い、シリサイド接触を有するバイポーラ半導
体デバイスを製造する新しい改良された方法を提供する
ことである。
発明の概要 ＭＯＳデバイスの製造に用いられるプロセススチップと
両立するシリサイド接触を有するバイポーラ半導体デバ
イスを製造する方法を提供する。
本発明は側壁スペーサの使用を含み、外因性（不純物）
ベース及びシリサイド接触のセルフ・アライイン（自己
整合）注入を限定する。このデバイスはアニールされる
ので、エミッタを形成するポリシリコン層の拡散は制御
可能となる。エミッタの大きさは、制御可能であるから
、ベースへのエミッタ接触面積は減少可能であり、結果
としてデバイス性能は改良される。
好ましい実施例の説明 特に、第１図〜第１０図を参照するに、バイポーラ半導
体装置（デバイス）の多くのプロセス段階における高拡
大断面図が図示される。これらの図面には、コレクタ接
触及び埋込層は図示されないのは注意されるべきである
。最初に、基板１０が与えられる。装置（デバイス）領
域１２は、分離領域１４により基板１０上で分離される
。これらは技術的に周知である。基板上で装置（デバイ
ス）領域１２の分離に引続いて、第１誘電体ｌｌｌ６が
基板１０に形成される。能動ベース１８は、そこで、基
板１０の装置（デバイス）ｗｔ域１２に注入される。若
し厚い第１誘電体層が望ましければ、注入に続いて、追
加誘電体層が形成されることも可能である。能動ベース
１日の注入に続いて、エミッタ開口２０が、第１誘電体
層１６に限定される。エミッタ開口２０が限定されると
、ポリシリコン層２２が、エミッタ開口２０及び第１誘
電体層１６にデポジット（堆積）される。ポリシリコン
層２２がドープされた後に、それはマスクされ、エツチ
ングされるので、それは、エミッタ開口２０をこえて広
がる。ポリシリコン層２２及び能動ベース１８は、反対
の導電型から成ることは理解されるべきである。
本発明の１実施例（第６図を参照）において、外因性（
不純物）ベース２４は、基板１０の装置（デバイス）領
域１２に注入されるであろう、これは、エツチングされ
たポリシリコン層２２を使用することにより行なわれる
ので、セルフ・アライン（自己整合）注入が起きる０本
発明の他の実施例において（第７図、第８図参照）等写
（ｃ。
ｎ　ｆ　ｏ　ｒｍａ　ｊり誘電体層２６が第１誘電体層
１６及びエツチングされたポリシリコン層２２上に形成
される。等写誘電体層２６及び第１誘電体層１６がそこ
でエツチングされるので、側壁スペーサ２８が形成され
る。
通常、第１誘電体層１６の異方性エツチング及び等写誘
電体膜２６が用いられ、側壁スペーサ２８が形成される
。側壁スペーサ２８の形成に続いて、外因性ベース２４
が注入される。側壁スペーサ２８は外因性ベース２４の
セルフ・アラインを可能にし、側壁スペーサが使用され
ない場合より、外因性ベース２４におおわれる面積を少
なくする。
側壁スペーサ２８の大きさは、外因性ベースの大きさが
制御されるのを可能にする。すぐに説明されるであろう
理由により側壁スペーサ２Ｂは外因性ベース２４注入の
後で使用可能なことは、理解されるべきである。外因性
ベース２４の形成後にバイポーラ装置はアニールされる
ので、望ましいドーパント特性図及び装置（デバイス）
特性が達成できる。このアニーリングが、エミッタ３８
をドープされたポリシリコン層２２よりエミッタ開口２
０の下まで拡散させる。アニーリングはエミッタ３８の
大きさを制御するであろうから、ベースへのエミッタ接
触面積は制御可能となる。ベースへのエミッタ接触面積
の減少は、装置（デバイス）性能の改善を可能にする。
つぎにシリサイド接触３０が形成される。側壁スペーサ
２８は、能動ベース２４上に形成されるシリサイド接触
３０の大きさの制御に使用できる。
能動ベース２４上に形成されるのに加えて、シリサイド
接触３０はポリシリコン層２２に形成され、エミッタ接
触として働らく、シリサイド接触３０の形成に続いて、
第２誘電体層３２が基板１０に形成される。第２誘電体
層３２の形成に続いて、接触開口３４が第２誘電体層３
２にエツチングされる。接触開口３４は複数のシリサイ
ド接触３０に達する。
特に第１１図を参照するに、シリサイド接触を有するバ
イポーラ半導体装置の断面の高拡大断面図が図示される
。この実施例では接触開口３４はメタライズされ、多数
の金属接触がそこより延びるのが認められる。しかしな
がら、技術的に既知の他の接触手段も使用できることが
理解されるべきである。金属接触３６は、したがって、
この図面ではエミッタ及びベース接触として作用する。
【図面の簡単な説明】
第１図゛乃至第１０図は、多（の段階のプロセスにおけ
るバイポーラ装置の断面の非常に拡大された断面図であ
る。 第１１図は、バイポーラ装置の断面の非常に拡大された
断面図である。 図において、 ｌＯは基板 １２はデバイス領域 １４は分離領域 １６は第１誘電体層 １８は能動ベース ２０はエミッタ開口 ２２はポリシリコン層 ２４は外因性ベース ２６は等写誘電体層 ２８は側壁スペーサ ３８はエミッタ ３０はシリサイド接触 ３４は接触開口 ３６は金属接触 特許出願人　モトローラ・インコーボレーテツド代理人
　弁理士　玉　蟲　久五部 〆１２

Claims (1)

  1. 【特許請求の範囲】 　基板を提供するステップ、 前記基板上のデバイス領域を分離するステップ、前記基
    板上に第１誘電体層を形成するステップ、前記基板の前
    記デバイス領域に能動ベースを形成するステップ、 前記第１誘電体層にエミッタ開口を限定するステップ、 前記第１誘電体層及び前記エミッタ開口にポリシリコン
    層を堆積するステップ、 前記ポリシリコン層をドープするステップ、前記ポリシ
    リコンが前記エミッタ開口を越えて延びるように前記ポ
    リシリコン層をマスクし、エッチングするステップ、 前記エッチングされたポリシリコンにより被われた部分
    のみが残るように前記第１誘電体層をエッチングするス
    テップ、 前記ポリシリコン層及び前記ベース上にシリサイド接触
    を形成するステップ、 前記デバイス領域上に第２誘電体層を形成するステップ
    、 前記シリサイド接触まで延びている前記第２誘電体層の
    接触開口をエッチングするステップ、外部接触をつくる
    ように前記接触開口を金属化するステップ、 を具えるバイポーラ半導体装置を製造する方法。
JP63231438A 1987-09-14 1988-09-14 シリサイド接触を有するバイポーラ半導体デバイスの製造方法 Expired - Lifetime JPH0744184B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US95,782 1987-09-14
US07/095,782 US4803175A (en) 1987-09-14 1987-09-14 Method of fabricating a bipolar semiconductor device with silicide contacts

Publications (2)

Publication Number Publication Date
JPH0199257A true JPH0199257A (ja) 1989-04-18
JPH0744184B2 JPH0744184B2 (ja) 1995-05-15

Family

ID=22253562

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63231438A Expired - Lifetime JPH0744184B2 (ja) 1987-09-14 1988-09-14 シリサイド接触を有するバイポーラ半導体デバイスの製造方法

Country Status (4)

Country Link
US (1) US4803175A (ja)
EP (1) EP0307598B1 (ja)
JP (1) JPH0744184B2 (ja)
DE (1) DE3879332T2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227316A (en) * 1985-01-22 1993-07-13 National Semiconductor Corporation Method of forming self aligned extended base contact for a bipolar transistor having reduced cell size
US5051805A (en) * 1987-07-15 1991-09-24 Rockwell International Corporation Sub-micron bipolar devices with sub-micron contacts
GB2255226B (en) * 1991-04-23 1995-03-01 Intel Corp Bicmos process for counter doped collector
US5629547A (en) * 1991-04-23 1997-05-13 Intel Corporation BICMOS process for counter doped collector
US5134082A (en) * 1991-06-10 1992-07-28 Motorola, Inc. Method of fabricating a semiconductor structure having MOS and bipolar devices
US5158900A (en) * 1991-10-18 1992-10-27 Hewlett-Packard Company Method of separately fabricating a base/emitter structure of a BiCMOS device
JP2985824B2 (ja) 1997-03-14 1999-12-06 日本電気株式会社 半導体装置及びその製造方法
DE10054172C2 (de) * 2000-11-02 2002-12-05 Infineon Technologies Ag Halbleiter-Speicherzelle mit einer in einem Graben angeordneten Floating-Gate-Elektrode und Verfahren zu deren Herstellung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5989457A (ja) * 1982-11-15 1984-05-23 Hitachi Ltd 半導体装置の製造方法
JPS60229370A (ja) * 1984-04-27 1985-11-14 Hitachi Ltd 自己整合型半導体装置の製造方法
JPS61147572A (ja) * 1984-12-20 1986-07-05 Mitsubishi Electric Corp 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3460007A (en) * 1967-07-03 1969-08-05 Rca Corp Semiconductor junction device
US3940288A (en) * 1973-05-16 1976-02-24 Fujitsu Limited Method of making a semiconductor device
JPS539469A (en) * 1976-07-15 1978-01-27 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device having electrode of stepped structure and its production
US4259680A (en) * 1980-04-17 1981-03-31 Bell Telephone Laboratories, Incorporated High speed lateral bipolar transistor
US4609568A (en) * 1984-07-27 1986-09-02 Fairchild Camera & Instrument Corporation Self-aligned metal silicide process for integrated circuits having self-aligned polycrystalline silicon electrodes
GB2172744B (en) * 1985-03-23 1989-07-19 Stc Plc Semiconductor devices
DE3683183D1 (de) * 1985-04-10 1992-02-13 Fujitsu Ltd Verfahren zum herstellen eines selbtsausrichtenden bipolartransistors.
US4682409A (en) * 1985-06-21 1987-07-28 Advanced Micro Devices, Inc. Fast bipolar transistor for integrated circuit structure and method for forming same
US4674173A (en) * 1985-06-28 1987-06-23 Texas Instruments Incorporated Method for fabricating bipolar transistor
JPS6249663A (ja) * 1985-08-28 1987-03-04 Mitsubishi Electric Corp 半導体装置の製造方法
US4746623A (en) 1986-01-29 1988-05-24 Signetics Corporation Method of making bipolar semiconductor device with wall spacer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5989457A (ja) * 1982-11-15 1984-05-23 Hitachi Ltd 半導体装置の製造方法
JPS60229370A (ja) * 1984-04-27 1985-11-14 Hitachi Ltd 自己整合型半導体装置の製造方法
JPS61147572A (ja) * 1984-12-20 1986-07-05 Mitsubishi Electric Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH0744184B2 (ja) 1995-05-15
DE3879332T2 (de) 1993-06-24
EP0307598B1 (en) 1993-03-17
DE3879332D1 (de) 1993-04-22
EP0307598A2 (en) 1989-03-22
US4803175A (en) 1989-02-07
EP0307598A3 (en) 1989-08-23

Similar Documents

Publication Publication Date Title
US4994400A (en) Method of fabricating a semiconductor device using a tri-layer structure and conductive sidewalls
US20040000694A1 (en) Bipolar transistor with high breakdown voltage collector
EP0233202B1 (en) Fabricating a semiconductor device with buried oxide
JPH0669431A (ja) Ｓｏｉ基板上にバイポーラトランジスタとｃｍｏｓトランジスタを製造する方法及びそれらのトランジスタ
JPH0199257A (ja) シリサイド接触を有するバイポーラ半導体デバイスの製造方法
JP2803548B2 (ja) 半導体装置の製造方法
US7141479B2 (en) Bipolar transistor and method for producing the same
JPH10189789A (ja) バイポーラ・トランジスタおよびキャパシタ
US6774002B2 (en) Structure and method for forming self-aligned bipolar junction transistor with expitaxy base
JP2622047B2 (ja) 半導体デバイスおよびその製造方法
JPH09186170A (ja) バイポーラトランジスターの製造方法
JP3456864B2 (ja) 半導体装置及びその製造方法
JP3247106B2 (ja) 集積回路の製法と集積回路構造
JPH02153534A (ja) 半導体装置の製造方法
JPH03163832A (ja) 半導体装置
JP3189722B2 (ja) 半導体集積回路装置及びその製造方法
KR0154309B1 (ko) Npn 트랜지스터의 제조방법
JP2000340677A (ja) 半導体装置およびその製造方法
KR20030054746A (ko) 반도체 소자 형성 방법
JP3585764B2 (ja) バイポーラ型半導体装置及びその製造方法
JP2712889B2 (ja) 半導体装置の製造方法
JP2002231932A (ja) バイポーラ型半導体装置及びその製造方法
KR20040041752A (ko) 바이폴라 정션 트랜지스터 제조방법
JPH10289961A (ja) 半導体装置の製造方法
JPS63254768A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090515

Year of fee payment: 14

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090515

Year of fee payment: 14