JP2002231932A - バイポーラ型半導体装置及びその製造方法 - Google Patents
バイポーラ型半導体装置及びその製造方法Info
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- JP2002231932A JP2002231932A JP2001025336A JP2001025336A JP2002231932A JP 2002231932 A JP2002231932 A JP 2002231932A JP 2001025336 A JP2001025336 A JP 2001025336A JP 2001025336 A JP2001025336 A JP 2001025336A JP 2002231932 A JP2002231932 A JP 2002231932A
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Abstract
(57)【要約】
【課題】 エミッタ・ベース接合面におけるリークと、
ベースからエミッタへのリーク電流を共に抑えながら、
真性ベースおよび外部ベースの抵抗を低減し、高速性と
低リーク電流の両特性を備えたバイポーラ型半導体装置
を提供する。 【解決手段】 エミッタ電極の外周に設ける側壁状のサ
イドウォールを２重構造とすることで、外部ベース領域
の金属シリサイド膜形成と、エピタキシャル成長による
エミッタ層の形成を同時に実現した。これらの手段によ
り、ベース層不純物の高濃度化により真性ベースを、金
属シリサイド膜により外部ベース領域を、共に低抵抗化
でき、高速性能に優れ、且つ低リークのバイポーラ型半
導体装置を提供できる。
ベースからエミッタへのリーク電流を共に抑えながら、
真性ベースおよび外部ベースの抵抗を低減し、高速性と
低リーク電流の両特性を備えたバイポーラ型半導体装置
を提供する。 【解決手段】 エミッタ電極の外周に設ける側壁状のサ
イドウォールを２重構造とすることで、外部ベース領域
の金属シリサイド膜形成と、エピタキシャル成長による
エミッタ層の形成を同時に実現した。これらの手段によ
り、ベース層不純物の高濃度化により真性ベースを、金
属シリサイド膜により外部ベース領域を、共に低抵抗化
でき、高速性能に優れ、且つ低リークのバイポーラ型半
導体装置を提供できる。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ型半導
体装置の構造とその製造方法、特に、エミッタの形成に
エピタキシャル成長を用いるバイポーラ型半導体装置の
構造とその製造方法に関するものである。
体装置の構造とその製造方法、特に、エミッタの形成に
エピタキシャル成長を用いるバイポーラ型半導体装置の
構造とその製造方法に関するものである。
【０００２】
【従来の技術】図６（Ａ）、（Ｂ）に、従来技術のバイ
ポーラ型半導体装置の１例である、バイポーラトランジ
スタの断面構造を示す。図６（Ｂ）は、ベース、エミッ
タを含む素子領域部の拡大図である。シリコン基板１内
に埋め込みサブコレクタ層２、コレクタ層３、が形成さ
れており、その上に、不純物が添加されて第１導電型で
あるベース層８が積層されている。ベース層８表面の素
子となる領域上には、外周にサイドウォール２６を有す
る島状のエミッタ電極１１が形成され、エミッタ電極１
１とサイドウォール２６を含む領域の直下にある真性ベ
ース８ａは、サイドウォール２６の外側のベース層８に
イオンを高濃度に打ち込んで形成した外部ベース８ｂと
金属シリサイド膜１７との積層膜により、ベース電極２
２に接続されている。金属シリサイド膜１７は、真性ベ
ース８ａとベース電極２２間の、所謂外部ベース領域の
抵抗を下げるのが目的である。
ポーラ型半導体装置の１例である、バイポーラトランジ
スタの断面構造を示す。図６（Ｂ）は、ベース、エミッ
タを含む素子領域部の拡大図である。シリコン基板１内
に埋め込みサブコレクタ層２、コレクタ層３、が形成さ
れており、その上に、不純物が添加されて第１導電型で
あるベース層８が積層されている。ベース層８表面の素
子となる領域上には、外周にサイドウォール２６を有す
る島状のエミッタ電極１１が形成され、エミッタ電極１
１とサイドウォール２６を含む領域の直下にある真性ベ
ース８ａは、サイドウォール２６の外側のベース層８に
イオンを高濃度に打ち込んで形成した外部ベース８ｂと
金属シリサイド膜１７との積層膜により、ベース電極２
２に接続されている。金属シリサイド膜１７は、真性ベ
ース８ａとベース電極２２間の、所謂外部ベース領域の
抵抗を下げるのが目的である。
【０００３】エミッタ９ａは、エミッタ電極１１に添加
された不純物を真性ベース８ａに熱拡散することで形成
されている。更に、シリコン基板１の全域にわたって、
ベース、エミッタ、コレクタ、各々の金属電極の開口部
を有するシリコン酸化膜層１８が形成されており、アル
ミニウム合金層の成膜とフォトリソ、エッチングによ
り、前述のそれぞれの開口部にベース金属電極２２、エ
ミッタ金属電極２３、コレクタ金属電極２４を形成して
いる。
された不純物を真性ベース８ａに熱拡散することで形成
されている。更に、シリコン基板１の全域にわたって、
ベース、エミッタ、コレクタ、各々の金属電極の開口部
を有するシリコン酸化膜層１８が形成されており、アル
ミニウム合金層の成膜とフォトリソ、エッチングによ
り、前述のそれぞれの開口部にベース金属電極２２、エ
ミッタ金属電極２３、コレクタ金属電極２４を形成して
いる。
【０００４】
【発明が解決しようとする課題】従来技術によるバイポ
ーラトランジスタのエミッタ９ａと真性ベース８ａとの
界面に形成される、エミッタ・ベース接合部の不純物の
濃度分布を図７に示す。エミッタ電極１１から真性ベー
ス８ａへ熱拡散される不純物の濃度は真性ベース８ａの
方向へ急峻な勾配で減少する。同様に真性ベース８ａに
添加された不純物もエミッタ９ａ方向に熱拡散し、その
濃度はエミッタ電極１１の方向へ急峻な勾配で減少す
る。従って、両方の不純物濃度が等しくなる点であるエ
ミッタ・ベース接合部の不純物濃度は図７に示すように
変動する可能性があり、所定の値に制御することは非常
に難しいことであった。特に不純物濃度が高くなり過ぎ
た場合には影響が大きく、接合部を通りぬけるリーク電
流（接合リークと称する）が大きくなって、トランジス
タとしての性能は大幅に低下することになる。
ーラトランジスタのエミッタ９ａと真性ベース８ａとの
界面に形成される、エミッタ・ベース接合部の不純物の
濃度分布を図７に示す。エミッタ電極１１から真性ベー
ス８ａへ熱拡散される不純物の濃度は真性ベース８ａの
方向へ急峻な勾配で減少する。同様に真性ベース８ａに
添加された不純物もエミッタ９ａ方向に熱拡散し、その
濃度はエミッタ電極１１の方向へ急峻な勾配で減少す
る。従って、両方の不純物濃度が等しくなる点であるエ
ミッタ・ベース接合部の不純物濃度は図７に示すように
変動する可能性があり、所定の値に制御することは非常
に難しいことであった。特に不純物濃度が高くなり過ぎ
た場合には影響が大きく、接合部を通りぬけるリーク電
流（接合リークと称する）が大きくなって、トランジス
タとしての性能は大幅に低下することになる。
【０００５】バイポーラトランジスタの高速な動作を実
現するためには、外部ベース領域及び真性ベースでの抵
抗を共に低く抑えることが要求される。図６の例では、
外部ベース領域の抵抗は金属シリサイド膜の採用により
充分低くなっている。一方、真性ベースでの抵抗を下げ
るためには、添加する不純物の濃度をできるだけ高くす
ることが好ましい。しかしながら、図６のトランジスタ
で真性ベース８ａの不純物濃度を高くすると、上述のよ
うに接合部の不純物濃度の変動が大きいことから、濃度
が高くなり過ぎることに起因する接合リークが高頻度で
発生する。接合リークの発生を確実に防ぐためには真性
ベース８ａの不純物濃度、即ちベース層８に添加する不
純物の濃度を低目に設定しなければならず、トランジス
タ性能の高速化には限界があった。
現するためには、外部ベース領域及び真性ベースでの抵
抗を共に低く抑えることが要求される。図６の例では、
外部ベース領域の抵抗は金属シリサイド膜の採用により
充分低くなっている。一方、真性ベースでの抵抗を下げ
るためには、添加する不純物の濃度をできるだけ高くす
ることが好ましい。しかしながら、図６のトランジスタ
で真性ベース８ａの不純物濃度を高くすると、上述のよ
うに接合部の不純物濃度の変動が大きいことから、濃度
が高くなり過ぎることに起因する接合リークが高頻度で
発生する。接合リークの発生を確実に防ぐためには真性
ベース８ａの不純物濃度、即ちベース層８に添加する不
純物の濃度を低目に設定しなければならず、トランジス
タ性能の高速化には限界があった。
【０００６】この問題を解決する一つの方法として、エ
ミッタを形成するエミッタ層をエピタキシャル成長で形
成することにより、エミッタ・ベース接合部の不純物濃
度を所定の濃度に制御性良く設定する方法が知られてい
る。この方法によるバイポーラトランジスタの断面構造
の１例を図９に示す。この場合はエミッタ９ａの不純物
濃度はその深さ方向に一定で、図８に示す濃度分布とな
り、エミッタ・ベース接合部のそれぞれの不純物濃度
は、真性ベース８ａの不純物濃度に影響されない。しか
しながら、図９の構造においては、外部ベース領域の最
上層に金属シリサイド膜を設けると、エミッタ９ａと金
属シリサイド膜がサイドウォール２６の外壁直下のコー
ナー部で接して短絡することになり、ベース電極とエミ
ッタ電極間のリーク電流（ＢＥリークと称する）が発生
する。従って図９の例では、外部ベース領域の抵抗を金
属シリサイド膜の採用により低くすることができず、高
速化にはやはり限界があった。
ミッタを形成するエミッタ層をエピタキシャル成長で形
成することにより、エミッタ・ベース接合部の不純物濃
度を所定の濃度に制御性良く設定する方法が知られてい
る。この方法によるバイポーラトランジスタの断面構造
の１例を図９に示す。この場合はエミッタ９ａの不純物
濃度はその深さ方向に一定で、図８に示す濃度分布とな
り、エミッタ・ベース接合部のそれぞれの不純物濃度
は、真性ベース８ａの不純物濃度に影響されない。しか
しながら、図９の構造においては、外部ベース領域の最
上層に金属シリサイド膜を設けると、エミッタ９ａと金
属シリサイド膜がサイドウォール２６の外壁直下のコー
ナー部で接して短絡することになり、ベース電極とエミ
ッタ電極間のリーク電流（ＢＥリークと称する）が発生
する。従って図９の例では、外部ベース領域の抵抗を金
属シリサイド膜の採用により低くすることができず、高
速化にはやはり限界があった。
【０００７】本発明は上記の問題点を解決するためにな
されたものであって、上述の接合リーク及びＢＥリーク
を確実に阻止しながら、エミッタ層のエピタキシャル成
長と外部ベース領域の金属シリサイド膜を合わせて実現
し、真性ベースと外部ベース領域を共に低抵抗化するこ
とにより、従来例よりも高速動作の可能なバイポーラ型
半導体装置を提供しようとするものである。
されたものであって、上述の接合リーク及びＢＥリーク
を確実に阻止しながら、エミッタ層のエピタキシャル成
長と外部ベース領域の金属シリサイド膜を合わせて実現
し、真性ベースと外部ベース領域を共に低抵抗化するこ
とにより、従来例よりも高速動作の可能なバイポーラ型
半導体装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、シリコン基板上に、コレクタ層、ベース
層、エミッタ層が順に形成され、該エミッタ層上の一部
に、その外周にサイドウォールを有する島状のエミッタ
電極が形成されたバイポーラ型半導体装置であって、前
記サイドウォールは前記エミッタ電極に接する第１のサ
イドウォールと、該第１のサイドウォールの外周の第２
のサイドウォールからなり、前記エミッタ層はエピタキ
シャル成長により形成されて、前記エミッタ電極と前記
第１のサイドウォールを含む領域の直下のエミッタと、
該エミッタの周囲の外因性部分とからなり、前記ベース
層は、前記エミッタ直下の真性ベースと該真性ベース周
囲の外部ベースとからなり、前記第２のサイドウォール
の外側の、前記外因性部分の表面に金属シリサイド膜が
形成されており、該金属シリサイド膜とベース電極が接
続されていることを特徴とするバイポーラ型半導体装置
である。エミッタ層をエピタキシャル成長により形成す
ることで、エミッタ・ベース接合部での不純物濃度の制
御性が良くなり、ベース層の不純物濃度を高く設定でき
る。また、外部ベース領域を金属シリサイド膜の採用に
より低抵抗化でき、以上２つの効果が総合されて、高速
動作の可能なバイポーラ型半導体装置を得ることができ
る。
め、本発明は、シリコン基板上に、コレクタ層、ベース
層、エミッタ層が順に形成され、該エミッタ層上の一部
に、その外周にサイドウォールを有する島状のエミッタ
電極が形成されたバイポーラ型半導体装置であって、前
記サイドウォールは前記エミッタ電極に接する第１のサ
イドウォールと、該第１のサイドウォールの外周の第２
のサイドウォールからなり、前記エミッタ層はエピタキ
シャル成長により形成されて、前記エミッタ電極と前記
第１のサイドウォールを含む領域の直下のエミッタと、
該エミッタの周囲の外因性部分とからなり、前記ベース
層は、前記エミッタ直下の真性ベースと該真性ベース周
囲の外部ベースとからなり、前記第２のサイドウォール
の外側の、前記外因性部分の表面に金属シリサイド膜が
形成されており、該金属シリサイド膜とベース電極が接
続されていることを特徴とするバイポーラ型半導体装置
である。エミッタ層をエピタキシャル成長により形成す
ることで、エミッタ・ベース接合部での不純物濃度の制
御性が良くなり、ベース層の不純物濃度を高く設定でき
る。また、外部ベース領域を金属シリサイド膜の採用に
より低抵抗化でき、以上２つの効果が総合されて、高速
動作の可能なバイポーラ型半導体装置を得ることができ
る。
【０００９】また本発明は、前記ベース層を形成する主
材料が、シリコンとゲルマニウムの合金であることが好
ましい。ベース層にシリコンとゲルマニウムの合金層を
用いることで、シリコンをベースとする場合よりも不純
物の濃度を増すことができる。また、ベース層中のゲル
マニウム濃度に傾斜を持たせることにより、電界を発生
させてキャリアの走行速度を向上させるということも可
能で、更に高速性に優れたバイポーラ型半導体装置とな
る。
材料が、シリコンとゲルマニウムの合金であることが好
ましい。ベース層にシリコンとゲルマニウムの合金層を
用いることで、シリコンをベースとする場合よりも不純
物の濃度を増すことができる。また、ベース層中のゲル
マニウム濃度に傾斜を持たせることにより、電界を発生
させてキャリアの走行速度を向上させるということも可
能で、更に高速性に優れたバイポーラ型半導体装置とな
る。
【００１０】また本発明は、金属シリサイド膜として、
チタンシリサイド、コバルトシリサイド、タングステン
シリサイド、モリブデンシリサイドのいずれかを使うこ
とを特徴としている。これらの金属シリサイド膜は導電
率が高く、外部ベース領域の抵抗が低減されより高速な
バイポーラ型半導体装置となる。
チタンシリサイド、コバルトシリサイド、タングステン
シリサイド、モリブデンシリサイドのいずれかを使うこ
とを特徴としている。これらの金属シリサイド膜は導電
率が高く、外部ベース領域の抵抗が低減されより高速な
バイポーラ型半導体装置となる。
【００１１】本発明の半導体装置は、前記シリコン基板
に第１導電型の埋め込みサブコレクタ層を形成する工程
と、該サブコレクタ層上に第１導電型のコレクタ層、第
１導電型とは反対の第２導電型のベース層を順に形成す
る工程と、該ベース層上に第１導電型のエミッタ層をエ
ピタキシャル成長により形成する工程と、該エミッタ層
上に第１導電型の不純物を含有した多結晶シリコン層を
形成し、フォトリソとエッチングでエミッタ電極を形成
する工程と、該エミッタ電極の外周に第１サイドウォー
ルを形成した後、イオン打ち込みにより第２導電型の不
純物を該第１サイドウォールの周囲の領域に打ち込む工
程と、該第１サイドウォールの外周に第２サイドウォー
ルを形成する工程と、該第２サイドウォールの周囲の領
域に、選択的に金属シリサイド膜を形成する工程で製造
する。この製造方法により、エピタキシャル成長による
エミッタ層、サイドウォール、外部ベース領域の金属シ
リサイド膜、が容易に形成でき、高速性に優れたバイポ
ーラ型半導体装置を高歩留まりで製造することができ
る。
に第１導電型の埋め込みサブコレクタ層を形成する工程
と、該サブコレクタ層上に第１導電型のコレクタ層、第
１導電型とは反対の第２導電型のベース層を順に形成す
る工程と、該ベース層上に第１導電型のエミッタ層をエ
ピタキシャル成長により形成する工程と、該エミッタ層
上に第１導電型の不純物を含有した多結晶シリコン層を
形成し、フォトリソとエッチングでエミッタ電極を形成
する工程と、該エミッタ電極の外周に第１サイドウォー
ルを形成した後、イオン打ち込みにより第２導電型の不
純物を該第１サイドウォールの周囲の領域に打ち込む工
程と、該第１サイドウォールの外周に第２サイドウォー
ルを形成する工程と、該第２サイドウォールの周囲の領
域に、選択的に金属シリサイド膜を形成する工程で製造
する。この製造方法により、エピタキシャル成長による
エミッタ層、サイドウォール、外部ベース領域の金属シ
リサイド膜、が容易に形成でき、高速性に優れたバイポ
ーラ型半導体装置を高歩留まりで製造することができ
る。
【００１２】
【発明の実施の形態】次に図面を用いて本発明を詳細に
説明する。図１（Ａ）、（Ｂ）に、本発明の第１の実施
の形態であるバイポーラトランジスタの断面を示す。図
１（Ａ）において、埋め込みサブコレクタ層２を設けた
シリコン基板１に、素子分離のためのＬＯＣＯＳ（Loca
l Oxidation of Silicon）酸化膜４ａ、４ｂを形成
する。ＬＯＣＯＳ酸化膜４ａ、４Ｂｂに挟まれた領域内
がトランジスタの動作をする素子部となる。その後、素
子部とＬＯＣＯＳ酸化膜４の領域にわたってエピタキシ
ャル成長により形成したベース層８、エピタキシャル成
長により形成したエミッタ層９が形成されている。素子
部の詳細を図１（Ｂ）で説明すると、ベース層８は素子
部において真性ベース８ａ、その周囲は外部ベース８ｂ
となり、エミッタ層９は素子部においてエミッタ９ａ、
それ以外は外因性部分９ｂとなる。図において左側のＬ
ＯＣＯＳ酸化膜４ａの上には絶縁膜１８の開口部に金属
シリサイド膜１７を介して、ベース金属電極２２が設け
てある。ＬＯＣＯＳ酸化膜４ｂの側の開口部には、埋め
込みサブコレクタ層２の上にコレクタ補償領域７、コレ
クタ電極１０及び金属シリサイド膜１７を順次載置し
て、コレクタ金属電極２４を設けてある。
説明する。図１（Ａ）、（Ｂ）に、本発明の第１の実施
の形態であるバイポーラトランジスタの断面を示す。図
１（Ａ）において、埋め込みサブコレクタ層２を設けた
シリコン基板１に、素子分離のためのＬＯＣＯＳ（Loca
l Oxidation of Silicon）酸化膜４ａ、４ｂを形成
する。ＬＯＣＯＳ酸化膜４ａ、４Ｂｂに挟まれた領域内
がトランジスタの動作をする素子部となる。その後、素
子部とＬＯＣＯＳ酸化膜４の領域にわたってエピタキシ
ャル成長により形成したベース層８、エピタキシャル成
長により形成したエミッタ層９が形成されている。素子
部の詳細を図１（Ｂ）で説明すると、ベース層８は素子
部において真性ベース８ａ、その周囲は外部ベース８ｂ
となり、エミッタ層９は素子部においてエミッタ９ａ、
それ以外は外因性部分９ｂとなる。図において左側のＬ
ＯＣＯＳ酸化膜４ａの上には絶縁膜１８の開口部に金属
シリサイド膜１７を介して、ベース金属電極２２が設け
てある。ＬＯＣＯＳ酸化膜４ｂの側の開口部には、埋め
込みサブコレクタ層２の上にコレクタ補償領域７、コレ
クタ電極１０及び金属シリサイド膜１７を順次載置し
て、コレクタ金属電極２４を設けてある。
【００１３】ＬＯＣＯＳ酸化膜４ａ、４ｂで挟まれた素
子部には、リンドープのコレクタ層３を設け、コレクタ
層３の上には真性ベース８ａと外部ベース８ｂとからな
る、エピタキシャル成長により形成したベース層８、そ
の一部がエミッタであるエミッタ層９、エミッタ電極１
１及び金属シリサイド膜１７、を順次載置して、エミッ
タ金属電極２３を設けてある。エミッタ電極１１の側壁
には、第１サイドウォール１３、第２サイドウォール１
６が設けられている。
子部には、リンドープのコレクタ層３を設け、コレクタ
層３の上には真性ベース８ａと外部ベース８ｂとからな
る、エピタキシャル成長により形成したベース層８、そ
の一部がエミッタであるエミッタ層９、エミッタ電極１
１及び金属シリサイド膜１７、を順次載置して、エミッ
タ金属電極２３を設けてある。エミッタ電極１１の側壁
には、第１サイドウォール１３、第２サイドウォール１
６が設けられている。
【００１４】図１（Ａ）に示すバイポーラトランジスタ
においては、エミッタ層９をエピタキシャル成長で形成
することで、先に図５で説明したように真性ベース８ａ
とエミッタ９ａとの接合部の濃度を適切に制御できるこ
とから、ベース層８には高濃度の不純物を添加して低抵
抗化している。また、外部ベース領域の低抵抗化の手段
として金属シリサイド膜１７を採用し、金属シリサイド
膜１７とエミッタ９ａの短絡を防ぐために、エミッタ電
極１１の周囲に、側壁状に、第１サイドウォール１３と
第２サイドウォール１６が設けてある。第１サイドウォ
ール１３を形成後に、外部ベース領域にボロンイオン１
４をイオン打ち込みにより添加することで、第１サイド
ウォール１３と第２サイドウォール１６の境界の直下に
短絡防止のためのＰＮ接合が形成される。
においては、エミッタ層９をエピタキシャル成長で形成
することで、先に図５で説明したように真性ベース８ａ
とエミッタ９ａとの接合部の濃度を適切に制御できるこ
とから、ベース層８には高濃度の不純物を添加して低抵
抗化している。また、外部ベース領域の低抵抗化の手段
として金属シリサイド膜１７を採用し、金属シリサイド
膜１７とエミッタ９ａの短絡を防ぐために、エミッタ電
極１１の周囲に、側壁状に、第１サイドウォール１３と
第２サイドウォール１６が設けてある。第１サイドウォ
ール１３を形成後に、外部ベース領域にボロンイオン１
４をイオン打ち込みにより添加することで、第１サイド
ウォール１３と第２サイドウォール１６の境界の直下に
短絡防止のためのＰＮ接合が形成される。
【００１５】次に、本発明の製造方法を図面に基づいて
詳しく説明する。図２（Ａ）〜（Ｄ）、図３（Ａ）〜
（Ｃ）図４（Ａ）〜（Ｃ）、図５（Ａ）〜（Ｃ）は、第
１の実施形態のバイポーラトランジスタの製造工程を、
各工程における断面図で示したものである。先ず、図２
（Ａ）に示すようにシリコン基板１に埋め込みサブコレ
クタ層２を形成し、その上に低圧化学的蒸着（ＬＰ−Ｃ
ＶＤ）によりリンドープのコレクタ層３を成膜した後、
素子分離のためのＬＯＣＯＳ酸化膜４ａ、４ｂを形成す
る。次に、図２（Ｂ）に示すようにコレクタ開口部５を
開け、開口部５内にリンイオン６をイオン打ち込みによ
り添加してコレクタ補償領域７を形成し、熱酸化を行っ
てコレクタ補償領域７の活性化処理と、コレクタ補償領
域１７の上への酸化膜の形成を行う。
詳しく説明する。図２（Ａ）〜（Ｄ）、図３（Ａ）〜
（Ｃ）図４（Ａ）〜（Ｃ）、図５（Ａ）〜（Ｃ）は、第
１の実施形態のバイポーラトランジスタの製造工程を、
各工程における断面図で示したものである。先ず、図２
（Ａ）に示すようにシリコン基板１に埋め込みサブコレ
クタ層２を形成し、その上に低圧化学的蒸着（ＬＰ−Ｃ
ＶＤ）によりリンドープのコレクタ層３を成膜した後、
素子分離のためのＬＯＣＯＳ酸化膜４ａ、４ｂを形成す
る。次に、図２（Ｂ）に示すようにコレクタ開口部５を
開け、開口部５内にリンイオン６をイオン打ち込みによ
り添加してコレクタ補償領域７を形成し、熱酸化を行っ
てコレクタ補償領域７の活性化処理と、コレクタ補償領
域１７の上への酸化膜の形成を行う。
【００１６】続いて、図２（Ｃ）に示すように、ベース
層８と、エミッタ層９をＬＰ−ＣＶＤにより連続して成
膜する。しかる後、フォトリソとエッチングを行うこと
で、ベース層８とエミッタ層９を所定の形状に加工す
る。次いで、図２（Ｄ）に示すように、砒素（Ａｓ）又
はリンをドープした多結晶シリコン２５をＬＰ−ＣＶＤ
により成膜する。次いで、図３（Ａ）に示すように、フ
ォトリソとエッチングを行うことで、多結晶シリコン２
５を、コレクタ電極１０とエミッタ電極１１の形状に加
工する。
層８と、エミッタ層９をＬＰ−ＣＶＤにより連続して成
膜する。しかる後、フォトリソとエッチングを行うこと
で、ベース層８とエミッタ層９を所定の形状に加工す
る。次いで、図２（Ｄ）に示すように、砒素（Ａｓ）又
はリンをドープした多結晶シリコン２５をＬＰ−ＣＶＤ
により成膜する。次いで、図３（Ａ）に示すように、フ
ォトリソとエッチングを行うことで、多結晶シリコン２
５を、コレクタ電極１０とエミッタ電極１１の形状に加
工する。
【００１７】そして、図３（Ｂ）に示すように、第１の
絶縁膜１２をＡＰ−ＣＶＤにより全面に成膜し、次いで
図３（Ｃ）に示すように、エッチバックの手法で、エミ
ッタ電極１１の周囲に側壁状に第１のサイドウォール１
３を形成する。このときコレクタ電極１０の周囲にも同
様に第１のサイドウォール１３が形成される。続いて、
図４（Ａ）に示すように、全域にボロンイオン１４を打
ち込む。これにより、ベース層８およびエミッタ層９
の、エミッタ電極１１と第１サイドウォール１３で保護
された以外の領域に、先に図１（Ｂ）で示したように、
外部ベース８ｂ、エミッタの外因性部分９ｂが形成さ
れ、素子部の真性ベース８ａ、エミッタ９ａと分離され
る。その結果、第１サイドウォール１３外周の直下にＰ
Ｎ接合が形成され、このＰＮ接合が後述の金属シリサイ
ド膜１７とエミッタ９ａとの絶縁分離を行う。
絶縁膜１２をＡＰ−ＣＶＤにより全面に成膜し、次いで
図３（Ｃ）に示すように、エッチバックの手法で、エミ
ッタ電極１１の周囲に側壁状に第１のサイドウォール１
３を形成する。このときコレクタ電極１０の周囲にも同
様に第１のサイドウォール１３が形成される。続いて、
図４（Ａ）に示すように、全域にボロンイオン１４を打
ち込む。これにより、ベース層８およびエミッタ層９
の、エミッタ電極１１と第１サイドウォール１３で保護
された以外の領域に、先に図１（Ｂ）で示したように、
外部ベース８ｂ、エミッタの外因性部分９ｂが形成さ
れ、素子部の真性ベース８ａ、エミッタ９ａと分離され
る。その結果、第１サイドウォール１３外周の直下にＰ
Ｎ接合が形成され、このＰＮ接合が後述の金属シリサイ
ド膜１７とエミッタ９ａとの絶縁分離を行う。
【００１８】そして、図４（Ｂ）に示すように、第２絶
縁膜１５をＡＰ−ＣＶＤにより全面に成膜し、次いで、
図４（Ｃ）に示すように、エミッタ電極１１とコレクタ
電極１０の第１サイドウォール１３の周囲に、エッチバ
ックにより第２サイドウォール１６を形成する。エミッ
タ電極１１の周囲の第２サイドウォールの膜厚が後述の
金属シリサイド膜１７とエミッタ９ａの絶縁距離となる
が、第２サイドウォール１６はエッチバックにより自己
整合的に形成できるため、フォトリソとエッチングによ
り形成する絶縁分離よりもその距離を微細化できる。即
ち、外部ベースの領域内で、低抵抗の金属シリサイド膜
１７を最上層に持たない第２サイドウォール直下の部分
を狭くできるため、このことも外部ベース領域全体の低
抵抗化に寄与している。
縁膜１５をＡＰ−ＣＶＤにより全面に成膜し、次いで、
図４（Ｃ）に示すように、エミッタ電極１１とコレクタ
電極１０の第１サイドウォール１３の周囲に、エッチバ
ックにより第２サイドウォール１６を形成する。エミッ
タ電極１１の周囲の第２サイドウォールの膜厚が後述の
金属シリサイド膜１７とエミッタ９ａの絶縁距離となる
が、第２サイドウォール１６はエッチバックにより自己
整合的に形成できるため、フォトリソとエッチングによ
り形成する絶縁分離よりもその距離を微細化できる。即
ち、外部ベースの領域内で、低抵抗の金属シリサイド膜
１７を最上層に持たない第２サイドウォール直下の部分
を狭くできるため、このことも外部ベース領域全体の低
抵抗化に寄与している。
【００１９】次いで、チタン（Ｔｉ）とチタンナイトラ
イド（ＴｉＮ）を連続的にスパッタ法で全面に成膜し熱
処理を行う。これにより、第２サイドウォール１６とＬ
ＯＣＯＳ酸化膜４ａ、４ｂの上はチタンとチタンナイト
ライドの２層の状態に保ったままで、エミッタ層９の第
２サイドウォール１６の周囲の領域、コレクタ電極１
０、エミッタ電極１１、の上ではチタンナイトライドの
下層のチタンをチタンシリサイドに変化させる。次い
で、アンモニア過水によりチタンとチタンナイトライド
を選択除去し、図５（Ａ）の形状を得る。
イド（ＴｉＮ）を連続的にスパッタ法で全面に成膜し熱
処理を行う。これにより、第２サイドウォール１６とＬ
ＯＣＯＳ酸化膜４ａ、４ｂの上はチタンとチタンナイト
ライドの２層の状態に保ったままで、エミッタ層９の第
２サイドウォール１６の周囲の領域、コレクタ電極１
０、エミッタ電極１１、の上ではチタンナイトライドの
下層のチタンをチタンシリサイドに変化させる。次い
で、アンモニア過水によりチタンとチタンナイトライド
を選択除去し、図５（Ａ）の形状を得る。
【００２０】そして、図５（Ｂ）に示すように、ＡＰ−
ＣＶＤにより全面にシリコン酸化膜１８を成膜する。次
いで、図５（Ｃ）に示すように、フォトリソとエッチン
グを行い、ベース電極開口部１９、エミッタ電極開口部
２０、コレクタ電極開口部２１を設ける。最後に、アル
ミニウム合金を全面にスパッタにより成膜し、フォリソ
とエッチングを行い、ベース金属電極２２、エミッタ金
属電極２３、コレクタ金属電極２４を形成する。このよ
うして図１（Ａ）に示すバイポーラトランジスタを得
る。
ＣＶＤにより全面にシリコン酸化膜１８を成膜する。次
いで、図５（Ｃ）に示すように、フォトリソとエッチン
グを行い、ベース電極開口部１９、エミッタ電極開口部
２０、コレクタ電極開口部２１を設ける。最後に、アル
ミニウム合金を全面にスパッタにより成膜し、フォリソ
とエッチングを行い、ベース金属電極２２、エミッタ金
属電極２３、コレクタ金属電極２４を形成する。このよ
うして図１（Ａ）に示すバイポーラトランジスタを得
る。
【００２１】
【発明の効果】以上述べたように、本発明の半導体装置
の１例であるバイポーラトランジスタは、真性ベースの
抵抗はベース層の不純物濃度を高濃度化することにより
低く抑えられており、さらに、外部ベース領域の最上層
が金属シリサイド膜であるので、外部ベース領域の抵抗
も低い。即ち、サイドウォールを２重にすることで、外
部ベースの一部に低抵抗な金属シリサイド膜を採用する
こと、エミッタをエピタキシャル成長で形成しベース層
の不純物濃度を高濃度化すること、を同時に実現したも
のであり、上述の効果が総合的に奏されて、高速性に優
れたバイポーラトランジスタとすることができる。
の１例であるバイポーラトランジスタは、真性ベースの
抵抗はベース層の不純物濃度を高濃度化することにより
低く抑えられており、さらに、外部ベース領域の最上層
が金属シリサイド膜であるので、外部ベース領域の抵抗
も低い。即ち、サイドウォールを２重にすることで、外
部ベースの一部に低抵抗な金属シリサイド膜を採用する
こと、エミッタをエピタキシャル成長で形成しベース層
の不純物濃度を高濃度化すること、を同時に実現したも
のであり、上述の効果が総合的に奏されて、高速性に優
れたバイポーラトランジスタとすることができる。
【００２２】ベース層の不純物濃度を高濃度化すると、
真性ベースとエミッタとの接合部の不純物濃度が高くな
りすぎた場合接合リークが発生し易くなるが、本発明で
は、真性ベースとエミッタとの接合部の不純物濃度を適
切な値にすることが可能なエピタキシャル成長でエミッ
タを成膜しており、接合部の不純物濃度が高くなり過ぎ
ることを防いでいる。また、第２のサイドウォールによ
り、ベース電極とエミッタ電極間のリーク電流も確実に
阻止できる構造である。
真性ベースとエミッタとの接合部の不純物濃度が高くな
りすぎた場合接合リークが発生し易くなるが、本発明で
は、真性ベースとエミッタとの接合部の不純物濃度を適
切な値にすることが可能なエピタキシャル成長でエミッ
タを成膜しており、接合部の不純物濃度が高くなり過ぎ
ることを防いでいる。また、第２のサイドウォールによ
り、ベース電極とエミッタ電極間のリーク電流も確実に
阻止できる構造である。
【００２３】また本発明の製造方法は、エピタキシャル
成長によるエミッタ層、サイドウォール、外部ベース領
域の金属シリサイド膜、が容易に形成でき、高速性に優
れたバイポーラ型半導体装置を高歩留で製造することが
できるものである。
成長によるエミッタ層、サイドウォール、外部ベース領
域の金属シリサイド膜、が容易に形成でき、高速性に優
れたバイポーラ型半導体装置を高歩留で製造することが
できるものである。
【図１】本発明の実施形態により得られるバイポーラ型
半導体装置の断面構造を示す図である。
半導体装置の断面構造を示す図である。
【図２】図１に示すバイポーラ型半導体装置の製造方法
を示す工程断面図である。
を示す工程断面図である。
【図３】図２に続く工程断面図である。
【図４】図３に続く工程断面図である。
【図５】図４に続く工程断面図である。
【図６】従来技術のバイポーラ型半導体装置の断面構造
である。
である。
【図７】従来技術のエミッタとベースとの不純物濃度の
分布を示す図である。
分布を示す図である。
【図８】本発明のバイポーラ型半導体装置のエミッタと
ベースとの不純物濃度の分布を示す図である。
ベースとの不純物濃度の分布を示す図である。
【図９】従来技術のバイポーラ型半導体装置の、他の例
の断面構造である。
の断面構造である。
１ シリコン基板 ２ 埋め込みサブコレクタ層 ３ コレクタ層 ４、４ａ、４ｂ ＬＯＣＯＳ酸化膜 ５ コレクタ開口部 ６ リンイオン ７ コレクタ補償領域 ８ ベース層 ８ａ 真性ベース ８ｂ 外部ベース ９ エミッタ層 ９ａ エミッタ ９ｂ エミッタの外因性部分 １０ コレクタ電極 １１ エミッタ電極 １２ 第１絶縁膜 １３ 第１サイドウォール １４ ボロンイオン １５ 第二絶縁膜 １６ 第２サイドウォール １７ 金属シリサイド膜 １８ シリコン酸化膜 １９ ベース電極開口部 ２０ エミッタ電極開口部 ２１ コレクタ電極開口部 ２２ ベース金属電極 ２３ エミッタ金属電極 ２４ コレクタ金属電極 ２５ 多結晶シリコン ２６ サイドウォール
Claims (4)
- 【請求項１】 シリコン基板上に、コレクタ層、ベース
層、エミッタ層が順に形成され、該エミッタ層上の一部
に、その外周にサイドウォールを有する島状のエミッタ
電極が形成されたバイポーラ型半導体装置であって、前
記サイドウォールは前記エミッタ電極に接する第１のサ
イドウォールと、該第１のサイドウォールの外周の第２
のサイドウォールからなり、前記エミッタ層はエピタキ
シャル成長により形成されて、前記エミッタ電極と前記
第１のサイドウォールを含む領域の直下のエミッタと、
該エミッタの周囲の外因性部分とからなり、前記ベース
層は、前記エミッタ直下の真性ベースと該真性ベース周
囲の外部ベースとからなり、前記第２のサイドウォール
の外側の、前記外因性部分の表面に金属シリサイド膜が
形成されており、該金属シリサイド膜とベース電極が接
続されていることを特徴とするバイポーラ型半導体装
置。 - 【請求項２】 前記ベース層を形成する主材料が、シリ
コンとゲルマニウムの合金であることを特徴とする請求
項１記載のバイポーラ型半導体装置。 - 【請求項３】 前記金属シリサイド膜が、チタンシリサ
イド、コバルトシリサイド、タングステンシリサイド、
モリブデンシリサイドのいずれかであることを特徴とす
る、請求項２記載のバイポーラ型半導体装置。 - 【請求項４】 前記シリコン基板に第１導電型の埋め込
みサブコレクタ層を形成する工程と、該サブコレクタ層
上に第１導電型のコレクタ層、第１導電型とは反対の第
２導電型のベース層を順に形成する工程と、該ベース層
上に第１導電型のエミッタ層をエピタキシャル成長によ
り形成する工程と、該エミッタ層上に第１導電型の不純
物を含有した多結晶シリコン層を形成し、フォトリソと
エッチングでエミッタ電極を形成する工程と、該エミッ
タ電極の外周に第１サイドウォールを形成した後、イオ
ン打ち込みにより第２導電型の不純物を該第１サイドウ
ォールの周囲の領域に打ち込む工程と、該第１サイドウ
ォールの外周に第２サイドウォールを形成する工程と、
該第２サイドウォールの周囲の領域に、選択的に金属シ
リサイド膜を形成する工程、を有することを特徴とする
バイポーラ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001025336A JP2002231932A (ja) | 2001-02-01 | 2001-02-01 | バイポーラ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001025336A JP2002231932A (ja) | 2001-02-01 | 2001-02-01 | バイポーラ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002231932A true JP2002231932A (ja) | 2002-08-16 |
Family
ID=18890346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001025336A Withdrawn JP2002231932A (ja) | 2001-02-01 | 2001-02-01 | バイポーラ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002231932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167203A (ja) * | 2003-12-04 | 2005-06-23 | Internatl Business Mach Corp <Ibm> | 自己整合シリサイドおよび自己整合エミッタ・コンタクト境界を有するバイポーラ・トランジスタ |
| JP2011238955A (ja) * | 2003-03-25 | 2011-11-24 | Panasonic Corp | バイポーラトランジスタ |
-
2001
- 2001-02-01 JP JP2001025336A patent/JP2002231932A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011238955A (ja) * | 2003-03-25 | 2011-11-24 | Panasonic Corp | バイポーラトランジスタ |
| JP2005167203A (ja) * | 2003-12-04 | 2005-06-23 | Internatl Business Mach Corp <Ibm> | 自己整合シリサイドおよび自己整合エミッタ・コンタクト境界を有するバイポーラ・トランジスタ |
| JP4652764B2 (ja) * | 2003-12-04 | 2011-03-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 自己整合シリサイドおよび自己整合エミッタ・コンタクト境界を有するバイポーラ・トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080401 |