JP3213549B2 - 超自己整列バイポーラトランジスタの製造方法 - Google Patents
超自己整列バイポーラトランジスタの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、超自己整列バイポ
ーラトランジスタを製造する方法に関するものであっ
て、特にポリサイドベース電極と選択的なエピタキシャ
ル成長法を利用した超自己整列異種接合バイポーラトラ
ンジスタの製造方法に関するものである。
ーラトランジスタを製造する方法に関するものであっ
て、特にポリサイドベース電極と選択的なエピタキシャ
ル成長法を利用した超自己整列異種接合バイポーラトラ
ンジスタの製造方法に関するものである。
【０００２】
【従来の技術】一般に、同種接合バイポーラトランジス
タ（Ｈｏｍｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒ
ａｎｓｉｓｔｏｒ）は、大きさが小さく、しかも、動作
速度が改善される利点があるが、エミッタ（ｅｍｉｔｔ
ｅｒ）とベース（ｂａｓｅ）の不純物（ｄｏｐａｎｔ）
の濃度を増加させなければならない。そのため、既存構
造を利用して素子の特性を向上させることには限界があ
った。
タ（Ｈｏｍｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒ
ａｎｓｉｓｔｏｒ）は、大きさが小さく、しかも、動作
速度が改善される利点があるが、エミッタ（ｅｍｉｔｔ
ｅｒ）とベース（ｂａｓｅ）の不純物（ｄｏｐａｎｔ）
の濃度を増加させなければならない。そのため、既存構
造を利用して素子の特性を向上させることには限界があ
った。
【０００３】前記限界点を克服するために案出されたも
のが異種接合バイポーラ素子（Ｈｅｔｅｒｏｊｕｎｃｔ
ｉｏｎ ｂｉｐｏｌａｒ ｄｅｖｉｓｅ）である。
のが異種接合バイポーラ素子（Ｈｅｔｅｒｏｊｕｎｃｔ
ｉｏｎ ｂｉｐｏｌａｒ ｄｅｖｉｓｅ）である。
【０００４】異種接合素子の構造的な特徴は、エミッタ
のエネルギーバンド間隔（Ｅｎｅｒｇｙ ｂａｎｄｇａ
ｐ）がベースエネルギーバンド間隔より大きいというこ
とである。
のエネルギーバンド間隔（Ｅｎｅｒｇｙ ｂａｎｄｇａ
ｐ）がベースエネルギーバンド間隔より大きいというこ
とである。
【０００５】これにより、既存の同種接合バイポーラ素
子の製造工程よりも、素子の性能や素子設計上において
利点が得られるため、異種接合バイポーラトランジスタ
においても、硅素（Ｓｉ）からなるベース層に、ゲルマ
ニウム（Ｇｅ）を添加してエネルギーバンド間隔を減少
させる方法が最近になって研究されている。
子の製造工程よりも、素子の性能や素子設計上において
利点が得られるため、異種接合バイポーラトランジスタ
においても、硅素（Ｓｉ）からなるベース層に、ゲルマ
ニウム（Ｇｅ）を添加してエネルギーバンド間隔を減少
させる方法が最近になって研究されている。
【０００６】既存の異種接合バイポーラ素子は、一般的
な同種接合硅素バイポーラ素子と同じく多結晶硅素薄膜
をベース電極、および、エミッタの不純物拡散源（Ｄｉ
ｆｆｕｓｉｏｎ ｓｏｕｒｃｅ）として用いている。
な同種接合硅素バイポーラ素子と同じく多結晶硅素薄膜
をベース電極、および、エミッタの不純物拡散源（Ｄｉ
ｆｆｕｓｉｏｎ ｓｏｕｒｃｅ）として用いている。
【０００７】そして、ベース層には硅素の代わりに硅素
ゲルマニウム（ＳｉＧｅ）を使用することにより、エミ
ッタとベースとの間のエネルギーバンド間隔に隔差が生
じるようにして、エミッタ注入効率（Ｉｎｊｅｃｔｉｏ
ｎ ｅｆｆｉｃｉｅｎｃｙ）を増加させている。また、
ベースを高不純物濃度の超薄膜にすることにより、素子
の電流増幅利得およびスイッチング速度を大きく向上さ
せている。
ゲルマニウム（ＳｉＧｅ）を使用することにより、エミ
ッタとベースとの間のエネルギーバンド間隔に隔差が生
じるようにして、エミッタ注入効率（Ｉｎｊｅｃｔｉｏ
ｎ ｅｆｆｉｃｉｅｎｃｙ）を増加させている。また、
ベースを高不純物濃度の超薄膜にすることにより、素子
の電流増幅利得およびスイッチング速度を大きく向上さ
せている。
【０００８】最近では、素子の構造の最適化および小型
化に伴い、素子の活性領域上に存在するベース抵抗や、
コレクタとベース間の寄生容量等、各種の寄生成分を最
小化するために種々の方法が用いられている。その方法
としては、溝による素子隔離や、局部硅素熱酸化（Ｌｏ
ｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ，
以下ＬＯＣＯＳと略称する）や、硅素ゲルマニウム（Ｓ
ｉＧｅ）ベース薄膜の選択的エピタキシャル成長（ＳＥ
Ｇ：Ｓｅｌｅｃｔｉｖｅ ＥｐｉｔａｘｉａｌＧｒｏｗ
ｔｈ）や、硅素エミッタの選択的エピタキシャル成長等
がある。
化に伴い、素子の活性領域上に存在するベース抵抗や、
コレクタとベース間の寄生容量等、各種の寄生成分を最
小化するために種々の方法が用いられている。その方法
としては、溝による素子隔離や、局部硅素熱酸化（Ｌｏ
ｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ，
以下ＬＯＣＯＳと略称する）や、硅素ゲルマニウム（Ｓ
ｉＧｅ）ベース薄膜の選択的エピタキシャル成長（ＳＥ
Ｇ：Ｓｅｌｅｃｔｉｖｅ ＥｐｉｔａｘｉａｌＧｒｏｗ
ｔｈ）や、硅素エミッタの選択的エピタキシャル成長等
がある。
【０００９】前記のような方法を用いることにより、ベ
ースとエミッタとを自己整列させてベースの寄生抵抗を
小さくしたり、ベースとエミッタ間およびコレクタとベ
ース間をそれぞれ自己整列させた超自己整列硅素／硅素
ゲルマニウム（Ｓｉ／ＳｉＧｅ）異種接合バイポーラト
ランジスタの開発が活発に行われている。
ースとエミッタとを自己整列させてベースの寄生抵抗を
小さくしたり、ベースとエミッタ間およびコレクタとベ
ース間をそれぞれ自己整列させた超自己整列硅素／硅素
ゲルマニウム（Ｓｉ／ＳｉＧｅ）異種接合バイポーラト
ランジスタの開発が活発に行われている。
【００１０】同時に、ベース電極物質である多結晶硅素
薄膜によるベース寄生抵抗をさらに小さくするために、
ベース電極として多結晶硅素の代わりに金属性薄膜、例
えば、チタニウムシリサイド（ＴｉＳｉ2）を使用する
製造方法についての研究が活発に行われている実情であ
る。
薄膜によるベース寄生抵抗をさらに小さくするために、
ベース電極として多結晶硅素の代わりに金属性薄膜、例
えば、チタニウムシリサイド（ＴｉＳｉ2）を使用する
製造方法についての研究が活発に行われている実情であ
る。
【００１１】なお、上述のＬＯＣＯＳは、硅素熱酸化膜
の厚さ程度の鳥の嘴模様の熱酸化膜が水平面上に形成さ
れ、素子のサイズ縮小に限界があるという欠点を有す
る。
の厚さ程度の鳥の嘴模様の熱酸化膜が水平面上に形成さ
れ、素子のサイズ縮小に限界があるという欠点を有す
る。
【００１２】このような中で、硅素ゲルマニウムベース
薄膜の選択的な薄膜成長を使用し、ＬＯＣＯＳを使用し
ない超自己整列Ｓｉ／ＳｉＧｅ異種接合バイポーラトラ
ンジスタの代表的な例を図１に示した。
薄膜の選択的な薄膜成長を使用し、ＬＯＣＯＳを使用し
ない超自己整列Ｓｉ／ＳｉＧｅ異種接合バイポーラトラ
ンジスタの代表的な例を図１に示した。
【００１３】図１は、従来の選択的なベース薄膜成長法
を使用して、コレクタ−ベースを自己整列したｎｐｎ
Ｓｉ／ＳｉＧｅ異種接合バイポーラ素子のベース薄膜の
成長後の断面図である。
を使用して、コレクタ−ベースを自己整列したｎｐｎ
Ｓｉ／ＳｉＧｅ異種接合バイポーラ素子のベース薄膜の
成長後の断面図である。
【００１４】ｐ型硅素基板１０１に高不純物濃度層のｎ
+埋没硅素コレクタ層１０２を形成し、その上に低不純
物濃度のｎ-硅素コレクタ薄膜１０３を成長させる。
+埋没硅素コレクタ層１０２を形成し、その上に低不純
物濃度のｎ-硅素コレクタ薄膜１０３を成長させる。
【００１５】その後、ｎ型不純物イオンを注入してコレ
クタ連結部１０４を形成し、素子間を隔離するために、
乾式エッチングで溝を形成し、その中に硼素と燐とを含
むＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓ
ｉｌｉｃａ Ｇｌａｓｓ）絶縁膜１０５を詰める。そし
て、高圧で絶縁膜１０５を平坦化させる。
クタ連結部１０４を形成し、素子間を隔離するために、
乾式エッチングで溝を形成し、その中に硼素と燐とを含
むＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓ
ｉｌｉｃａ Ｇｌａｓｓ）絶縁膜１０５を詰める。そし
て、高圧で絶縁膜１０５を平坦化させる。
【００１６】その後、絶縁膜１０６とｐ+多結晶硅素膜
１０７と絶縁膜１０８と側面絶縁膜１０９とを堆積とエ
ッチングとで図１のように形成した後、選択的に素子の
活性領域にだけイオン注入し、高電流領域において素子
特性を向上させるためのｎ型コレクタ領域１１０を形成
した。
１０７と絶縁膜１０８と側面絶縁膜１０９とを堆積とエ
ッチングとで図１のように形成した後、選択的に素子の
活性領域にだけイオン注入し、高電流領域において素子
特性を向上させるためのｎ型コレクタ領域１１０を形成
した。
【００１７】次に、気体源分子線（Ｇａｓ Ｓｏｕｒｃ
ｅ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ）薄膜成長法を使用
して、硅素コレクタ１１０と多結晶硅素ベース電極１０
７とが露出された部分にだけ選択的に硅素ゲルマニウム
ベース１１１をエピタキシャル成長させ、さらに残余空
間に多結晶硅素薄膜１１２を選択的に成長させ、ベース
電極用の多結晶硅素１０７と硅素ゲルマニウムベース１
１１との接続部とした。
ｅ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ）薄膜成長法を使用
して、硅素コレクタ１１０と多結晶硅素ベース電極１０
７とが露出された部分にだけ選択的に硅素ゲルマニウム
ベース１１１をエピタキシャル成長させ、さらに残余空
間に多結晶硅素薄膜１１２を選択的に成長させ、ベース
電極用の多結晶硅素１０７と硅素ゲルマニウムベース１
１１との接続部とした。
【００１８】従って、コレクタとベースとの間に形成さ
れる寄生容量の領域は、感光膜で定義することなく薄膜
１１２の部分だけに限定でき、コレクタとベース間を自
己整列させることができる。また、寄生容量を小さくす
ることができる。
れる寄生容量の領域は、感光膜で定義することなく薄膜
１１２の部分だけに限定でき、コレクタとベース間を自
己整列させることができる。また、寄生容量を小さくす
ることができる。
【００１９】しかし、前記多結晶硅素薄膜１１２により
定義される寄生容量領域は、前記絶縁膜１０６の水平面
上の湿式エッチングにより定義される。そのため、均一
度や再現性の面において、工程の安定性が落ちると、素
子性能の致命的な劣化を招くこともある。
定義される寄生容量領域は、前記絶縁膜１０６の水平面
上の湿式エッチングにより定義される。そのため、均一
度や再現性の面において、工程の安定性が落ちると、素
子性能の致命的な劣化を招くこともある。
【００２０】さらに、上述の従来の製造方法では、成長
速度が極度に遅い選択的なエピタキシャル成長法を、硅
素ゲルマニウムベース薄膜１１１と多結晶硅素連結薄膜
１１２の成長に二度も用い、しかも、薄膜種類が結晶薄
膜１１１と多結晶硅素薄膜１１２とで異なるため、工程
が複雑になる。さらに、ベースの薄膜１１１上に多結晶
硅素薄膜１１２が少しでも成長されると、素子に致命的
であるから、工程調節が容易でない。
速度が極度に遅い選択的なエピタキシャル成長法を、硅
素ゲルマニウムベース薄膜１１１と多結晶硅素連結薄膜
１１２の成長に二度も用い、しかも、薄膜種類が結晶薄
膜１１１と多結晶硅素薄膜１１２とで異なるため、工程
が複雑になる。さらに、ベースの薄膜１１１上に多結晶
硅素薄膜１１２が少しでも成長されると、素子に致命的
であるから、工程調節が容易でない。
【００２１】このように、従来技術の製造方法は、効率
的で、簡単な製造工程を確立することが困難である。
的で、簡単な製造工程を確立することが困難である。
【００２２】また、図１の構成では、基板全面に形成さ
れたｎ+埋没コレクタ層１０２の上のコレクタ連結部１
０４が、ｎ-コレクタ薄膜１０３を通じて素子間で連結
されることを防止するために、素子隔離のための溝を深
く形成しなければならない。
れたｎ+埋没コレクタ層１０２の上のコレクタ連結部１
０４が、ｎ-コレクタ薄膜１０３を通じて素子間で連結
されることを防止するために、素子隔離のための溝を深
く形成しなければならない。
【００２３】このため、絶縁膜１０５を詰めるために
は、溝の水平面方向の面積を大きくしなければならず、
素子が大きくなるという問題点があった。
は、溝の水平面方向の面積を大きくしなければならず、
素子が大きくなるという問題点があった。
【００２４】図２は、従来の他の方法により製作され
た、溝（トレンチ）を排除した硅素／硅素ゲルマニウム
異種接合バイポーラ素子のベース薄膜成長後の断面図で
ある。
た、溝（トレンチ）を排除した硅素／硅素ゲルマニウム
異種接合バイポーラ素子のベース薄膜成長後の断面図で
ある。
【００２５】図２に図示した従来例は、溝の形成工程を
用いず、かつ、ベースだけでなくコレクタ薄膜まで選択
的なエピタキシャル成長法を使用することによって、工
程の単純化および集積化が可能な構成である。
用いず、かつ、ベースだけでなくコレクタ薄膜まで選択
的なエピタキシャル成長法を使用することによって、工
程の単純化および集積化が可能な構成である。
【００２６】図２の構成では、まず、ｐ型基板２０１に
ｎ+型コレクタ２０２を形成した後、その上に絶縁膜２
０３、ベース電極用多結晶硅素薄膜２０４とを堆積す
る。そして、薄膜２０４に感光膜マスク工程と、薄膜２
０４のエッチング工程とによりベース電極領域を定義す
る。
ｎ+型コレクタ２０２を形成した後、その上に絶縁膜２
０３、ベース電極用多結晶硅素薄膜２０４とを堆積す
る。そして、薄膜２０４に感光膜マスク工程と、薄膜２
０４のエッチング工程とによりベース電極領域を定義す
る。
【００２７】その後、絶縁膜２０５を堆積し、感光膜の
マスク工程と、薄膜２０５，２０４，２０３のエッチン
グ工程とにより活性領域を定義する。
マスク工程と、薄膜２０５，２０４，２０３のエッチン
グ工程とにより活性領域を定義する。
【００２８】次いで、コレクタ用のＮ型硅素薄膜２０６
と、ベース用の硅素ゲルマニウム薄膜２０７と、そして
エミッタ用の硅素薄膜２０８とを順に不純物を添加しな
がら成長させる。
と、ベース用の硅素ゲルマニウム薄膜２０７と、そして
エミッタ用の硅素薄膜２０８とを順に不純物を添加しな
がら成長させる。
【００２９】前記薄膜２０６，２０７，２０８を成長さ
せる時には、図２のように側面に多結晶または非晶質硅
素薄膜２６１，２７１，２８１が各々形成される。
せる時には、図２のように側面に多結晶または非晶質硅
素薄膜２６１，２７１，２８１が各々形成される。
【００３０】次に、コレクタ金属接触用シリサイド薄膜
２０９を形成し、最終的に金属電極２１０を形成させ、
素子を完成する。
２０９を形成し、最終的に金属電極２１０を形成させ、
素子を完成する。
【００３１】
【発明が解決しようとする課題】しかし、図２の素子に
おいては、薄膜２８１から薄膜２７１を通じて、薄膜２
６１に電流が導通される経路が生じるという問題点があ
った。このため、コレクタとエミッタ間に漏洩電流の水
準でない短絡現象が発生され得る。
おいては、薄膜２８１から薄膜２７１を通じて、薄膜２
６１に電流が導通される経路が生じるという問題点があ
った。このため、コレクタとエミッタ間に漏洩電流の水
準でない短絡現象が発生され得る。
【００３２】同様に、薄膜２８１から薄膜２７１と薄膜
２６１とを通じてＮ型硅素薄膜２０６に電流が導通さ
れ、かつ、Ｎ型硅素薄膜２０６から薄膜２７１と薄膜２
６１とを通じて電流が導通されるので、事実上、エミッ
タとベース間ならびにベースとコレクタ間に短絡現象が
発生され得るという問題点があった。
２６１とを通じてＮ型硅素薄膜２０６に電流が導通さ
れ、かつ、Ｎ型硅素薄膜２０６から薄膜２７１と薄膜２
６１とを通じて電流が導通されるので、事実上、エミッ
タとベース間ならびにベースとコレクタ間に短絡現象が
発生され得るという問題点があった。
【００３３】本発明は、このような技術的な背景下にお
いてなされたものであって、その目的は、選択的なコレ
クタのエピタキシャル成長法と、ポリサイドベース電極
とを用い、素子隔離のためのトレンチを排除することに
よって、素子の大きさを最小化し、工程を単純化しなが
ら素子特性を向上させることができる超自己整列バイポ
ーラトランジスタの製造方法を提供することにある。
いてなされたものであって、その目的は、選択的なコレ
クタのエピタキシャル成長法と、ポリサイドベース電極
とを用い、素子隔離のためのトレンチを排除することに
よって、素子の大きさを最小化し、工程を単純化しなが
ら素子特性を向上させることができる超自己整列バイポ
ーラトランジスタの製造方法を提供することにある。
【００３４】
【課題を解決するための手段】前記目的を達成するため
の本発明は、埋没コレクタが形成された半導体基板上
に、第１酸化膜、ベース用導電性薄膜、第２酸化膜とを
順次的に形成する１段階と、前記第２酸化膜と導電性薄
膜とをパターニングした後、露出された第２酸化膜と導
電性薄膜との側壁に予備スペーサを形成する２段階と、
前記工程を通じて露出された第１酸化膜を除去した後、
定義された活性領域上にコレクタ層を前記ベース用薄膜
とほぼ同じ高さで選択的に成長させる３段階と、前記コ
レクタ層を酸化させ、熱酸化膜を形成した後、前記予備
スペーサを除去する４段階と、結果物の全面にポリシリ
コンを塗布した後、熱酸化工程を進行し、第２酸化膜の
上部には硅素酸化膜を、前記予備スペーサが除去された
部位にはポリシリコンスペーサを形成する５段階と、前
記ベース用の導伝性薄膜とスペーサおよびコレクタ層と
を露出させた後、ＳｉＧｅ／Ｓｉ層を形成する６段階
と、前記ＳｉＧｅ層／Ｓｉ層の上部にベース電極を形成
する７段階と、ベース電極を定義するマスクを用いて前
記第１酸化膜の一部を露出させた後、結果物の全面に第
３酸化膜を形成する８段階と、エミッタを定義するマス
クを利用して前記ＳｉＧｅ層／Ｓｉ層の表面を露出させ
た後、エッチング部の側壁に酸化膜のスペーサを形成し
た後、定義されたエミッタ領域に選択的にエミッタ層を
成長させ、その上にエミッタ電極を形成する９段階、お
よび金属配線を形成する１０段階とでなることを特徴と
する。
の本発明は、埋没コレクタが形成された半導体基板上
に、第１酸化膜、ベース用導電性薄膜、第２酸化膜とを
順次的に形成する１段階と、前記第２酸化膜と導電性薄
膜とをパターニングした後、露出された第２酸化膜と導
電性薄膜との側壁に予備スペーサを形成する２段階と、
前記工程を通じて露出された第１酸化膜を除去した後、
定義された活性領域上にコレクタ層を前記ベース用薄膜
とほぼ同じ高さで選択的に成長させる３段階と、前記コ
レクタ層を酸化させ、熱酸化膜を形成した後、前記予備
スペーサを除去する４段階と、結果物の全面にポリシリ
コンを塗布した後、熱酸化工程を進行し、第２酸化膜の
上部には硅素酸化膜を、前記予備スペーサが除去された
部位にはポリシリコンスペーサを形成する５段階と、前
記ベース用の導伝性薄膜とスペーサおよびコレクタ層と
を露出させた後、ＳｉＧｅ／Ｓｉ層を形成する６段階
と、前記ＳｉＧｅ層／Ｓｉ層の上部にベース電極を形成
する７段階と、ベース電極を定義するマスクを用いて前
記第１酸化膜の一部を露出させた後、結果物の全面に第
３酸化膜を形成する８段階と、エミッタを定義するマス
クを利用して前記ＳｉＧｅ層／Ｓｉ層の表面を露出させ
た後、エッチング部の側壁に酸化膜のスペーサを形成し
た後、定義されたエミッタ領域に選択的にエミッタ層を
成長させ、その上にエミッタ電極を形成する９段階、お
よび金属配線を形成する１０段階とでなることを特徴と
する。
【００３５】好ましくは、前記５段階の代わりに前記予
備スペーサが除去された部位だけ選択的にエピタキシャ
ル成長方法を利用してシリコンを選択的に成長させ、前
記ポリシリコンベース層と隣接した側壁部位はポリシリ
コンとなり、前記コレクタ層７と隣接した側壁は単結晶
シリコンとなるように構成された二重層スペーサを形成
する段階を行うことを特徴とする。
備スペーサが除去された部位だけ選択的にエピタキシャ
ル成長方法を利用してシリコンを選択的に成長させ、前
記ポリシリコンベース層と隣接した側壁部位はポリシリ
コンとなり、前記コレクタ層７と隣接した側壁は単結晶
シリコンとなるように構成された二重層スペーサを形成
する段階を行うことを特徴とする。
【００３６】なお、前記６段階の異種接合構造のＳｉＧ
ｅ層／Ｓｉ層の界面に、寄生電位発生のための素子性能
の劣化を防止するために、不純物がドーピングされたＳ
ｉＧｅ層を形成する工程を付加することが好ましい。
ｅ層／Ｓｉ層の界面に、寄生電位発生のための素子性能
の劣化を防止するために、不純物がドーピングされたＳ
ｉＧｅ層を形成する工程を付加することが好ましい。
【００３７】より好ましくは、前記７段階のベース電極
物質は、ベース寄生抵抗を最少化するために、スパッタ
リング堆積されたシリサイド金属であることを特徴とす
ることが好ましい。
物質は、ベース寄生抵抗を最少化するために、スパッタ
リング堆積されたシリサイド金属であることを特徴とす
ることが好ましい。
【００３８】
【発明の実施の形態】以下、添付された図面を参照し
て、本発明の好ましい実施の形態を詳細に説明する。
て、本発明の好ましい実施の形態を詳細に説明する。
【００３９】図３は、本発明によるコレクタ、ベース、
エミッタを選択的な薄膜成長法で形成した超自己整列バ
イポーラ素子の断面図である。
エミッタを選択的な薄膜成長法で形成した超自己整列バ
イポーラ素子の断面図である。
【００４０】まず、前述の従来技術（図１および図２参
照）に比べて、本発明（図３参照）の長所を要約すれば
次のようである。
照）に比べて、本発明（図３参照）の長所を要約すれば
次のようである。
【００４１】第１に、図１では、基板全面に形成された
ｎ+埋没コレクタ層１０２上のコレクタ連結部１０４
が、ｎ-コレクタ薄膜１０３を通じて素子間に連結され
るのを防止するために、素子隔離の溝を深く形成する必
要がある。それにより、絶縁膜１０５を満すための溝の
水平面方向の面積が大きくなって素子が大きくなる。
ｎ+埋没コレクタ層１０２上のコレクタ連結部１０４
が、ｎ-コレクタ薄膜１０３を通じて素子間に連結され
るのを防止するために、素子隔離の溝を深く形成する必
要がある。それにより、絶縁膜１０５を満すための溝の
水平面方向の面積が大きくなって素子が大きくなる。
【００４２】これに対して、図３および図２では、各々
のコレクタ薄膜７、２０６が、絶縁膜３、２０３により
隔離されるので、図１の溝の隔離のような素子間の隔離
工程が不必要となる。
のコレクタ薄膜７、２０６が、絶縁膜３、２０３により
隔離されるので、図１の溝の隔離のような素子間の隔離
工程が不必要となる。
【００４３】しかも、ベースとコレクタ間、ならびに、
エミッタとベース間が、それぞれ自己整列されることに
よって、エミッタ、ベース、コレクタの面積がほぼ同じ
くなり、動作モードを上下方向にスイッチすること（エ
ミッタとコレクタとを交換すること場合）が可能であ
る。また、ベースとコレクタ間の寄生容量を小さくする
ことができるだけでなく、エミッタとベース間を自己整
列されることができるという、図１の超自己整列の長所
が本発明にもそのままある。
エミッタとベース間が、それぞれ自己整列されることに
よって、エミッタ、ベース、コレクタの面積がほぼ同じ
くなり、動作モードを上下方向にスイッチすること（エ
ミッタとコレクタとを交換すること場合）が可能であ
る。また、ベースとコレクタ間の寄生容量を小さくする
ことができるだけでなく、エミッタとベース間を自己整
列されることができるという、図１の超自己整列の長所
が本発明にもそのままある。
【００４４】また、本発明では、素子隔離の工程が除去
されることにより、素子の面積をさらに減少させること
ができると共に、工程もさらに単純となった。
されることにより、素子の面積をさらに減少させること
ができると共に、工程もさらに単純となった。
【００４５】第２に、図２と図３では、図１の不必要な
領域（図１において長さＬと表示された部分）が除去で
きるので、素子をさらに小さくできることによって高集
積化に適している。これと共に、ｎ+埋没コレクタとｐ
型基板との間の寄生容量を減少でき、素子の動作速度を
向上させることができる。
領域（図１において長さＬと表示された部分）が除去で
きるので、素子をさらに小さくできることによって高集
積化に適している。これと共に、ｎ+埋没コレクタとｐ
型基板との間の寄生容量を減少でき、素子の動作速度を
向上させることができる。
【００４６】一方、図２に対して、本発明の図３の構成
が有する長所について記述すれば次のようにある。
が有する長所について記述すれば次のようにある。
【００４７】第１に、図２の素子においては、薄膜２８
１から薄膜２７１を通じて薄膜２６１に電流が導通され
る経路が生じるので、コレクタとエミッタ間に漏洩電流
の水準でない短絡現象が発生する。
１から薄膜２７１を通じて薄膜２６１に電流が導通され
る経路が生じるので、コレクタとエミッタ間に漏洩電流
の水準でない短絡現象が発生する。
【００４８】同様に薄膜２８１から薄膜２７１と薄膜２
６１とを通じて、Ｎ型硅素薄膜２０６に電流が導通し、
かつ、Ｎ型硅素薄膜２０６から薄膜２７１と薄膜２６１
とを通じて電流が導通するので、事実上、エミッタとベ
ース間ならびにベースとコレクタ間とに短絡現象が発生
しうる。従って、図２の構造と工程は事実上実現できな
いと思われる。
６１とを通じて、Ｎ型硅素薄膜２０６に電流が導通し、
かつ、Ｎ型硅素薄膜２０６から薄膜２７１と薄膜２６１
とを通じて電流が導通するので、事実上、エミッタとベ
ース間ならびにベースとコレクタ間とに短絡現象が発生
しうる。従って、図２の構造と工程は事実上実現できな
いと思われる。
【００４９】また、コレクタ薄膜２０６を選択的に成長
させるときに、薄膜２６１が側面から成長するため、コ
レクタ薄膜２０６の厚さが厚くなるほど、薄膜２６１の
側面からの成長が増加する。このため、単結晶性薄膜２
０８，２０７，２０６，２０２により定義される素子活
性領域の範囲が明確に定義できない。
させるときに、薄膜２６１が側面から成長するため、コ
レクタ薄膜２０６の厚さが厚くなるほど、薄膜２６１の
側面からの成長が増加する。このため、単結晶性薄膜２
０８，２０７，２０６，２０２により定義される素子活
性領域の範囲が明確に定義できない。
【００５０】しかも、この後、薄膜２０７と薄膜２０８
の成長時に成長する薄膜２７１と薄膜２８１が追加され
るため、事実上素子の活性領域の幅が薄膜２０６，２０
７，２０８の厚さにより左右される。
の成長時に成長する薄膜２７１と薄膜２８１が追加され
るため、事実上素子の活性領域の幅が薄膜２０６，２０
７，２０８の厚さにより左右される。
【００５１】これに対して、本発明では、ベース電極用
多結晶硅素薄膜４と、選択的に成長されるコレクタ硅素
薄膜７との間のポリシリコン側壁スペーサ９が、明確に
マスクにより定義された素子の活性領域を侵犯しないよ
うに形成され、薄膜７の厚さに関係なく活性領域の幅が
決定される。
多結晶硅素薄膜４と、選択的に成長されるコレクタ硅素
薄膜７との間のポリシリコン側壁スペーサ９が、明確に
マスクにより定義された素子の活性領域を侵犯しないよ
うに形成され、薄膜７の厚さに関係なく活性領域の幅が
決定される。
【００５２】また、以後に多層のベース薄膜１１，１
２，１３が成長されるときも、素子の活性領域がそのま
ま保持される。
２，１３が成長されるときも、素子の活性領域がそのま
ま保持される。
【００５３】従って、エミッタ領域を定義する感光膜マ
スクと側面絶縁膜１６とにより、エミッタ薄膜１７が多
結晶性領域と連結しないようにすることができるので、
図２のように、漏洩電流の導通、またはエミッタとベー
スとコレクタと間の短絡現象が発生しない。
スクと側面絶縁膜１６とにより、エミッタ薄膜１７が多
結晶性領域と連結しないようにすることができるので、
図２のように、漏洩電流の導通、またはエミッタとベー
スとコレクタと間の短絡現象が発生しない。
【００５４】第２に、図２のようにｐ型硅素ゲルマニウ
ムの単一層薄膜２０７をベースとして使用した場合、エ
ミッタ薄膜２０８を成長させる時に、ベース薄膜中のｐ
型不純物が、ベースの外側のコレクタ薄膜２０６とエミ
ッタ薄膜２０８の方に拡散する。これにより、エミッタ
硅素薄膜２０８とベース硅素ゲルマニウム薄膜２０７と
コレクタ硅素薄膜２０６との間において、物質接合面と
ｎｐｎ不純物接合面とが不一致になる。
ムの単一層薄膜２０７をベースとして使用した場合、エ
ミッタ薄膜２０８を成長させる時に、ベース薄膜中のｐ
型不純物が、ベースの外側のコレクタ薄膜２０６とエミ
ッタ薄膜２０８の方に拡散する。これにより、エミッタ
硅素薄膜２０８とベース硅素ゲルマニウム薄膜２０７と
コレクタ硅素薄膜２０６との間において、物質接合面と
ｎｐｎ不純物接合面とが不一致になる。
【００５５】これによりエミッタとベース間ならびにコ
レクタとベース間の接合面に、寄生電位が発生して、エ
ミッタからコレクタへの電子の移動が妨害され、電流増
幅率と遮断周波数等素子性能の劣化を招く。
レクタとベース間の接合面に、寄生電位が発生して、エ
ミッタからコレクタへの電子の移動が妨害され、電流増
幅率と遮断周波数等素子性能の劣化を招く。
【００５６】これに対し、本発明においては（図３参
照）、ｐ型硅素ゲルマニウム薄膜１２の上下に、それぞ
れ硅素ゲルマニウム１１と硅素薄膜１３を挿入して寄生
電位の発生による素子性能の劣化を防止している。
照）、ｐ型硅素ゲルマニウム薄膜１２の上下に、それぞ
れ硅素ゲルマニウム１１と硅素薄膜１３を挿入して寄生
電位の発生による素子性能の劣化を防止している。
【００５７】第３に、高速素子の場合、普通コレクタが
薄く設計されるので、図２、図３のベース電極膜２０
４、４の厚さが薄くなり、ベース電極膜自体の寄生抵抗
が大きくなる場合がある。
薄く設計されるので、図２、図３のベース電極膜２０
４、４の厚さが薄くなり、ベース電極膜自体の寄生抵抗
が大きくなる場合がある。
【００５８】このような場合のために、本発明において
は金属性のシリサイド薄膜１４を挿入してベースの寄生
抵抗を最小化した。
は金属性のシリサイド薄膜１４を挿入してベースの寄生
抵抗を最小化した。
【００５９】第４に、図２の構造は、硅素ゲルマニウム
薄膜２０７を成長させる時に、選択的なエピタキシャル
成長工程を用いるので、工程の難易度が高くなり、工程
時間が増加して生産性が低下する。
薄膜２０７を成長させる時に、選択的なエピタキシャル
成長工程を用いるので、工程の難易度が高くなり、工程
時間が増加して生産性が低下する。
【００６０】さらに、図２の構造は、ベース電極膜２０
４とベース薄膜２０７とが、側面で接触しているため、
ベースの寄生抵抗が増加する。
４とベース薄膜２０７とが、側面で接触しているため、
ベースの寄生抵抗が増加する。
【００６１】これに対し、図３は、基板の表面が、多結
晶硅素薄膜４と単結晶硅素薄膜７との表面であるから、
硅素／硅素ゲルマニウムで構成されたベース用の多層薄
膜を選択的なエピタキシャル成長により成長させる必要
がなく、工程時間が短縮される。しかも、ベース電極薄
膜４の上面と、ベース用の多層薄膜とが接触するため、
ベースの寄生抵抗の増加しない。
晶硅素薄膜４と単結晶硅素薄膜７との表面であるから、
硅素／硅素ゲルマニウムで構成されたベース用の多層薄
膜を選択的なエピタキシャル成長により成長させる必要
がなく、工程時間が短縮される。しかも、ベース電極薄
膜４の上面と、ベース用の多層薄膜とが接触するため、
ベースの寄生抵抗の増加しない。
【００６２】さらに、図３は、イオン注入や溝の隔離を
使用して素子間を隔離した既存の素子の構造とは違っ
て、チップの上に素子隔離領域がなく、かつ、イオン注
入素子隔離等による短所等を除去することができ、コレ
クタとベース間の寄生容量を小さく調節するのことが可
能である。しかも、ベースとエミッタとの間を自己整列
させることによって、エミッタとベース間の寄生容量お
よびベース寄生抵抗を大幅に減少させ、素子の高周波帯
域における動作の特性を改善した。
使用して素子間を隔離した既存の素子の構造とは違っ
て、チップの上に素子隔離領域がなく、かつ、イオン注
入素子隔離等による短所等を除去することができ、コレ
クタとベース間の寄生容量を小さく調節するのことが可
能である。しかも、ベースとエミッタとの間を自己整列
させることによって、エミッタとベース間の寄生容量お
よびベース寄生抵抗を大幅に減少させ、素子の高周波帯
域における動作の特性を改善した。
【００６３】以下、本発明による超自己整列バイポーラ
トランジスタの製造方法を図４〜１６の工程断面図を参
照して説明する。
トランジスタの製造方法を図４〜１６の工程断面図を参
照して説明する。
【００６４】図４のように、ｐ型硅素基板１に硅素酸化
膜を形成する。そして、感光膜をマスクとして硅素酸化
膜をエッチングした後、感光膜を除去する。そして、硅
素酸化膜をマスクとして、不純物のイオン注入と熱処理
とにより埋没コレクタ２を形成する。
膜を形成する。そして、感光膜をマスクとして硅素酸化
膜をエッチングした後、感光膜を除去する。そして、硅
素酸化膜をマスクとして、不純物のイオン注入と熱処理
とにより埋没コレクタ２を形成する。
【００６５】その後、マスクとして使用された硅素酸化
膜を除去し、さらにＳｉＯ2からなる第１酸化膜３を形
成する。
膜を除去し、さらにＳｉＯ2からなる第１酸化膜３を形
成する。
【００６６】次いで、不純物を添加しながら化学蒸着
（Ｃ．Ｖ．Ｄ）するか、あるいは蒸着後に不純物をイオ
ン注入することにより、ｐ+型多結晶硅素からなるベー
ス電極用薄膜４を形成する。
（Ｃ．Ｖ．Ｄ）するか、あるいは蒸着後に不純物をイオ
ン注入することにより、ｐ+型多結晶硅素からなるベー
ス電極用薄膜４を形成する。
【００６７】そして、さらにＳｉＯ2からなる第２酸化
膜５を形成する。
膜５を形成する。
【００６８】図５のように、素子の活性領域を定義する
ための感光膜マスクを用いて第２酸化膜５をエッチング
した後、感光膜を除去する。
ための感光膜マスクを用いて第２酸化膜５をエッチング
した後、感光膜を除去する。
【００６９】次いで、第２酸化膜５を用いてベース電極
用薄膜４をエッチングした後、窒化硅素膜を形成する。
用薄膜４をエッチングした後、窒化硅素膜を形成する。
【００７０】その後、窒化硅素膜を非等方性乾式エッチ
ングすることにより、前記第２酸化膜５とベース用の薄
膜４との両側壁に予備スペーサ６を形成する。
ングすることにより、前記第２酸化膜５とベース用の薄
膜４との両側壁に予備スペーサ６を形成する。
【００７１】図６のように、前記工程を通じて定義され
た活性領域上の露出された第１酸化膜３をエッチングし
（このとき、第１酸化膜３がエッチングされる厚さと同
じ程度だけ第２酸化膜５もエッチングされる）、コレク
タ用の単結晶硅素薄膜７を露出された硅素表面上にだけ
選択的に成長させる。
た活性領域上の露出された第１酸化膜３をエッチングし
（このとき、第１酸化膜３がエッチングされる厚さと同
じ程度だけ第２酸化膜５もエッチングされる）、コレク
タ用の単結晶硅素薄膜７を露出された硅素表面上にだけ
選択的に成長させる。
【００７２】このとき、前記コレクタ用の単結晶硅素薄
膜７には、薄膜成長時のｎ型不純物の添加する方法や、
あるいは薄膜成長後のイオン注入と熱処理方法により不
純物をドーピングする。
膜７には、薄膜成長時のｎ型不純物の添加する方法や、
あるいは薄膜成長後のイオン注入と熱処理方法により不
純物をドーピングする。
【００７３】その次に、コレクタ用の単結晶硅素薄膜７
を熱酸化して、表面に熱酸化膜８を形成する。
を熱酸化して、表面に熱酸化膜８を形成する。
【００７４】図７のように、前記予備スペーサ６をエッ
チングで除去し、多結晶硅素薄膜９を蒸着する。
チングで除去し、多結晶硅素薄膜９を蒸着する。
【００７５】次いで、熱酸化工程を行うことにより、図
９に図示したように、前記第２酸化膜５の上部のポリシ
リコンは、熱酸化膜１０で、予備スペーサ６が除去され
た部位は、ポリシリコンとなる第１スペーサ９が形成さ
れる。
９に図示したように、前記第２酸化膜５の上部のポリシ
リコンは、熱酸化膜１０で、予備スペーサ６が除去され
た部位は、ポリシリコンとなる第１スペーサ９が形成さ
れる。
【００７６】別の方法としては、図８に示したように、
選択的な薄膜成長法で硅素薄膜を選択的に成長させ、第
１スペーサ９を形成することもできる。このとき、ポリ
シリコン層４と隣接した側壁部位には、ポリシリコンの
スペーサ９０１が形成され、前記コレクタ用の単結晶硅
素薄膜７に隣接した側壁には単結晶シリコンのスペーサ
９０２が形成され、多層構造のスペーサ９が構成され
る。
選択的な薄膜成長法で硅素薄膜を選択的に成長させ、第
１スペーサ９を形成することもできる。このとき、ポリ
シリコン層４と隣接した側壁部位には、ポリシリコンの
スペーサ９０１が形成され、前記コレクタ用の単結晶硅
素薄膜７に隣接した側壁には単結晶シリコンのスペーサ
９０２が形成され、多層構造のスペーサ９が構成され
る。
【００７７】つぎに、図１０のように、前記第２酸化膜
５と熱酸化膜８、１０を除去し、露出されたベース電極
用薄膜４と、ポリシリコンスペーサ９上に、硅素ゲルマ
ニウム薄膜１１と、ｐ型不純物がドーピングされた硅素
ゲルマニウム薄膜１２と、硅素薄膜１３とを順次的に成
長させる。
５と熱酸化膜８、１０を除去し、露出されたベース電極
用薄膜４と、ポリシリコンスペーサ９上に、硅素ゲルマ
ニウム薄膜１１と、ｐ型不純物がドーピングされた硅素
ゲルマニウム薄膜１２と、硅素薄膜１３とを順次的に成
長させる。
【００７８】このとき、ＳｉＧｅ薄膜１１には不純物添
加をしないか、あるいは、薄膜成長時にｎ型不純物を添
加する。前記Ｓｉ薄膜１３には、不純物添加をしない
か、あるいは、ｎ型とｐ型とのうち、どちらかの不純物
を添加することができる。
加をしないか、あるいは、薄膜成長時にｎ型不純物を添
加する。前記Ｓｉ薄膜１３には、不純物添加をしない
か、あるいは、ｎ型とｐ型とのうち、どちらかの不純物
を添加することができる。
【００７９】または、硅素ゲルマニウム薄膜１１，１２
だけを、あるいは薄膜１１，１２，１３の全部をドーピ
ングされたｐ型硅素薄膜に置き換えることもできる。
だけを、あるいは薄膜１１，１２，１３の全部をドーピ
ングされたｐ型硅素薄膜に置き換えることもできる。
【００８０】なお、上述の工程において、ポリシリコン
層４およびポリシリコンのスペーサ９上では、薄膜１
１、１２、１３は、多結晶になる。一方、単結晶硅素薄
膜７上では、薄膜１１、１２、１３は、単結晶に成長す
る。
層４およびポリシリコンのスペーサ９上では、薄膜１
１、１２、１３は、多結晶になる。一方、単結晶硅素薄
膜７上では、薄膜１１、１２、１３は、単結晶に成長す
る。
【００８１】続いて、金属あるいは金属性シリサイド、
例えば、チタニウムシリサイドＴｉＳｉ2.x（ｘ＝０〜
９）をスパッタリングして薄膜１４を形成し、ベース電
極を定義する感光膜をマスクとして、薄膜１４，１３，
１２，１１，４をエッチングし、感光膜を除去して第３
酸化膜１５を形成する。
例えば、チタニウムシリサイドＴｉＳｉ2.x（ｘ＝０〜
９）をスパッタリングして薄膜１４を形成し、ベース電
極を定義する感光膜をマスクとして、薄膜１４，１３，
１２，１１，４をエッチングし、感光膜を除去して第３
酸化膜１５を形成する。
【００８２】図１１のように、エミッタを定義する感光
膜マスクを用いて、第３酸化膜１５およびシリサイド層
１４の一部をエッチングする。
膜マスクを用いて、第３酸化膜１５およびシリサイド層
１４の一部をエッチングする。
【００８３】次いで、エッチングされた部位の両側壁
に、硅素酸化膜を形成した後、非等方性エッチングで酸
化膜スペーサ１６を形成する。
に、硅素酸化膜を形成した後、非等方性エッチングで酸
化膜スペーサ１６を形成する。
【００８４】その後、露出された硅素薄膜１３上に、ド
ーピングされたｎ型硅素からなるエミッタ層１７を選択
的に成長させる。
ーピングされたｎ型硅素からなるエミッタ層１７を選択
的に成長させる。
【００８５】このとき、図１２に示したように、結果物
の全面にエミッタ層１７を非選択的に蒸着させることも
できる。
の全面にエミッタ層１７を非選択的に蒸着させることも
できる。
【００８６】図１３のように、ｎ型不純物を添加しなが
ら多結晶硅素薄膜１８を蒸着するか、または、図１４の
ように多結晶硅素を蒸着した後、ｎ型不純物をイオン注
入してエミッタ電極用の多結晶硅素薄膜１８を形成す
る。
ら多結晶硅素薄膜１８を蒸着するか、または、図１４の
ように多結晶硅素を蒸着した後、ｎ型不純物をイオン注
入してエミッタ電極用の多結晶硅素薄膜１８を形成す
る。
【００８７】図１５のように、エミッタ電極を定義する
感光膜マスクにより多結晶硅素薄膜１８をエッチングし
てエミッタ電極１８を形成する。
感光膜マスクにより多結晶硅素薄膜１８をエッチングし
てエミッタ電極１８を形成する。
【００８８】その後、結果物の全面に第４酸化膜１９を
形成する。
形成する。
【００８９】最終的に、金属接触窓を定義する感光膜マ
スクを用いて第４酸化膜１９をパターニングした後、金
属薄膜（例えばＡｌを１％含むＳｉ層とＴｉＷ層との２
重層構造金属薄膜）により金属配線２０を形成すれば、
図１６に示したように、素子の製作を完了する。
スクを用いて第４酸化膜１９をパターニングした後、金
属薄膜（例えばＡｌを１％含むＳｉ層とＴｉＷ層との２
重層構造金属薄膜）により金属配線２０を形成すれば、
図１６に示したように、素子の製作を完了する。
【００９０】以上説明したように、本発明によれば、バ
イポーラトランジスタの動作速度を硅素／硅素ゲルマニ
ウム異種接合の薄膜の構造を用いて増加させると共に、
素子の寄生容量および寄生抵抗を最小化し、さらに進ん
で、素子の大きさを減少させる。これにより、高速化、
高集積化、そして低電力化することができる。
イポーラトランジスタの動作速度を硅素／硅素ゲルマニ
ウム異種接合の薄膜の構造を用いて増加させると共に、
素子の寄生容量および寄生抵抗を最小化し、さらに進ん
で、素子の大きさを減少させる。これにより、高速化、
高集積化、そして低電力化することができる。
【００９１】また、本発明のバイポーラートランジスタ
は、高速素子にした場合、コレクタの厚さが薄くなるこ
とによる、コレクタとベース間、または、コレクタとエ
ミッタ間の降伏（ｂｒｅａｋ ｄｏｗｎ）電圧の減少効
果を、最小化することができる。また、製造工程が簡単
になることにより、工程数が減少し、素子の生産性の向
上を図ることができる。
は、高速素子にした場合、コレクタの厚さが薄くなるこ
とによる、コレクタとベース間、または、コレクタとエ
ミッタ間の降伏（ｂｒｅａｋ ｄｏｗｎ）電圧の減少効
果を、最小化することができる。また、製造工程が簡単
になることにより、工程数が減少し、素子の生産性の向
上を図ることができる。
【００９２】前記においては、一実施例の製造工程を説
明したが、本発明の思想に外れることなく、この分野の
通常的な知識を有する人なら容易にわかる他の方法で実
施することもできる。
明したが、本発明の思想に外れることなく、この分野の
通常的な知識を有する人なら容易にわかる他の方法で実
施することもできる。
【００９３】
【発明の効果】本発明によれば、選択的なコレクタのエ
ピタキシャル成長法と、ポリサイドベース電極とを用
い、素子隔離のためのトレンチを排除することによっ
て、素子の大きさを最小化し、工程を単純化しながら素
子特性を向上させることができる超自己整列バイポーラ
トランジスタの製造方法を提供することができる。
ピタキシャル成長法と、ポリサイドベース電極とを用
い、素子隔離のためのトレンチを排除することによっ
て、素子の大きさを最小化し、工程を単純化しながら素
子特性を向上させることができる超自己整列バイポーラ
トランジスタの製造方法を提供することができる。
【図１】従来の選択的なベース薄膜成長法を用いた超自
己整列ｎｐｎ硅素／硅素ゲルマニウム異種接合バイポー
ラ素子の断面図。
己整列ｎｐｎ硅素／硅素ゲルマニウム異種接合バイポー
ラ素子の断面図。
【図２】従来の他の方法によりコレクタとベースとを自
己整列した異種接合バイポーラ素子のベース薄膜成長後
の断面図。
己整列した異種接合バイポーラ素子のベース薄膜成長後
の断面図。
【図３】本発明の好ましい実施の形態により製作された
超自己整列異種接合バイポーラトランジスタの断面図。
超自己整列異種接合バイポーラトランジスタの断面図。
【図４】図３の超自己整列異種接合バイポーラトランジ
スタの製造工程を説明するための断面図。
スタの製造工程を説明するための断面図。
【図５】図３の超自己整列異種接合バイポーラトランジ
スタの製造工程を説明するための断面図。
スタの製造工程を説明するための断面図。
【図６】図３の超自己整列異種接合バイポーラトランジ
スタの製造工程を説明するための断面図。
スタの製造工程を説明するための断面図。
【図７】図３の超自己整列異種接合バイポーラトランジ
スタの製造工程を説明するための断面図。
スタの製造工程を説明するための断面図。
【図８】図３の超自己整列異種接合バイポーラトランジ
スタの製造工程を説明するための断面図。
スタの製造工程を説明するための断面図。
【図９】図３の超自己整列異種接合バイポーラトランジ
スタの製造工程を説明するための断面図。
スタの製造工程を説明するための断面図。
【図１０】図３の超自己整列異種接合バイポーラトラン
ジスタの製造工程を説明するための断面図。
ジスタの製造工程を説明するための断面図。
【図１１】図３の超自己整列異種接合バイポーラトラン
ジスタの製造工程を説明するための断面図。
ジスタの製造工程を説明するための断面図。
【図１２】図３の超自己整列異種接合バイポーラトラン
ジスタの製造工程を説明するための断面図。
ジスタの製造工程を説明するための断面図。
【図１３】図３の超自己整列異種接合バイポーラトラン
ジスタの製造工程を説明するための断面図。
ジスタの製造工程を説明するための断面図。
【図１４】図３の超自己整列異種接合バイポーラトラン
ジスタの製造工程を説明するための断面図。
ジスタの製造工程を説明するための断面図。
【図１５】図３の超自己整列異種接合バイポーラトラン
ジスタの製造工程を説明するための断面図。
ジスタの製造工程を説明するための断面図。
【図１６】図３の超自己整列異種接合バイポーラトラン
ジスタの製造工程を説明するための断面図。
ジスタの製造工程を説明するための断面図。
１ ｐ型硅素基板 ２ 埋没コレクタ ３ 第１酸化膜 ４ ベース電極用薄膜 ５ 第２酸化膜 ６ 予備スペーサ ７ コレクタ用単結晶硅素薄膜 ８，１０ 熱酸化膜 ９ ポリシリコンスペーサ １１ 硅素ゲルマニウム薄膜 １２ ｐ型不純物がドープされた硅素ゲルマニウム薄膜 １３ 硅素薄膜 １４ シリサイド層 １５ 第３酸化膜 １６ 酸化膜スペーサ １７ エミッタ層 １８ エミッタ電極 １９ 第４酸化膜 ２０ 金属配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビュンリュル リュム 大韓民国、デェジョン、ユソンク、ガジ ュンドン 161 エレクトロニクス ア ンド テレコミュニケイションズ リサ ーチ インスティテュート内 (72)発明者 テヒョン ハン 大韓民国、デェジョン、ユソンク、ガジ ュンドン 161 エレクトロニクス ア ンド テレコミュニケイションズ リサ ーチ インスティテュート内 (72)発明者 デオークホ チョー 大韓民国、デェジョン、ユソンク、ガジ ュンドン 161 エレクトロニクス ア ンド テレコミュニケイションズ リサ ーチ インスティテュート内 (72)発明者 スーミン リー 大韓民国、デェジョン、ユソンク、ガジ ュンドン 161 エレクトロニクス ア ンド テレコミュニケイションズ リサ ーチ インスティテュート内 (72)発明者 クワンユイ ピュン 大韓民国、デェジョン、ユソンク、ガジ ュンドン 161 エレクトロニクス ア ンド テレコミュニケイションズ リサ ーチ インスティテュート内 (56)参考文献 特開 昭64−53452（ＪＰ，Ａ) 特開 平４−262470（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/732 - 29/737 H01L 21/331
Claims (6)
- 【請求項１】 埋没コレクタが形成された半導体基板上
に、第１酸化膜と、ベース用導電性薄膜と、第２酸化膜
とを順に形成する１段階と、 前記第２酸化膜と導電性薄膜とをパターニングした後、
露出された第２酸化膜および導電性薄膜の側壁に予備ス
ペーサを形成する２段階と、 前記工程を通じて露出された第１酸化膜を除去すること
により活性領域を定義し、定義された活性領域上にコレ
クタ層を選択的に成長させる３段階と、 前記コレクタ層を酸化させて熱酸化膜を形成した後、前
記予備スペーサを除去する４段階と、 結果物の全面にポリシリコン膜を形成した後、熱酸化工
程を行い、第２酸化膜の上部には硅素酸化膜を、前記予
備スペーサが除去された部位にはポリシリコンスペーサ
を形成する５段階と、 前記ベース用導電性薄膜とポリシリコンスペーサとコレ
クタ層とを露出させた後、ＳｉＧｅ層／Ｓｉ層を形成す
る６段階と、 前記ＳｉＧｅ層／Ｓｉ層の上部にベース電極を形成する
７段階と、 ベース電極を定義するマスクを用いて、前記第１酸化膜
の一部を露出させた後、結果物の全面に第３酸化膜を形
成する８段階と、 エミッタを定義するマスクを用いて、エッチングにより
前記ＳｉＧｅ層／Ｓｉ層の表面を露出させた後、エッチ
ング部の側壁に酸化膜スペーサを形成した後、選択的に
エミッタ層を成長させ、その上にエミッタ電極を形成さ
せる９段階と、 金属配線を形成する１０段階とを有することを特徴とす
る超自己整列バイポーラトランジスタの製造方法。 - 【請求項２】 請求項１において、 前記１段階のベース用導電性薄膜を、不純物がドープさ
れたＰ+ポリシリコンにより形成することを特徴とする
超自己整列バイポーラトランジスタの製造方法。 - 【請求項３】 請求項１において、 前記５段階の変わりに、前記予備スペーサが除去された
部位だけシリコンを選択的に成長させることにより、前
記ベース用導電性薄膜と隣接する側壁の部位が ポリシリ
コンからなり、前記コレクタ層と隣接する部位が単結晶
シリコンからなる二重層スペーサを形成する段階を行う
ことを特徴とする超自己整列バイポーラトランジスタの
製造方法。 - 【請求項４】 請求項１において、 前記６段階の異種接合構造のＳｉＧｅ層／Ｓｉ層の界面
に、寄生電位発生による素子性能の劣化を防止するため
に、不純物がドーピングされたＳｉＧｅ層を形成する工
程を付加したことを特徴とする超自己整列バイポーラト
ランジスタの製造方法。 - 【請求項５】 請求項１において、 前記７段階のベース電極は、ベース寄生抵抗を最小化で
きるように、スパッタリング堆積されたシリサイド金属
からなることを特徴とする超自己整列バイポーラトラン
ジスタの製造方法。 - 【請求項６】 請求項１において、 前記３段階のコレクタ層を、前記ベース用導電性薄膜と
同じ程度の高さに成長させることを特徴とする超自己整
列バイポーラトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-52693 | 1995-12-20 | ||
| KR1019950052693A KR100205024B1 (ko) | 1995-12-20 | 1995-12-20 | 초 자기 정렬 바이폴러 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181089A JPH09181089A (ja) | 1997-07-11 |
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Family
ID=19441868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23296796A Expired - Fee Related JP3213549B2 (ja) | 1995-12-20 | 1996-09-03 | 超自己整列バイポーラトランジスタの製造方法 |
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|---|---|
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| KR100233834B1 (ko) * | 1996-12-09 | 1999-12-01 | 한흥섭 | 규소/규소게르마늄 쌍극자 트랜지스터 제조방법 |
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| DE19842106A1 (de) | 1998-09-08 | 2000-03-09 | Inst Halbleiterphysik Gmbh | Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung |
| WO2001037331A1 (en) * | 1999-11-18 | 2001-05-25 | Koninklijke Philips Electronics N.V. | METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE COMPRISING SiGe HBTs |
| US6562688B2 (en) * | 1999-12-23 | 2003-05-13 | Asb, Inc. | Method of manufacturing a bipolar device |
| US6506657B1 (en) | 2000-04-19 | 2003-01-14 | National Semiconductor Corporation | Process for forming damascene-type isolation structure for BJT device formed in trench |
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| US6911716B2 (en) * | 2002-09-09 | 2005-06-28 | Lucent Technologies, Inc. | Bipolar transistors with vertical structures |
| US7038298B2 (en) * | 2003-06-24 | 2006-05-02 | International Business Machines Corporation | High fT and fmax bipolar transistor and method of making same |
| US7541624B2 (en) * | 2003-07-21 | 2009-06-02 | Alcatel-Lucent Usa Inc. | Flat profile structures for bipolar transistors |
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| DE102004053393B4 (de) * | 2004-11-05 | 2007-01-11 | Atmel Germany Gmbh | Verfahren zur Herstellung einer vertikal integrierten Kaskodenstruktur und vertikal integrierte Kaskodenstruktur |
| US7635599B2 (en) * | 2005-09-29 | 2009-12-22 | Hitachi Global Storage Technologies Netherlands B.V. | Three terminal magnetic sensing devices having base lead layers in-plane with collector substrate materials and methods of making the same |
| US7772060B2 (en) * | 2006-06-21 | 2010-08-10 | Texas Instruments Deutschland Gmbh | Integrated SiGe NMOS and PMOS transistors |
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|---|---|---|---|---|
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| US4829016A (en) * | 1987-10-19 | 1989-05-09 | Purdue Research Foundation | Bipolar transistor by selective and lateral epitaxial overgrowth |
| US5106767A (en) * | 1990-12-07 | 1992-04-21 | International Business Machines Corporation | Process for fabricating low capacitance bipolar junction transistor |
| DE4301333C2 (de) * | 1993-01-20 | 2003-05-15 | Daimler Chrysler Ag | Verfahren zur Herstellung von Silizium-Germanium-Heterobipolartransistoren |
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- 1995-12-20 KR KR1019950052693A patent/KR100205024B1/ko not_active IP Right Cessation
-
1996
- 1996-09-03 JP JP23296796A patent/JP3213549B2/ja not_active Expired - Fee Related
- 1996-10-15 US US08/729,840 patent/US5696007A/en not_active Expired - Lifetime
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