JPH0350739A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0350739A JPH0350739A JP18672289A JP18672289A JPH0350739A JP H0350739 A JPH0350739 A JP H0350739A JP 18672289 A JP18672289 A JP 18672289A JP 18672289 A JP18672289 A JP 18672289A JP H0350739 A JPH0350739 A JP H0350739A
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 22
- 238000000605 extraction Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract description 10
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920006264 polyurethane film Polymers 0.000 description 1
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に、高速バイ
ポーラトランジスタの製造方法に関する６ 〔従来の技術〕 従来の高速バイポーラトランジスタは第３図に示すよう
な構造を有している。
ポーラトランジスタの製造方法に関する６ 〔従来の技術〕 従来の高速バイポーラトランジスタは第３図に示すよう
な構造を有している。
まず、ｐ型シリコン基板１の表面は所定領域に形成され
たｎ＋＋埋込みコレクタ層２および素子分離絶縁膜４に
より覆われ、ｎ＋＋埋込みコレクタ層２上には各々所定
領域にｎ型エピタキシャル層３．素子分離絶縁膜４が形
成され、素子分離絶縁膜４で絶縁分離されたエピタキシ
ャル層３の一方の領域の表面にｎ＋型多結晶シリコン膜
５を形成し、熱拡散することによりｎ＋型コレクタ引き
出し領域６を形成しており、エピタキシャル層３の他方
の領域の表面にはｐ“型多結晶シリコン膜７を形成する
。
たｎ＋＋埋込みコレクタ層２および素子分離絶縁膜４に
より覆われ、ｎ＋＋埋込みコレクタ層２上には各々所定
領域にｎ型エピタキシャル層３．素子分離絶縁膜４が形
成され、素子分離絶縁膜４で絶縁分離されたエピタキシ
ャル層３の一方の領域の表面にｎ＋型多結晶シリコン膜
５を形成し、熱拡散することによりｎ＋型コレクタ引き
出し領域６を形成しており、エピタキシャル層３の他方
の領域の表面にはｐ“型多結晶シリコン膜７を形成する
。
その後、全面に絶縁膜８を形成し、エミッタ形成予定領
域を含む所定領域の絶縁ｇ！Ａ８．ｐ＋型多結晶シリコ
ン膜７を順次除去して開孔部を形成した後、熱処理を行
なうことによりｐ＋型多結晶シリコン膜７からｎ型エピ
タキシャル層３中にｎ型不純物を拡散してグラフトベー
ス領域９を形成する。
域を含む所定領域の絶縁ｇ！Ａ８．ｐ＋型多結晶シリコ
ン膜７を順次除去して開孔部を形成した後、熱処理を行
なうことによりｐ＋型多結晶シリコン膜７からｎ型エピ
タキシャル層３中にｎ型不純物を拡散してグラフトベー
ス領域９を形成する。
続いて、開孔部中にイオン注入法によりｎ型不純物を導
入してベース領域１０を形成し、開孔部の側面に側壁絶
縁膜１１を形成する。
入してベース領域１０を形成し、開孔部の側面に側壁絶
縁膜１１を形成する。
その後、開孔部上にｎ ＋型多結晶シリコン膜からなる
ｎゝ型エミッタ電極１２を形成し、ｎ＋＋エミッタ電極
１２からｎ型不純物をベース領域１０中に拡散すること
によりｎ＋型のエミッタ領域１３を形成し、アルミニウ
ム電極１４を形成することで第３図に示すバイポーラト
ランジスタが完成する。
ｎゝ型エミッタ電極１２を形成し、ｎ＋＋エミッタ電極
１２からｎ型不純物をベース領域１０中に拡散すること
によりｎ＋型のエミッタ領域１３を形成し、アルミニウ
ム電極１４を形成することで第３図に示すバイポーラト
ランジスタが完成する。
上述した従来のバイポーラトランジスタは、フォトリソ
グラフィ技術により形成した開孔部の側面に、エミッタ
領域１３とグラフトベース領域９を分離する側壁絶縁膜
１１を形成しているため、エミッタ領域１３はフォトリ
ソグラフィ技術で形成した開孔部寸法より縮小している
。このため側壁絶縁膜１１を厚くしてエミッタ領域１３
を縮小するにしたがい、グラフトベース領域９とエミッ
タ領域１３の間のｎ型不純物濃度が低く層抵抗の高いベ
ース領域１０の部分が長くなるため、ベース抵抗が高く
なるという欠点がある。
グラフィ技術により形成した開孔部の側面に、エミッタ
領域１３とグラフトベース領域９を分離する側壁絶縁膜
１１を形成しているため、エミッタ領域１３はフォトリ
ソグラフィ技術で形成した開孔部寸法より縮小している
。このため側壁絶縁膜１１を厚くしてエミッタ領域１３
を縮小するにしたがい、グラフトベース領域９とエミッ
タ領域１３の間のｎ型不純物濃度が低く層抵抗の高いベ
ース領域１０の部分が長くなるため、ベース抵抗が高く
なるという欠点がある。
例えば、ＥＣＬインバーター回路における遅延時間（１
，、＋）とベース抵抗（Ｒｂｂ）の関係は、Ｒｂｂの増
加とともにｊｐｄも増大することから、バイポーラトラ
ンジスタの高速化に対してＲｂｂの増加は大きな障害な
なる。
，、＋）とベース抵抗（Ｒｂｂ）の関係は、Ｒｂｂの増
加とともにｊｐｄも増大することから、バイポーラトラ
ンジスタの高速化に対してＲｂｂの増加は大きな障害な
なる。
しかし、従来の技術ではグラフトベース領域９とエミッ
タ領域１３の間の領域はベース領域１０で形成されてい
るため、Ｒｂｂを低くするためにベース領域１０のｎ型
不純物濃度を高くするとｈＦＥの低下が起り、好ましく
ない。
タ領域１３の間の領域はベース領域１０で形成されてい
るため、Ｒｂｂを低くするためにベース領域１０のｎ型
不純物濃度を高くするとｈＦＥの低下が起り、好ましく
ない。
従って、側壁絶縁膜１１の厚さには限界があり、結果と
してエミッタ領域１３の縮小も制限されるという欠点が
ある。
してエミッタ領域１３の縮小も制限されるという欠点が
ある。
以上説明した従来の問題点を解決するための手段として
本発明は、 シリコン基板上にあるｎ型のエピタキシャル層上の所定
位置に形成されたρ“型の多結晶シリコン膜からエピタ
キシャル層に不純物を導入してｐ＋型ダグラフトベース
領域なるベース引き出し領域を形成し、クラフトベース
領域に囲まれた領域にベース領域、エミッタ領域を形成
して成るバイポーラトランジスタの製造方法において、
ｐ１型多結晶シリコン膜および第１の絶縁膜を形成する
工程、 エミッタ形成予定領域上の第１の絶縁膜 ｐ ＋型多結
晶シリコン膜を順次除去し、開孔部を形成する工程、 開孔部の側面に耐酸化性の第１の側壁絶縁膜を形成する
工程、 開孔部に露呈したエピタキシャル層を酸化して第２の絶
縁膜を形成し、同時にｐ＋型多結晶シリコン膜からｐ型
不純物をエピタキシャル層に導入して高濃度のベース引
き出し領域であるところのｐ＋型ダグラフトベース領域
形成する工程、第１の側壁絶縁膜を除去し、露呈したエ
ピタキシャル層にｎ型の不純物を導入して中濃度のベー
ス引き出し領域であるところのベース接続領域を形成す
る工程、 第２の絶縁膜を除去し、露呈したエピタキシャル層にｐ
型の不純物を導入して低濃度のｐ型ベース領域を形成す
る工程、 開孔部の側面に、膜厚が第１の側壁絶縁膜より厚い第２
の側壁絶縁膜を形成する工程、第２の側壁絶縁膜に囲ま
れた開孔部のベース領域にｎ型の不純物を導入してｎ＋
＋エミッタ領域を形成する工程、 を有している。
本発明は、 シリコン基板上にあるｎ型のエピタキシャル層上の所定
位置に形成されたρ“型の多結晶シリコン膜からエピタ
キシャル層に不純物を導入してｐ＋型ダグラフトベース
領域なるベース引き出し領域を形成し、クラフトベース
領域に囲まれた領域にベース領域、エミッタ領域を形成
して成るバイポーラトランジスタの製造方法において、
ｐ１型多結晶シリコン膜および第１の絶縁膜を形成する
工程、 エミッタ形成予定領域上の第１の絶縁膜 ｐ ＋型多結
晶シリコン膜を順次除去し、開孔部を形成する工程、 開孔部の側面に耐酸化性の第１の側壁絶縁膜を形成する
工程、 開孔部に露呈したエピタキシャル層を酸化して第２の絶
縁膜を形成し、同時にｐ＋型多結晶シリコン膜からｐ型
不純物をエピタキシャル層に導入して高濃度のベース引
き出し領域であるところのｐ＋型ダグラフトベース領域
形成する工程、第１の側壁絶縁膜を除去し、露呈したエ
ピタキシャル層にｎ型の不純物を導入して中濃度のベー
ス引き出し領域であるところのベース接続領域を形成す
る工程、 第２の絶縁膜を除去し、露呈したエピタキシャル層にｐ
型の不純物を導入して低濃度のｐ型ベース領域を形成す
る工程、 開孔部の側面に、膜厚が第１の側壁絶縁膜より厚い第２
の側壁絶縁膜を形成する工程、第２の側壁絶縁膜に囲ま
れた開孔部のベース領域にｎ型の不純物を導入してｎ＋
＋エミッタ領域を形成する工程、 を有している。
次に本発明について図面を讐照して説明する。
第１図（ａ）〜（ｆ）は本発明の第１の実施個分示す工
程順断面図である。
程順断面図である。
まず、第１図（ａ＞に示すように、ｐ型シリコン基板１
の表面は所定領域に形成されたｎ＋＋埋込みコレクタ層
２および素子分離絶縁［４により覆われ、ｎ＋＋埋込み
コレクタ層２上には各々所定領域にｎ型エピタキシャル
層３．素子分離絶縁膜４が形成され、素子分離絶縁膜４
で絶縁分離されたエピタキシャル層３の一方の領域の表
面に０＋型多結晶シリコン膜５を形成し、熱拡散するこ
とによりｎ＋型コレクタ引き出し領域６を形成しており
、エピタキシャル層３の他方の領域の表面にはｐ４型多
結晶シリコン膜７を形成する。
の表面は所定領域に形成されたｎ＋＋埋込みコレクタ層
２および素子分離絶縁［４により覆われ、ｎ＋＋埋込み
コレクタ層２上には各々所定領域にｎ型エピタキシャル
層３．素子分離絶縁膜４が形成され、素子分離絶縁膜４
で絶縁分離されたエピタキシャル層３の一方の領域の表
面に０＋型多結晶シリコン膜５を形成し、熱拡散するこ
とによりｎ＋型コレクタ引き出し領域６を形成しており
、エピタキシャル層３の他方の領域の表面にはｐ４型多
結晶シリコン膜７を形成する。
次に、第１図（ｂ）に示すように、全面に第１の酸ｆヒ
膜８ａを形成し、フォトリソグラフィ技術を用いてエミ
ッタ形成予定領域上の第１の酸化膜８ａ、ｐ＋型多結晶
シリコン膜７を異方性エツチングにより順次除去し、エ
ミッタ開孔部１５を形成する。
膜８ａを形成し、フォトリソグラフィ技術を用いてエミ
ッタ形成予定領域上の第１の酸化膜８ａ、ｐ＋型多結晶
シリコン膜７を異方性エツチングにより順次除去し、エ
ミッタ開孔部１５を形成する。
次に、第１図（ｃ）に示すように、全面にシリコン窒化
膜のような耐酸化性絶縁膜を１０００〜２０００人形成
し、異方性エツチングによるエッチパックにより、エミ
ッタ開孔部１５の側面にのみ第１の側壁絶縁膜１１ａを
形成する。その後、露呈しているｎ型エピタキシャル層
３の表面を酸化して第２の絶縁膜８ｂを５００〜１００
０人形成し、同時にｐ＋型多結晶シリコン膜７がらｐ型
不純物をｎ型エピタキシャル層３に拡散し、高濃度のベ
ース引き出し領域であるところのｐ＋型のグラフトベー
ス領域９を形成する。
膜のような耐酸化性絶縁膜を１０００〜２０００人形成
し、異方性エツチングによるエッチパックにより、エミ
ッタ開孔部１５の側面にのみ第１の側壁絶縁膜１１ａを
形成する。その後、露呈しているｎ型エピタキシャル層
３の表面を酸化して第２の絶縁膜８ｂを５００〜１００
０人形成し、同時にｐ＋型多結晶シリコン膜７がらｐ型
不純物をｎ型エピタキシャル層３に拡散し、高濃度のベ
ース引き出し領域であるところのｐ＋型のグラフトベー
ス領域９を形成する。
次に、第１図（ｄ）に示すように、第１の側壁絶縁膜１
１ａを除去し、第１の側壁絶縁膜１１ａに接していたｎ
型エピタキシャル層３を露呈し、２０ｋｅＶ程度の低エ
ネルギーでのイオン注入により中濃度のｐ型不純物を導
入して中濃度のベース引き出し領域であるところのｐ型
のベース接続領域１６を形成する。
１ａを除去し、第１の側壁絶縁膜１１ａに接していたｎ
型エピタキシャル層３を露呈し、２０ｋｅＶ程度の低エ
ネルギーでのイオン注入により中濃度のｐ型不純物を導
入して中濃度のベース引き出し領域であるところのｐ型
のベース接続領域１６を形成する。
次に、第１図（ｅ）に示すように、第２の絶縁膜８ｂを
除去し、露呈したｎ型エピタキシャル層３の表面に１０
〜２０ｋｅＶ程度の低エネルギーでのイオン注入により
低濃度のｐ型不純物を導入してｐ型のベース領域１０を
形成する。その後、全面に第１の側壁絶縁膜１１ａより
厚い絶縁膜（１５００〜３０００人程度）を形成鹿島異
方性エツチングによるエッチバックにより、エミッタ開
孔部１５の側面にのみ第２の側壁絶縁膜１１ｂを形成す
る。
除去し、露呈したｎ型エピタキシャル層３の表面に１０
〜２０ｋｅＶ程度の低エネルギーでのイオン注入により
低濃度のｐ型不純物を導入してｐ型のベース領域１０を
形成する。その後、全面に第１の側壁絶縁膜１１ａより
厚い絶縁膜（１５００〜３０００人程度）を形成鹿島異
方性エツチングによるエッチバックにより、エミッタ開
孔部１５の側面にのみ第２の側壁絶縁膜１１ｂを形成す
る。
次に、エミッタ開孔部１５上にｎ＋型多結晶シリコン膜
からなるｎ＋＋エミッタ電極１２を形成し、ｎ＋＋エミ
ッタ電極１２からｎ型不純糎をベース領域１０中に拡散
することによりｎ１型のエミッタ領域１３を形成し、ア
ルミニウム電極１４を形成することで、第１図（ｆ）に
示すバイポーラトランジスタが完成する。
からなるｎ＋＋エミッタ電極１２を形成し、ｎ＋＋エミ
ッタ電極１２からｎ型不純糎をベース領域１０中に拡散
することによりｎ１型のエミッタ領域１３を形成し、ア
ルミニウム電極１４を形成することで、第１図（ｆ）に
示すバイポーラトランジスタが完成する。
第２図は本発明の第２の実施例を示す断面図である。
まず、ｐ型シリコン基板１の表面は所定領域に形成され
たｎ＋＋埋込みコレクタ層２および素子分離絶縁膜４に
より覆われ、ｎ＋＋埋込みコレクタ層２上には各々所定
領域にｎ型エピタキシャル層３．素子分離絶縁膜４が形
成され、素子分離絶縁＠４で絶縁分離されたエピタキシ
ャル層３の−方の領域の表面にｎ＋型多結晶シリコン膜
５を形成し、熱拡散することによりｎ＋型コレクタ引き
出し領域６を形成しており、エピタキシャル層３の他方
の領域の表面にはｐ１型多結晶シリコン膜７を形成する
。
たｎ＋＋埋込みコレクタ層２および素子分離絶縁膜４に
より覆われ、ｎ＋＋埋込みコレクタ層２上には各々所定
領域にｎ型エピタキシャル層３．素子分離絶縁膜４が形
成され、素子分離絶縁＠４で絶縁分離されたエピタキシ
ャル層３の−方の領域の表面にｎ＋型多結晶シリコン膜
５を形成し、熱拡散することによりｎ＋型コレクタ引き
出し領域６を形成しており、エピタキシャル層３の他方
の領域の表面にはｐ１型多結晶シリコン膜７を形成する
。
次に、全面に第１の酸化膜８ａを形成し、フォトリング
ラフィ技術を用いてエミッタ形成予定領域上の第１の酸
化膜８ａ、ｐ＋型多結晶シリコン膜７を異方性エツチン
グにより順次除去し、エミッタ開孔部を形成する。
ラフィ技術を用いてエミッタ形成予定領域上の第１の酸
化膜８ａ、ｐ＋型多結晶シリコン膜７を異方性エツチン
グにより順次除去し、エミッタ開孔部を形成する。
次に、全面にシリコン窒化膜のような耐酸化性絶縁膜を
１０００〜２０００人形成し、異方性エツチングによる
工・ソチバックにより、エミッタ開孔部の側面にのみ第
１の側壁絶縁膜を形成する。
１０００〜２０００人形成し、異方性エツチングによる
工・ソチバックにより、エミッタ開孔部の側面にのみ第
１の側壁絶縁膜を形成する。
その後、露呈しているｎ型エピタキシャル層３の表面を
酸化して第２の絶縁膜を５００〜１０００人形成し、同
時にｐ′″型多結晶シリコン膜７からｎ型不純物をｎ型
エピタキシャル層３に拡散し、高濃度のベース引き出し
領域であるところのｐ＋型のグラフトベース領域９を形
成する。
酸化して第２の絶縁膜を５００〜１０００人形成し、同
時にｐ′″型多結晶シリコン膜７からｎ型不純物をｎ型
エピタキシャル層３に拡散し、高濃度のベース引き出し
領域であるところのｐ＋型のグラフトベース領域９を形
成する。
次に、第１の側壁絶縁膜１１ａを除去し、第１の側壁絶
縁膜に接していたｎ型エピタキシャル層３を露呈し、２
０ｋｅＶ程度の低エネルギーでのイオン注入により中濃
度のｎ型不純物を導入し、中濃度のベース引き出し領域
であるところのｐ型のベース接続領域１６を形成する。
縁膜に接していたｎ型エピタキシャル層３を露呈し、２
０ｋｅＶ程度の低エネルギーでのイオン注入により中濃
度のｎ型不純物を導入し、中濃度のベース引き出し領域
であるところのｐ型のベース接続領域１６を形成する。
その後、エミッタ開孔部内に露呈したｐ＋型多結晶シリ
コン膜７の側面およびベース接続領域１６上に、５選択
的に高融点シリサイドであるところのＴｉシリサイド１
７を形成する。
コン膜７の側面およびベース接続領域１６上に、５選択
的に高融点シリサイドであるところのＴｉシリサイド１
７を形成する。
次に、第２の絶縁膜８ｂを除去し、露呈したｎ型エピタ
キシャル層３の表面に１０〜２０ ｋ ｅ Ｖ程度の低
エネルギーでのイオン注入により低濃度のｎ型不純物を
導入してｐ型のベース領域１０を形成する。その後、全
面に第１の側壁絶縁膜１１ａより厚い絶縁膜（１５００
〜３０００人程度）を形成し鹿島方性エツチングによる
エッチバックにより、エミ・ツタ開孔部１５の側面にの
み第２の側壁絶縁膜１１ｂを形成する。
キシャル層３の表面に１０〜２０ ｋ ｅ Ｖ程度の低
エネルギーでのイオン注入により低濃度のｎ型不純物を
導入してｐ型のベース領域１０を形成する。その後、全
面に第１の側壁絶縁膜１１ａより厚い絶縁膜（１５００
〜３０００人程度）を形成し鹿島方性エツチングによる
エッチバックにより、エミ・ツタ開孔部１５の側面にの
み第２の側壁絶縁膜１１ｂを形成する。
次に、エミッタ開孔部１５上にｎ＋型型詰結晶シリコン
膜らなるｎ４型エミツタ電極１２を形成し、ｎ＋＋エミ
ッタ電極１２からｎ型不純物をベース領域１０中に拡散
することによりｎ＋型のエミッタ領域１３を形成し、ア
ルミニウム電極１４を形成することで、第２図に示すバ
イポーラトランジスタが完成する。
膜らなるｎ４型エミツタ電極１２を形成し、ｎ＋＋エミ
ッタ電極１２からｎ型不純物をベース領域１０中に拡散
することによりｎ＋型のエミッタ領域１３を形成し、ア
ルミニウム電極１４を形成することで、第２図に示すバ
イポーラトランジスタが完成する。
本実施例では、ベース接続領域上に低抵抗の金属シリサ
イドが形成されるため、ベース抵抗はさらに低くなる。
イドが形成されるため、ベース抵抗はさらに低くなる。
以上説明したように本発明は、高濃度のグラフトベース
領域とエミッタ領域との間に中濃度のベース接続領域を
設けることにより、クラフトベース領域とエミッタ領域
とを分離する側壁絶縁膜の膜厚を厚くして、エミッタ寸
法をフォトリソグラフィ技術で開孔したエミッタ開孔部
より縮小することが可能となり、同時に、ｈＦＥを低下
させることなくベース抵抗（Ｒｂｂ）を従来に比べ低く
することが出来ることから、バイポーラトランジスタの
高速化に効果がある。
領域とエミッタ領域との間に中濃度のベース接続領域を
設けることにより、クラフトベース領域とエミッタ領域
とを分離する側壁絶縁膜の膜厚を厚くして、エミッタ寸
法をフォトリソグラフィ技術で開孔したエミッタ開孔部
より縮小することが可能となり、同時に、ｈＦＥを低下
させることなくベース抵抗（Ｒｂｂ）を従来に比べ低く
することが出来ることから、バイポーラトランジスタの
高速化に効果がある。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を示す工
程順断面図、第２図は第２の実施例を示す断面図、第３
図は従来例を示す断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ＋＋埋込みコレ
クタ層、３・・・ｎ型エピタキシャル層、４・・・絶縁
分離膜、５・・・ｎ＋型型詰結晶シリコン膜６・・・ｎ
＋型コレクタ引き出し領域、７・・・ｐ＋型多結晶シリ
コン膜、８・・・絶縁膜、８ａ・・・第１の絶縁膜、８
ｂ・・・第２の絶縁膜、９・・・グラフトベース領域、
１０・・・ベース領域、１１・・・側壁絶縁膜、１１．
ａ・・・第１の側壁絶縁膜、ｌｌｂ・・・第２の側壁
絶縁膜、１２・・・ｎ′″型エミッタ電極、１３・・・
エミッタ領域、１４・・・アルミニウム電極、１５・・
・エミッタ開孔部、１６・・・ベース接続領域、１７・
・・Ｔ Ｌシリサイド層。
程順断面図、第２図は第２の実施例を示す断面図、第３
図は従来例を示す断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ＋＋埋込みコレ
クタ層、３・・・ｎ型エピタキシャル層、４・・・絶縁
分離膜、５・・・ｎ＋型型詰結晶シリコン膜６・・・ｎ
＋型コレクタ引き出し領域、７・・・ｐ＋型多結晶シリ
コン膜、８・・・絶縁膜、８ａ・・・第１の絶縁膜、８
ｂ・・・第２の絶縁膜、９・・・グラフトベース領域、
１０・・・ベース領域、１１・・・側壁絶縁膜、１１．
ａ・・・第１の側壁絶縁膜、ｌｌｂ・・・第２の側壁
絶縁膜、１２・・・ｎ′″型エミッタ電極、１３・・・
エミッタ領域、１４・・・アルミニウム電極、１５・・
・エミッタ開孔部、１６・・・ベース接続領域、１７・
・・Ｔ Ｌシリサイド層。
Claims (1)
- 【特許請求の範囲】 シリコン基板上にある一導電型のエピタキシャル層上の
所定位置に形成された逆導電型の多結晶シリコン膜から
前記エピタキシャル層に不純物を導入してベース引き出
し領域を形成し、前記ベース引き出し領域に囲まれた領
域にベース領域、エミッタ領域を形成して成るバイポー
ラトランジスタの製造方法において、 前記一導電型のエピタキシャル層上の所定位置に、前記
逆導電型の多結晶シリコン膜および第１の絶縁膜を形成
する工程、 エミッタ形成予定領域上の前記第１の絶縁膜、前記多結
晶シリコン膜を順次除去し、開孔部を形成する工程、 前記開孔部の側面に耐酸化性の第１の側壁絶縁膜を形成
する工程、 前記開孔部に露呈した前記エピタキシャル層を酸化して
第２の絶縁膜を形成し、同時に前記逆導電型の多結晶シ
リコン膜から逆導電型不純物を前記エピタキシャル層に
導入して高濃度のベース引き出し領域を形成する工程、 前記第１の側壁絶縁膜を除去し、露呈した前記エピタキ
シャル層に逆導電型の不純物を導入して中濃度のベース
引き出し領域を形成する工程、前記第２の絶縁膜を除去
し、露呈した前記エピタキシャル層に逆導電型の不純物
を導入して低濃度のベース領域を形成する工程、 前記開孔部の側面に、膜厚が前記第１の側壁絶縁膜より
厚い第２の側壁絶縁膜を形成する工程、前記第２の側壁
絶縁膜に囲まれた開孔部の前記ベース領域に一導電型の
不純物を導入してエミッタ領域を形成する工程、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18672289A JPH0350739A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18672289A JPH0350739A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350739A true JPH0350739A (ja) | 1991-03-05 |
Family
ID=16193491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18672289A Pending JPH0350739A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350739A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488345A (en) * | 1993-07-02 | 1996-01-30 | Yazaki Corporation | Disconnection mechanism for a dark current fuse |
| US5632654A (en) * | 1995-01-20 | 1997-05-27 | Yazaki Corporation | Fuse connection structure |
-
1989
- 1989-07-18 JP JP18672289A patent/JPH0350739A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488345A (en) * | 1993-07-02 | 1996-01-30 | Yazaki Corporation | Disconnection mechanism for a dark current fuse |
| US5629663A (en) * | 1993-07-02 | 1997-05-13 | Yazaki Corporation | Disconnection mechanism for a dark current fuse |
| US5680088A (en) * | 1993-07-02 | 1997-10-21 | Yazaki Corporation | Disconnection mechanism for a dark current fuse |
| US5632654A (en) * | 1995-01-20 | 1997-05-27 | Yazaki Corporation | Fuse connection structure |
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