JP2000323665A

JP2000323665A - 半導体装置の製法

Info

Publication number: JP2000323665A
Application number: JP2000129241A
Authority: JP
Inventors: Hiroki Hozumi; 宏紀保積; Shinichi Araki; 新一荒木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-01-01
Filing date: 2000-04-28
Publication date: 2000-11-24

Abstract

(57)【要約】【課題】抵抗体の段差部での絶縁膜の脆弱さを防止
し、電極、配線の段切れを防止すると共に、抵抗体とこ
の上を跨ぐ配線間の耐圧向上を図り、半導体装置の歩留
りを改善する。【解決手段】半導体装置特に抵抗体の製法において、
基板４１上に絶縁層４２を形成し、その上に不純物を含
む半導体膜４３を形成し、半導体膜４３をプラズマ処理
により所定のパターンで形成して抵抗体４５を形成した
後、この抵抗体４５を含む全面に窒化シリコン膜４６及
びその上に酸化シリコン膜４７を連続的に形成し、しか
る後、酸化シリコン膜４７及び窒化シリコン膜４６に開
口を設け、抵抗体４５に接続する電極４９Ａ，４９Ｂを
形成するようになす。また、上記抵抗体４５を形成する
際に、半導体膜４３上にフォトレジスト４４を所定のパ
ターンに形成し、フォトレジスト４４をマスクとして反
応性イオンエッチングにより半導体膜４３をパターニン
グした後、アッシング処理により抵抗体４５上のフォト
レジスト４４を除去するようになす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製
法、特に多結晶半導体膜による抵抗体の製法に関する。

【０００２】

【従来の技術】従来、半導体装置の抵抗体としては、半
導体基体中に形成した拡散層を抵抗体として用いる拡散
抵抗体が主に使用されていた。この拡散抵抗体は、例え
ばｎ形エピタキシャル層の表面部にボロンを導入しｐ ⁺
拡散領域として、その両端に電極（例えばＡｌ電極等）
を形成して構成されるものである。

【０００３】近年、多結晶シリコン膜を抵抗体として用
いる多結晶シリコン抵抗体が導入されつつある。この多
結晶シリコン抵抗体は、図９に示すようにシリコン基板
１の主面に形成したフィールド絶縁層（ＳｉＯ₂層）２
上に抵抗体となる不純物含有の多結晶シリコン膜３を形
成し、この多結晶シリコン膜３を含む全面にＣＶＤ（化
学気相成長）法によるＳｉＯ₂膜４を被着形成して後、
コンタクトホールを通じて多結晶シリコン膜３の両端に
対のＡｌ電極（配線）６を形成して構成される。この多
結晶シリコン抵抗体７は、上記の拡散抵抗体に比べて次
のような特徴を有している。（ｉ）拡散抵抗体では周囲半導体領域との間に逆バイ
アス電圧を印加して接合分離しているので空乏層によっ
て抵抗値が変わる所請バックバイアス依存牲があるが、
多結晶シリコン抵抗体７ではこのようなバックバイアス
依存牲がない。（ii）拡散抵抗体では之に与える電位で空乏層の広が
りが変わることによって抵抗値が変わる所請セルフバイ
アス依存牲があるが、多結晶シリコン抵抗体７ではこの
ようなセルフバイアス依存牲がない。（iii ）拡散抵抗体では面方位により抵抗値が変わり、
また組立時（例えばモールド時）の応力の影響で抵抗値
が変わるが、多結晶シリコン抵抗体７ではこのような面
方位の影響がなく、組立時応力の影響も少ない。（iv）多結晶シリコン抵抗体の方が温度特性に関して
有利である。

【０００４】一方、従来バイポーラトランジスタにおい
て、ベース取出し電極及びエミッタ取出し電極を多結晶
シリコン膜で形成し、エミッタ取出し用の多結晶シリコ
ン膜からの不純物拡散でセルフファライン的にベース領
域及びエミッタ領域を形成して成る超高速バイポーラト
ランジスタが提案されている。

【０００５】図１１及び図１２は、この超高速バイポー
ラトランジスタの製法例を示す。図１１Ａに示すよう
に、第１導電形例えばｐ形のシリコン基板１１の一主面
に第２導電形即ちｎ形のコレクタ埋込み領域１２及びｐ
形チャンネルストップ領域１３を形成した後、ｎ形のエ
ピタキシャル層１４を成長する。コレクタ埋込み領域１
２に達する高濃度のｎ形コレクタ取出し領域１５を形成
し、このコレクタ取出し領域１５及び爾後ベース領域、
エミッタ領域を形成するべき領域１４Ａを除いて選択酸
化によるフィールド絶縁膜１６を形成する。次いで、全
面に薄い絶縁膜例えばＳｉＯ₂膜１７を形成し、領域１
４Ａに対応する部分を開口した後、ＣＶＤ法によりベー
ス取出し電極となる第１の多結晶シリコン膜１８を形成
し、この多結晶シリコン膜１８にｐ形不純物のボロンを
ドーズする。しかる後、ベース取出し電極の外形形状に
対応するパターンの第１のレジストマスク１９を介して
ｐ⁺多結晶シリコン膜１８をパターニングする。

【０００６】次に、図１１Ｂに示すように、パターニン
グしたｐ⁺多結晶シリコン膜１８を含む全面にＣＶＤ法
によりＳｉＯ₂膜２０を被着形成した後、第２のレジス
トマスク２１を形成する。そして、このレジストマスク
２１を介して真性ベース領域及びエミッタ領域を形成す
べき活性部に対応する部分のＳｉＯ₂膜２０及びｐ⁺多
結晶シリコン膜１８を選択的にエッチング除去し、開口
２３を形成すると共に、ｐ⁺多結晶シリコン膜１８から
なるベース取出し電極２２を形成する。

【０００７】次に、図１２Ｃに示すように、この開口２
３を通じてｐ形不純物のボロンをイオン注入し領域１４
Ａの面に爾後形成する外部ベース領域と真牲ベース領域
とを接続するためのリンクベース領域２４を形成する。
次いで、ＳｉＯ₂膜をＣＶＤ法により被着形成した後、
９００℃程度の熱処理でＣＶＤＳｉＯ₂膜をデンシフ
ァイ（緻密化）する。このときの熱処理で、ｐ⁺多結晶
シリコン膜のベース取出し電極２２からのボロン拡散で
一部外部ベース領域２６が形成される。その後、エッチ
バックして開口２３に臨むベース取出し電極２２の内壁
にＳｉＯ₂によるサイドウォール２５を形成する。

【０００８】次に、図１２Ｄに示すように、サイドウォ
ール２５で規制された開口２７に最終的にエミッタ取出
し電極となる第２の多結晶シリコン膜２８をＣＶＤ法に
より形成し、多結晶シリコン膜２８にｐ形不純物（例え
ばＢ又はＢＦ₂）をイオン注入しアニールして活性部に
ｐ形真牲ベース領域２９を形成し、続いてｎ形不純物
（例えばヒ素）をイオン注入しアニールしてｎ形エミッ
タ領域３０を形成する。或は、多結晶シリコン膜２８に
ｐ形不純物及びｎ形不純物をイオン注入した後、同時に
アニールしてｐ形真性ベース領域２９及びｎ形エミッタ
領域３０を形成する。このベース及びエミッタ形成時の
アニール処理で、同時にｐ⁺多結晶シリコンのベース取
出し電極２２からのボロン拡散で最終的に外部ベース領
域２６が形成される。なお、真性ベース領域２９はリン
クベース領域２４より不純物濃度は大きい。しかる後、
コンタクトホールを形成し、メタル（例えばＡｌ）によ
るベース電極３１、コレクタ電極３２及びエミッタ電極
３３を形成する。この様にして超高速バイポーラトラン
ジスタ３４が構成される。

【０００９】このような超高速バイポーラトランジスタ
を含む高速バイポーラＬＳＩ、Ｂｉ−ＣＭＯＳＬＳＩ
等に上述の多結晶シリコン抵抗体が用いられる。

【００１０】

【発明が解決しようとする課題】しかし乍ら、上述の多
結晶シリコン抵抗体はフィールド絶縁層２上に形成され
るので段差が増大する。これが為に、図９の段差部Ａに
おけるＣＶＤＳｉＯ₂膜２８のカバレージに基因して
上層Ａｌ電極（配線）６に段切れが生じたり、エレクト
ロマイグレーションが発生する。また、同じく段差部Ａ
でのＣＶＤＳｉＯ₂膜４が膜質的に脆弱なことによ
り、図１０で示すように、抵抗体７上をＡｌ配線８がク
ロスオーバした場合、段差の部分Ｂにおいて多結晶シリ
コン抵抗体７−Ａｌ配線８間でのリーク電流の発生が考
えられる。

【００１１】なお、ＣＶＤＳｉＯ₂膜４の膜質が悪く
なる理由は次のように考えられる。抵抗体とすベく多結
晶シリコン膜３をレジストマスクを介して例えばＲＩＥ
（反応性イオンエッチング）でパターニングしたとき
に、フィールド絶縁層２表面がダメージを受け、また、
レジストマスク剥離（アッシング）時に多結晶シリコン
膜３表面が汚染され且つダメージを受けるため、この上
に堆積するＣＶＤＳｉＯ₂膜４は薄く且つより脆弱と
なる。

【００１２】一方、多結晶シリコン抵抗体の場合、薄膜
厚を固定すれば、不純物の種類、ドーズ量等によりシー
ト抵抗をコントロールすることができる。しかしなが
ら、ボロン（Ｂ）、ヒ素（Ａｓ）、リン（Ｐ）等、それ
ぞれに特徴はあるも、ある一定量以上ドーズ量を増す
と、その不純物の偏析などの影響によりシート抵抗が下
がらず逆に増大する傾向を持つ様になる。図７はボロン
ドーズ量依存牲の模式図であり、曲線ａ₂が従来の場合
を示し、図８はリン又はヒ素ドーズ量依存牲の模式図で
あり、曲線ｂ₂が従来の場合を示す。この様に薄膜の多
結晶シリコン抵抗体（通常は高抵抗を得るために用いら
れる）で低抵抗を得ることは困難であった。

【００１３】本発明は、上述の点に鑑み、安定した良質
の絶縁膜の形成を可能にし、電極、配線の段切れ、又は
抵抗体−配線間にリーク電流を生じない信頼性の高い抵
抗体を形成できるようにするものである。

【００１４】

【課題を解決するための手段】本発明は、抵抗体を有し
て成る半導体装置の製法において、基板４１上に絶縁層
４２を形成し、絶縁層４２上に不純物を含む半導体膜４
３を形成し、半導体膜４３をプラズマ処理により所定の
パターンで形成して抵抗体４５を形成した後、この抵抗
体４５を含む全面に窒化シリコン膜４６及びその上に酸
化シリコン膜４７を連続的に形成し、しかる後、酸化シ
リコン膜４７及び窒化シリコン膜４６に開口を設け、抵
抗体４５に接続する電極４９Ａ，４９Ｂを形成するよう
になす。

【００１５】また本発明は、抵抗体を有して成る半導体
装置の製法において、基板４１上に絶縁層４２を形成
し、絶縁層４２上に不純物を含む半導体膜４３を形成
し、半導体膜４３上にフォトレジスト４４を所定のパタ
ーンに形成し、フォトレジスト４４をマスクとして反応
性イオンエッチングにより半導体膜４３をパターニング
して抵抗体４５を形成した後、アッシング処理により抵
抗体４５上のフォトレジスト４４を除去し、抵抗体４５
を含む全面に窒化シリコン膜４６及びその上に酸化シリ
コン膜４７を連続的に形成し、しかる後、酸化シリコン
膜４７及び窒化シリコン膜４６に開口を設け、抵抗体４
５に接続する電極４９Ａ，４９Ｂを形成するようにな
す。

【００１６】上述の本発明に係る第１の製法において、
半導体膜４３をプラズマ処理により所定のパターンで形
成して抵抗体４５を形成した際に絶縁層４２表面や抵抗
体４５表面がダメージ、汚染を受けていても、この上の
窒化シリコン膜４６は、カバレージ良く且つ緻密な膜質
で形成される。従って、この窒化シリコン膜４６を介し
て酸化シリコン膜４７が形成され、全体としてカバレー
ジの良い、安定した絶縁膜５１が形成される。従って、
絶縁膜５１のカバレージに基因する電極、配線の段切
れ、エレクトロマイグレーションの発生はない。また抵
抗体４５上を跨ぐ配線８と抵抗体４５との間の耐圧が向
上し、両者間でのリーク電流の発生もない。

【００１７】また、上述の本発明に係る第２の製法にお
いて、反応性イオンエッチングによる半導体膜４３のパ
ターニング時に絶縁層４２表面がダメージを受け、また
アッシング処理によるレジストマスク４４の除去時に抵
抗体４５表面がダメージ、汚染を受けても、この上の窒
化シリコン膜４６は、カバレージ良く且つ緻密な膜質で
形成される。従って、第１の製法と同様に、全体として
カバレージの良い、安定した絶縁膜５１が形成されるた
め、絶縁膜５１のカバレージに基因する電極、配線の段
切れ、エレクトロマイグレーションの発生はない。また
抵抗体４５上を跨ぐ配線８と抵抗体４５との間の耐圧が
向上し、両者間でのリーク電流の発生もない。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。図１及び図２は本発明に係る半導体装
置における、その抵抗体の製法の一例である。

【００１９】本例においては、図１Ａに示すように、半
導体基体例えばシリコン基体４１の主面上にフィールド
絶縁層４２を形成し、このフィールド絶縁層４２上に膜
厚１０００〜４０００Å程度の多結晶シリコン膜４３を
ＣＶＤ法により被着形成する。フィールド絶縁層４２と
しては、例えば選択酸化（ＬＯＣＯＳ）によるＳｉＯ ₂
層、或はＣＶＤ法によるＳｉＯ₂層等で形成することが
できる。

【００２０】次に、図１Ｂに示すように、多結晶シリコ
ン膜４３中に不純物例えばボロンをイオン注入した後、
フォトリソグラフィー技術を用いて多結晶シリコン膜４
３の抵抗体となるべき領域上に選択的にレジストマスク
４４を形成する。そして、レジストマスク４４を介して
例えばＲＩＥによりパターニングして抵抗体本体４５を
形成する。

【００２１】次に、図２Ｃに示すように、レジストマス
ク４４をアッシング処理して剥離した後、抵抗体本体４
５を含む全面に例えば７００℃の減圧ＣＶＤによる窒化
シリコン（Ｓｉ₃Ｎ₄）膜４６を被着形成し、その上に
例えば３５０℃の常圧ＣＶＤによる酸化シリコン（Ｓｉ
Ｏ₂）膜４７を被着形成する。ここで、窒化シリコン膜
４６は、多結晶シリコン膜のパターニング時でダメージ
を受けたフィールド絶縁層４２上及びレジストアッシン
グ時で汚染、ダメージを受けた抵抗体本体４５表面上に
おいても、緻密な膜として形成され、カバレージが極め
て良く、ピンホールが少ない。したがって、この膜質良
好な窒化シリコン膜４６上に形成される酸化シリコン膜
４７もまた膜質よく安定に形成される。

【００２２】しかる後、酸化シリコン膜４７及び窒化シ
リコン膜４６を選択的に除去して抵抗体本体４５の両端
に対応する部分に対のコンタクトホール４８を形成し、
例えばＡｌをスパッタリング形成した後、之をパターニ
ングして抵抗体本体４５の両端に対の電極４９Ａ及び４
９Ｂを形成し、シンター処理して図２Ｄに示す目的の多
結晶シリコン抵抗体５０を得る。

【００２３】上述の製法によれば、多結晶シリコン膜４
３をＲＩＥによりパターニングしたときはフィールド絶
縁層４２の表面がダメージを受け、また抵抗体本体４５
上のレジストマスク４４をアッシング処理する際に抵抗
体本体４５の表面が汚染、ダメージを受けるが、この上
に窒化シリコン膜４６及び酸化シリコン膜４７を連続し
て被着形成することにより、カバレージが良く、且つ膜
厚も十分な安定した絶縁膜即ちＣＶＤ膜５１が形成され
る。即ち、窒化シリコン膜４６はダメージ等を受けた面
上においてもカバレージ良く、緻密な膜として形成され
るので、この上に形成される酸化シリコン膜４７はダメ
ージ等の影響を受けずに、膜質の良い安定な膜となる。

【００２４】従って、カバレージに基因するＡｌ電極４
９Ａ，４９Ｂの段切れはなく、エレクトロマイグーショ
ンの発生もない。そして、このＣＶＤ膜５１を介して抵
抗体５０上を跨ぐＡｌ配線８（図９参照）と抵抗体５０
間の耐圧は十分に得られ、両者間でリーク電流が生じる
ことのない安定した抵抗体５０を作成することができ
る。また、安定したＣＶＤ膜５１が得られることから、
フィールド絶縁層による寄生Ｖthが安定に得られる。さ
らに窒化シリコン膜４６により製造ラインでの汚染の影
響も低減される。

【００２５】図３及び図４は、特により低抵抗化を可能
にした抵抗体の製法例である。本例においては、図３Ａ
に示すように、半導体基体例えばシリコン基体４１の主
面上にフィールド絶縁層４２を形成し、この上に多結晶
シリコン膜６３をＣＶＤ法により形成する。低抵抗体と
なるべき部分に選択的に開口を有するレジストマスク
（図示せず）を多結晶シリコン膜６３上に形成し、この
レジストマスクを介して多結晶シリコン膜６３に不純物
６４例えばボロン（Ｂ）（又はリン（Ｐ）、ヒ素（Ａ
ｓ）等）をイオン注入により導入する。このとき、イオ
ン注入するボロン（又はリン、ヒ素等）のドーズ量が多
いために多結晶シリコン膜６３は非晶質化されるが、さ
らにシリコンのイオン注入等により更に非晶質化される
ようにしてもよい。

【００２６】次に、図３Ｂに示すように、レジストマス
ク６５を介して抵抗体本体となるべき部分の非晶質化さ
れたシリコン膜６３ａが残るようにＲＩＥ等よりパター
ニングする。

【００２７】次に、図３Ｃに示すように、この非晶質化
されたシリコン膜６３ａに対して５００℃〜８００℃程
度の中温度領域にて例えばＮＨ₃を含むＨガス雰囲気中
で１０〜６０分の熱処理を行う。この中温度領域の熱処
理では、ＮＨ₃ガスは分解し、多結晶シリコン膜中での
ダングリングボンドの水素化（即ちダングリングボンド
に水素が結合すること）が進むと共に、わずかにグレイ
ン成長が進むと考えられる。

【００２８】次に、図４Ｄに示すように、ＣＶＤ法によ
りＳｉＯ₂膜６６を被着形成した後、Ｎ₂ガス雰囲気中
で９００℃以上例えば１０００℃程度の高温熱処理を行
い、活性化と共にグレイン成長を行い、多結晶シリコン
膜による抵抗体本体６７を形成する。

【００２９】次に、ＳｉＯ₂膜６６に対して対のコンタ
クトホール６８を形成した後、Ｎ₂ガス雰囲気中で７５
０℃のアニール処理を行い、さらに３３５℃で水素アニ
ール処理を行う。次いで、Ａｌをスパッタリングし、パ
ターニングして抵抗体本体６７の両端に対のＡｌ電極６
９Ａ及び６９Ｂを形成し、Ｎ₂ガス及びＨ₂ガスを含む
雰囲気中で４００℃のシンター処理を行って、図４Ｅに
示す目的の低抵抗の抵抗体７０を得る。

【００３０】尚、この抵抗体７０は前述の高速バイポー
ラトランジスタ３４と同時に製造することができ、その
場合多結晶シリコン膜６３はバイポーラトランジスタ３
４の多結晶シリコン１８と同時に形成するを可とする。
また、９００℃以上の高温アニールはバイポーラトラン
ジスタ３４のエミッタ３０の拡散と同じ工程で行うを可
とする。

【００３１】上述の製法によれば、多結晶シリコン膜６
３を不純物６４のイオン注入により非晶質化し、パター
ニングした後、５００℃〜８００℃、ＮＨ₃を含むＨ₂
ガス雰囲気中で熱処理し、その後、９００℃以上の高温
アニールを行うことにより、不純物６４を多く注入した
所請高ドーズ量領域において図７（ボロン導入の場合）
の曲線ａ₁、又は図８（リン、ヒ素導入の場合）の曲線
ｂ₁で示すようにさらに抵抗値を下げることができる。
例えば抵抗値の最低値のところを４０％程度下げること
が可能である。この理由は、まだ明らかでないが、ＮＨ
₃を含む雰囲気で５００℃〜８００℃程度の熱処理を行
うことにより、不純物の偏析が抑制され、さらに後の活
性化のための高温度処理での再結晶化即ちグレイン成長
を促進させるものと考えられる。また、この熱処理でＮ
Ｈ₃を用いるときは中温度領域でも安全である利点があ
る。

【００３２】図５及び図６は、抵抗体のさらに他の製法
例を示すもので、図３及び図４と対応する部分には同一
符号を附して重複説明を省略する。本例においては、図
１及び図２の窒化シリコン膜と酸化シリコン膜の２層構
造に応用した場合であり、図５Ａ〜図５Ｃの工程（図３
Ａ〜図３Ｃと同じ工程）を経て後、即ちＮＨ₃を含むＨ
₂ガス雰囲気中で５００℃〜８００℃程度の熱処理を行
った後、図６Ｄに示すように減圧ＣＶＤによるＳｉ₃Ｎ
₄膜７１とＣＶＤによるＳｉＯ₂膜６６を順次被着形成
する。このＳｉ₃Ｎ₄膜７１は、図５Ｃの工程の後、こ
こにＳｉＨ₄ガスを導入することにより連続して形成す
ることが可能となる。以後は図４と同様であり、コンタ
クトホールを形成し、Ａｌ電極６９Ａ及び６９Ｂを形成
して図６Ｅに示す目的の抵抗体７２を得る。この図５及
び図６の実施例では、図３及び図４と同様に高ドーズ量
領域での更に低抵抗化が図られると同時に、絶縁膜によ
るカバレージが良好な抵抗体６７が得られるものであ
る。

【００３３】上例では、図３Ｃの工程でＮＨ₃を含むＨ
₂ガス雰囲気中で中温度による熱処理を行ったが、ＮＨ
₃ガス単独の雰囲気中で同処理を行うことも可能であ
る。また、上例のＮＨ₃ガスに代えて、ＳｉＨ₄，ＨＣ
ｌ，ＳｉＨ₂Ｃｌ₂等のガスを用いることができ、Ｓｉ
Ｈ₄，ＨＣｌ，ＳｉＨ₂Ｃｌ₂夫々の単独のガス雰囲気
中、或は之等ガスを含むＨ₂ガス雰囲気中で同処理を行
うことも可能である。さらに、Ｈ₂ガス単独の雰囲気中
で同処理を行うことも可能である。

【００３４】

【発明の効果】上述の本発明に係る半導体装置の製法に
よれば、絶縁層上の不純物を含む半導体膜による抵抗体
を含んで全面に窒化シリコン膜及びその上に酸化シリコ
ン膜を連続的に被着形成することにより、カバレージの
良い、安定した絶縁膜を形成することができる。従っ
て、従来のカバレージに基因する配線の段切れ、エレク
トロマイグレーションの発生を防止することができ、さ
らに抵抗体とこの上を跨ぐ配線との間の耐圧を向上する
ことができ、信頼性の高い抵抗体を作製することがで
き、半導体装置の歩留りを改善することができる。

【図面の簡単な説明】

【図１】Ａ〜Ｂ抵抗体の一製法例を示す工程図であ
る。

【図２】Ｃ〜Ｄ抵抗体の一製法例を示す工程図であ
る。

【図３】Ａ〜Ｃ抵抗体の他の製法例を示す工程図であ
る。

【図４】Ｄ〜Ｅ抵抗体の他の製法例を示す工程図であ
る。

【図５】Ａ〜Ｃ抵抗体のさらに他の製法例を示す工程
図である。

【図６】Ｄ〜Ｅ抵抗体のさらに他の製法例を示す工程
図である。

【図７】多結晶シリコン抵抗体におけるシート抵抗のボ
ロンドーズ量依存牲を示す模式図である。

【図８】多結晶シリコン抵抗体におけるシート抵抗にお
けるリン又はヒ素ドーズ量依存牲を示す模式図である。

【図９】従来の多結晶シリコン抵抗体の例を示す断面図
である。

【図１０】多結晶シリコン抵抗体と之の上に配線がクロ
スオーバした状態の平面図である。

【図１１】Ａ〜Ｂ超高速バイポーラトランジスタの製
法例を示す工程図である。

【図１２】Ｃ〜Ｄ超高速バイポーラトランジスタの製
法例を示す工程図である。

【符号の説明】

３０エミッタ領域、３４超高速バイポーラトランジ
スタ、４１シリコン基板、４２フィールド絶縁層、
４３多結晶シリコン膜、４５抵抗体本体、４６窒
化シリコン膜、４７酸化シリコン膜

Claims

【特許請求の範囲】

【請求項１】基板上に絶縁層を形成し、該絶縁層上に
不純物を含む半導体膜を形成し、上記半導体膜をプラズマ処理により所定のパターンで形
成して、抵抗体を形成した後、該抵抗体を含む全面に窒
化シリコン膜及びその上に酸化シリコン膜を連続的に形
成し、しかる後、上記酸化シリコン膜及び上記窒化シリコン膜
に開口を設け、上記抵抗体に接続する電極を形成するこ
とを特徴とする半導体装置の製法。
【請求項２】基板上に絶縁層を形成し、該絶縁層上に
不純物を含む半導体膜を形成し、上記半導体膜上にフォトレジストを所定のパターンに形
成し、該フォトレジストをマスクとして反応性イオンエ
ッチングにより上記半導体膜をパターニングして抵抗体
を形成した後、アッシング処理により該抵抗体上のフォ
トレジストを除去し、上記抵抗体を含む全面に窒化シリコン膜及びその上に酸
化シリコン膜を連続的に形成し、しかる後、上記酸化シリコン膜及び上記窒化シリコン膜
に開口を設け、上記抵抗体に接続する電極を形成するこ
とを特徴とする半導体装置の製法。